JP4899751B2 - 半導体メモリおよび半導体メモリの試験方法 - Google Patents

Description

本発明は、メモリセルから読み出されるデータの信号量を増幅するセンスアンプを有する半導体メモリに関する。

一般に、半導体メモリは、メモリセルからビット線に出力されるデータの信号量を、センスアンプにより増幅することによりデータを読み出す。例えば、ＤＲＡＭのメモリセルは、データの論理を電荷としてセルキャパシタに蓄える。メモリセルに蓄えられた電荷は、徐々に少なくなり、やがてメモリセルに保持されているデータは消失する。このため、ＤＲＡＭは、メモリセルのデータを保持するために、周期的にリフレッシュ動作を実行する必要がある。

メモリセルの電荷を保持する特性は、メモリセルの位置や製造条件等に依存してばらつく。悪い特性を有するメモリセル、すなわち、動作マージンの小さいメモリセルは、冗長セルに置き換えられる必要がある。例えば、メモリセルの動作マージンは、ワード線の活性化によりメモリセルからビット線にデータが出力されてから、センスアンプの増幅動作を開始するまでの時間間隔を短くすることで評価できる。センスアンプの増幅動作を開始するタイミングを早くする場合、動作マージンが小さいメモリセルほど、読み出し不良が発生しやすい。

一方、センスアンプの増幅動作が開始されてからコラムスイッチがオンされるまでの時間間隔を短くすることにより、動作マージンが小さいメモリセルを検出する手法が提案されている（例えば、特許文献１参照）。また、ワード線が活性化されてから、センスアンプが増幅動作を開始するまでの時間間隔を長くすることにより、動作マージンが小さいメモリセル、特に、微少なリークパスを有するメモリセルを検出する手法が提案されている（例えば、特許文献２参照）。
特開平１１−３１７０９８号公報 特開平２００１−１９５９００公報

しかしながら、メモリセルの動作マージンを評価する従来の手法では、メモリセルの位置に依存した信号遅延が考慮されていない。例えば、メモリセルにおいてワード線に接続された転送トランジスタのオンタイミングは、ワードドライバから離れるほど遅くなる。このため、例えば、センスアンプの増幅開始タイミングを、全てのメモリセルに対して同じに設定する場合、メモリセルの動作マージンを正しく評価できない。この結果、不良として取り除かれるべき半導体メモリが市場に出荷されるおそれがある。

本発明の目的は、メモリセルの動作マージンをメモリセルの位置に依存せず正しく評価することである。

本発明の一形態では、コラムスイッチは、センスアンプにそれぞれ対応して配置され、センスアンプを共通のデータ線に接続するために、コラムアドレスに応じて選択的にオンされる。センスアンプ制御回路は、センスアンプを動作するためにセンスアンプ活性化信号を活性化する。試験モード中に、センスアンプ制御回路は、ワード線が活性化されてからセンスアンプ活性化信号が活性化されるまでの時間間隔をコラムアドレスに応じて変更
する。これにより、試験するメモリセルからビット線にデータが読み出されてから、対応するセンスアンプが増幅動作を開始するまでの時間間隔をメモリセルの位置に依存せず一定になる。この結果、各メモリセルの試験条件をメモリセルの位置に依存せず同一にできる。すなわち、メモリセルの動作マージンをメモリセルの位置に依存せず正しく評価できる。

例えば、試験モード中、ワード線が活性化され、試験するメモリセルにビット線を介してデータが書き込まれる。ワード線が再び活性化され、試験するメモリセルからビット線にデータが読み出される。次に、センスアンプ制御回路によりコラムアドレスに応じたタイミングでセンスアンプ活性化信号が活性化され、ビット線上のデータの信号量が増幅される。そして、信号量が増幅されたデータの論理値が期待値と異なるときに半導体メモリの不良が検出される。

本発明では、メモリセルの動作マージンをメモリセルの位置に依存せず正しく評価できる。

以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。

図１は、本発明の第１の実施形態を示している。半導体メモリＭＥＭは、例えば、ＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、コマンドデコーダ１０、モードレジスタ１２、アドレス入力回路１４、データ入出力回路１６、コア制御回路１８およびメモリコア２０を有している。また、半導体メモリＭＥＭは、リフレッシュ動作を自動的に実行するための図示しないリフレッシュタイマ、リフレッシュアドレスカウンタ等を有している。本発明は、メモリセルのリフレッシュ動作の制御には関係しないため、リフレッシュ動作に関係する回路および動作は記載しない。

コマンドデコーダ１０は、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの論理レベルに応じて認識したコマンドＣＭＤを、メモリコア２０のアクセス動作を実行するために読み出しコマンドＲＤ、書き込みコマンドＷＲおよびモードレジスタ設定コマンドＭＲＳ等として出力する。読み出しコマンドＲＤおよび書き込みコマンドＷＲは、メモリコア２０をアクセス動作するためのアクセスコマンド（アクセス要求）である。モードレジスタ設定コマンドＭＲＳは、モードレジスタ１２を設定するためのコマンドである。

モードレジスタ１２は、例えば、モードレジスタ設定コマンドＭＲＳとともに供給されるアドレス信号ＡＤ（ＲＡＤ、ＣＡＤ）に応じて設定される。モードレジスタ１２は、メモリＭＥＭの動作仕様を変更するために、設定された値に応じて試験信号ＬＥＴＳＺ等を出力する。モードレジスタ１２は、メモリＭＥＭの外部から書き換え可能であり、保持している値に応じて通常動作モードと試験モードとを互いに切り替えるためのモード設定部として機能する。

アドレス入力回路１４は、アドレスＡＤを受け、受けたアドレスをロウアドレスＲＡＤおよびコラムアドレスＣＡＤとして出力する。ロウアドレスＲＡＤは、後述するワード線
ＷＬを選択するために使用される。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために使用される。

データ入出力回路１６は、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータをデータバスＤＢに出力する。また、データ入出力回路１６は、メモリセルＭＣからの読み出しデータをデータバスＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力する。

コア制御回路１８は、メモリコア２０に読み出し動作および書き込み動作を実行させるために、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答して、ワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、プリチャージ制御信号ＰＲＥＺおよびコラム選択信号ＣＬＺを出力する。ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御するタイミング信号である。センスアンプ活性化信号ＬＥＺは、センスアンプＳＡの活性化タイミングを制御するタイミング信号である。コラム選択信号ＣＬＺは、コラムスイッチＣＳＷのオンタイミングを制御するタイミング信号である。プリチャージ制御信号ＰＲＥＺは、プリチャージ回路ＰＲＥのオン／オフを制御するタイミング信号である。

コア制御回路１８は、試験モード中に、センスアンプ活性化信号ＬＥＺの活性化タイミングを、コラムアドレスＣＡＤに応じて変更する。試験モードは、モードレジスタ１２から出力される試験信号ＬＥＴＳＺの活性化により認識される。すなわち、メモリＭＥＭは、試験信号ＬＥＴＳＺの非活性化中に通常動作モードで動作し、試験信号ＬＥＴＳＺの活性化中に試験モードで動作する。コア制御回路１８は、モードレジスタ１２に保持された値に応じて変化する試験信号ＬＥＴＳＺの論理レベルを検出することにより、通常動作モードと試験モードとを認識し、通常動作モードと試験モードとでセンスアンプ活性化信号ＬＥＺの活性化タイミングを変更するセンスアンプ制御回路として機能する。センスアンプ活性化信号ＬＥＺの活性化タイミングは、図６、図７および図８で説明する。

メモリコア２０は、メモリセルアレイＡＲＹ、ワードデコーダＷＤＥＣ、ワードドライバＷＤＲＶ、センスアンプドライバＳＡＤＲＶ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。メモリセルアレイＡＲＹは、複数のダイナミックメモリセルＭＣと、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬと、一方向と直交する方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、ソース／ドレインの一方および他方がビット線ＢＬ（または／ＢＬ）およびキャパシタ（記憶ノード）にそれぞれ接続された転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲに接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作および書き込み動作が実行される。

ワードデコーダＷＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレスＲＡＤをデコードする。ワードドライバＷＤＲＶは、ワードデコーダＷＤＥＣから出力されるデコード信号に応じて、ワード線活性化信号ＷＬＺに同期してワード線ＷＬを活性化する。センスアンプドライバＳＡＤＲＶは、センスアンプ活性化信号ＬＥＺに同期してセンスアンプ活性化信号ＰＳＡ、ＮＳＡを活性化する。センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに同期して動作し、ビット線対ＢＬ、／ＢＬに読み出されたデータの信号量の差を増幅する。

プリチャージ回路ＰＲＥは、プリチャージ制御信号ＰＲＥＺに応じて、ビット線ＢＬ、／ＢＬにプリチャージ電圧を供給する。コラムスイッチＣＳＷは、コラムアドレスＣＡＤ
に応じて選択的にオンされ、コラムアドレスＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。コラムアドレスデコーダＣＤＥＣは、データＤＱを入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレスＣＡＤをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図２は、図１に示したメモリコア２０の詳細を示している。各ワード線ＷＬに接続されたメモリセルＭＣは、相補のビット線ＢＬ、／ＢＬのいずれかに接続されている。各ビット線対ＢＬ、／ＢＬは、センスアンプＳＡに接続されている。ビット線対ＢＬ、／ＢＬの一方に接続されたメモリセルＭＣがアクセスされるときに、ビット線対ＢＬ、／ＢＬの他方は、参照ビット線として機能する。

この例では、ワードドライバＷＤＲＶは、メモリセルアレイＡＲＹの左側に配置されている。センスアンプＳＡおよびコラムスイッチＣＳＷは、メモリセルアレイＡＲＹの上下にそれぞれ配置されている。センスアンプドライバＳＡＤＲＶは、ワードドライバＷＤＲＶの上下にそれぞれ配置されている。メモリセルアレイＡＲＹの上側および下側に配置されるセンスアンプＳＡ、コラムスイッチＣＳＷおよびセンスアンプドライバＳＡＤＲＶは、回路構成が同じであり、対称構造を有している。このため、メモリセルアレイＡＲＹの上側に配置される回路についてのみ説明する。なお、ワードドライバＷＤＲＶおよびセンスアンプドライバＳＡＤＲＶ等の配置は、図２の位置に限定されるものではない。例えば、センスアンプドライバＳＡＤＲＶは、メモリセルアレイＡＲＹの右側に配置してもよく、メモリセルアレイＡＲＹの上側および下側に配置してもよい。

センスアンプＳＡは、例えば、図に太枠で示した４つのセンスアンプグループ（領域）ＳＡ１−４に区画されている。センスアンプグループＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４は、ワードドライバＷＤＲＶに近い側から順に並んでいる。各ビット線対ＢＬ、／ＢＬは、各センスアンプＳＡを介してコラムスイッチＣＳＷに接続され、さらにコラムスイッチＣＳＷを介して共通のデータ線ＤＴ、／ＤＴに接続される。なお、データ線ＤＴ、／ＤＴは、データ端子ＤＱの各ビットに対応して配線されている。そして、例えば、データ端子ＤＱのビット数と同じ数、あるいは、データ端子ＤＱのビット数の整数倍の数のコラムスイッチＣＳＷが、コラムアドレスＣＡＤに応じて同時にオンし、データ端子ＤＱに対応するビット線対ＢＬ、／ＢＬにデータが入出力される。

読み出しコマンドＲＤに応答する読み出し動作および書き込みコマンドＷＲに応答する書き込み動作において、ワード線ＷＬが活性化されたときに、ワードドライバＷＤＲＶに近いメモリセルＭＣの転送トランジスタは、ワードドライバＷＤＲＶから遠いメモリセルＭＣの転送トランジスタより早くオンする。このため、後述するように、通常動作モード中、センスアンプＳＡの動作を開始するタイミングは、ワードドライバＷＤＲＶから最も遠いメモリセルＭＣの転送トランジスタのオンタイミングを基準に設定される。

図３は、図１に示したメモリコア２０の要部を示している。センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号ＰＳＡを受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＮＳＡを受けている。センスアンプ活性化信号ＰＳＡは、センスアンプＳＡが動作するときに高レベル電圧に設定され、センスアンプＳＡ
が動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＮＳＡは、センスアンプＳＡが動作するときに低レベル電圧（例えば、接地電圧）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。

コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴに接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴに接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラム選択信号ＣＬＺを受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ線ＤＴ、／ＤＴは、リードアンプＲＡおよびライトアンプＷＡに接続されている。

プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、プリチャージ制御信号ＰＲＥＺを受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＰＲＥＺを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。

図４は、図１に示したコア制御回路１８の要部を示している。コア制御回路１８は、遅延回路ＤＬＹ、ＤＬＹ１、ＤＬＹ２、ＤＬＹ３、ＤＬＹ４およびセレクタＳＥＬを有している。遅延回路ＤＬＹは、アクセスコマンドに応答してコア制御回路１８の内部で生成される基本センスアンプ活性化信号ＬＥＺ０の立ち上がりエッジを遅延させて遅延信号ＤＬＥＺとして出力する。遅延回路ＤＬＹ１−４は、直列に接続されている。遅延回路ＤＬＹ１は、基本センスアンプ活性化信号ＬＥＺ０の立ち上がりエッジを遅延させて遅延信号ＤＬＥＺ１として出力する。遅延回路ＤＬＹ２−４は、前段から受ける遅延信号ＤＬＥＺ１−３の立ち上がりエッジをそれぞれ遅延させて、遅延信号ＤＬＥＺ２−４として出力する。なお、遅延信号ＤＬＥＺ、ＤＬＥＺ１−４の立ち下がりエッジのタイミングは、例えば、基本センスアンプ活性化信号ＬＥＺ０の立ち下がりエッジのタイミングと同じである。

例えば、遅延回路ＤＬＹの遅延時間は、遅延回路ＤＬＹ１−４の遅延時間の合計より長く設定されている。遅延回路ＤＬＹ１−４の遅延時間は、例えば、互いに等しい。なお、センスアンプドライバＳＡＤＲＶから各センスアンプＳＡまでの距離が異なる場合、すなわち、センスアンプ活性化信号ＰＳＡ、ＮＳＡのセンスアンプＳＡまでの伝搬遅延時間が異なる場合、遅延回路ＤＬＹ１−４の遅延時間は、伝搬遅延時間の差を考慮して決められる。

セレクタＳＥＬは、遅延信号ＤＬＥＺ、ＤＬＥＺ１−４のいずれかを選択し、選択した信号をセンスアンプ活性化信号ＬＥＺとして出力するスイッチとして機能する。セレクタＳＥＬは、試験信号ＬＥＴＳＺが非活性化されているとき（低論理レベル）、遅延信号ＤＥＬＺをセンスアンプ活性化信号ＬＥＺとして出力する（通常動作モードＮＲＭ）。セレクタＳＥＬは、試験信号ＬＥＴＳＺが活性化されているとき（高論理レベル）、コラムアドレスＣＡＤに応じてＤＬＥＺ１−４のいずれかをセンスアンプ活性化信号ＬＥＺとして出力する。具体的には、セレクタＳＥＬは、試験モード中に、コラムアドレスＣＡＤが図２に示したセンスアンプ領域ＳＡ１を示すときに、遅延信号ＤＬＥＺ１を選択する。また、セレクタＳＥＬは、試験モード中に、コラムアドレスＣＡＤがセンスアンプ領域ＳＡ２−４を示すときに、遅延信号ＤＬＥＺ２−４をそれぞれ選択する。

図５は、図１に示したメモリＭＥＭを試験するためのシステムＳＹＳを示している。なお、システムＳＹＳは、後述する第２、第３および第４の実施形態のメモリＭＥＭを試験するためにも使用される。システムＳＹＳは、例えば、メモリチップＭＥＭと、メモリチップＭＥＭをアクセスするコントローラＣＮＴとを有しており、システムインパッケージＳｉＰ（System in Package）として形成されている。コントローラＣＮＴは、ＳｉＰに組み立てられた状態で、メモリＭＥＭを試験する機能を有している。なお、例えば、システムＳＹＳをＬＳＩテストシステムとして構成する場合、コントローラＣＮＴは、ＬＳＩテスタ内に内蔵される。メモリＭＥＭは、ウエハ状態、チップ状態あるいはパッケージングされた状態で、ＬＳＩテスタに接続される。

コントローラＣＮＴは、メモリＭＥＭをアクセスするために、アクセスコマンド（／ＣＥ１、／ＷＥ、／ＯＥ）、アドレスＡＤおよび書き込みデータＤＱを出力し、メモリＭＥＭから読み出しデータＤＱを受信する。また、コントローラＣＮＴは、モードレジスタ１２を設定するために、アクセスコマンド（／ＣＥ１、／ＷＥ、／ＯＥ）、アドレスＡＤを出力する。モードレジスタ１２の設定により、メモリＭＥＭの動作状態は、通常動作モードあるいは試験モードに設定される。

図６は、通常動作モード中のメモリＭＥＭの読み出し動作を示している。読み出し動作は、読み出しコマンドＲＤ（／ＣＥ１＝Ｌ、／ＷＥ＝Ｈ、／ＯＥ＝Ｌ）が供給されたときに実行される。通常動作モード中、試験信号ＬＥＴＳＺは、低論理レベルＬに保持される（図６（ａ））。ワード線ＷＬの活性化により、ワード線ＷＬに接続されたメモリセルＭＣの転送トランジスタは、ワードドライバＷＤＲＶに近い順にオンする。このため、ワードドライバＷＤＲＶに近いセンスアンプ領域ＳＡ１に対応するビット線ＢＬ（／ＢＬでもよい）では、相対的に早いタイミングでメモリセルＭＣからデータが読み出される（図６（ｂ））。一方、ワードドライバＷＤＲＶに遠いセンスアンプ領域ＳＡ４に対応するビット線ＢＬ（／ＢＬでもよい）では、相対的に遅いタイミングでメモリセルＭＣからデータが読み出される（図６（ｃ））。図中のセンスアンプ領域ＳＡ１、ＳＡ４のワード線ＷＬの波形は、転送トランジスタのゲートの電圧を示している。符号ＳＴＲは、メモリセルＭＣの記憶ノードの電圧を示している。

図４に示したコア制御回路１８は、基本センスアンプ活性化信号ＬＥＺ０を遅延させた遅延信号ＤＬＥＺをセンスアンプ活性化信号ＬＥＺとして出力する（図６（ｄ））。センスアンプドライバＳＡＤＲＶは、センスアンプ活性化信号ＬＥＺに同期してセンスアンプ活性化信号ＰＳＡ、ＮＳＡを活性化する（図６（ｅ））。全てのセンスアンプ領域ＳＡ１−４のセンスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡの活性化に同期して増幅動作を開始する（図６（ｆ））。

通常動作モードでは、ワードドライバＷＤＲＶがワード線ＷＬを活性化してからセンスアンプＳＡが増幅動作を開始するまでの時間間隔Ｔ１は、センスアンプ領域ＳＡ４に対応するメモリセルＭＣからビット線ＢＬ（または／ＢＬ）に、余裕を持ってデータを読み出せる時間間隔に設定されている。具体的には、ワードドライバＷＤＲＶから最も遠い位置に配置されたメモリセルＭＣの転送トランジスタがオンしてからセンスアンプ活性化信号ＬＥＺ（ＰＳＡ、ＮＳＡ）が活性化するまでの時間間隔Ｔａは、ビット線ＢＬ（または／ＢＬ）にデータが十分に読み出される時間間隔に設定されている。転送トランジスタがオンしてからセンスアンプＳＡが動作を開始するまでの時間が最も短いメモリセルＭＣに合わせて、センスアンプ活性化信号ＰＳＡ、ＮＳＡの活性化タイミングを決めることにより、全てのメモリセルＭＣからデータを確実に読み出すことができる。

なお、書き込み動作は、書き込みコマンドＷＲ（／ＣＥ１＝Ｌ、／ＷＥ＝Ｌ、／ＯＥ＝Ｈ）が供給されたときに実行される。書き込み動作が実行される場合、センスアンプＳＡ
は、データ端子ＤＱを介して供給される書き込みデータＤＱの信号量を増幅する。それ以外の動作は、コラム選択信号ＣＬＺの活性化タイミングが読み出し動作に比べて早くなることを除き、読み出し動作と同じである。

図７は、試験モード中のメモリＭＥＭの読み出し動作を示している。この例では、センスアンプ領域ＳＡ１に対応するコラムアドレスＣＡＤが供給される。上述した図６と同じ動作については、詳細な説明を省略する。試験モード中、試験信号ＬＥＴＳＺは、高論理レベルＨに保持される（図７（ａ））。

図４に示したコア制御回路１８は、基本センスアンプ活性化信号ＬＥＺ０を遅延させた遅延信号ＤＬＥＺ１をセンスアンプ活性化信号ＬＥＺとして出力する（図７（ｂ））。全てのセンスアンプ領域ＳＡ１−４のセンスアンプＳＡは、ワード線ＷＬが活性化されてから時間間隔Ｔ２後に増幅動作を開始する（図７（ｃ））。時間間隔Ｔ２は、センスアンプ領域ＳＡ１に対応するメモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータが読み出された直後にセンスアンプＳＡが動作を開始する時間間隔に設定されている。具体的には、ワードドライバＷＤＲＶから最も近いセンスアンプ領域ＳＡ１に対応するメモリセルＭＣの転送トランジスタがオンしてからセンスアンプＳＡが動作を開始するまでの時間間隔Ｔｂは、ビット線ＢＬ（または／ＢＬ）に最小限の信号量のデータが読み出される時間間隔に設定されている（図７（ｄ））。このため、センスアンプ領域ＳＡ１に対応するメモリセルＭＣに対して、厳しいタイミングで読み出し動作が実行される。これにより、センスアンプ領域ＳＡ１に対応するメモリセルＭＣの動作マージンを正しくに評価できる。

一方、センスアンプ領域ＳＡ２−４に対応するメモリセルＭＣでは、センスアンプ活性化信号ＰＳＡ、ＮＳＡが相対的に早く活性化されるため、ビット線ＢＬ、／ＢＬにデータが読み出される前にセンスアンプＳＡが活性化される。このため、誤ったデータが読み出される（図７（ｅ））。メモリセルＭＣの記憶ノードＳＴＲの”Ｈ”、”Ｌ”は、メモリセルＭＣに高論理レベルおよび低論理レベルが記憶されることを示している。メモリセルＭＣにいずれの論理が記憶されるかは、各メモリセルＭＣの電気的特性等により決まる。しかし、試験モードでは、試験するメモリセルＭＣの動作マージンが評価できればよいため、問題はない。なお、センスアンプ活性化信号ＬＥＺの非活性化タイミングは、通常動作モードと同じである。

図８は、試験モード中のメモリＭＥＭの読み出し動作を示している。この例では、センスアンプ領域ＳＡ４に対応するコラムアドレスＣＡＤが供給される。上述した図６および図７と同じ動作については、詳細な説明を省略する。試験モードのため、試験信号ＬＥＴＳＺは、高論理レベルＨに保持される（図８（ａ））。

コア制御回路１８は、基本センスアンプ活性化信号ＬＥＺ０を遅延させた延信号ＤＬＥＺ４をセンスアンプ活性化信号ＬＥＺとして出力する（図８（ｂ））。全てのセンスアンプ領域ＳＡ１−４のセンスアンプＳＡは、ワード線ＷＬが活性化されてから時間間隔Ｔ３後に増幅動作を開始する（図８（ｃ））。時間間隔Ｔ３は、センスアンプ領域ＳＡ４に対応するメモリセルＭＣからビット線ＢＬ（または／ＢＬ）にデータが読み出された直後にセンスアンプＳＡが動作を開始する時間間隔に設定されている。具体的には、ワードドライバＷＤＲＶから最も遠いセンスアンプ領域ＳＡ４に対応するメモリセルＭＣの転送トランジスタがオンしてからセンスアンプＳＡが動作を開始するまでの時間間隔Ｔｃは、ビット線ＢＬ（または／ＢＬ）に最小限の信号量のデータが読み出される時間間隔に設定されている（図８（ｄ））。時間間隔Ｔｃは、図７の時間間隔Ｔｂに等しい。このため、センスアンプ領域ＳＡ４に対応するメモリセルＭＣに対して、図７に示したセンスアンプ領域ＳＡ１に対応するメモリセルＭＣの評価時と同じ厳しいタイミングで読み出し動作が実行される。これにより、センスアンプ領域ＳＡ４に対応するメモリセルＭＣの動作マージン
を正しくに評価できる。

一方、センスアンプ領域ＳＡ１−３に対応するメモリセルＭＣでは、センスアンプ活性化信号ＰＳＡ、ＮＳＡが相対的に遅く活性化されるため、ビット線ＢＬ、／ＢＬにデータが十分読み出された後にセンスアンプＳＡが活性化される。このため、データは、確実に読み出される（図８（ｅ））。しかし、試験モードでは、試験するメモリセルＭＣの動作マージンが評価できればよいため、問題はない。なお、センスアンプ活性化信号ＬＥＺの非活性化タイミングは、通常動作モードと同じである。

このように、本発明では、コア制御回路１８は、試験モード中に、ワードドライバＷＤＲＶによりワード線ＷＬが活性化されてからセンスアンプ活性化信号ＰＳＡ、ＮＳＡが活性化されるまでの時間間隔をコラムアドレスＣＡＤに応じて変更する。すなわち、コア制御回路１８は、試験モード中に、コラムアドレスＣＡＤにより選択されるメモリセルＭＣからビット線ＢＬ、／ＢＬにデータが読み出されるタイミングに同期してセンスアンプ活性化信号ＬＥＺを活性化する。このため、転送トランジスタがオンし、試験するメモリセルＭＣからビット線ＢＬ、／ＢＬにデータが読み出されてから、対応するセンスアンプＳＡが増幅動作を開始するまでの時間間隔（センスアンプ活性化信号ＬＥＺが活性化されるまでの時間間隔）を、メモリセルＭＣの位置に依存せず一定に設定できる。すなわち、各メモリセルＭＣの試験条件をメモリセルＭＣの位置に依存せず同一にできる。この結果、メモリセルＭＣの動作マージンをメモリセルＭＣの位置に依存せず正しく評価できる。

図９は、メモリＭＥＭの試験方法の一例を示している。この試験フローは、例えば、図５に示したコントローラＣＮＴにより実施される。メモリＭＥＭの形態は、ウエハ状態、チップ状態、パッケージングされた状態のいずれでもよい。

まず、ステップＳ１０において、コントローラＣＮＴは、モードレジスタ１２をアクセスし、メモリＭＥＭの動作モードを通常動作モードから試験モードに移行する。ステップＳ１２において、コントローラＣＮＴは、試験するメモリセルＭＣを示すアドレスＡＤを初期値に設定する。

次に、ステップＳ１４において、試験データがメモリセルＭＣに書き込まれ、ステップＳ１６において、書き込んだ試験データがメモリセルＭＣから読み出される。ここで、図７および図８に示したように、試験データの読み出し動作において、コア制御回路１８は、アクセスアドレスＣＡＤに応じて、センスアンプ活性化信号ＬＥＺの活性化タイミングを変更する。このため、試験されるメモリセルＭＣは、厳しい試験条件で読み出しアクセスされる。

次に、ステップＳ１８において、読み出したデータが正しいか否かが確認される。データが誤っていることが判明した時点で、そのメモリＭＥＭの試験は中止され、メモリＭＥＭは、不良品として扱われる。データが正しい場合、ステップＳ２０において、最終アドレスまで試験されたか否かが確認される。すなわち、全てのメモリセルＭＣが試験されたか否かが確認される。全てのメモリセルＭＣが試験された場合、試験は完了され、メモリＭＥＭは、良品として扱われる。試験されていないメモリセルＭＣが存在する場合、ステップＳ２２において、アドレスがインクリメントされ、異なるアドレスを用いて再び試験が実行される。

以上、第１の実施形態では、各メモリセルＭＣの試験条件をメモリセルＭＣの位置に依存せずに常に厳しい条件に設定できる。具体的には、試験モード中、転送トランジスタがオンしてからセンスアンプ活性化信号ＬＥＺを活性化するまでの時間間隔は、常に一定に設定される。したがって、メモリセルＭＣの動作マージンをメモリセルＭＣの位置に依存
せず正しく評価できる。市場で不良になる可能性のあるメモリＭＥＭを、試験工程で確実に不良化できるため、メモリＭＥＭの信頼性を向上できる。

試験モード中に、センスアンプ活性化信号ＬＥＺの活性化タイミングをコラムアドレスＣＡＤに応じて変更することにより、センスアンプ制御回路（コア制御回路１８）を簡易な回路で構成できる。モードレジスタ１２をアクセスすることにより試験モードに移行するため、試験モード端子等の外部端子を形成する必要はない。外部端子（パッド）は、トランジスタ等の素子に比べてレイアウト面積が大きい。さらに、パッドの面積は、半導体テクノロジが進展するほど、相対的に大きくなる傾向にある。このため、試験パッドによりメモリＭＥＭのチップサイズが増加することを防止できる。

図１０は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコア制御回路１８およびメモリコア２０の代わりにコア制御回路１８Ａおよびメモリコア２０Ａが形成されている。その他の構成は、第１の実施形態と同じである。

コア制御回路１８Ａは、第１の実施形態のコア制御回路１８から図４に示した回路を除いて構成されている。コア制御回路１８Ａは、コラムアドレスＣＡＤを受けない。また、コア制御回路１８Ａは、センスアンプ活性化信号ＬＥＺではなく、基本センスアンプ活性化信号ＬＥＺ０をメモリコア２０Ａに出力する。メモリコア２０Ａは、第１の実施形態のメモリコア２０にセンスアンプ制御回路ＳＡＣＮＴを追加して構成されている。コア制御回路１８Ａおよびメモリコア２０Ａのその他の構成は、第１の実施形態のコア制御回路１８およびメモリコア２０と同じである。

センスアンプ制御回路ＳＡＣＮＴの回路構成は、図４に示した回路と同じである。すなわち、この実施形態では、メモリコア２０Ａ内で、通常動作モードおよび試験モードに応じてセンスアンプ活性化信号ＬＥＺの活性化タイミングが変更される。試験モード中、センスアンプ活性化信号ＬＥＺの活性化タイミングは、コラムアドレスＣＡＤに応じて変更される。通常動作モードおよび試験モードの動作は、上述した図６、図７および図８と同じである。

センスアンプ制御回路ＳＡＣＮＴは、例えば、図２に示したワードドライバＷＤＲＶの上側または下側に配置される。センスアンプ制御回路ＳＡＣＮＴは、メモリセルアレイＡＲＹの四隅のいずれかに配置される。メモリセルアレイＡＲＹの四隅は、回路が配置されないスペースが存在することが多い。スペースを有効に利用してセンスアンプ制御回路ＳＡＣＮＴを形成することで、メモリＭＥＭのチップサイズが増加することを防止できる。以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。

図１１は、本発明の第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のモードレジスタ１２の代わりにモードレジスタ１２Ｂが形成されている。また、メモリＭＥＭは、試験信号ＬＥＴＳＺを受ける試験端子を有している。その他の構成は、第１の実施形態と同じである。

モードレジスタ１２Ｂは、第１の実施形態のモードレジスタ１２から、設定された値に応じて試験信号ＬＥＴＳＺを出力する機能を削除して構成されている。コア制御回路１８は、試験端子を介して供給される試験信号ＬＥＴＳＺに応じて、通常動作モードまたは試験モードで動作し、センスアンプ活性化信号ＬＥＺの活性化タイミングを変更する。通常
動作モードおよび試験モードの動作は、上述した図６、図７および図８と同じである。メモリＭＥＭが出荷されるとき、試験端子ＬＥＴＳＺは、例えば、接地線に接続される。このため、ユーザの使用環境で、メモリＭＥＭが試験モードで動作することはない。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリＭＥＭの外部から試験信号ＬＥＴＳＺを直接供給できるため、コントローラＣＮＴ等により通常動作モードから試験モードに容易に移行できる。

図１２は、本発明の第４の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリＭＥＭは、第２の実施形態のコア制御回路１８Ａおよびメモリコア２０Ａと、第３の実施形態のモードレジスタ１２Ｂおよび試験端子ＬＥＴＳＺを有している。その他の構成は、第１の実施形態と同じである。

この実施形態では、メモリコア２０Ａに形成されたセンスアンプ制御回路ＳＡＣＮＴは、試験端子を介して供給される試験信号ＬＥＴＳＺに応じて、通常動作モードまたは試験モードで動作し、センスアンプ活性化信号ＬＥＺの活性化タイミングを変更する。以上、第４の実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。

なお、上述した実施形態では、本発明を、擬似ＳＲＡＭ（ＦＣＲＡＭ）に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＤＲＡＭやＳＤＲＡＭに適用してもよい。あるいは、本発明を、ＳＲＡＭや不揮発性半導体メモリに適用してもよい。

上述した実施形態では、本発明を、ウエハ状態、チップ状態あるいはパッケージング状態のメモリＭＥＭや、メモリＭＥＭを搭載するシステムＳＹＳに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、メモリＭＥＭのマクロが搭載されるシステムＬＳＩや、メモリＭＥＭを内蔵するＣＰＵ等に適用してもよい。

上述した実施形態では、試験モード中に、４つのセンスアンプ領域ＳＡ１−４毎に、センスアンプ活性化信号ＬＥＺの活性化タイミングを変更する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、センスアンプＳＡを、さらに多くのセンスアンプ領域に区画し、センスアンプ領域毎に、センスアンプ活性化信号ＬＥＺの活性化タイミングを変更してもよい。

本発明は、メモリセルから読み出されるデータの信号量を増幅するセンスアンプを有する半導体メモリに適用可能である。

本発明の第１の実施形態を示すブロック図である。 図１に示したメモリコアの詳細を示すブロック図である。 図１に示したメモリコアの要部を示す回路図である。 図１に示したコア制御回路の要部を示すブロック図である。 図１に示したメモリを試験するためのシステムを示すブロック図である。 通常動作モード中のメモリの読み出し動作を示すタイミング図である。 試験モード中のメモリの読み出し動作を示すタイミング図である。 試験モード中のメモリの読み出し動作を示すタイミング図である。 メモリの試験方法の一例を示すフロー図である。 本発明の第２の実施形態を示すブロック図である。 本発明の第３の実施形態を示すブロック図である。 本発明の第４の実施形態を示すブロック図である。

符号の説明

１０‥コマンドデコーダ；１２‥モードレジスタ； １４‥アドレス入力回路； １６‥データ入出力回路； １８、１８Ａ‥コア制御回路； ２０、２０Ａ‥メモリコア； ＢＬ、／ＢＬ‥ビット線； ＣＡＤ‥コラムアドレス；ＣＳＷ‥コラムスイッチ； ＬＥＺ‥センスアンプ活性化信号； ＭＣ‥メモリセル；ＮＳＡ‥センスアンプ活性化信号； ＰＳＡ‥センスアンプ活性化信号； ＳＡ‥センスアンプ； ＳＡＣＮＴ‥センスアンプ制御回路； ＷＤＲＶ‥ワードドライバ； ＷＬ‥ワード線

Claims (6)

1. 複数のメモリセルと、
   前記メモリセルに接続されたワード線と、
   前記メモリセルにそれぞれ接続された複数のビット線と、
   前記ワード線を駆動するために前記ワード線の一端に接続されたワードドライバと、
   前記ビット線にそれぞれ接続された複数のセンスアンプと、
   前記センスアンプにそれぞれ対応して配置され、前記センスアンプを共通のデータ線に接続するために、コラムアドレスに応じて選択的にオンされる複数のコラムスイッチと、
   前記センスアンプを動作するためにセンスアンプ活性化信号を活性化するとともに、試験モード中に、試験するメモリセルからビット線にデータが読み出されてから、対応するセンスアンプが増幅動作を開始するまでの時間間隔をメモリセルの位置に依存せず一定にするために、前記ワード線が活性化されてから前記センスアンプ活性化信号が活性化されるまでの時間間隔を前記コラムアドレスに応じて変更するセンスアンプ制御回路とを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記センスアンプ制御回路は、
   通常動作モード中に、前記ワードドライバから最も遠い位置に配置されたメモリセルからビット線にデータが読み出された後に前記センスアンプ活性化信号を活性化し、
   前記試験モード中に、前記コラムアドレスにより選択されるメモリセルからビット線にデータが読み出されるタイミングに同期して前記センスアンプ活性化信号を活性化することを特徴とする半導体メモリ。
3. 請求項２記載の半導体メモリにおいて、
   前記各メモリセルは、ゲートが前記ワード線に接続され、ソース／ドレインの一方および他方が前記各ビット線および記憶ノードにそれぞれ接続された転送トランジスタを備え、
   前記センスアンプ制御回路は、前記試験モード中に、前記コラムアドレスにより選択されるメモリセルの転送トランジスタが前記ワード線の活性化によりオンされてから前記センスアンプ活性化信号を活性化するまでの時間間隔を一定にすることを特徴とする半導体メモリ。
4. 請求項１記載の半導体メモリにおいて、
   半導体メモリの外部から書き換え可能であり、保持している値に応じて前記通常動作モードと前記試験モードとを互いに切り替えるためのモード設定部を備え、
   前記センスアンプ制御回路は、モード設定部に保持された値に応じて、前記センスアンプ活性化信号の活性化タイミングを変更することを特徴とする半導体メモリ。
5. 請求項１記載の半導体メモリにおいて、
   試験信号を受ける試験端子を備え、
   前記センスアンプ制御回路は、前記試験信号の値に応じて、前記センスアンプ活性化信号の活性化タイミングを変更することを特徴とする半導体メモリ。
6. 半導体メモリの試験方法であって、
   前記半導体メモリは、
   複数のメモリセルと、
   前記メモリセルに接続されたワード線と、
   前記メモリセルにそれぞれ接続された複数のビット線と、
   前記ワード線を駆動するために前記ワード線の一端に接続されたワードドライバと、
   前記ビット線にそれぞれ接続された複数のセンスアンプと、
   前記センスアンプにそれぞれ対応して配置され、前記センスアンプを共通のデータ線に接続するために、コラムアドレスに応じて選択的にオンされる複数のコラムスイッチと、
   前記センスアンプを動作するためにセンスアンプ活性化信号を活性化するとともに、試験モード中に、試験するメモリセルからビット線にデータが読み出されてから、対応するセンスアンプが増幅動作を開始するまでの時間間隔をメモリセルの位置に依存せず一定にするために、前記ワード線が活性化されてから前記センスアンプ活性化信号が活性化されるまでの時間間隔を前記コラムアドレスに応じて変更するセンスアンプ制御回路とを備え、
   前記試験モード中に、
   前記ワード線を活性化し、試験するメモリセルにビット線を介してデータを書き込み、
   前記ワード線を活性化し、試験するメモリセルからビット線にデータを読み出し、
   前記センスアンプ制御回路により前記センスアンプ活性化信号を活性化し、ビット線上のデータの信号量を増幅し、
   信号量が増幅されたデータの論理値が期待値と異なるときに前記半導体メモリの不良を検出することを特徴とする半導体メモリの試験方法。

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