JP2010287297A - 半導体メモリおよび半導体メモリの製造方法 - Google Patents
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Abstract
【課題】 ワード線とビット線間のショート不良を検出するためのテスト時間を短縮する。
【解決手段】 半導体メモリは、メモリセルと、メモリセルに接続されるワード線とビット線と、テスト時にワード線をフローティングにする第1回路と、テスト時にワード線を増幅する第2回路とを含んでいる。フローティング状態のワード線のリークによる電圧変化を第2回路により加速することで、メモリセル内のデータを誤った論理に早く書き換えることができる。これにより、ワード線とビット線間のショート不良を検出するためのテスト時間を短縮できる。
【選択図】 図1
【解決手段】 半導体メモリは、メモリセルと、メモリセルに接続されるワード線とビット線と、テスト時にワード線をフローティングにする第1回路と、テスト時にワード線を増幅する第2回路とを含んでいる。フローティング状態のワード線のリークによる電圧変化を第2回路により加速することで、メモリセル内のデータを誤った論理に早く書き換えることができる。これにより、ワード線とビット線間のショート不良を検出するためのテスト時間を短縮できる。
【選択図】 図1
Description
本発明は、ワード線とビット線とに接続されたメモリセルを有する半導体メモリに関する。
DRAM(Dynamic RAM)等の半導体メモリでは、例えば、製造工程での異物に起因してワード線およびビット線が電気的にショートすると、正常なデータをメモリセルに保持できなくなる。このため、テスト工程で、ワード線およびビット線のショート不良を検出する必要がある。
例えば、ワード線間のショート不良は、隣接するワード線に互いに異なる電圧を印加することで検出される(例えば、特許文献1参照)。ワード線とビット線間のショート不良は、ワード線とビット線に互いに異なる電圧を印加することで検出される(例えば、特許文献2参照)。ワード線のショート不良は、ワード線を高レベルに設定した後にフローティング状態に設定し、所定時間後に書き込みデータがメモリセルに書き込まれるか否かを確認することで検出される(例えば、特許文献3参照)。
不良の原因であるショート箇所の抵抗値が高いとき、通常のテスト時間では、ワード線やビット線に電圧を印加しても、リーク不良が検出できない場合がある。また、ワード線をフローティング状態に設定するテストでは、テスト時間は非常に長くなる。
本発明の目的は、ワード線とビット線間のショート不良を検出するためのテスト時間を短縮することである。
メモリセルと、メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、テスト時にワード線をフローティングにする第1回路と、テスト時にワード線を増幅する第2回路とを含んでいる。
ワード線とビット線間のショート不良を検出するためのテスト時間を短縮できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Z”の付いている信号は、正論理を示している。末尾に”X”の付いている信号および先頭に”/”が付いている信号は、負論理を示している。図中の二重の四角印は、外部信号を入力または出力する外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
図1は、一実施形態における半導体メモリMEMの例を示している。半導体メモリMEMは、メモリセルMCと、メモリセルMCに接続されるワード線WLと、ビット線BLZとを有している。第1回路FLTは、例えば、テスト信号TESTZが高レベルに設定されるテスト時にワード線WLをフローティング状態に設定する。第2回路WLAMPは、テスト時にワード線WLの電圧レベルを増幅する。
例えば、ワード線WLとビット線BLZとの間にリーク不良があるとき、フローティング状態のワード線WLの電圧は、ビット線BLZの電圧に依存して変化する。変化したワード線WLの電圧レベルは、第2回路WLAMPにより増幅される。ワード線WLの電圧の変化により、メモリセルMCがビット線BLZに接続されると、メモリセルMCに保持されているデータは失われる。この後、メモリセルMC内のデータを読み出して、期待値と比較することで、ワード線WLとビット線BLZとの間のリーク不良を検出できる。
特に、ワード線WLの電圧変化を第2回路WLAMPにより加速することで、メモリセルMC内のデータを早く書き換えることができる。これにより、ワード線WLとビット線BLZ間のショート不良を検出するためのテスト時間を短縮できる。
図2は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリMEMは、クロック信号CLKに同期して動作するDRAMである。電源電圧を示していない回路は、内部電源電圧VIIおよび接地電圧VSSを受けて動作する。
半導体メモリMEMは、内部電圧生成回路10、モードレジスタ12、コマンドデコーダ14、バースト制御回路16、データ入出力回路18、アドレス入力回路20、バーストアドレスカウンタ22、アドレス制御回路24、メモリコア制御回路26、バス制御回路28およびメモリコア38を有している。なお、図2では、リフレッシュ動作に関係する回路ブロックを省略している。
内部電圧生成回路10は、外部電源電圧VDDを用いて高レベル電圧VPP、VOO、内部電源電圧VII、プリチャージ電圧VPR、負電圧VNNを生成する。例えば、高レベル電圧VPP、VOOは、外部電源電圧VDDより高い。高レベル電圧VPPは、高レベル電圧より高い。内部電源電圧VIIおよびプリチャージ電圧VPRは、外部電源電圧VDDより低い。プリチャージ電圧VPRは、通常動作モード中、内部電源電圧VIIの半分の値(VII/2)である。プリチャージ電圧VPRは、テストモード中の所定期間に、内部電源電圧VIIに設定される。
例えば、高レベル電圧VPPは、ワード線WLの高レベルに使用される。高レベル電圧VOOは、コラムスイッチCSWやプリチャージ回路PREを制御する信号の高レベルに使用される。内部電源電圧VIIは、外部端子に接続された回路を除く内部回路に供給される。プリチャージ電圧VPRは、ビット線BLZ、BLXをプリチャージするために使用される。負電圧は、ワード線WLの低レベル電圧に使用される。コマンドデコーダ14、データ入出力回路18およびアドレス入力回路20等に形成される入力バッファおよび出力バッファは、外部電源電圧VDDにより動作する。
モードレジスタ12は、モードレジスタセットコマンドMRSとともに供給されるアドレス信号ADの論理値に応じて、半導体メモリMEMの動作仕様を設定する。例えば、動作仕様は、バースト長およびレイテインシを含む。なお、モードレジスタ12は、モードレジスタセットコマンドMRSとともにデータ端子DQに供給される論理値に応じて、半導体メモリMEMの動作仕様を設定してもよい。
バースト長は、1回の読み出しコマンドに応答してデータ端子DQから出力されるデータ信号の数または1回の書き込みコマンドに応答してデータ端子DQに入力されるデータ信号の数を示す。モードレジスタ12は、設定されたバースト長を示すバースト長信号BLを出力する。レイテインシは、読み出しコマンドを受けてから読み出しデータがデータ端子DQに出力されるまでのクロックサイクル数を示す。レイテンシは、半導体メモリMEMを動作させるクロック信号CLKの周波数に応じて設定される。モードレジスタ12は、設定されたレイテンシを示すレイテインシ信号CLを出力する。
コマンドデコーダ14は、クロック信号CLKに同期して供給されるコマンド信号CMDに応じて、内部コマンド信号ICMDおよびモードレジスタセットコマンド信号MRSを出力する。例えば、コマンド信号CMDは、チップイネーブル信号CE2、/CE1、ライトイネーブル信号/WEおよびアウトプットイネーブル信号/OEを含む。内部コマンド信号ICMDは、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドを含む。
バースト制御回路16は、読み出し動作および書き込み動作時に、クロック信号CLKに同期してバースト長BLに対応する数のパルスを有するバーストクロック信号BCLKを生成する。バースト制御回路16は、バーストクロック信号BCLKの出力タイミングをレイテンシCLに応じて調整する。バースト制御回路22は、低レベルのウエイト信号/WAITを受けている間、データ信号DQの出力および入力を一時的に停止するために、バーストクロック信号BCLKの出力を停止する。
データ入出力回路18は、読み出し動作時に、バス制御回路28とデータバスDBとを介してメモリコア30から出力される読み出しデータをデータ端子DQに出力する。データ入出力回路18は、書き込み動作時に、データ端子DQに供給される書き込みデータをデータバスDBとバス制御回路28とを介してメモリコア30に出力する。
アドレス入力回路20は、アドレスラッチおよびコラムアドレス生成回路を有している。アドレスラッチは、読み出しコマンドおよび書き込みコマンドに同期してアドレス端子ADに供給されるアドレス信号をロウアドレス信号RAおよびコラムアドレス信号CAとしてラッチする。コラムアドレス生成回路は、アドレス端子ADに供給されるコラムアドレス信号CAに応じてバーストアドレスカウンタ28により生成されるコラムアドレス信号CAを受ける。また、コラムアドレス生成回路は、アドレス端子ADに供給されるコラムアドレス信号CAを出力した後、バーストアドレスカウンタ28からのコラムアドレス信号CAを出力する。
バーストアドレスカウンタ22は、アドレス端子ADに供給されるコラムアドレス信号CAをアドレス入力回路20を介して受け、カウントアップ信号CUPに応答してコラムアドレス信号CAに続くコラムアドレス信号CAを生成し、アドレス入力回路20に出力する。バーストアドレスカウンタ22は、バースト長BLより1つ少ない数のコラムアドレス信号CAを生成する。
アドレス制御回路24は、内部コマンド信号ICMD(読み出しコマンドまたは書き込みコマンド)を受けたときに、バーストクロック信号BCLKに応答して、カウントアップ信号CUPを出力する。
メモリコア制御回路26は、内部コマンド信号ICMD(読み出しコマンドまたは書き込みコマンド)に応答して、読み出し動作または書き込み動作を実行するための制御信号CNT(タイミング信号)を出力する。メモリコア制御回路32は、リフレッシュ信号REFに応答して、リフレッシュ動作を実行するための制御信号CNTを出力する。メモリコア制御回路32は、制御信号CNTのうちコラムスイッチCSWをオンするためのタイミング信号を、バーストクロック信号BCLKに応答して出力する。
バス制御回路28は、読み出し動作時にメモリコア30から出力される並列の読み出しデータを直列の読み出しデータに変換し、直列の読み出しデータをバーストクロック信号BCLKに応答してデータバスDBに出力する。バス制御回路28は、データバスDBに伝達される直列の書き込みデータをバーストクロック信号BCLKに応答して受け、並列の書き込みデータに変換し、メモリコア30に出力する。
メモリコア30は、メモリセルアレイARY、ロウデコーダRDEC、コラムデコーダCDEC、プリチャージ回路PRE、センスアンプSA、コラムスイッチCSW、リードアンプRA、ライトアンプWAおよびテスト制御回路TCNTを有している。
メモリセルアレイARYは、マトリックス状に配置された複数のダイナミックメモリセルMCと、図の横方向に並ぶダイナミックメモリセルMCの列に接続された複数のワード線WLと、図の縦方向に並ぶダイナミックメモリセルMCの列に接続された複数のビット線対BLZ、BLXとを有している。ダイナミックメモリセルMCは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線BLZ(またはBLX)に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧VPR(=VII/2)と同じである。
ロウデコーダRDECは、ロウアドレス信号RAをデコードし、ワード線WLのいずれかを選択するためのロウデコード信号を生成する。コラムデコーダCDECは、コラムアドレス信号CAをデコードし、読み出し動作および書き込み動作においてアクセスされるメモリセルMCに接続されたビット線対BLZ、BLXを選択するためのコラム線選択信号CLを生成する。
また、ロウデコーダRDECは、テスト信号TESTZが高レベルに設定されるテストモード中に、ロウアドレス信号RAに応じて選択されるワード線WLをフローティング状態に設定する。テスト信号TESTZは、外部テスト端子を介して半導体メモリMEMの外部から供給される。
プリチャージ回路PREは、動作していないセンスアンプSAに接続されたビット線対BLZ、BLXをプリチャージ電圧VPRに設定する。センスアンプSAは、メモリセルアレイARYの読み出し動作期間、書き込み動作期間およびリフレッシュ動作期間に動作し、ビット線BLZ、BLXの電圧差を増幅する。コラムスイッチCSWは、コラムデコーダCDECからのコラム線選択信号CLに応じて、ビット線対BLZ、BLXをリードアンプRAまたはライトアンプWAに接続する。プリチャージ回路PRE、センスアンプSAおよびラムスイッチCSWは、図5に示すセンスアンプ領域SAAに配置される。なお、テストモード中のセンスアンプSAおよびプリチャージ回路PREの動作タイミングは、通常動作モード中と異なる。ここで、通常動作モードは、通常の読み出し動作期間、通常の書き込み動作期間および通常のリフレッシュ動作期間である。
特に限定されないが、メモリセルアレイARYは、複数のメモリブロックを有していてもよい。このとき、プリチャージ回路PREおよびセンスアンプSAは、各メモリブロックに対応して配置される。あるいは、プリチャージ回路PREおよびセンスアンプSAは、隣接する一対のメモリブロックに共有される。
リードアンプRAは、読み出し動作時に、コラムスイッチCSWを介して出力される読み出しデータを増幅する。ライトアンプWAは、書き込みアクセス動作時に、データバスDBを介して供給される書き込みデータを増幅し、相補の書き込みデータとしてビット線対BLZ、BLXに出力する。
テスト制御回路TCNTは、テストモード中に、メモリコア制御回路26からの制御信号CNTのプリチャージ回路PREおよびセンスアンプSAへの供給タイミングを聴視する。具体的には、テスト制御回路TCNTは、テスト信号TESTZが高レベルの間、イコライズ信号EQL(図5)を高レベルに保持し、センスアンプイネーブル信号LEZ、LEX(図5)の活性化を禁止する。
図3は、図2に示したロウデコーダRDECおよびメモリセルアレイARYの例を示している。メモリセルアレイARYにおいて、例えば、ビット線BLZは、偶数番号のワード線WL(WL0、WL2、...)に接続されている。ビット線BLXは、奇数番号のワード線WL(WL1、WL3、...)に接続されている。ビット線BLZに接続されたメモリセルMCがアクセスされるとき、ビット線BLXは、参照電圧線として機能する。同様に、ビット線BLXに接続されたメモリセルMCがアクセスされるとき、ビット線BLZは、参照電圧線として機能する。
例えば、ロウデコーダRDECは、ワード線アンプWLAMP1、ワード生成回路SWDGEN(SWDGEN0−3)およびワード駆動回路SWD(SWD0−63)を有している。ワード線アンプWLAMP1は、テスト信号TESTZが高レベルのときに動作する。ワード線アンプWLAMP1は、テストモード中に、ワード線WL(WL0−63のいずれか)の電圧レベルを増幅するために、ワード駆動信号WLDV(WLDV0−3)の電圧レベルを増幅する。
ワード生成回路SWDGENは、ワードリセット信号WLRSTP(WLRSTP0−3)に同期して、ワード駆動信号WLDV(WLDV0−3)およびワードリセット信号WLRSTZ(WLRST0Z−3Z)を出力する。ワードリセット信号WLRSTPは、ロウデコード信号に基づいて生成される。具体的には、ワード線WLのいずれかが選択されるときに、ワードリセット信号WLRSTPは低レベルに変化する。ワード駆動信号WLDVは、ワードリセット信号WLRSTPと逆の論理レベルに設定される。但し、テスト信号TESTZが高レベルの期間中、ワード生成回路SWDGENは、高レベルのワード駆動信号WLDVの出力を禁止し、ワード駆動信号線WLDVをフローティング状態に設定する。ワードリセット信号WLRSTZは、ワードリセット信号WLRSTPと同じ論理レベルに設定される。
例えば、ワード駆動信号WLDV0は、ワード線WL0、WL4、...に対応するワード駆動回路SWDに共通に供給される。ワード駆動信号WLDV0は、ワード線WL1、WL5、...に対応するワード駆動回路SWDに共通に供給される。ワード駆動信号WLDV2は、ワード線WL2、...、WL62に対応するワード駆動回路SWDに共通に供給される。ワード駆動信号WLDV3は、ワード線WL3、...、WL63に対応するワード駆動回路SWDに共通に供給される。すなわち、ワード線WL0−63に対応するワード駆動回路SWDは、4つおきにワード駆動信号WLDV0−3の1つに接続されている。
各ワード駆動回路SWDは、ワード線選択信号MWLX(MWL0X−15Xのいずれか)、ワード駆動信号WLDV(WLDV0−3のいずれか)およびワードリセット信号WLRSTZ(WLRST0Z−3Zのいずれか)を受け、ワード線WLを高レベルに活性化または低レベルに非活性化する。ワード線選択信号MWLXは、メインワードデコーダがロウデコード信号をデコードすることにより生成される。各ワード線選択信号MWLX0−15は、隣接する4つのワード駆動回路SWDに共通に接続される。
アクセス動作では、低レベルのワード線選択信号MWLX(例えば、MWL1X)と高レベルのワード駆動信号WLDV(例えば、WLDV1)を受けるワード線WL(例えば、WL5)が活性化される。そして、活性化されたワード線WLに接続されたメモリセルMCがアクセスされる。ここで、アクセス動作は、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかである。
図4は、図3に示したワード線アンプWLAMP1、ワード生成回路SWDGENおよびワード駆動回路SWDの例を示している。図4は、ワード駆動信号線WLDV0に接続されたワード線アンプWLAMP1およびワード生成回路SWDGENと、ワード駆動信号線WLDV0およびワード線選択信号線MWLX0に接続されたワード駆動回路SWDを示している。ワード線アンプWLAMP1およびワード生成回路SWDGENは、遅延回路DLY1を介してテスト信号TESTZを受けている。
ワード線アンプWLAMP1は、高レベル電圧線VPPと接地線VSSの間に配置されたpMOSトランジスタP10およびnMOSトランジスタN10、N12と、高レベル電圧線VPPとnMOSトランジスタN10のゲートとの間に接続されたpMOSトランジスタP12とを有している。トランジスタP10のゲートおよびトランジスタN12のゲートは、テスト信号TESTZを遅延させた信号を受けている。トランジスタP12のゲートは、トランジスタP10のドレインに接続されている。トランジスタN10のゲートとトランジスタP12のドレインは、出力端子OUT1を介してワード駆動信号線WLDV0に接続されている。
ワード線アンプWLAMP1は、テスト信号TESTZが低レベルである通常動作モード中に、出力ノードOUT1をフローティング状態に設定する。ワード線アンプWLAMP1は、テスト信号TESTZが高レベルであるテストモード中に、ワード駆動信号WLDV0の電圧レベルを増幅する。具体的には、ワード駆動信号WLDV0の電圧が上昇すると、トランジスタN10がオンし、トランジスタP12のゲートは高レベルから低レベルに変化する。これにより、トランジスタP12がオンし、ワード駆動信号WLDV0の電圧レベルは増幅される。
ワード生成回路SWDGENは、インバータIV1−4およびpMOSトランジスタP14を有している。インバータIV1−3は、直列に接続されている。インバータIV1−2は、高レベル電圧VPPおよび接地電圧VSSを受けて動作する。インバータIV1は、ワードリセット信号WLRSTP0を受けている。
インバータIV3は、pMOSトランジスタP14を介して高レベル電圧線VPPに接続されている。pMOSトランジスタP14のゲートは、テスト信号TESTZを遅延させた信号を受けている。インバータIV4は、内部電源電圧VIIおよび負電圧VNNを受けて動作する。インバータIV4は、電圧レベルを変換するレベル変換機能を有している。
ワード生成回路SWDGENは、テスト信号TESTZが低レベルである通常動作モード中に、ワードリセット信号WLRSTP0と同じ論理レベルのワードリセット信号WLRST0Zを出力し、ワードリセット信号WLRSTP0と逆の論理レベルのワード駆動信号WLDV0を出力する。一方、ワード生成回路SWDGENは、テスト信号TESTZが高レベルであるテストモード中に、pMOSトランジスタP14をオフし、ワード駆動信号WLDV0が高レベルに変化することを禁止する。すなわち、ワード生成回路SWDGENは、テストモード中に、低レベルのワードリセット信号WLRSTP0を受けているときに、出力ノードOUT2をフローティング状態に設定する。
ワード駆動回路SWDは、ワード駆動信号線WLDV0と負電圧線VNNの間に直列に接続されたpMOSトランジスタP16およびnMOSトランジスタN14と、ワード線WL0と負電圧線VNNの間に接続されたnMOSトランジスタN16とを有している。トランジスタP16は、ワード線選択信号MWL0Xが低レベルの期間にオンし、ワード線WLを高レベル(VPP)に駆動する。トランジスタN14は、ワード線選択信号MWL0Xが高レベルの期間にオンし、ワード線WLを低レベル(VNN)に駆動する。トランジスタN16は、ワードリセット信号WLRST0Zが高レベルの期間にオンし、ワード線WLを低レベル(VNN)に駆動する。
図5は、図2に示したセンスアンプ領域SAAおよびメモリセルアレイARYの例を示している。例えば、図5は、1つのデータ端子DQに対応するセンスアンプ領域SAAの一部を示している。半導体メモリMEMが16ビットのデータ端子DQを有するとき、データ端子DQ毎に図5の回路が形成される。
イコライズ信号線EQLは、センスアンプ領域SAAの複数のプリチャージ回路PREに共通に接続される。イコライズ信号EQLは、図2に示したメモリコア制御回路26からの制御信号CNTに応答して生成される。センスアンプ活性化信号線LEZ、LEXは、センスアンプ領域SAAのセンスアンプSAに共通に接続される。センスアンプ活性化信号LEZ、LEXは、メモリコア制御回路26からの制御信号CNTに応答して生成される。コラムスイッチ信号線CL0−2は、コラムスイッチCSWにそれぞれ接続される。コラムスイッチCSWにより、相補のデータ線DT,/DTは、ビット線対BLZ、BLXのいずれかに接続される。コラムスイッチ信号CL0−2は、コラムアドレスCAに応じて選択される。コラムスイッチ信号線CL0−2は、メモリコア制御回路26からの制御信号CNTに同期して生成される。センスアンプ領域SAAは、一般的なDRAMと同じ構成のため、詳細な説明は省略する。
図6は、図2に示した内部電圧生成回路10の例を示している。図6では、内部電圧生成回路10のうち、プリチャージ電圧VPRを生成するプリチャージ電圧生成回路VPRGENを示している。プリチャージ電圧生成回路VPRGENは、リファレンス電圧生成部VREFGEN、カレントミラー回路CM1−2、電圧生成部VGENおよびクリップ部CLPを有している。
リファレンス電圧生成部VREFGENは、内部電源電圧線VIIと接地線VSSとの間に直列に配置された抵抗R1−3を有している。リファレンス電圧生成部VREFGENは、抵抗R1、R2の接続ノードからリファレンス電圧REFHを生成し、抵抗R2、R3の接続ノードからリファレンス電圧REFLを生成する。
カレントミラー回路CM1−2は、互いに同じ回路である。カレントミラー回路CM1は、pMOSトランジスタP20、P22によるカレントミラー部と、nMOSトランジスタN20、N22による差動入力部と、nMOSトランジスタN24による電源供給部とを有している。カレントミラー回路CM2は、pMOSトランジスタP24、P26によるカレントミラー部と、nMOSトランジスタN26、N28による差動入力部と、nMOSトランジスタN30による電源供給部とを有している。
カレントミラー回路CM1は、テスト信号TESTZが低レベルのときに動作し、差動入力部で受けるリファレンス電圧REFLとプリチャージ電圧VPRとに応じた電圧をトランジスタP22のドレインから出力する。カレントミラー回路CM2は、テスト信号TESTZが低レベルのときに動作し、差動入力部で受けるリファレンス電圧REFHとプリチャージ電圧VPRとに応じた電圧をトランジスタP26のドレインから出力する。カレントミラー回路CM1−2は、テスト信号TESTZが高レベルの期間に動作を停止する。
電圧生成部VGENは、内部電源電圧線VIIと接地線VSSとの間に直列に配置されたpMOSトランジスタP28およびnMOSトランジスタN32を有している。トランジスタP28、N32のドレインは、プリチャージ電圧線VPRに接続されている。トランジスタP28のゲートは、カレントミラー回路CM1の出力を受けている。トランジスタN32のゲートは、カレントミラー回路CM2の出力を受けている。電圧生成部VGENは、カレントミラー回路CM1−2からの出力電圧に応じたプリチャージ電圧VPRを生成する。電圧生成部VGENにより生成されるプリチャージ電圧VPRは、内部電源電圧VIIの半分の値(VII/2)である。
クリップ部CLPは、内部電源電圧線VIIとプリチャージ電圧線VPRの間に配置されたpMOSトランジスタP30を有している。トランジスタP30のゲートは、インバータIV5を介してテスト信号TESTZの反転論理を受けている。トランジスタP30は、テスト信号TESTZが高レベルのときにオンし、プリチャージ電圧VPRを内部電源電圧VIIに設定する。したがって、プリチャージ電圧生成回路VPRGENは、テスト信号TESTZが低レベルのときに、電圧VII/2をプリチャージ電圧線VPRに出力し、テスト信号TESTZが高レベルのときに内部電源電圧VIIをプリチャージ電圧線VPRに出力する。
図7は、図2に示したテスト制御部TCNTの例を示している。テスト制御部TCNTは、遅延回路DLY2−3、イコライズ信号EQLを生成するためのOR回路およびレベルコンバータLVLC、およびセンスアンプ活性化信号LEZ、LEXを生成するためのAND回路を有している。イコライズ信号EQLZおよびセンスアンプ活性化信号LE0Zは、図2に示したメモリコア制御回路26から出力される制御信号CNTに含まれる。
イコライズ信号EQLは、対応するメモリブロックが選択されておらず、ブロック選択信号BLKXが高レベルに非活性化されているときに高レベルに保持される。このとき、非選択のメモリブロックに対応するプリチャージ回路PREはオンされ、ビット線BLZ、BLXをプリチャージ電圧VPRに設定する。通常動作モード中、対応するメモリブロックが選択され、ブロック選択信号BLKXが低レベルに活性化されたとき、イコライズ信号EQLは、イコライズ信号EQLZの低レベルへの変化に応答して低レベルに変化する。このとき、選択されたメモリブロックに対応するプリチャージ回路PREはオフされ、ビットBLZ、BLXはフローティング状態に設定される。
テストモード中、テスト信号TESTZが高レベルに活性化されている間、イコライズ信号EQLZの低レベルはマスクされ、イコライズ信号EQLは、高レベルに保持される。テスト信号TESTZが低レベルに非活性化されたとき、イコライズ信号EQLZの低レベルは、遅延時間DLY2の遅延時間だけ遅れてレベルコンバータLVLCに伝達される。なお、レベルコンバータLVLCにより、イコライズ信号EQLの高レベルは高レベル電圧VOOに設定される。
一方、通常動作モード中、センスアンプ活性化信号LEZ、LEXは、センスアンプ活性化信号LE0Zに応答して活性化される。テストモード中、センスアンプ活性化信号LEZは、テスト信号TESTZの非活性化から遅延回路DLY3の遅延時間後に、センスアンプ活性化信号LE0Zに応答して活性化される。このように、テスト制御部TCNTは、テスト信号TESTZが高レベルのときに、イコライズ信号EQLが低レベルに変化することを禁止するとともに、センスアンプ活性化信号LEZ、LEXの活性化を遅らせる。
図8は、図2に示した半導体メモリMEMをテストするテストシステムTSYSの例を示している。なお、後述する実施形態においても、図8と同じテストシステムTSYSが使用される。テストシステムTSYSは、半導体メモリMEMの製造工程で使用される。半導体メモリMEMは、後述するテストが実施されることにより製造される。
まず、半導体製造工程により半導体ウエハWAF上に複数の半導体メモリMEMが形成される。半導体メモリMEMは、ウエハWAFから切り出される前にテスタTESTによりテストされる。テスタTESTからは制御信号だけでなく、電源電圧VDDおよび接地電圧VSSが供給される。
半導体メモリMEMは、例えば、プローブカードのプローブPRBを介してテスタTESTに接続される。図8では、1つの半導体メモリMEMがテスタTESTに接続されているが、複数の半導体メモリMEMをテスタTESTに一度に接続してもよい。テスタTESTに一度に接続する半導体メモリMEMの数は、テスタTESTの端子数と半導体メモリMEMの端子数に依存する。
テスタTESTは、コマンド信号CMD、アドレス信号ADおよび書き込みデータ信号DQを半導体メモリMEMに供給し、読み出しデータ信号DQを半導体メモリMEMから受ける。テストモード中、テスタTESTは、テスト信号TESTZを高レベルに設定する。なお、テスタTESTは、パッケージングされた半導体メモリMEMをテストするために使用されてもよい。
図9は、図2に示した半導体メモリMEMのテスト方法の例を示している。図9は、図3および図4に示したワード線WL0とビット線BLZ間にショート不良がない場合の波形を示している。図9のテストは、図8に示したテストシステムTSYSにより実施される。まず、図9のテスト方法が実施される前に、テストするメモリセルMCに低レベル(物理値)が書き込まれる。すなわち、データ端子DQに供給される低レベル(論理値)がビット線BLZに接続されたメモリセルMCに書き込まれる。データ端子DQに供給される高レベル(論理値)がビット線BLXに接続されたメモリセルMCに書き込まれる。メモリセルMCの記憶ノードSTは、低レベルに設定される(図9(a))。図9では、図3および図4に示したワード線WL0およびビット線BLZに接続されたメモリセルMCをテストする例を示している。
まず、テスト信号TESTZが高レベルに活性化される(図9(b))。図6に示したプリチャージ電圧生成回路VPRGENは、プリチャージ電圧線VPRに供給する電圧を電圧VII/2から内部電源電圧VIIに切り替える(図9(c))。イコライズ信号EQLが高レベルのため、プリチャージ電圧VPRの変化に追従してビット線BLZ、BLXのプリチャージ電圧も電圧VIIに変化する(図9(d、e))。
次に、読み出しコマンドRDおよびアドレス信号ADが供給される。なお、読み出し動作サイクルは、読み出しコマンドRDから、イコライズ信号EQLが高レベルに変化し、ビット線BLZ、BLXが電圧VII/2にプリチャージされるまでである。読み出しコマンドRDに応答して、アドレス信号ADに対応するワードリセット信号WLRSTP0、WLRST0Zおよびワード線選択信号MWL0Xは、低レベルに変化する(図9(f、g、h))。しかし、図4に示したワード生成回路SWDGENのトランジスタP14は、高レベルのテスト信号TESTZによりオフしている。このため、ワード生成回路SWDGENは、ワード線駆動信号線WLDV0を駆動できず、ワード線駆動信号線WLDV0は、低レベルのフローティング状態FLTになる(図9(i))。
図4に示したワード駆動回路SWDのトランジスタP16は、低レベルのワード線選択信号MWL0Xを受けてオンしようとする。しかし、トランジスタP16は、ソースでフローティング状態FLTのワード線駆動信号VLDV0を受けているため、ワード線WL0を駆動できない。したがって、ワード線WL0も低レベルのフローティング状態FLTになる(図9(j))。イコライズ信号EQLは、テスト信号TESTZの活性化中に、図7に示したテスト制御回路TCNTにより高レベルVOOに保持される(図9(k))。
また、テスト制御回路TCNTは、テスト信号TESTZの活性化中に、センスアンプ活性化信号LE0Zの高レベルをマスクする。したがって、センスアンプ活性化信号LEZ、LEXは、非活性化レベルに保持される(図9(l))。センスアンプ活性化信号LEXの波形は、センスアンプ活性化信号LEZと逆レベルである。
図9では、ワード線WL0とビット線BLZ間に不良がないため、ワード線WL0は、低レベルのフローティング状態FLTに維持される。このため、メモリセルMCのトランスファトランジスタは、オフ状態を維持する。すなわち、メモリセルMC内のデータは失われることなく保持される。
次に、読み出し動作の実行中に、テスト信号TESTZが低レベルに非活性化される(図9(m))。プリチャージ電圧生成回路VPRGENは、低レベルのテスト信号TESTZを受けてカレントミラー回路CM1−2を動作させ、プリチャージ電圧線VPRに電圧VII/2を供給する(図9(n))。この時点でイコライズ信号EQLはまだ高レベルのため、ビット線BLZ、BLXも電圧VII/2に変化する(図9(o))。
テスト制御回路TCNTは、低レベルのテスト信号TESTZを受け、低レベルのイコライズ信号EQLZをイコライズ信号線EQLに伝達する(図9(p))。これにより、ビット線BLZ、BLXとプリチャージ電圧線VPRの接続が解除され、ビット線BLZ、BLXは、電圧VII/2に設定された状態でフローティング状態に設定される。ワード生成回路SWDGENのトランジスタP14は、低レベルのテスト信号TESTZを受けてオンし、ワード線駆動信号線WLDV0に高レベル電圧VPPを供給する(図9(q))。ワード駆動回路SWDのトランジスタP16は、高レベル電圧VPPのワード線駆動信号VLDV0を受け、ワード線WL0を駆動する(図9(r))。
この後、通常の読み出し動作が実行される。すなわち、ワード線WL0の高レベルへの変化によりメモリセルMCからビット線BLZにデータが読み出される(図9(s))。テスト信号TESTZの非活性化から所定時間後にセンスアンプ活性化信号LEZ、LEXが活性化され、ビット線BLZ、BLXの電圧差が増幅される(図9(t、u))。そして、メモリセルMCから読み出されたデータ(低レベル)がデータ端子DQから出力される。図8に示したテスタTESTは、読み出しデータを期待値と比較し、ワード線WL0とビット線BLZ間に不良がないことを検出する。
図10は、図2に示した半導体メモリMEMのテスト方法の例を示している。図9と同じ動作については、詳細な説明は省略する。図10は、図3および図4に示したワード線WL0とビット線BLZ間にショート不良がある場合の波形を示している。図10のテストは、図8に示したテストシステムTSYSにより実施される。図9と同様に、テストするメモリセルMCには、予め低レベル(物理値)が書き込まれている。読み出し動作サイクルは、読み出しコマンドRDから、イコライズ信号EQLが高レベルに変化し、ビット線BLZ、BLXが電圧VII/2にプリチャージされるまでである。
ワードリセット信号WLRSTP0、WLRST0Zおよびワード線選択信号MWL0Xが低レベルに変化するまでの波形は、図9と同じである。この例では、ワード線WL0とビット線BLZ間にショート不良があるため、ビット線BLZの高レベルがフローティング状態のワード線WL0に伝達され、ワード線WL0の電圧は徐々に上昇する(図10(a))。ワード駆動回路SWDのトランジスタP16は、負電圧VNNのワード線選択信号MWL0Xを受けてオンするため、ワード線WL0の電圧は、フローティング状態のワード線駆動信号線WLDV0に伝達される(図10(b))。
ワード線駆動信号WLDV0の電圧がワード線WL0の電圧に追従して上昇すると、ワード線アンプWLAMP1のトランジスタN10がオンし、トランジスタP12のゲートは低レベルに変化する。これにより、トランジスタP12はオンし、ワード線駆動信号線WLDV0およびワード線WL0を駆動する。すなわち、ワード線駆動信号線WLDV0およびワード線WL0の電圧レベルは、トランジスタP12により増幅され、上昇する(図10(c、d))。
ワード線WL0の高レベルにより、メモリセルMCのトランスファトランジスタがオンし、メモリセルMCの記憶ノードSTは、ビット線BLZに接続される。ビット線BLZは、高レベルのテスト信号TESTZにより内部電源電圧線VIIに設定されている(図10(e))。このため、記憶ノードSTも内部電源電圧VIIまで上昇する(図10(f))。すなわち、メモリセルMCに記憶されていた低レベルは失われ、高レベルに書き換えられる。
この後、読み出し動作の実行中に、テスト信号TESTZが低レベルに非活性化される(図10(g))。これ以降の波形は、ワード線駆動信号WLDV0とワード線WL0が、予め高レベル電圧VPPに変化していることと、ビット線BLZ、BLXの波形が逆になっていることを除き、図9と同じである。そして、メモリセルMCから読み出されたデータ(高レベル)がデータ端子DQから出力される(図10(h))。図8に示したテスタTESTは、読み出しデータを期待値と比較し、ワード線WL0とビット線BLZ間に不良があることを検出する。
ビット線BLZ、BLXのプリチャージ電圧を、予め内部電源電圧線VIIに設定しておくことで、ビット線BLZからワード線WL0に流れるリーク電流が少ない場合にも、ワード線駆動信号線WLDV0およびワード線WL0の電圧レベルを高くできる。また、ワード線アンプWLAMP1により、ワード線駆動信号線WLDV0およびワード線WL0の電圧レベルを高速に内部電源電圧線VIIまで上昇できる。このため、ビット線BLZからワード線WL0に流れるリーク電流が少ない場合にも、短時間でメモリセルMC内のデータの論理を反転できる。この結果、テスト時間を短縮できる。
図11は、図9および図10に示したテスト方法を実施するためのテストフローの例を示している。すなわち、図11は、半導体メモリMEMの製造方法を示している。図11のテストフローは、図8に示したテストシステムTSYSにより実施される。
まず、ステップS10において、テスタTESTは、各ワード線WLに接続されているメモリセルMCに低レベル(物理値で”0”)を書き込む。書き込み動作WRを実施するメモリセルMCは、ワード線WL毎に最低1つでよい。このため、テスト時間を短縮できる。この際、低レベル(論理値で”0”)がビット線BLZに接続されたメモリセルMCに書き込まれ、高レベル(論理値で”1”)がビット線BLXに接続されたメモリセルMCに書き込まれる。これにより、テストするメモリセルMCの記憶ノードSTは、低レベル(物理値で”0”)に設定される。
次に、ステップS20において、テスタTESTは、最初にアクセスするロウアドレス信号RAを”0”に設定する。次に、ステップS30において、テスタTESTは、設定したロウアドレス信号RAに対応するメモリセルMCの読み出し動作RDを実行する。読み出し動作の期待値は、物理値で”0”である。換言すれば、ビット線BLZに接続されたメモリセルMCから読み出されるデータの期待値は、論理値で”0”である。ビット線BLXに接続されたメモリセルMCから読み出されるデータの期待値は、論理値で”1”である。テスタTESTは、読み出し動作の実行中に、図9および図10に示したように、テスト信号TESTZを一時的に高レベルHに設定し、低レベルLに戻す。
次に、ステップS40において、テスタTESTは、メモリセルMCから読み出したデータの論理を期待値と比較し、パスまたはフェイルを判定する。メモリセルMCから読み出したデータの論理が期待値と異なる場合、ワード線WLとビット線BLZ(またはBLX)にショート不良があると判定され、テストした半導体メモリMEMは、不良品として扱われる(FAIL)。あるいは、テストした半導体メモリMEMは、不良を救済するための救済工程に移される。
メモリセルMCから読み出したデータの論理が期待値と同じ場合、着目したワード線WLにショート不良がないと判定される。この場合、ステップS50において、テスタTESTは、ロウアドレス信号RAを”1”増加し、次にアクセスするロウアドレス信号RAに設定する。次に、ステップS60において、テスタTESTは、ロウアドレス信号RAが最大値MAXを超えているか否かを判定する。ロウアドレス信号RAが最大値MAXを超えている場合、全てのワード線WLのテストが実施されたため、テストは終了する。すなわち、半導体メモリMEMは、ショート不良を持たない良品として扱われる(PASS)。ロウアドレス信号RAが最大値MAX以下の場合、処理はステップS30に戻り、テストが続行される。
図12は、図2に示した半導体メモリMEMのテスト方法の別の例を示している。図9と同じ動作については、詳細な説明は省略する。図12は、図3および図4に示したワード線WL0とビット線BLZ間にショート不良がない場合の波形を示している。図12のテストは、図8に示したテストシステムTSYSにより実施される。図9と同様に、テストするメモリセルMCには、予め低レベル(物理値)が書き込まれている。
この例では、テスト信号TESTZが高レベルに活性化された状態でダミーの読み出し動作が実行された後、通常の読み出し動作が実行される。すなわち、図12では、2つの読み出し動作サイクルを示している。最初の読み出し動作サイクルは、ダミー読み出しコマンドDRDからテスト信号TESTZが低レベルに非活性化されるまでである。2番目の読み出し動作サイクルは、読み出しコマンドRDからイコライズ信号EQLが高レベルに変化し、ビット線BLZ、BLXが電圧VII/2にプリチャージされるまでである。なお、図12および図13において、ダミー読み出しコマンドDRDは、テスト信号TESTZが高レベルの期間に供給される読み出しコマンドである。
ダミーの読み出し動作中、ワード線WL0は、低レベルまたは低レベルのフローティング状態FLTに設定されるため、メモリセルMCはアクセスされない(図12(a))。また、センスアンプ活性化信号LEZは、低レベルに非活性化されているため、センスアンプSAは動作しない(図12(b))。このため、ワード線WL0とビット線BLZ間にショート不良がない場合、メモリセルMC内のデータは失われることなく保持される(図12(c))。
次の読み出し動作は、テスト信号TESTZが低レベルに設定されており、一般的な読み出し動作と同じである。図9と同様に、テスタTESTは、読み出しデータを期待値と比較し、ワード線WL0とビット線BLZ間に不良がないことを検出する。
図13は、図2に示した半導体メモリMEMのテスト方法の別の例を示している。図9、図10および図12と同じ動作については、詳細な説明は省略する。図13は、図3および図4に示したワード線WL0とビット線BLZ間にショート不良がある場合の波形を示している。図13のテストは、図8に示したテストシステムTSYSにより実施される。図9と同様に、テストするメモリセルMCには、予め低レベル(物理値)が書き込まれている。この例では、図12と同様に、ダミーの読み出し動作と通常の読み出し動作が実行される。テスタTESTの動作は、図12と同じである。
ダミーの読み出し動作中、ワード線WL0は、低レベルまたは低レベルのフローティング状態FLTに設定される。しかし、この例では、ワード線WL0とビット線BLZ間にショート不良がある。このため、図10と同様に、ワード線WL0の電圧およびワード線駆動信号WLDV0の電圧は徐々に上昇する(図13(a、b))。そして、ワード線アンプWLAMP1による増幅動作により、ワード線駆動信号WLDV0の電圧およびワード線WL0の電圧は、高レベル電圧VPまで上昇する(図13(c、d))。これにより、メモリセルMCの記憶ノードSTは、内部電源電圧VIIまで上昇する(図13(e))。すなわち、メモリセルMCに記憶されていた低レベルは失われ、高レベルに書き換えられる。
次の読み出し動作では、図10と同様に、メモリセルMCから期待値と異なる高レベルのデータが読み出される(図13(f))。テスタTESTは、読み出しデータを期待値と比較し、ワード線WL0とビット線BLZ間に不良があることを検出する。
ショート不良のテストを、2つの読み出し動作サイクルを用いて実施することで、テスト信号TESTZの入力タイミングを容易に設定できる。これにより、簡易なテスタTESTにより、ワード線WLとビット線BLZ、BLX間のショート不良を検出できる。
図14は、図12および図13に示したテスト方法を実施するためのテストフローの例を示している。図14のテストフローは、図8に示したテストシステムTSYSにより実施される。図11と同じ処理は、同じ符号を付している。この例では、図11に示したステップS30の代わりに、ステップS31、S32が実施される。ステップS31は、図12および図13のダミーの読み出し動作サイクルに対応する。ステップS32は、図12および図13の通常の読み出し動作サイクルに対応する。その他のテストフローは、図11と同じである。
なお、ロウデコーダRDECは、テスト信号TESTZの高レベル期間に、全てのワード線選択信号MWLXを低レベルに活性化する強制活性化回路を有してもよい。例えば、強制活性化回路は、ワード線選択信号MWLXとテスト信号TESTZを受け、出力がワード駆動回路SWDの入力に接続されたAND回路である。この場合、1回のダミーの読み出し動作DRDにより、ショート不良を有する全てのワード線WLに接続されたメモリセルMC内のデータを高レベルに書き換えることができる。これにより、テスト時間をさらに短縮できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ビット線BLZ、BLXのプリチャージ電圧を、予め内部電源電圧線VIIに設定しておくことで、ワード線WL0のリーク電流が少ない場合にも、ワード線駆動信号線WLDV0およびワード線WL0の電圧レベルを高速に上昇できる。したがって、ビット線BLZからワード線WL0に流れるリーク電流が少ない場合にも、テスト時間を短縮できる。
テスト制御回路TCNTにより、イコライズ信号EQLおよびセンスアンプ活性化信号LEZ、LEXの生成タイミングを調整する。これにより、図10に示したように、1回の読み出し動作サイクルでテストを実施するときに、読み出しチェックのための読み出し動作を確実に実行できる。テストに必要な読み出し動作サイクルの数を少なくできるため、テスト時間を短縮できる。
図15は、別の実施形態におけるワード線アンプWLAMP2の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。ワード線アンプWLAMP2を除く構成は、内部電圧生成回路10が基準電圧VREFを生成する機能を有していることを除き、図2と同じである。すなわち、半導体メモリMEMは、例えば、クロック信号CLKに同期して動作するDRAMである。図15は、ワード駆動信号線WLDV0に接続されたワード線アンプWLAMP2およびワード生成回路SWDGENと、ワード駆動信号線WLDV0およびワード線選択信号線MWLX0に接続されたワード駆動回路SWDを示している。
ワード線アンプWLAMP2は、カレントミラー回路を含む比較回路CMPとpMOSトランジスタP44とを有している。比較回路CMPは、pMOSトランジスタP40、P42によるカレントミラー部と、nMOSトランジスタN40、N42による差動入力部と、nMOSトランジスタN44による電源供給部とを有している。
比較回路CMPは、テスト信号TESTZが高レベルのときに動作し、差動入力部で受けるリファレンス信号VREFとワード線駆動信号WLDV0とに応じた電圧をトランジスタP42のドレインから出力する。比較回路CMPからの出力信号は、インバータIV6−7を介してトランジスタP44のゲートに供給される。
ワード線駆動信号WLDV0の電圧は、例えば、ワード線WL0とビット線BLZ(またはBLX)とのショート不良により、図10または図13に示したように上昇する。ワード線駆動信号WLDV0の電圧が、リファレンス電圧VREFを超えたとき、インバータIV7は低レベルを出力し、トランジスタP44はオンする。これによりワード線駆動信号線WLDV0は、トランジスタP44により駆動され、高レベル電圧VPPまで上昇する。このように、ワード線アンプWLAMP2の動作は、図4に示したワード線アンプWLAMP1とほぼ同じである。
但し、この実施形態では、トランジスタP44がオンするときのワード線駆動信号WLDV0の電圧を、リファレンス電圧VREFにより調整できる。例えば、リファレンス電圧VREFを下げることで、ワード線WL0とビット線BLZ(またはBLX)との微少なショート不良を、短いテスト時間で検出できる。
ワード線アンプWLAMP2を有する半導体メモリMEMは、図8に示したテストシステムTSYSによりテストされ、ワード線WLとビット線BLZ、BLXのショート不良が検出される。テスト方法は、図9から図14と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、リファレンス電圧VREFを調整することで、ワード線WL0とビット線BLZ(またはBLX)とのショート不良の不良モードに応じて、最適なテストを実施できる。この結果、テスト時間を短縮できる。
図16は、別の実施形態における半導体メモリMEMの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図2のモードレジスタ12の代わりにモードレジスタ12Aが形成されている。また、半導体メモリMEMは、テスト端子TESTZを持たない。その他の構成は、図2と同じである。すなわち、半導体メモリMEMは、例えば、クロック信号CLKに同期して動作するDRAMである。
モードレジスタ12Aは、モードレジスタセットコマンドMRSとともに供給されるアドレス信号ADがテストモードのエントリを示すときにテスト信号TESTZを高レベルに活性化する。また、モードレジスタ12Aは、モードレジスタセットコマンドMRSとともに供給されるアドレス信号ADがテストモードのエクジットを示すときにテスト信号TESTZを低レベルに非活性化する。
図17は、図16に示した半導体メモリMEMのテスト方法の例を示している。図13と同じ動作については、詳細な説明は省略する。図17は、図3および図4に示したワード線WL0とビット線BLZ間にショート不良がある場合の波形を示している。図17のテストは、図8に示したテストシステムTSYSにより実施される。図13と同様に、テストするメモリセルMCには、予め低レベル(物理値)が書き込まれている。
この例では、図13と同様に、ダミーの読み出し動作と通常の読み出し動作が実行される。但し、テスタTESTは、ダミーの読み出し動作を実行する前に、モードレジスタセットコマンドMRSによりテスト信号TESTZを高レベルに活性化する。また、テスタTESTは、ダミーの読み出し動作の終了後、通常の読み出し動作を実行する前に、モードレジスタセットコマンドMRSによりテスト信号TESTZを低レベルに非活性化する。その他の動作は、図13と同じである。なお、モードレジスタセットコマンドMRSは、読み出し動作サイクルと同じ時間が必要であるが、図17では省略している。
図18は、図17に示したテスト方法を実施するためのテストフローの例を示している。図18のテストフローは、図8に示したテストシステムTSYSにより実施される。図11と同じ処理は、同じ符号を付している。この例では、図11に示したステップS30の代わりに、ステップS33、S34、S35、S36が実施される。
ステップS33において、テスタTESTは、テスト信号TESTZを高レベルHに設定するために半導体メモリMEMにモードレジスタセットコマンドMRSを供給する。ステップS34において、テスタTESTは、ダミーの読み出し動作を実行する。ステップS35において、テスタTESTは、テスト信号TESTZを低レベルLに設定するために半導体メモリMEMにモードレジスタセットコマンドMRSを供給する。ステップS36において、テスタTESTは、メモリセルMCに保持されているデータを期待値と比較するために、通常の読み出し動作を実行する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、モードレジスタ12Aによりテスト信号TESTZの論理レベルを変更するため、テスト端子を不要にできる。
なお、上述した実施形態は、クロック信号CLKに同期して動作するDRAMに適用する例について述べた。しかし、例えば、上述した実施形態はクロック信号CLKに非同期で動作するDRAMに適用してもよい。あるいは、上述した実施形態は、ワード線とビット線に接続されたメモリセルを有するSRAM(Static RAM)、強誘電体メモリ(ferroelectric memory)、フラッシュメモリ、抵抗変化メモリ(ReRAM; Resistive RAM)、位相変化メモリ(PRAM; Phase change RAM)、磁気抵抗メモリ(MRAM;Magnetoresistive RAM)等の他の半導体メモリに適用できる。
上述した実施形態では、テスト信号TESTZが高レベルのときにビット線BLZ、BLXの電圧を通常のプリチャージ電圧(VII/2)より高くする例について述べた。しかし、例えば、テスト信号TESTZが高レベルのときにビット線BLZ、BLXの電圧を通常のプリチャージ電圧(VII/2)より低くしてもよい。この場合、メモリセルMCには、予め高レベル(物理値)のデータが書き込まれる。
以上の実施形態において説明した発明を整理して、付記として開示する。
(付記1)
メモリセルと、前記メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、
テスト時に前記ワード線をフローティングにする第1回路と、
テスト時に前記ワード線を増幅する第2回路と、
を含むことを特徴とする半導体メモリ。
(付記2)
前記第1回路から前記ワード線を駆動する駆動信号を受けるワード線駆動回路を備えること
を特徴とする付記1に記載の半導体メモリ。
(付記3)
前記第1回路は、テスト信号に基づいて前記ワード線駆動回路にフローティング状態の第1駆動信号を供給し、
前記第2回路は、前記テスト信号と前記第1駆動信号とに基づいて前記ワード線駆動回路に高レベル状態の第2駆動信号を供給すること
と特徴とする付記2に記載の半導体メモリ。
(付記4)
前記ワード線駆動回路は、
ワード線選択信号がゲートに供給されるとともに、前記第1駆動信号または前記第2駆動信号がソースに供給され、前記ワード線を駆動する第1トランジスタを含むこと
を特徴とする付記3に記載の半導体メモリ。
(付記5)
前記第2回路は、
前記駆動信号がゲートに供給される第2トランジスタと、
前記第2トランジスタのドレインにゲートが接続されるとともに、前記駆動信号を増幅する第3トランジスタと
を含むことを特徴とする付記2、付記3または付記4に記載の半導体メモリ。
(付記6)
前記第2回路は、
前記駆動信号と基準信号とを比較する比較回路と、
比較結果に基づいて前駆駆動信号を増幅する第3回路と、
を含むことを特徴とする付記2、付記3または付記4に記載の半導体メモリ。
(付記7)
前記比較回路は、テスト信号に基づいて活性化されること
を特徴とする付記6に記載の半導体メモリ。
(付記8)
テスト信号に基づいてワード線駆動信号線をフローティング状態にし、
前記ワード線駆動信号線のフローティング状態に基づいて前記ワード線駆動信号線を増幅し、
前記増幅されたワード線駆動信号線に接続されるワード線に接続されるビット線からデータを読み出して期待値と比較することで半導体メモリの試験を行い半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
(付記1)
メモリセルと、前記メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、
テスト時に前記ワード線をフローティングにする第1回路と、
テスト時に前記ワード線を増幅する第2回路と、
を含むことを特徴とする半導体メモリ。
(付記2)
前記第1回路から前記ワード線を駆動する駆動信号を受けるワード線駆動回路を備えること
を特徴とする付記1に記載の半導体メモリ。
(付記3)
前記第1回路は、テスト信号に基づいて前記ワード線駆動回路にフローティング状態の第1駆動信号を供給し、
前記第2回路は、前記テスト信号と前記第1駆動信号とに基づいて前記ワード線駆動回路に高レベル状態の第2駆動信号を供給すること
と特徴とする付記2に記載の半導体メモリ。
(付記4)
前記ワード線駆動回路は、
ワード線選択信号がゲートに供給されるとともに、前記第1駆動信号または前記第2駆動信号がソースに供給され、前記ワード線を駆動する第1トランジスタを含むこと
を特徴とする付記3に記載の半導体メモリ。
(付記5)
前記第2回路は、
前記駆動信号がゲートに供給される第2トランジスタと、
前記第2トランジスタのドレインにゲートが接続されるとともに、前記駆動信号を増幅する第3トランジスタと
を含むことを特徴とする付記2、付記3または付記4に記載の半導体メモリ。
(付記6)
前記第2回路は、
前記駆動信号と基準信号とを比較する比較回路と、
比較結果に基づいて前駆駆動信号を増幅する第3回路と、
を含むことを特徴とする付記2、付記3または付記4に記載の半導体メモリ。
(付記7)
前記比較回路は、テスト信号に基づいて活性化されること
を特徴とする付記6に記載の半導体メモリ。
(付記8)
テスト信号に基づいてワード線駆動信号線をフローティング状態にし、
前記ワード線駆動信号線のフローティング状態に基づいて前記ワード線駆動信号線を増幅し、
前記増幅されたワード線駆動信号線に接続されるワード線に接続されるビット線からデータを読み出して期待値と比較することで半導体メモリの試験を行い半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
10‥内部電圧生成回路;12、12A‥モードレジスタ;14‥コマンドデコーダ;16‥バースト制御回路;18‥データ入出力回路;20‥アドレス入力回路;22‥バーストアドレスカウンタ;24‥アドレス制御回路;26‥メモリコア制御回路;28‥バス制御回路;38‥メモリコア;ARY‥メモリセルアレイ;BLZ、BLX‥ビット線;CDEC‥コラムデコーダ;CSW‥コラムスイッチ;DLY1−3‥遅延回路;MC‥ダイナミックメモリセル;MEM‥半導体メモリ;MRS‥モードレジスタセットコマンド;MWLX‥ワード線選択信号;PRB‥プローブ;PRE‥プリチャージ回路;RA‥リードアンプ;RDEC‥ロウデコーダ;SA‥センスアンプ;SWD‥ワード駆動回路;SWDGEN‥ワード生成回路;TCNT‥テスト制御回路;TEST‥テスタ;TESTZ‥テスト信号;TSYS‥テストシステム;VDD‥電源電圧;VII‥内部電源電圧;VNN‥負電圧;VOO‥高レベル電圧;VPP‥高レベル電圧;VPR‥プリチャージ電圧;VSS‥接地電圧WA‥ライトアンプ;WAF‥ウエハWL‥ワード線;WLAMP1−2‥ワード線アンプ;WLDV‥ワード駆動信号;WLRSTZ、WLRSTP‥ワードリセット信号
Claims (5)
- メモリセルと、前記メモリセルに接続されるワード線とビット線とを備える半導体メモリにおいて、
テスト時に前記ワード線をフローティングにする第1回路と、
テスト時に前記ワード線を増幅する第2回路と、
を含むことを特徴とする半導体メモリ。 - 前記第1回路から前記ワード線を駆動する駆動信号を受けるワード線駆動回路を備えること
を特徴とする請求項1に記載の半導体メモリ。 - 前記第2回路は、
前記駆動信号がゲートに供給される第2トランジスタと、
前記第2トランジスタのドレインにゲートが接続されるとともに、前記駆動信号を増幅する第3トランジスタと
を含むことを特徴とする請求項2に記載の半導体メモリ。 - 前記第2回路は、
前記駆動信号と基準信号とを比較する比較回路と、
比較結果に基づいて前駆駆動信号を増幅する第3回路と、
を含むことを特徴とする請求項2に記載の半導体メモリ。 - テスト信号に基づいてワード線駆動信号線をフローティング状態にし、
前記ワード線駆動信号線のフローティング状態に基づいて前記ワード線駆動信号線を増幅し、
前記増幅されたワード線駆動信号線に接続されるワード線に接続されるビット線からデータを読み出して期待値と比較することで半導体メモリの試験を行い半導体メモリを製造すること
を特徴とする半導体メモリの製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2009142380A JP2010287297A (ja) | 2009-06-15 | 2009-06-15 | 半導体メモリおよび半導体メモリの製造方法 |
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CN114283874A (zh) * | 2020-09-28 | 2022-04-05 | 长鑫存储技术有限公司 | 记忆体测试电路及其测试方法 |
US11372056B2 (en) * | 2020-05-26 | 2022-06-28 | Sandisk Technologies Llc | Circuit for detecting pin-to-pin leaks of an integrated circuit package |
US11886733B2 (en) | 2020-09-28 | 2024-01-30 | Changxin Memory Technologies, Inc. | Circuit for testing a memory and test method thereof |
-
2009
- 2009-06-15 JP JP2009142380A patent/JP2010287297A/ja not_active Withdrawn
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