TW201447894A - 半導體裝置 - Google Patents

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TW201447894A
TW201447894A TW103102941A TW103102941A TW201447894A TW 201447894 A TW201447894 A TW 201447894A TW 103102941 A TW103102941 A TW 103102941A TW 103102941 A TW103102941 A TW 103102941A TW 201447894 A TW201447894 A TW 201447894A
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Takayuki Miyamoto
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Ps4 Luxco Sarl
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Abstract

[課題]將起因於解碼訊號之重置所產生的消耗電流削減。[解決手段]係具備有：行解碼器(12)，係藉由將行位址解碼而產生解碼訊號(DEC1~DEC6)；和複數之字元線(WL)，係基於解碼訊號(DEC1~DEC6)而被選擇性地活性化；和重置控制電路(50)，係當重置狀態訊號(REFST)被非活性化的情況時，回應記憶庫啟動(bank active)訊號(MCBAT)而將解碼訊號(DEC1~DEC6)之值重置為初期值，並當重置狀態訊號(REFST)被活性化的情況時，將回應了記憶庫啟動訊號(MCBAT)的解碼訊號(DEC1~DEC6)之重置停止。若依據本發明，則由於係具備有並不將解碼訊號重置之動作模式，因此係成為能夠將不需要進行高速之存取的情況時之消耗電流削減。

Description

半導體裝置
本發明，係有關於半導體裝置，特別是有關於具備有基於行位址來對複數之字元線的其中一者作選擇的行解碼器之半導體裝置。
DRAM(Dynamic Random Access Memory)等之半導體裝置，係採用有藉由基於行位址來選擇複數之字元線的其中一者並基於列位址來選擇複數之位元線的其中一者來對於被配置在此些之交點處的記憶體胞進行存取之方式(參考專利文獻1)。
於此，藉由行位址之解碼所得到的解碼訊號，一般而言，係為了防止起因於耦合雜訊而使遷移速度降低，而進行有在存取結束後先一旦重置為初期值的操作。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2009-211796號公報
然而，若是在每次結束存取時均將解碼訊號重置，則會有起因於對於該訊號配線之充電放電流而導致消耗電流增大的問題。
由本發明之其中一側面所致之半導體裝置，其特徵為，具備有：行解碼器，係藉由將行位址解碼而產生解碼訊號；和記憶體胞陣列，係包含基於前述解碼訊號而被選擇性地活性化之複數之字元線、和複數之位元線；和被配置在前述複數之字元線和複數之位元線的交點處之複數之記憶體胞；和重置控制電路，係當第1控制訊號被非活性化的情況時，回應第2控制訊號而將前述解碼訊號之值重置為初期值，並當前述第1控制訊號被活性化的情況時，將回應於前述第2控制訊號而進行的前述解碼訊號之重置停止。
由本發明之另外一側面所致之半導體裝置，其特徵為，具備有：行解碼器，係藉由將行位址解碼而產生解碼訊號；和記憶體胞陣列，係包含基於前述解碼訊號而被選擇性地活性化之複數之字元線、和複數之位元線； 和被配置在前述複數之字元線和複數之位元線的交點處之複數之記憶體胞；和重置控制電路，當控制訊號被非活性化的情況時，係在由於前述行位址之變化而導致前述解碼訊號從第1值而改變為第2值時，將前述解碼訊號之值暫時先重置為初期值，當前述控制訊號活性化的情況時，係在由於前述行位址之變化而導致前述解碼訊號從第1值而改變為第2值時，並不將前述解碼訊號之值重置為初期值地，而從前述第1值來直接遷移至前述第2值。
若依據本發明，則由於係具備有並不將解碼訊號重置之動作模式，因此係成為能夠將不需要進行高速之存取的情況時之消耗電流削減。
10‧‧‧半導體裝置
11‧‧‧記憶體胞陣列
12‧‧‧行解碼器
13‧‧‧列解碼器
14‧‧‧模式暫存器
15‧‧‧FIFO電路
16‧‧‧輸入輸出電路
21‧‧‧位址端子
22‧‧‧指令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25‧‧‧電源端子
31‧‧‧位址輸入電路
32‧‧‧位址閂鎖電路
33‧‧‧指令輸入電路
34‧‧‧指令解碼電路
35‧‧‧更新控制電路
36‧‧‧時脈輸入電路
37‧‧‧時序產生器
38‧‧‧內部電源產生電路
39‧‧‧DLL電路
50‧‧‧重置控制電路
51‧‧‧OR閘極電路
52‧‧‧NOR閘極電路
60‧‧‧時序控制電路
61、62‧‧‧延遲電路
63‧‧‧NOR閘極電路
64‧‧‧OR閘極電路
65‧‧‧AND閘極電路
70‧‧‧緩衝電路
71~76‧‧‧前置解碼器
80~86‧‧‧重置電路
90~97‧‧‧OR閘極電路
100‧‧‧更新計數器
200‧‧‧列熔絲電路
210‧‧‧熔絲組選擇電路
BLT、BLB‧‧‧位元線對
C‧‧‧胞電容器
DEC1~DEC6‧‧‧解碼訊號
DFT‧‧‧測試模式訊號
F0~Fm‧‧‧熔絲電路
FS0~FSn‧‧‧熔絲組
L0~L7‧‧‧訊號配線
MC‧‧‧記憶體胞
REFST‧‧‧更新狀態訊號
RST‧‧‧重置訊號
RX0~RX14‧‧‧暫存器
Tr‧‧‧胞電晶體
[圖1]對於由本發明之第1實施形態所致的半導體裝置10之全體構成作展示的區塊圖。
[圖2]對於在行解碼器12中所包含之解碼電路部分的構成作展示之區塊圖。
[圖3]重置電路83之電路圖。
[圖4]重置控制電路50之電路圖。
[圖5]對於在行解碼器12中所包含之主字元線驅動器以及FX驅動器作展示之區塊圖。
[圖6]時序控制電路60之電路圖。
[圖7]將記憶體胞陣列11之一部分更進而作擴大展示之略平面圖。
[圖8]用以對於主字元線MWL以及字元線驅動器選擇線FX和副字元線SWL之間的關係作說明之模式圖。
[圖9]副字元線驅動器SWD之電路圖。
[圖10]係為用以對於半導體裝置10之動作作說明之時序圖，並對於交互發行有啟動指令ACT和預充電指令PRE的情況時之動作作展示。
[圖11]係用以對於半導體裝置10之動作作說明之其他的時序圖，並對於發行有更新指令REF的情況時之動作作展示。
[圖12]係為對於用以傳輸構成解碼訊號DEC3b之各位元DEC30b~DEC37b的訊號配線L0~L7之佈局作展示的略平面圖。
[圖13]係為一般性之更新計數器100X之電路圖。
[圖14]用以對於更新計數器100X的動作作說明之時序圖。
[圖15]更新計數器100之電路圖。
[圖16]用以對於更新計數器100的動作作說明之時序圖。
[圖17]列熔絲電路200之電路圖。
[圖18]用以對於一般性之熔絲組選擇電路的動作作說明之時序圖。
[圖19]用以對於熔絲組選擇電路210的動作作說明之時序圖。
以下，參考所添附之圖面，針對本發明之理想實施形態作詳細說明。
圖1，係為對於由本發明之第1實施形態所致的半導體裝置10之全體構成作展示的區塊圖。
由本實施形態所致之半導體裝置10，係為被積體於單一之半導體晶片上的DRAM，並具備有記憶體胞陣列11。記憶體胞陣列11，係具備有複數之副字元線SWL和複數之位元線BL，並具有在此些之交點處而配置有記憶體胞MC之構成。副字元線SWL之選擇，係藉由行(row)解碼器12來進行，位元線BL之選擇，係藉由列(column)解碼器13來進行。雖並未圖示，但是，記憶體胞陣列11係被分割為複數之記憶體塊，關於要選擇何者之記憶體塊一事，則係依據行位址來決定。
如圖1中所示一般，在半導體裝置10處，係作為外部端子而被設置有位址端子21、指令端子22、時脈端子23、資料端子24以及電源端子25。
位址端子21，係為從外部而被輸入有位址訊號ADD之端子。被輸入至位址端子21處之位址訊號ADD，係經由位址輸入電路31而被供給至位址閂鎖電路32處，並被位址閂鎖電路32所閂鎖。在位址閂鎖電路32 處而被閂鎖之位址訊號ADD，係被供給至行解碼器12、列解碼器13或模式暫存器14處。模式暫存器14，係為被設定有代表半導體裝置10之動作模式的參數之電路。若是在模式暫存器14處被設定為測試模式，則測試模式訊號DFT係被活性化為HIGH準位。
指令端子22，係為從外部而被輸入有指令訊號CMD之端子。指令訊號CMD，係由行位址閃控訊號/RAS、列位址閃控訊號/CAS、寫入致能訊號/WE等之複數之訊號所成。於此，在訊號名稱之前頭而附加有斜線(/)的原因，係代表其為所對應之訊號的反轉訊號，或者是代表該訊號為低啟動(low active)之訊號。被輸入至指令端子22處之位址訊號CMD，係經由指令輸入電路33而被供給至指令解碼電路34處。指令解碼電路34，係為藉由將指令訊號CMD解碼而產生各種內部指令之電路。作為內部指令，係存在有啟動訊號RACT、列訊號ICOL、更新訊號IREF、模式暫存器設定訊號MRS等。
啟動訊號RACT，係為當指令訊號CMD為代表行存取(啟動指令)的情況時而被活性化的訊號。若是啟動訊號RACT被活性化，則被位址閂鎖電路32所閂鎖之位址訊號ADD係被供給至行解碼器12處。藉由此，被該位址訊號ADD所指定的副字元線SWL係被選擇。針對詳細內容，雖係於後再述，但是，啟動訊號RACT，係藉由在指令解碼電路34中所包含之時序控制電路60而產生。
列訊號ICOL，係為當指令訊號CMD為代表列存取(讀取指令或寫入指令)的情況時而被活性化的訊號。若是內部列訊號ICOL被活性化，則被位址閂鎖電路32所閂鎖之位址訊號ADD係被供給至列解碼器13處。藉由此，被該位址訊號ADD所指定的位元線BL係被選擇。針對詳細內容，雖係於後再述，但是，在列解碼器13處，係包含有記憶不良位元線BL之位址的列熔絲電路200。
故而，若是依序輸入啟動指令以及寫入指令，並與此些同步地而輸入行位址以及列位址，則係從藉由此些之行位址以及列位址所指定的記憶體胞MC而將讀取資料讀出。讀取資料DQ，係經由FIFO電路15以及輸入輸出電路16，而從資料端子24輸出至外部。另一方面，若是依序輸入啟動指令以及寫入指令，並且與此些同步地而輸入行位址以及列位址，之後，將寫入資料DQ輸入至資料端子24處，則寫入資料DQ係經由輸入輸出電路16以及FIFO電路15而被供給至記憶體胞陣列11處，並被寫入至藉由行位址以及列位址所指定之記憶體胞MC中。FIFO電路15以及輸入輸出電路16之動作，係與內部時脈訊號LCLK同步地而進行。內部時脈訊號LCLK，係藉由DLL電路39而產生。
更新訊號IREF，係為當指令訊號CMD為代表更新指令的情況時而被活性化的訊號。若是更新訊號IREF被活性化，則係基於更新控制電路35所輸出之更新 位址REFA來進行行存取，既定之副字元線SWL係被選擇。藉由此，與被選擇了的副字元線SWL作了連接的複數之記憶體胞MC係被更新。更新位址REFA之產生，係藉由被包含在更新控制電路35中之更新計數器100而進行。又，在更新動作時，更新狀態訊號REFST係被活性化為HIGH準位。
模式暫存器設定訊號MRS，係為當指令訊號CMD為代表模式暫存器設定指令的情況時而被活性化的訊號。故而，若是輸入模式暫存器設定指令，並且與此同步地而從位址端子21輸入模式訊號，則係能夠對於模式暫存器14之設定值作改寫。
時脈端子23，係為被輸入有外部時脈訊號CK、/CK之端子。外部時脈訊號CK和外部時脈訊號/CK係互為相補之訊號，並均為被供給至時脈輸入電路36處。時脈輸入電路36，係基於外部時脈訊號CK、/CK而產生內部時脈訊號ICLK。內部時脈訊號ICLK，係被供給至時序產生器37處，並藉由此而產生各種內部時脈訊號。藉由時序產生器37所產生之各種內部時脈訊號，係被供給至位址閂鎖電路32和指令解碼電路34等之電路區塊處，並對於此些之電路區塊的動作時序作規定。
內部時脈訊號ICLK，係亦被供給至DLL電路39處。DLL電路39，係為產生基於內部時脈訊號ICLK而被作了相位控制的內部時脈訊號LCLK之時脈產生電路。如同上述一般，內部時脈訊號LCLK，係被供給 至FIFO電路15以及輸入輸出電路16處。藉由此，讀取資料DQ係成為與內部時脈訊號LCLK相同步地而被輸出。
電源端子25，係為被供給有電源電位VDD、VSS之端子。被供給至電源端子25處之電源電位VDD、VSS，係被供給至內部電源產生電路38處。內部電源產生電路38，係基於電源電位VDD、VSS而產生各種之內部電位VPP、VARY、VBLP、VOD、VPERI等。內部電位VPP係為主要在行解碼器12處而被使用之電位，內部電位VARY、VBLP、VOD係為主要在記憶體胞陣列11處而被使用之電位，內部電位VPERI係為在其他之多數的電路區塊中而被使用的電位。
進而，由本實施形態所致之半導體裝置10，係具備有重置控制電路50。針對詳細內容，雖係於後再述，但是，重置控制電路50，係為在存取結束時而用以將行解碼器12的內部訊號(後述之解碼訊號)重置為初期值之電路。有必要將解碼訊號重置為初期值的原因，係在於為了防止起因於耦合雜訊而導致解碼訊號之遷移速度降低的情況之故。
圖2，係為對於在行解碼器12中所包含之解碼電路部分的構成作展示之區塊圖。
如圖2中所示一般，在行解碼器12處，係包含有緩衝電路70以及前置解碼器71~76、和與此些相對應之重置電路80~86。緩衝電路70，係為將行位址(X0 ~X14)之最上位位元X14作緩衝之電路，身為其之輸出訊號的位元X14a，係被供給至重置電路80處。前置解碼器71~76，係接收構成行位址之數個的位元，並產生分別所對應之解碼訊號DEC1a~DEC6a。解碼訊號DEC1a~DEC6a，係分別被供給至重置電路81~86處。
另外，前置解碼器71、73、76，係藉由將3位元之二進位訊號作解碼而產生均為8位元(=23)之解碼訊號DEC1a、DEC3a、DEC6a，前置解碼器74、75，係藉由將2位元之二進位訊號作解碼而產生均為4位元(=22)之解碼訊號DEC4a、DEC5a，前置解碼器72，係藉由將7位元之二進位訊號(X4~X10)作解碼而產生3位元之解碼訊號DEC2a。於此，為了產生3位元之解碼訊號DEC2a而需要行位址之位元X4~X10的原因，係因為，在本實施形態中，記憶體塊之數量係為無法藉由2之冪乘而展現的數量之故。但是，關於此點，由於係並非直接關連於本發明之要旨，因此係省略詳細之說明。
如圖2中所示一般，在重置電路80~86處，係被供給有重置訊號RST。重置訊號RST，係為藉由圖1中所示之重置控制電路50所產生的訊號。
圖3，係為重置電路83之電路圖。
如圖3中所示一般，重置電路83，係為藉由分別於其中一方之輸入節點處被供給有構成解碼訊號DEC3a之各位元DEC30a~DEC37a的OR閘極電路90~97所構成者。在OR閘極電路90~97之另外一方的輸入節 點處，係被共通地供給有重置訊號RST。
藉由此種構成，當重置訊號RST被非活性化為LOW準位的情況時，所輸出之解碼訊號DEC3b之值，係成為與所輸入之解碼訊號DEC3a之值相等。亦即是，構成解碼訊號DEC3b之各位元DEC30b~DEC37b的邏輯準位，係分別與DEC30a~DEC37a之邏輯準位相一致。相對於此，當重置訊號RST被活性化為HIGH準位的情況時，解碼訊號DEC3b係被重置為初期值。具體而言，構成解碼訊號DEC3b之位元DEC30b~DEC37b係全部成為HIGH準位。
針對其他之重置電路80~82、84~86，亦同樣的，除了係被供給有分別所對應之位元X14a或者是解碼訊號DEC1、DEC2、DEC4~DEC6以外，係具備有與圖3中所示之重置電路83相同的電路構成。
圖4，係為重置控制電路50之電路圖。
如圖4中所示一般，重置控制電路50，係具備有接收更新狀態訊號REFST以及測試模式訊號DFT之OR閘極電路51、和接收記憶庫啟動訊號MCBAT以及OR閘極電路51的輸出訊號之NOR閘極電路52。如同上述一般，更新狀態訊號REFST，係為在更新動作時被活性化為HIGH準位之訊號，測試模式訊號DFT，係為在測試動作時而被活性化為HIGH準位之訊號。又，記憶庫啟動訊號MCBAT，係為在每次實行行存取時而被活性化之訊號，並如圖1中所示一般，從指令解碼電路34而被輸 出。如同後述一般，記憶庫啟動訊號MCBAT，係為在啟動訊號RACT之產生中而被使用的訊號。
藉由此種構成，當更新狀態訊號REFST以及測試模式訊號DFT均係被非活性化為LOW準位的情況時，重置訊號RST係與記憶庫啟動訊號MCBAT相互連動。故而，在每次記憶庫啟動訊號MCBAT被非活性化為LOW準位時，重置電路80~86之輸出訊號(X14b、DEC1b~DEC6b)係成為被重置為初期值。相對於此，當更新狀態訊號REFST或者是測試模式訊號DFT被活性化為HIGH準位的情況時，重置訊號RST係被固定為LOW準位。故而，於此情況，由重置電路80~86所致之重置動作係被禁止。
圖5，係為對於在行解碼器12中所包含之主字元線驅動器以及FX驅動器作展示之區塊圖。
如圖5中所示一般，主字元線驅動器MWD，係接收解碼訊號DEC1b、DEC2b、DEC4b~DEC6b，並基於此些而選擇複數之主字元線MWL的其中一者。又，FX驅動器FXD，係接收行位址之最上位位元X14b、解碼訊號DEC1b、DEC3b，並基於此些而選擇複數之字元線驅動器選擇線FX的其中一者。FX驅動器FXD之動作，係與啟動訊號RACT相互同步地而進行。
圖6，係為時序控制電路60之電路圖。
時序控制電路60，係為在圖1所示之指令解碼電路34中所包含之電路，並如圖6中所示一般，具備 有延遲電路61、62、NOR閘極電路63、OR閘極電路64以及AND閘極電路65。NOR閘極電路63，係接收更新狀態訊號REFST以及測試模式訊號DFT，並將其之輸出訊號輸出至OR閘極電路64之其中一方的輸入節點處。在OR閘極電路64之另外一方的輸入節點處，係被供給有經由延遲電路61、62而來之記憶庫啟動訊號MCBAT。OR閘極電路64之輸出訊號，係被供給至AND閘極電路65之其中一方的輸入節點處。在AND閘極電路65之另外一方的輸入節點處，係被供給有經由延遲電路61而來之記憶庫啟動訊號MCBAT。
藉由此種構成，從AND閘極電路65所輸出之啟動訊號RACT的活性化時序，係依存於更新狀態訊號REFST或者是測試模式訊號DFT是否有被活性化一事而改變。具體而言，當更新狀態訊號REFST以及測試模式訊號DFT均被非活性化為LOW準位的情況時，從記憶庫啟動訊號MCBAT活性化起直到啟動訊號RACT活性化為止的時間，係依據延遲電路61之延遲量(T1)而決定。相對於此，當更新狀態訊號REFST或者是測試模式訊號DFT被活性化為HIGH準位的情況時，從記憶庫啟動訊號MCBAT活性化起直到啟動訊號RACT活性化為止的時間，係依據延遲電路61、62之合計延遲量(T2)而決定。
如此這般，時序控制電路60，係當更新狀態訊號REFST或測試模式訊號DFT活性化的情況時，具備 有使啟動訊號RACT之活性化的時序延遲之功能。
圖7，係為將記憶體胞陣列11之一部分更進一步作擴大展示之略平面圖。
如圖7中所示一般，在記憶體胞陣列11內，係被設置有於X方向上而延伸之局部(local)I/O線LIOT、LIOB，和於Y方向上而延伸之主(main)I/O線MIOT、MIOB。局部I/O線LIOT、LIOB以及主I/O線MIOT、MIOB，係為被階層性地作了建構之I/O線。
局部I/O線LIOT、LIOB，係為了將從記憶體胞MC所讀出之讀取資料傳輸至記憶體胞陣列內而被使用。局部I/O線LIOT、LIOB，係為使用一對之配線來傳輸讀取資料之差動型的I/O線。局部I/O線LIOT、LIOB，係在感測放大器區域SAA以及副字元線交叉區域SWC上，而於X方向上被作佈局。
主I/O線MIOT、MIOB，係為了將讀取資料從記憶體胞陣列11而傳輸未圖示之主放大器處而被使用。主I/O線MIOT、MIOB，亦係為使用一對之配線來傳輸讀取資料之差動型的I/O線。主I/O線MIOT、MIOB，係在記憶體塊MAT以及感測放大區域SAA上，而於Y方向上被作佈局。於Y方向上而延伸之多數的主I/O線MIOT、MIOB，係被平行地作設置，並被與主放大器作連接。
在記憶體塊MAT內，係於副字元線SWL和位元線BLT或BLB之間的交點處，而被配置有記憶體胞 MC。記憶體胞MC，係具備有在所對應之位元線BLT或BLB和板配線(plate line)(例如接地配線)之間而被串聯連接有胞電晶體Tr和胞電容器C之構成。胞電晶體Tr，係由N通道型MOS電晶體所成，其之閘極電極係被與副字元線SWL作連接。
在副字元驅動區域SW處，係被設置有多數之副字元驅動器SWD。各副字元驅動器SWD，係基於行位址而分別驅動所對應之副字元線SWL。
又，在副字元驅動器SWD處，係被連接有主字元線MWL以及字元驅動選擇線FX。在1個的副字元驅動器SWD上，例如係被配線有8根的字元驅動器選擇線FX，藉由以一對之字元驅動器選擇線FX來對於在1根的主字元線MWL處所被選擇之4個的副字元驅動器SWD中之任一個作選擇，1根的副字元線SWL係被活性化。
在感測放大區域SAA中，係被設置有複數個的包含有感測放大器SA、均衡電路EQ以及列開關YSW之單元U。各感測放大器SA以及各均衡電路EQ，係被與相對應之位元線對BLT、BLB作連接。感測放大器SA，係將在此些之位元線對BLT、BLB處所產生的電位差作放大，均衡電路EQ，係將位元線對BLT、BLB均衡為相同電位。在本實施形態中，係採用有開放位元線方式，故而，被與相同之感測放大器SA作了連接的位元線BLT和位元線BLB，係被配置在互為相異之記憶體塊MAT處。藉由感測放大器SA所放大了的讀取資料，首先係被傳輸 至局部I/O線LIOT、LIOB處，並從該處而更進而傳輸至主I/O線MIOT、MIOB處。
列開關YSW，係被設置在所對應之感測放大器SA和局部I/O線LIOT、LIOB之間，並藉由將所對應之列選擇線YSL活性化為HIGH準位，而將兩者作連接。列選擇線YSL之其中一端係被與列解碼器13作連接，列選擇線YSL係基於列位址而活性化。
在副字元交叉區域SWC處，係被設置有多數之副放大器SUB。副放大器SUB係在每一副字元交叉區域SWC處而分別被設置有複數個，並驅動所對應之主I/O線MIOT、MIOB。各副放大器SUB之輸入端，係被與所對應之局部I/O線LIOT、LIOB對作連接，各副放大器SUB之輸出端，係被與所對應之主I/O線MIOT、MIOB作連接。各副放大器SUB，係基於所對應之局部I/O線LIOT、LIOB上的資料，來分別驅動主I/O線MIOT、MIOB。
如同上述一般，主I/O線MIOT、MIOB係以橫斷記憶體塊MAT的方式而被設置。又，各主I/O線MIOT、MIOB之其中一端係被與未圖示之主放大器作連接。藉由此，藉由感測放大器SA所讀出了的資料，係經由局部I/O線LIOT、LIOB而被傳輸至副放大器SUB處，並進而經由主I/O線MIOT、MIOB而被送至主放大器處。主放大器，係將經由主I/O線MIOT、MIOB所供給而來之資料更進一步放大，並傳輸至圖1中所示之FIFO 電路15處。
圖8，係為用以對於主字元線MWL以及字元線驅動器選擇線FX和副字元線SWL之間的關係作說明之模式圖。
各字元驅動器選擇線FX，係由相補之配線FXT、FXB所成，在圖8中，係展示有延伸存在於Y方向上之8位元之量的字元驅動器選擇線FXT0~FXT7、FXB0~FXB7。其中，第偶數根的字元驅動器選擇線FXT0、2、4、6，FXB0、2、4、6，係與被設置在記憶體塊MAT之在X方向上的其中一側(左側)處之副字元驅動器SWD作連接，第奇數根之字元驅動器選擇線FXT1、3、5、7，FXB1、3、5、7，係與被設置在記憶體塊MAT之在X方向上的另外一側(右側)處之副字元驅動器SWD作連接。
又，在被設置於相異的副字元驅動區域SW處之副字元驅動器SWD中，針對在Y方向上之座標為略相等的副字元驅動器SWD，係被連接有相同之主字元線MWL。在圖8中，係圖示有被與主字元線MWL0作了連接之2個的副字元驅動器SWD、和被與主字元線MWL1作了連接之2個的副字元驅動器SWD。
藉由此種構成，因應於作了活性化之主字元線MWL以及作了活性化的字元驅動選擇線FX，某一根之副字元線SWL係被作選擇。例如，當主字元線MWL0以及字元驅動器選擇線FX0(=FXT0，FXB0)活性化的 情況時，與此些相對應之副字元線SWL係成為被作選擇。
圖9，係為副字元線驅動器SWD之電路圖。
在圖9中，係圖示有分別驅動副字元線SWL0、2、4、6之4個的副字元驅動器SWD0、2、4、6。各副字元線驅動器SWD，係藉由p通道型MOS電晶體P10和n通道型MOS電晶體N10、N11所構成。另外，在圖9中將閘極電極以粗線來圖示的原因，係代表其係身為相較於作為電源而使用有內部電位VPERI的電晶體而耐壓為更高之電晶體。當將電晶體N10、N11之臨限值電壓Vt的情況時，係成為Vt>VSS-VKK。另外，VKK係為副字元線SWL之非活性準位，並為未滿接地電位VSS之負電位。
於此，若是注目於副字元線驅動器SWD0，則此些之電晶體P10、N10、N11之汲極，係均為被與副字元線SWL0作連接。又，在電晶體P10處，係被連接有所對應之字元驅動器選擇線FXT0，在電晶體P10、N10之閘極電極處，係被連接有所對應之主字元線MWL0，在電晶體N11之閘極電極處，係被連接有所對應之字元驅動器選擇線FXB0。在電晶體N10、N11之源極處，係被供給有負電位VKK(<VSS)。
藉由此種構成，若是主字元線MWL0以及字元驅動器選擇線FXB0係被驅動為LOW準位(VSS)， 字元驅動器選擇線FXT0係被驅動為HIGH準位(VPP)，則由於電晶體P10係成為ON，電晶體N10、N11係成為OFF，則副字元線SWL0係被活性化為VPP準位。藉由此，被連接於該副字元線SWL處之胞電晶體Tr(參考圖7)係成為ON，所對應之位元線BLT或BLB係被與胞電容器C作連接。此時，在電晶體N11之閘極-源極間，係產生有VSS-VKK之電壓，但是，由於係為未滿臨限值電壓Vt，因此電晶體N10、N11係正確地被保持為OFF狀態。
相對於此，當主字元線MWL0為HIGH準位(VPP)的情況時或者是字元驅動器選擇線FXT0為LOW準位(VSS)且字元驅動器選擇線FXB0為HIGH準位(VPP)的情況時，副字元線SWL0係被非活性化。於此情況，被連接於該副字元線SWL0處之胞電晶體Tr由於係維持於OFF狀態，因此被保持於胞電晶體C處之電荷係維持原樣。
接著，針對由本實施形態所致之半導體裝置10的動作作說明。
圖10，係為用以對於半導體裝置10之動作作說明之時序圖，並對於交互發行有啟動指令ACT和預充電指令PRE的情況時之動作作展示。
如圖10中所示一般，若是從外部而發行有啟動指令ACT，則圖1中所示之指令解碼電路34係將記憶庫啟動訊號MCBAT活性化為HIGH準位。又，基於與啟 動指令ACT同步地而被輸入之位址訊號(行位址)，解碼訊號DEC1b~DEC6b(以及未圖示之最上位位元X14b，以下相同)之值係改變。之後，若是從記憶庫啟動訊號MCBAT活性化起而經過了時間T1，則啟動訊號RACT係活性化，藉由行位址所特定出之副字元線SWL係被驅動為VPP準位。亦即是，係實際進行有行存取。於此，時間T1係相當於圖6中所示之延遲電路61的延遲量。
之後，若是從外部而發行有預充電指令PRE，則指令解碼電路34係將記憶庫啟動訊號MCBAT非活性化為LOW準位。藉由此，全部的副字元線SWL係被非活性化為VKK準位，記憶體胞陣列11係回復到預充電狀態。進而，回應於記憶庫啟動訊號MCBAT之非活性化，由於重置訊號RST係活性化為HIGH準位，因此，解碼訊號DEC1b~DEC6b之值係被重置為初期值。在圖10中而附加有陰影線的部份，係代表解碼訊號DEC1b~DEC6b之值係為初期值。
如此這般，在啟動訊號ACT和預充電指令PRE交互地被發行的情況時，在每次預充電指令PRE被發行時，解碼訊號DEC1b~DEC6b之值係被重置為初期值。因此，若是行位址被與啟動指令ACT一同輸入，則由於解碼訊號DEC1b~DEC6b之值係必定會從初期值起而改變，因此起因於耦合雜訊所導致的遷移速度之降低係被防止。
於此，針對會起因於耦合雜訊而導致解碼訊號DEC1b~DEC6b之遷移速度降低的理由作說明。
圖12，係為對於用以傳輸構成解碼訊號DEC3b之各位元DEC30b~DEC37b的訊號配線L0~L7之佈局作展示的略平面圖。
如圖12中所示一般，此些之訊號配線L0~L7由於係佈局為隔著一定之空間S而相互平行，因此，在相鄰接之訊號配線之間係會產生寄生電容Cp。此寄生容量Cp，雖然係成為使位元DEC30b~DEC37b之邏輯準位的改變變慢之重要原因，但是，若是回應於預充電指令PRE而預先將位元DEC30b~DEC37b之邏輯準位重置為初期值(例如全部為LOW準位或全部為HIGH準位)，則因應於行位址而使邏輯準位改變的位元，由於係僅成為位元DEC30b~DEC37b之其中1個位元，因此係成為能夠將遷移速度之降低抑制為最小限度。
作為起因於寄生容量Cp而導致遷移速度大幅變慢的情況，例如，係可考慮有在從訊號配線L0、L2為HIGH準位，而被包夾於此些之間之訊號配線L1為LOW準位的狀態起，而使此些之邏輯準位全部反轉的情況。於此情況，若是注目於訊號配線L1，則與其從LOW準位而改變為HIGH準位同時地，兩側之訊號配線L0、L2由於係相反地從HIGH準位而改變為LOW準位，因此在訊號配線L1處，係重疊有大的耦合雜訊。若是發生此種狀況，則解碼訊號DEC1b~DEC6b之遷移速度係會降低， 但是，如同使用圖10所作了說明一般，在由本實施形態所致之半導體裝置10中，由於係回應於預充電指令PRE而將解碼訊號DEC1b~DEC6b重置為初期值，因此係能夠防止此種遷移速度之降低。
圖11，係為係用以對於半導體裝置10之動作作說明之其他的時序圖，並對於發行有更新指令REF的情況時之動作作展示。
如圖11中所示一般，若是從外部而發行有更新啟動指令REF，則圖1中所示之指令解碼電路34係將記憶庫啟動訊號MCBAT活性化為HIGH準位。又，基於從更新控制電路35所輸出之更新位址REFA，解碼訊號DEC1b~DEC6b之值係改變。之後，若是從記憶庫啟動訊號MCBAT活性化起而經過了時間T2，則啟動訊號RACT係活性化，藉由更新位址REFA所特定出之副字元線SWL係被驅動為VPP準位。亦即是，係實際進行有行存取。於此，時間T2係相當於圖6中所示之延遲電路61、62的延遲量之合計。
當發行有更新指令REF的情況時，指令解碼電路34係將記憶庫啟動訊號MCBAT涵蓋複數次地而活性化，回應於此，更新控制電路35係將更新位址REFA作增數(increment)(或者是減數(decrement))。藉由此，回應於1次的更新指令REF，複數之副字元線SWL係接續地被活性化。
如同已作了說明一般，在更新動作時，更新 狀態訊號REFST由於係活性化，因此重置訊號RST係被固定於LOW準位。故而，與圖10中所示之例相異，係並非為在每次之記憶庫啟動訊號MCBAT被非活性化時而將解碼訊號DEC1b~DEC6b重置為初期值，而是從前一個值而直接遷移至下一個值。其結果，由於起因於將解碼訊號DEC1b~DEC6b重置為初期值一事所產生的充放電電流係被削減，因此係成為能夠將在更新動作時之消耗電流降低。
但是，當並不將解碼訊號DEC1b~DEC6b重置為初期值的情況時，如同使用圖12而作了說明一般，解碼訊號DEC1b~DEC6b之遷移速度係會降低。然而，在更新動作時，由於從記憶庫啟動訊號MCBAT活性化起直到啟動訊號RACT活性化為止的時間T2係較在通常動作時之時間T1而更作了延長，因此係成為能夠正確地進行行存取。另外，在更新動作時，由於係並未要求行存取之高速性，因此，行存取之變慢係並不會造成問題。
以上，雖係針對發行有更新指令REF的情況時之動作作了說明，但是，此動作，在測試模式中之行存取的情況時，亦為相同。故而，係成為在測試動作時亦能夠將消耗電流削減。在測試動作時，由於亦同樣的係並未要求行存取之高速性，因此，行存取之變慢係並不會造成問題。又，當進入至自我更新模式的情況時，就算是在從震盪器而於內部自動產生有更新訊號IREF的情況時，亦同樣的，藉由進行與上述相同之動作，係成為能夠削減在 自我更新模式時之消耗電流。
接著，針對本發明之第2實施形態作說明。
本發明之第2實施形態，係為藉由對於在更新動作中而將從記憶庫啟動訊號MCBAT活性化起直到啟動訊號RACT活性化為止的時間(T2)作延長的上述之構成作改變，或者是藉由除了上述構成以外而更進而對於在更新控制電路35中所包含之更新計數器100的構成作特殊設計，來防止解碼訊號DEC1b~DEC6b之遷移速度的降低者。
圖13，係為一般性之更新計數器100X之電路圖。
一般性之更新計數器100X，係具備有將複數之暫存器RX0~RX14依序作級聯連接所成的橫移暫存器構成，在最下位之暫存器RX0處，係被分配有行位址之最下位位元X0。在最下位之暫存器RX0處，係被供給有記憶庫啟動訊號MCBAT，藉由此，回應於記憶庫啟動訊號MCBAT而從更新計數器100X所輸出的更新位址REFA之值，係被作增數(或者是減數)。
若是使用具有此種構成之更新計數器100X，則由於位元X0~X2係分別構成計數值之最下位位元、從下位起第2位元、從下位起第3位元，因此，與此些之位元X0~X2相對應之解碼訊號DEC3之值，係如圖14中所示一般，位元DEC30b~DEC37b係以依此順序而改變的方式而被作增數(或者是減數)。然而，如同使用圖12 而作了說明一般，用以傳輸位元DEC30b~DEC37b之訊號配線L0~L7，由於係依此順序而被作配列，因此，若是位元DEC30b~DEC37b依此順序而改變，則相鄰接之2個的訊號配線(例如L0和L1)的電位變化係會相互成為反方向(參考元件符號A)，並受到雜訊之強烈的影響。
圖15，係為在本實施形態中所使用之更新計數器100之電路圖。
如圖15中所示一般，在本實施形態中所使用之更新計數器100，其暫存器RX0~RX2之連接順序，係成為與圖13中所示之更新計數器100X的連接順序相反。亦即是，暫存器RX2係為最下位之暫存器，在最下位之暫存器處，係被分配有與行位址之最下位位元X0相異之位元X2。
其結果，對應於此些之位元X0~X2之解碼訊號DEC3之值，係如圖16中所示一般，以依照位元DEC30b、DEC34b、DEC32b、DEC36b、…之順序而改變的方式，而被作增數(或者是減數)。於此情況，如同以元件符號B1、B2所示一般，由於從HIGH準位而改變為LOW準位之訊號配線(例如L0)和從LOW準位而改變為HIGH準位之訊號配線(例如L4)係必定成為不會相鄰接之位置關係，因此就算是在並不進行解碼訊號DEC1~DEC6之重置的情況時，也能夠防止起因於耦合雜訊所導致的遷移時間之延遲。
如此這般，在本實施形態中，由於係以不會 起因於耦合雜訊而導致解碼訊號DEC1~DEC6之遷移時間延遲的方式，來對於構成更新計數器100之暫存器RX0~RX14的連接順序作了特殊設計，因此，就算是在並不進行解碼訊號DEC1~DEC6之重置的情況時，亦成為能夠迅速地使解碼訊號DEC1~DEC6之值改變。另外，在圖15所示之例中，雖係僅將暫存器RX0~RX2之連接順序作了更換，但是，係亦可針對其他之暫存器RX3~RX14而將連接順序作更換。也就是說，只要至少對於構成更新計數器100之最下位位元的暫存器而分配與更新位址REFA之最下位位元X0相異的位元即可。
接著，針對本發明之第3實施形態作說明。
圖17係為被包含於列解碼器13中之列熔絲電路200的電路圖。
如圖17中所示一般，列熔絲電路200，係具備有藉由選擇訊號SEL0~SELn而被活性話的複數之熔絲組FS0~FSn。在各熔絲組FS0~FSn處，係分別包含有將不良位元線BL之列位址(不良位址)作記憶的熔絲電路F0~Fm，在被作了選擇的熔絲組FS0~FSn處，係進行有位址訊號ADD(列位址)和不良位址之間的比較。比較的結果，當係為與在熔絲電路F0~Fm之任一者中所記憶的不良位址相一致的情況時，相對應之位元訊號HIT(例如HIT00)係活性化，成為存取對象之位元線係從不良位元線而切換為冗餘位元線。藉由此，不良位址係被作補救。
選擇訊號SEL0~SELn，係藉由在行存取時所被輸入之行位址中的用以選擇記憶體塊所使用的位址，而被排他性地作選擇。雖並未特別限定，但是，在本實施形態中，由於係藉由行位址之最上位位元X14b以及解碼訊號DEC1b、DEC2b而進行記憶體塊之選擇，因此，係藉由將此些之訊號X14b、DEC1b、DEC2b輸入至熔絲組選擇電路210中，而選擇熔絲組FS0~FSn之其中一者。
又，在本實施形態中，在熔絲組選擇電路210處係被供給有更新狀態訊號REFST，當此係被活性化為HIGH準位的情況時，熔絲組選擇電路210之動作係停止。換言之，在更新動作時，就算是更新位址REFA有所改變，選擇訊號SEL0~SELn之變化亦係被禁止。進行此種動作的原因係在於：由於在更新動作中係並不進行列存取，因此係並不需要進行熔絲組FS0~FSn的選擇動作之故。
圖18，係為用以對於一般性之熔絲組選擇電路的動作作說明之時序圖，圖19，係為用以對於由本實施形態所致之熔絲組選擇電路210的動作作說明之時序圖。
如圖18中所示一般，在一般性之熔絲組選擇電路中，由於就算是在更新動作時亦會進行選擇訊號SEL0~SELn之產生，因此在每次記憶庫啟動訊號MCBAT活性化時，選擇訊號SEL0~SELn之值均會改變。相對於此，在本實施形態中，於更新動作時，就算是 記憶庫啟動訊號MCBAT活性化，選擇訊號SEL0~SELn之值也不會改變。如此這般，在本實施形態中，由於係並不進行在更新動作時之熔絲組FS0~FSn之無謂的選擇動作，因此係能夠防止起因於選擇訊號SEL0~SELn之改變所導致的消耗電流之產生。
以上，雖針對本發明之理想實施形態作了說明，但是本發明係並不限定於上述之實施形態，不用說，在不脫離本發明之主旨的範圍內，係可進行各種之變更，且該些亦係為被包含於本發明之範圍內。
例如，在上述實施形態中，雖係針對將本發明適用在DRAM中的情況為例而作了說明，但是，本發明之適用對象係並不被限定於此，亦可適用在快閃記憶體或ReRAM等之其他種類的半導體記憶裝置中，並且亦可提供給包含記憶體胞陣列之邏輯系半導體裝置來使用。
10‧‧‧半導體裝置
11‧‧‧記憶體胞陣列
12‧‧‧行解碼器
13‧‧‧列解碼器
14‧‧‧模式暫存器
15‧‧‧FIFO電路
16‧‧‧輸入輸出電路
21‧‧‧位址端子
22‧‧‧指令端子
23‧‧‧時脈端子
24‧‧‧資料端子
25‧‧‧電源端子
31‧‧‧位址輸入電路
32‧‧‧位址閂鎖電路
33‧‧‧指令輸入電路
34‧‧‧指令解碼電路
35‧‧‧更新控制電路
36‧‧‧時脈輸入電路
37‧‧‧時序產生器
38‧‧‧內部電源產生電路
39‧‧‧DLL電路
50‧‧‧重置控制電路
60‧‧‧時序控制電路
100‧‧‧更新計數器
200‧‧‧列熔絲電路
DFT‧‧‧測試模式訊號
MC‧‧‧記憶體胞
REFST‧‧‧更新狀態訊號
RST‧‧‧重置訊號
ADD‧‧‧位址訊號
BL‧‧‧位元線
/CAS‧‧‧列位址閃控訊號
CK、/CK‧‧‧外部時脈訊號
CMD‧‧‧指令訊號
DQ‧‧‧讀取資料
ICLK‧‧‧內部時脈訊號
ICOL‧‧‧列訊號
IREF‧‧‧更新訊號
LCLK‧‧‧內部時脈訊號
MCBAT‧‧‧記憶庫啟動訊號
MRS‧‧‧模式暫存器更新訊號
REFA‧‧‧更新位址
/RAS‧‧‧行位址閃控訊號
SWL‧‧‧副字元線
VPP、VARY、VBLP、VOD、VPERI‧‧‧內部電位
VDD、VSS‧‧‧電源電位
/WE‧‧‧寫入致能訊號

Claims (11)

  1. 一種半導體裝置，其特徵為，具備有：行解碼器，係藉由將行位址解碼而產生解碼訊號；和記憶體胞陣列，係包含基於前述解碼訊號而被選擇性地活性化之複數之字元線、和複數之位元線、和被配置在前述複數之字元線和複數之位元線的交點處之複數之記憶體胞；和重置控制電路，係當第1控制訊號被非活性化的情況時，回應第2控制訊號而將前述解碼訊號之值重置為初期值，並當前述第1控制訊號被活性化的情況時，將回應於前述第2控制訊號而進行的前述解碼訊號之重置停止。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，前述行解碼器，係回應於前述第2控制訊號作了活性化一事，而將基於前述解碼訊號所選擇了的前述複數之字元線的其中一者活性化，並回應於前述第2控制訊號作了非活性化一事，而將前述所選擇了的字元線非活性化。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中，前述重置控制電路，當前述第1控制訊號為非活性化的情況時，係回應於前述第2控制訊號作了非活性化一事，而將前述解碼訊號之值重置為前述初期值。
  4. 如申請專利範圍第2項所記載之半導體裝置，其中，係更進而具備有：將在前述第2控制訊號作了活性化之後而直到前述所選擇了的字元線活性化為止的時間，基於前述第1控制訊號來作控制之時序控制電路。
  5. 如申請專利範圍第1項所記載之半導體裝置，其中，前述第1控制訊號，係在進行前述複數之記憶體胞之更新的更新動作時而活性化。
  6. 如申請專利範圍第5項所記載之半導體裝置，其中，係更進而具備有：重置計數器，係在前述更新動作時，產生前述行位址，在前述更新計數器之最下位位元處，係被分配有與前述行位址之最下位位元相異的位元。
  7. 如申請專利範圍第1項所記載之半導體裝置，其中，係更進而具備有：熔絲組，係分別包含複數個的將前述複數之位元線中的存在有不良之位元線的列位址作記憶之熔絲電路，並藉由根據前述行位址所產生的選擇訊號而被選擇；和熔絲組選擇電路，係當前述第1控制訊號活性化的情況時，禁止對於前述行位址之變化作了回應的前述選擇訊號之變化。
  8. 如申請專利範圍第1~7項中之任一項所記載之半導體裝置，其中，前述第1控制訊號，係在測試動作時而活性化。
  9. 一種半導體裝置，其特徵為，具備有：行解碼器，係藉由將行位址解碼而產生解碼訊號；和記憶體胞陣列，係包含基於前述解碼訊號而被選擇性地活性化之複數之字元線、和複數之位元線、和被配置在前述複數之字元線和複數之位元線的交點處之複數之記憶體胞；和重置控制電路，當控制訊號被非活性化的情況時，係 在由於前述行位址之變化而導致前述解碼訊號從第1值而改變為第2值時，將前述解碼訊號之值暫時先重置為初期值，當前述控制訊號活性化的情況時，係在由於前述行位址之變化而導致前述解碼訊號從第1值而改變為第2值時，並不將前述解碼訊號之值重置為初期值地，而從前述第1值來直接遷移至前述第2值。
  10. 如申請專利範圍第9項所記載之半導體裝置，其中，前述控制訊號，係在進行前述複數之記憶體胞之更新的更新動作時而活性化。
  11. 如申請專利範圍第9項或第10項所記載之半導體裝置，其中，前述控制訊號，係在測試動作時而活性化。
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