JP2006294216A - 半導体記憶装置 - Google Patents

Abstract

【課題】完全ヒドゥンリフレッシュ機能を有し、消費電力が小さな半導体記憶装置を提供する。
【解決手段】この完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、アクティブモード時にデータのリフレッシュを行なう場合は、対応の上位アドレスが指定されている期間において、ウェイＷ０を選択する信号ＲＸ０−１を１サイクルごとに「Ｈ」レベルにした後に「Ｌ」レベルにリセットし、スタンバイモード時にデータのリフレッシュを行なう場合は、対応の上位アドレスが指定されている期間中、信号ＲＸ０−１を「Ｈ」レベルに維持して「Ｌ」レベルにリセットしない。したがって、スタンバイ電流が小さくて済む。
【選択図】図１３

Description

この発明は半導体記憶装置に関し、特に、外部から命令されることなくデータのリフレッシュを行なう完全ヒドゥンリフレッシュ機能を有する半導体記憶装置に関する。

携帯電話などの携帯端末においては、外部クロックの供給の必要のない非同期の汎用スタティック型半導体記憶装置（以下、ＳＲＡＭと称する）が広く採用されている。ＳＲＡＭはデータのリフレッシュを必要としないので、リフレッシュ中のメモリへのアクセスをリフレッシュサイクルが終了するまで待つような複雑なコントロールが不要である。このため、ＳＲＡＭを用いればシステム構成の簡略化が可能であり、ＳＲＡＭは携帯端末での使用に適していた。

しかし、近年では携帯端末の機能が大幅に向上してきており、携帯端末でも大容量のメモリが必要になってきている。ＳＲＡＭのメモリセルサイズはダイナミック型半導体記憶装置（以下、ＤＲＡＭと称する）のメモリセルサイズと比較して１０倍程度あることから、大容量のＳＲＡＭを使用するとチップの価格が大幅に上昇し、その結果、携帯端末の価格が上昇してしまう。そこで、単位ビット当りのコストが低いＤＲＡＭをＳＲＡＭの代わりに携帯端末に使用する考えが生まれてきた。

しかし、ＤＲＡＭを使用するためにはリフレッシュ動作を行うための複雑なメモリコントロールが必要となるので、今までＳＲＡＭを備えたシステムを設計してきた携帯端末メーカにとって、ＤＲＡＭをＳＲＡＭの代替メモリとして採用することは容易ではない。そこで、メモリ自体はＤＲＡＭだが外部的にはＳＲＡＭとして動作する新しい半導体記憶装置の開発が各半導体メーカで盛んに行われ始めた。

この新しい半導体記憶装置は、内部のメモリセルはＤＲＡＭにおけるメモリセルと同じものを使用する。一方、この半導体記憶装置に入力される制御信号やアドレス信号などの外部インターフェースはＳＲＡＭと同じである。また、この新しい半導体記憶装置のリフレッシュ動作は、従来のＤＲＡＭのリフレッシュ動作またはセルフリフレッシュ動作のように外部からの信号により制御されるものではなく、半導体記憶装置内部のリフレッシュ回路から周期的に出力されるリフレッシュ指令信号／ＲＥＦＥに基づいて行われる（たとえば特許文献１参照）。この新しい半導体記憶装置を、その機能に基づき、完全ヒドゥンリフレッシュ機能付ＤＲＡＭと称する。この完全ヒドゥンリフレッシュ機能付ＤＲＡＭの開発により、携帯端末の高機能化への対応が可能となっている。

また、セルフリフレッシュモード時に、各ウェイ（ワード線グループ）に上位アドレスを割当てるとともに各ウェイに属する各ワード線に下位アドレスを割当て、１つのウェイが選択されている期間中、そのウェイを選択するウェイ選択信号を活性化レベルに維持し非活性化レベルにリセットしないようにして、消費電力を低減化したＤＲＡＭもある（たとえば特許文献２参照）。
特開２００２−３５２５７７号公報 特開平９−１６１４７７号公報

完全ヒドゥンリフレッシュ機能付ＤＲＡＭは携帯端末で使用されるので、完全ヒドゥンリフレッシュ機能付ＤＲＡＭでも消費電力の低減化を図ることが重要である。

しかし、完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、アクティブモード時でもリフレッシュ指令信号／ＲＥＦＥに応答してデータのリフレッシュが行なわれ、アクティブモード時に読出／書込動作とリフレッシュ動作が共存するので、ウェイ選択信号を活性化レベルに固定することはできなかった。また、アクティブモードとの整合性をとるため、スタンバイモードでも下位アドレスが変更されるごとにウェイ選択信号を非活性化レベルにリセットしていた。このため、消費電流が大きかった。

それゆえに、この発明の主たる目的は、完全ヒドゥンリフレッシュ機能を有し、消費電力が小さな半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、外部から命令されることなくデータのリフレッシュを行なう完全ヒドゥンリフレッシュ機能を有する半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含み、複数のワード線は複数のワード線グループに分割されたメモリセルアレイと、予め定められた第１の周期を有するクロック信号を出力する発振器と、クロック信号に同期して動作し、複数のワード線グループを第１の周期の複数倍の第２の周期で順次選択し、データの読出／書込を実行することが可能なアクティブモード時には、選択したワード線グループを示すグループ選択信号を第１の周期で活性化レベルにした後に非活性化レベルにリセットし、データを保持するスタンバイモード時には、グループ選択信号を第２の周期で活性化レベルにした後に非活性化レベルにリセットするグループ選択回路と、グループ選択回路によって選択されているワード線グループに属する複数のワード線を第１の周期で順次選択し、選択したワード線を示すワード線選択信号を第１の周期で活性化レベルにした後に非活性化レベルにリセットするワード線選択回路と、各ワード線に対応して設けられ、対応のグループ選択信号と対応のワード線選択信号との両方が活性化レベルにされている場合に対応のワード線を選択レベルにするワードドライバと、ワードドライバによって選択レベルにされたワード線に対応する各メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とを備えたものである。

したがって、スタンバイモード時に１つのワード線グループを選択している期間中、グループ選択信号を活性化レベルに維持して非活性化レベルにリセットしないので、ワード線を選択するごとにグループ選択信号を非活性化レベルにリセットしていた従来に比べ、消費電力が小さくて済む。

また、この発明に係る他の半導体記憶装置は、外部から命令されることなくデータのリフレッシュを行なう完全ヒドゥンリフレッシュ機能を有する半導体記憶装置であって、複数のメモリブロックに分割され、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリセルアレイと、予め定められた第１の周期を有するクロック信号を出力する発振器と、クロック信号に同期して動作し、複数のワード線を第１の周期の複数倍の第２の周期で順次選択し、データの読出／書込を実行することが可能なアクティブモード時には、選択したワード線を示すワード線選択信号を第１の周期で活性化レベルにした後に非活性化レベルにリセットし、データを保持するスタンバイモード時には、ワード線選択信号を第２の周期で活性化レベルにした後に非活性化レベルにリセットするワード線選択回路と、複数のメモリブロックを第１の周期で順次選択し、選択したメモリブロックを示すブロック選択信号を第１の周期で活性化レベルにした後に非活性化レベルにリセットするブロック選択回路と、各ワード線に対応して設けられ、対応のワード線選択信号と対応のブロック選択信号との両方が活性化レベルにされている場合に対応のワード線を選択レベルにするワードドライバと、ワードドライバによって選択レベルにされたワード線に対応する各メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路とを備えたものである。

したがって、スタンバイモード時に１つのワード線を選択している期間中、ワード線選択信号を活性化レベルに維持して非活性化レベルにリセットしないので、メモリブロックを選択するごとにワード線選択信号を非活性化レベルにリセットしていた従来に比べ、消費電力が小さくて済む。

また、この発明のさらに他の半導体記憶装置は、外部から命令されることなくデータのリフレッシュを行なう完全ヒドゥンリフレッシュ機能を有する半導体記憶装置であって、複数のメモリブロックに分割され、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリセルアレイと、複数のメモリブロックの各間に設けられ、隣接するメモリブロックの選択レベルにされたワード線に対応する各メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路と、予め定められた第１の周期を有するクロック信号を出力する発振器と、クロック信号に同期して動作し、複数のメモリブロックを第１の周期の複数倍の第２の周期で順次選択し、データの読出／書込を実行することが可能なアクティブモード時には、選択したメモリブロックを示すブロック選択信号を第１の周期で活性化レベルにした後に非活性化レベルにリセットし、データを保持するスタンバイモード時には、ブロック選択信号を第２の周期で活性化レベルにした後に非活性化レベルにリセットするブロック選択回路と、ブロック選択回路によって選択されているメモリブロックに属する複数のワード線を第１の周期で順次選択し、選択したワード線を示すワード線選択信号を第１の周期で活性化レベルにした後に非活性化レベルにリセットするワード線選択回路と、各メモリブロックに対応して設けられ、対応のブロック選択信号が活性化レベルにされている期間に、対応のメモリブロックと対応のリフレッシュ実行回路とを接続するとともに該リフレッシュ実行回路と他のメモリブロックとを切離す接続回路と、各ワード線に対応して設けられ、対応のブロック選択信号と対応のワード線選択信号との両方が活性化レベルにされている場合に対応のワード線を選択レベルにするワードドライバとを備えたものである。

したがって、スタンバイモード時に１つのメモリブロックを選択している期間中、ブロック選択信号を活性化レベルに維持して非活性化レベルにリセットしないので、ワード線を選択するごとにブロック選択信号を非活性化レベルにリセットしていた従来に比べ、消費電力が小さくて済む。

以上のように、この発明によれば、完全ヒドゥンリフレッシュ機能を有する半導体記憶装置の消費電力の低減化を図ることができる。

［実施の形態１］
図１は、この発明の実施の形態１による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの全体構成を示すブロック図である。図１において、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭは、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥおよび制御信号／ＬＢ，／ＵＢを受ける制御信号入力端子群１と、列アドレス信号Ａ０〜Ａｉ（ｉは０以上の整数である）が入力される列アドレス入力端子群２と、行アドレス信号Ａｉ＋１〜Ａｊ（ｊは自然数である）が入力される行アドレス入力端子群３と、下位データ信号ＤＱ０〜ＤＱ７が入出力される下位データ入出力端子群４と、上位データ信号ＤＱ８〜ＤＱ１５が入出力される上位データ入出力端子群５と、電源電位ＶＣＣが与えられる電源端子６と、接地電位ＧＮＤが与えられる接地端子７とを含む。

チップイネーブル信号／ＣＥは、完全ヒドゥンリフレッシュ機能付ＤＲＡＭをアクティブモードに設定する信号である。アウトプットイネーブル信号／ＯＥは、完全ヒドゥンリフレッシュ機能付ＤＲＡＭを読出モードに設定するとともに出力バッファを活性化させる信号である。ライトイネーブル信号／ＷＥは、完全ヒドゥンリフレッシュ機能付ＤＲＡＭを書込モードに設定する信号である。制御信号／ＬＢは、下位データ信号ＤＱ０〜ＤＱ７の入出力を行うことを選択する信号である。制御信号／ＵＢは、上位データ信号ＤＱ８〜ＤＱ１５の入出力を行うことを選択する信号である。

完全ヒドゥンリフレッシュ機能付ＤＲＡＭはさらに、外部から制御信号入力端子群１を介して与えられた制御信号／ＣＥ，／ＯＥ，…に従って種々の内部制御信号を生成し、完全ヒドゥンリフレッシュ機能付ＤＲＡＭを書込モード、読出モード、リフレッシュモードといった所定の動作モードに設定する制御回路１０と、外部から列アドレス入力端子群２を介して与えられた列アドレス信号Ａ０〜Ａｉを内部に伝達する列アドレスバッファ１１と、外部から行アドレス入力端子群３を介して与えられた行アドレス信号Ａｉ＋１〜Ａｊを内部に伝達する行アドレスバッファ１２とを含む。

完全ヒドゥンリフレッシュ機能付ＤＲＡＭはさらに、列アドレスバッファ１１から与えられた列アドレス信号Ａ０〜Ａｉに従って列アドレスを指定する列デコーダ１３と、行アドレスバッファ１２から与えられた行アドレス信号Ａｉ＋１〜Ａｊに従って行アドレスを指定するとともに、制御回路１０からのリフレッシュ指令信号／ＲＥＦＥに応答して内部行アドレス信号を生成し、生成した内部行アドレス信号に従って行アドレスを指定する行デコーダ１４と、行列状に配置された複数のメモリセルを含むメモリセルアレイ１５と、メモリセルのデータのリフレッシュ、メモリセルへのデータの書込、およびメモリセルのデータの読出を行なうセンスアンプ＋入出力制御回路１６とを含む。メモリセルアレイ１５とセンスアンプ＋入出力制御回路１６は、メモリマット１７を構成する。

完全ヒドゥンリフレッシュ機能付ＤＲＡＭはさらに、下位データ入出力端子群４を介して与えられた下位の書込データ信号Ｄ０〜Ｄ７をセンスアンプ＋入出力制御回路１６に伝達する下位入力バッファ１８と、センスアンプ＋入出力制御回路１６から与えられた下位の読出データ信号Ｑ０〜Ｑ７を下位データ入出力端子群４に出力する下位出力バッファ１９と、上位データ入出力端子群５を介して与えられた上位の書込データ信号Ｄ８〜Ｄ１５をセンスアンプ＋入出力制御回路１６に伝達する上位入力バッファ２０と、センスアンプ＋入出力制御回路１６から与えられた上位の読出データ信号Ｑ８〜Ｑ１５を上位データ入出力端子群５に出力する上位出力バッファ２１とを含む。センスアンプ＋入出力制御回路１６とバッファ１８〜２１は、グローバル信号入出力線対群ＧＩＯで接続されている。

図２は、図１に示した行デコーダ１４およびメモリマット１７のレイアウトを示す図である。図２を参照して、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、いわゆる交互シェアードセンスアンプ方式が採用されている。すなわち、メモリセルアレイ１５は複数のメモリブロックＢＫ１〜ＢＫｍ（ｍは２以上の整数である）に分割され、センスアンプ＋入出力制御回路１６が複数のセンスアンプ帯ＳＡ０〜ＳＡｍに分散配置され、センスアンプ帯ＳＡ０〜ＳＡｍの間にそれぞれメモリブロックＢＫ１〜ＢＫｍが配置される。

センスアンプ帯ＳＡ０には、隣接するメモリブロックＢＫ１のたとえば偶数列に対応して複数のセンスアンプ２２が設けられる。センスアンプ帯ＳＡ１には、隣接するメモリブロックＢＫ１とＢＫ２のたとえば奇数列に対応して複数のセンスアンプ２２が設けられる。センスアンプ帯ＳＡ１のセンスアンプ２２はメモリブロックＢＫ１とＢＫ２で共用される。センスアンプ帯ＳＡ１のセンスアンプ２２がメモリブロックＢＫ１とＢＫ２のどちら側で使用されるかは、行デコーダ１４から入力される信号ＢＬＩＬ１，ＢＬＩＲ１で決定される。他のセンスアンプ帯ＳＡ２〜ＳＡｍも同様である。

また、行デコーダ１４は、複数のワードドライバ群ＷＤ１〜ＷＤｍを含む。ワードドライバ群ＷＤ１〜ＷＤｍは、それぞれメモリブロックＢＫ１〜ＢＫｍに対応して設けられる。ワードドライバ群ＷＤ１は、信号群Ｘおよび信号ＲＸ０−１，ＲＸ１−１に応答して、メモリブロックＢＫ１のうちのいずれかの行を選択する。信号ＢＬＩＬ１，ＢＬＩＲ１、信号群Ｘ、信号ＲＸ０−１，ＲＸ１−１は、行アドレス信号Ａｉ＋１〜Ａｊなどに基づいて、行デコーダ１４内で生成された信号である。他のワードドライバ群ＷＤ２〜ＷＤｍも同様である。

図３は、図２に示したメモリブロックＢＫ１およびその周辺の構成を示す一部省略した回路ブロック図である。図３を参照して、メモリブロックＢＫ１は、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬＰとを含む。メモリセルＭＣは、アクセス用のＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む。ワード線ＷＬは、ワードドライバ群ＷＤ１の出力を伝達し、選択された行のメモリセルＭＣを活性化させる。ビット線対ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ，／ＢＬを含み、選択されたメモリセルＭＣとデータ信号の入出力を行なう。

メモリブロックＢＫ１の奇数列のビット線対ＢＬＰは、転送ゲート３１を介してセンスアンプ２２に接続され、さらに転送ゲート３４を介してメモリブロックＢＫ２の奇数列のビット線対ＢＬＰに接続される。転送ゲート３１は、それぞれビット線ＢＬ，／ＢＬとセンスアンプ２２の入出力ノードＮ１，Ｎ２との間に接続されるＮチャネルＭＯＳトランジスタ３２，３３を含む。ＮチャネルＭＯＳトランジスタ３２，３３のゲートは、ともに信号ＢＬＩＬ１を受ける。転送ゲート３４は、それぞれビット線ＢＬ，／ＢＬとセンスアンプ２２の入出力ノードＮ１，Ｎ２との間に接続されるＮチャネルＭＯＳトランジスタ３５，３６を含む。ＮチャネルＭＯＳトランジスタ３５，３６のゲートは、ともに信号ＢＬＩＲ１を受ける。転送ゲート３１，３４はメモリブロックＢＫ１とＢＫ２のうち、選択された方のメモリブロック（たとえばＢＫ１）とセンスアンプ２２を接続し、他方のメモリブロック（この場合はＢＫ２）とセンスアンプ２２を遮断する。

センスアンプ２２は、それぞれ入出力ノードＮ１，Ｎ２とノードＮ３の間に接続されたＮチャネルＭＯＳトランジスタ２３，２４と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ４の間に接続されたＰチャネルＭＯＳトランジスタ２６，２７とを含む。ＭＯＳトランジスタ２３，２６のゲートはともに入出力ノードＮ２に接続され、ＭＯＳトランジスタ２４，２７のゲートはともに入出力ノードＮ１に接続される。また、センスアンプ２２は、ノードＮ３と接地電位ＧＮＤのノードとの間に接続されたＮチャネルＭＯＳトランジスタ２５と、ノードＮ４と電源電位ＶＣＣのノードとの間に接続されたＰチャネルＭＯＳトランジスタ２８とを含む。ＭＯＳトランジスタ２５，２８のゲートは、それぞれセンスアンプ活性化信号ＳＡＮＥ，ＳＡＰＥを受ける。センスアンプ２２は、メモリセルＭＣが活性化された後にビット線ＢＬ，／ＢＬ間に現れる微小電位差を電源電圧ＶＣＣに増幅する。

また、転送ゲート３１と３４の間に、メモリセルＭＣが活性化される前にビット線ＢＬ，／ＢＬをビット線プリチャージ電位ＶＣＣ／２にイコライズするためのビット線イコライズ回路４０が設けられる。ビット線イコライズ回路４０は、それぞれセンスアンプ２２の入出力ノードＮ１，Ｎ２とノードＮ５の間に接続されたＮチャネルＭＯＳトランジスタ４１，４２と、入出力ノードＮ１とＮ２の間に接続されたＮチャネルＭＯＳトランジスタ４３とを含む。ＭＯＳトランジスタ４１〜４３のゲートはビット線イコライズ信号ＢＬＥＱを受ける。ノードＮ５にはビット線プリチャージ電位ＶＣＣ／２が与えられる。

また、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、２ウェイ方式が採用されている。メモリブロックＢＫ１の複数のワード線ＷＬは、２つのウェイＷ０，Ｗ１に分割される。ウェイＷ０は奇数行のワード線ＷＬを含み、ウェイＷ１は偶数行のワード線ＷＬを含む。メモリブロックＢＫ１のウェイＷ０，Ｗ１にそれぞれ信号ＲＸ０−１，ＲＸ１−１が割当てられ、各ウェイＷ０，Ｗ１に属する各ワード線ＷＬに信号群Ｘが割当てられている。メモリブロックＢＫ１の各ワード線ＷＬは、信号ＲＸ０−１，ＲＸ１−１と信号群Ｘで特定される。

この２ウェイ方式を構成するため、ワードドライバ群ＷＤ１は、メモリブロックＢＫ１の各奇数行に対応して設けられたワードドライバ（ＡＮＤゲート）５０と、各偶数行に対応して設けられたワードドライバ（ＡＮＤゲート）５１と、各隣接するワードドライバ５０と５１に対応して設けられたワードドライバ（ＡＮＤゲート）５２とを含む。ワードドライバ５２は、信号群Ｘ１を受ける。ワードドライバ５０は、ワードドライバ５２の出力と信号ＲＸ０−１を受ける。ワードドライバ５１は、ワードドライバ５２の出力と信号ＲＸ１−１を受ける。ワードドライバ５０，５１の出力は、それぞれ対応のワード線ＷＬに与えられる。たとえば信号群Ｘ１がすべて活性化レベルの「Ｈ」レベル（昇圧電位Ｖｐｐ）となり、かつウェイＷ０を選択する信号ＲＸ０−１が活性化レベルの「Ｈ」レベル（昇圧電位Ｖｐｐ）になったとき、第１番目のワード線ＷＬ１が選択レベルの「Ｈ」レベル（昇圧電位Ｖｐｐ）にされる。他のメモリブロックＢＫ２〜ＢＫｍも同様である。なお、ワードドライバ５０〜５２はＣＭＯＳトランジスタで構成されていてもよいし、ＮチャネルＭＯＳトランジスタで構成されていてもよい。また、ワードドライバ５０〜５２は、昇圧電位Ｖｐｐと接地電位ＧＮＤとで駆動される。

次に、図１〜図３で示した完全ヒドゥンリフレッシュ機能付ＤＲＡＭの動作を簡単に説明する。書込モードにおいては、列デコーダ１３によって列アドレス信号Ａ０〜Ａｉに応じた列のビット線対ＢＬＰが選択され、選択されたビット線対ＢＬＰはセンスアンプ＋入出力制御回路１６およびグローバル信号入出力線対群ＧＩＯを介して入力バッファ１８，２０に接続される。入力バッファ１８，２０は、信号／ＷＥに応答して、データ入出力端子群４，５からの書込データ信号をグローバル信号入出力線対群ＧＩＯを介して選択されたビット線対ＢＬＰに与える。書込データはビット線ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行デコーダ１４が、行アドレス信号Ａｉ＋１〜Ａｊに応じた行のワード線ＷＬを所定時間だけ選択レベルの「Ｈ」レベルに立上げ、その行のメモリセルＭＣのＭＯＳトランジスタＱを導通させる。選択されたメモリセルＭＣのキャパシタＣには、ビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。

メモリセルＭＣのキャパシタＣの電荷は徐々に流出するのでデータのリフレッシュが行なわれる。行デコーダ１４内で生成された内部行アドレス信号がたとえばメモリブロックＢＫ１内のあるワード線ＷＬを指定するものである場合は、図３において、信号ＢＬＩＲ１，ＢＬＥＱが「Ｈ」レベルから「Ｌ」レベルに立下がり、転送ゲート３４のＭＯＳトランジスタ３５，３６とビット線イコライズ回路４０のＭＯＳトランジスタ４１〜４３が非導通になる。行デコーダ１４は、その内部アドレス信号に応じた行のワード線ＷＬを「Ｈ」レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタＣの電荷量に応じて微小量だけ変化する。

次いで、センスアンプ活性化信号ＳＡＮＥが「Ｈ」レベルに立上げられ、センスアンプ活性化信号ＳＡＰＥが「Ｌ」レベルに立下げられてセンスアンプ２２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ２４，２６の抵抗値がＭＯＳトランジスタ２３，２７の抵抗値よりも低くなって、ビット線ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線／ＢＬの電位が「Ｌ」レベルまで引下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ２３，２７の抵抗値がＭＯＳトランジスタ２４，２６の抵抗値よりも小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げられ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられる。ワード線ＷＬが非選択レベルの「Ｌ」レベルに立下げられ、信号ＢＬＩＲ１，ＢＬＥＱ，ＳＡＮＥ，ＳＡＰＥがリセットされて、そのワード線ＷＬについてのデータのリフレッシュ（再書込み）が終了する。このようなサイクルがメモリブロックＢＫ１の各ワード線ＷＬについて行なわれ、次いでメモリブロックＢＫ２の各ワード線ＷＬについて行なわれて行く。

読出モードにおいては、行デコーダ１４によって選択された行のメモリセルＭＣのデータがリフレッシュモード時と同様にしてビット線対ＢＬＰに読出され、列デコーダ１３によって選択された列のビット線対ＢＬＰのデータがグローバル信号入出力線対群ＧＩＯを介して出力バッファ１９，２１に与えられる。出力バッファ１９，２１は、信号／ＯＥに応答して、読出データＱをデータ入出力端子群４，５に出力する。

次に、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭの特徴となるリフレッシュ方法について詳細に説明する。図４は、制御回路１０に含まれ、リフレッシュ指令信号／ＲＥＦＥを出力するリフレッシュ指令回路５５の構成を示す回路ブロック図である。図４を参照して、リフレッシュ指令回路５５は、指令信号活性化回路５６、判定回路５７、ＮＡＮＤゲート５８，６１、インバータ５９、遅延回路６０，６６、フリップフロップ６２、およびバッファ６５を含む。

指令信号活性化回路５６は、リフレッシュ指令信号／ＲＥＦＥを活性化させるためにリフレッシュフラッグ信号Ｒｅｆｆｌａｇを周期的に活性化レベルの「Ｈ」レベルにする。判定回路５７は、リフレッシュ指令信号／ＲＥＦＥを出力するか否かを判定し、出力する場合は判定信号Ｒｅｆｗｉｎを活性化レベルの「Ｈ」レベルにし、出力しない場合は判定信号Ｒｅｆｗｉｎを非活性化レベルの「Ｌ」レベルにする。

ＮＡＮＤゲート５８は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受け、それらの論理積信号の反転信号／ＲＥＦＳＦを出力する。信号／ＲＥＦＳＦは、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎがともに「Ｈ」レベルになった場合に活性化レベルの「Ｌ」レベルになる。インバータ５９は、ＮＡＮＤゲート５８の出力信号／ＲＥＦＳＦの反転信号φＡ１を出力する。遅延回路６０は、信号／ＲＥＦＳＦを一定時間だけ遅延させる。ＮＡＮＤゲート６１は、インバータ５９の出力信号φＡ１と遅延回路６０の出力信号とを受け、それらの論理積信号の反転信号／ＲＥＦＳを出力する。信号／ＲＥＦＳは、信号／ＲＥＦＳＦが「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じて、遅延回路６０の遅延時間だけ「Ｌ」レベルにされる。

フリップフロップ６２は、ＮＡＮＤゲート６３，６４で構成される。ＮＡＮＤゲート６３は、信号／ＲＥＦＳとＮＡＮＤゲート６４の出力信号φＡ３とを受け、それらの論理積信号の反転信号φＡ２を出力する。ＮＡＮＤゲート６５は、ＮＡＮＤゲート６４の出力信号φＡ２と遅延回路６６の出力信号φＡ４とを受け、それらの論理積信号の反転信号φＡ３を出力する。フリップフロップ６２は、信号／ＲＥＦＳの立下りエッジに応答してセットされ、信号φＡ４の立下りエッジに応答してリセットされる。フリップフロップ６２がセットされると信号φＡ３が「Ｌ」レベルになり、フリップフロップ６２がリセットされると信号φＡ３が「Ｈ」レベルになる。バッファ６５は、信号φＡ３をバッファリングしてリフレッシュ指令信号／ＲＥＦＥとして出力する。遅延回路６６は、リフレッシュ指令信号／ＲＥＦＥを一定時間だけ遅延させた信号φＡ４を出力する。

図５は、図４の指令信号活性化回路５６の構成を示す回路ブロック図である。図５を参照して、指令信号活性化回路５６は、タイマ回路７１、フリップフロップ７２、ＮＡＮＤゲート７５、インバータ７６，７７、および遅延回路７８を含む。タイマ回路７１は、リング発振器を含み、所定の周期で活性化レベルの「Ｌ」レベルにされるサイクル信号／Ｒｅｆｃｙｃを出力する。インバータ７７は、リフレッシュ指令信号／ＲＥＦＥの反転信号を出力する。遅延回路７８は、インバータ７７の出力信号を所定時間だけ遅延させた信号φＡ１３を出力する。ＮＡＮＤゲート７５は、リフレッシュ指令信号／ＲＥＦＥと遅延回路７８の出力信号φＡ１３とを受け、それらの論理積信号の反転信号φＡ１２を出力する。信号φＡ１２は、信号／ＲＥＦＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じて、遅延回路７８の遅延時間だけ「Ｌ」レベルにされる。

フリップフロップ７２は、ＮＡＮＤゲート７３，７４で構成される。ＮＡＮＤゲート７３は、サイクル信号／ＲｅｆｃｙｃとＮＡＮＤゲート７４の出力信号φＡ１１とを受け、それらの論理積信号の反転信号φＡ１０を出力する。ＮＡＮＤゲート７４は、ＮＡＮＤゲート７３の出力信号φＡ１０とＮＡＮＤゲート７５の出力信号φＡ１２とを受け、それらの論理積信号の反転信号φＡ１１を出力する。フリップフロップ７２は、信号／Ｒｅｆｃｙｃの立下りエッジに応答してセットされ、信号φＡ１２の立下りエッジに応答してリセットされる。フリップフロップ７２がセットされると信号φＡ１１が「Ｌ」レベルになり、フリップフロップ７２がリセットされると信号φＡ１１が「Ｈ」レベルになる。インバータ７６は、フリップフロップ７２の出力信号φＡ１１の反転信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇとして出力する。

図６は、図４の判定回路５７の構成を示す回路ブロック図である。図６を参照して、判定回路５７は、ＡＮＤゲート８１，８２、ＯＲゲート８３、インバータ８４、および遅延回路８５を含む。ＡＮＤゲート８１は、内部リードイネーブル信号ｉｎｔ／ＲＥと内部ライトイネーブル信号ｉｎｔ／ＷＥとを受け、それらの論理積信号φＡ２０を出力する。なお、制御回路１０は、外部から制御信号入力端子群１を介して与えられるアウトプットイネーブル信号／ＯＥに応答して内部リードイネーブル信号ｉｎｔ／ＲＥを生成し、外部から制御信号入力端子群１を介して与えられるライトイネーブル信号／ＷＥに応答して内部ライトイネーブル信号ｉｎｔ／ＷＥを生成する。

インバータ８４は、ＡＮＤゲート８１の出力信号φＡ２０の反転信号を出力する。遅延回路８５は、インバータ８４の出力信号を所定時間だけ遅延させた信号φＡ２１を出力する。ＡＮＤゲート８２は、ＡＮＤゲート８１の出力信号φＡ２０と遅延回路８５の出力信号φＡ２１とを受け、それらの論理積信号φＡ２２を出力する。ＯＲゲート８３は、ＡＮＤゲート８２の出力信号φＡ２２と内部チップイネーブル信号ｉｎｔ／ＣＥとを受け、それらの論理和信号を判定信号Ｒｅｆｗｉｎとして出力する。なお、制御回路１０は、外部から制御信号入力端子群１を７介して与えられるチップイネーブル信号／ＣＥに応答して内部チップイネーブル信号ｉｎｔ／ＣＥを生成する。

次に、図４〜図６で示したリフレッシュ指令回路５５の動作について説明する。まず、データの書込および読出が行なわれない場合すなわち内部リードイネーブル信号ｉｎｔ／ＲＥと内部ライトイネーブル信号ｉｎｔ／ＷＥがともに「Ｈ」レベルに固定されている場合におけるリフレッシュ指令回路５５の動作を図７を用いて説明する。

内部リードイネーブル信号ｉｎｔ／ＲＥと内部ライトイネーブル信号ｉｎｔ／ＷＥがともに「Ｈ」レベルに固定されている場合は、図６のＡＮＤゲート８２の出力信号φＡ２２が「Ｌ」レベルに固定され、内部チップイネーブル信号ｉｎｔ／ＣＥすなわちチップイネーブル信号／ＣＥが判定信号Ｒｅｆｗｉｎとなる。すなわち、チップイネーブル信号／ＣＥが非活性化レベルの「Ｈ」レベルのとき、完全ヒドゥンリフレッシュ機能付ＤＲＡＭはスタンバイモードに設定され、判定回路５７はリフレッシュ動作を行うことが可能であり、リフレッシュ指令回路５５がリフレッシュ指令信号／ＲＥＦＥを活性化レベルの「Ｌ」レベルにすることができると判定し、判定信号Ｒｅｆｗｉｎを活性化レベルの「Ｈ」レベルにする。

時刻ｔ１において、タイマ回路７１から出力されるサイクル信号／Ｒｅｆｃｙｃが「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、フリップフロップ７２がセットされてリフレッシュフラッグ信号Ｒｅｆｆｌａｇが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これに応じて図４のＮＡＮＤゲート５８は、「Ｈ」レベルにされた判定信号Ｒｅｆｗｉｎと「Ｈ」レベルにされたリフレッシュフラッグ信号Ｒｅｆｆｌａｇとを受け、信号／ＲＥＦＳＦを活性化レベルの「Ｌ」レベルにし、ＮＡＮＤゲート６１は遅延回路６０の遅延時間だけ信号／ＲＥＦＳを「Ｌ」レベルにする。

信号／ＲＥＦＳの立下りエッジに応答してフリップフロップ６２がセットされ、リフレッシュ指令信号／ＲＥＦＥが活性化レベルの「Ｌ」レベルに立ち下げられる。遅延回路６６の遅延時間の経過後にフリップフロップ６２がリセットされ、リフレッシュ指令信号／ＲＥＦＥが「Ｈ」レベルに立ち上げられる。このようにして、リフレッシュ指令信号／ＲＥＦＥが時刻ｔ１から所定時間だけ活性化レベルの「Ｌ」レベルにされる。

以上の動作により、時刻ｔ１で指令信号活性化回路５６から出力されたリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化されたとき、判定回路５７はリフレッシュ動作を行うことができると判定して判定信号Ｒｅｆｗｉｎを活性化レベルの「Ｈ」レベルとしている。よって、完全ヒドゥンリフレッシュ機能付ＤＲＡＭがスタンバイモードのときにリフレッシュ動作を行うことが可能となる。

リフレッシュ指令回路５５から出力されるリフレッシュ指令信号／ＲＥＦＥは、遅延回路６６で設定された一定時間経過後の時刻ｔ２で非活性化される。このとき、図５のＮＡＮＤゲート７５の出力信号φＡ１２は「Ｌ」レベルとなり、フリップフロップ７２がリセットされてリフレッシュフラッグ信号Ｒｅｆｆｌａｇが非活性化レベルの「Ｌ」レベルにされる。

次に時刻ｔ２’において、チップイネーブル信号／ＣＥが活性化レベルの「Ｌ」レベルに立ち下げられる。これにより、完全ヒドゥンリフレッシュ機能付ＤＲＡＭはアクティブモードに設定され、判定回路５７は、読出動作または書込動作が終了しないとリフレッシュ動作を実行することができないと判定し、判定信号Ｒｅｆｗｉｎを非活性化レベルの「Ｌ」レベルにする。

次に時刻ｔ３において、一定周期で活性状態となるサイクル信号／Ｒｅｆｃｙｃが活性化レベルの「Ｌ」レベルにされると、図５のフリップフロップ７２がセットされてリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化レベルの「Ｈ」レベルにされる。

しかしながら、判定回路５７から出力される判定信号Ｒｅｆｗｉｎは非活性化レベルの「Ｌ」レベルであるため、ＮＡＮＤゲート６１の出力信号／ＲＥＦＳは非活性化レベルの「Ｈ」レベルのまま変化しない。したがって、リフレッシュ指令信号／ＲＥＦＥは非活性レベルの「Ｈ」レベルのまま変化しない。

また、リフレッシュ指令信号／ＲＥＦＥが「Ｈ」レベルのまま変化しないので、図５のＮＡＮＤゲート７５の出力信号φＡ１２は「Ｈ」レベルのまま変化せず、フリップフロップ７２の出力信号φＡ１１は「Ｌ」レベルのまま変化しない。その結果、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは時刻ｔ３以降活性化レベルの「Ｈ」レベルとなる。

以上のように、チップイネーブル信号／ＣＥが活性化レベルの「Ｌ」レベルの期間中は、判定回路５７は読出動作または書込動作が終了しないとリフレッシュ動作を実行できないと判定する。また、判定回路５７がリフレッシュ動作を実行しないと判定した期間中にリフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化レベルの「Ｈ」レベルにされた場合、そのリフレッシュフラッグ信号Ｒｅｆｆｌａｇは「Ｈ」レベルに維持される。

続いて時刻ｔ４において、読出動作および書込動作を行なうことなく、チップイネーブル信号／ＣＥが非活性化レベルの「Ｈ」レベルにされて完全ヒドゥンリフレッシュ機能付ＤＲＡＭが再びスタンバイモードに設定された場合、判定回路５７はリフレッシュ動作を実行できると判定し、判定信号Ｒｅｆｗｉｎを活性化レベルの「Ｈ」レベルに立ち上げる。

ここで、時刻ｔ３以降リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態となっているため、時刻ｔ４において図４のＮＡＮＤゲート６１の出力信号／ＲＥＦＳは、遅延回路６０で設定した一定時間だけ活性化レベルの「Ｌ」レベルとなる。これに応じてフリップフロップ６２がセットされ、リフレッシュ指令信号／ＲＥＦＥは遅延回路６６で設定された一定時間だけ活性化レベルの「Ｌ」レベルとなる。

時刻ｔ４から遅延回路６６で設定された一定時間が経過した時刻ｔ５でリフレッシュ指令信号／ＲＥＦＥは非活性化され、リフレッシュ指令信号／ＲＥＦＥの非活性化に応答してリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。

時刻ｔ５以降においても、リフレッシュ指令回路５５は、判定回路５７がリフレッシュ動作を実行できると判断した期間中に、リフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性化したときに、リフレッシュフラッグ信号Ｒｅｆｆｌａｇに応答してリフレッシュ指令信号／ＲＥＦＥを活性化する。

以上の動作により、チップイネーブル信号／ＣＥが非活性化レベルの「Ｈ」レベルの場合、すなわち完全ヒドゥンリフレッシュ機能付ＤＲＡＭがスタンバイモードの場合は、判定回路５７はリフレッシュ動作を実行できると判定する。チップイネーブル信号／ＣＥが活性化レベルの「Ｌ」レベルの場合、すなわち完全ヒドゥンリフレッシュ機能付ＤＲＡＭがアクティブモードの場合は、判定回路５７は読出動作または書込動作が終了するまでリフレッシュ動作を実行できないと判定する。

また、判定回路５７がリフレッシュ動作を実行できないと判定した期間中において、タイマ回路７１から出力されるサイクル信号／Ｒｅｆｃｙｃが活性化されたときは、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性状態のまま保持される。すなわち、リフレッシュ動作を待機した状態となる。その結果、判定回路５７がリフレッシュ動作を実行できると判定したときに、即座にリフレッシュ動作を行うことが可能となる。

図８は、データの書込および／または読出が行なわれる場合、すなわち内部リードイネーブル信号ｉｎｔ／ＲＥおよび／または内部ライトイネーブル信号ｉｎｔ／ＷＥが活性化レベルの「Ｌ」レベルにされる場合におけるリフレッシュ指令回路５５の動作を示すタイムチャートである。

図８を参照して、時刻ｔ１において、チップイネーブル信号／ＣＥが活性化レベルの「Ｌ」レベルにされると、完全ヒドゥンリフレッシュ機能付ＤＲＡＭはアクティブモードに設定される。時刻ｔ１では、内部リードイネーブル信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎｔ／ＷＥは非活性化レベルの「Ｈ」レベルであるため、図６のＡＮＤゲート８２の出力信号φＡ２２は「Ｌ」レベルとなる。よって、ＯＲゲート８３から出力される判定信号Ｒｅｆｗｉｎは非活性化レベルの「Ｌ」レベルにされる。

続いて時刻ｔ２において、内部リードイネーブル信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎｔ／ＷＥが活性化レベルの「Ｌ」レベルにされ、読出または書込動作が開始される。このとき、図６のＡＮＤゲート８１の出力信号φＡ２０は「Ｌ」レベルとなるので、ＡＮＤゲート８２の出力信号φＡ２２は「Ｌ」レベルとなる。よって、ＯＲゲート８３から出力される判定信号Ｒｅｆｗｉｎは非活性化レベルの「Ｌ」レベルに維持される。

続いて時刻ｔ３において、内部リードイネーブル信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎｔ／ＷＥが非活性化レベルの「Ｈ」レベルに立ち上げられ、読出または書込動作が終了する。このとき、図６のＡＮＤゲート８１の出力信号φＡ２０は「Ｈ」レベルとなる。また、遅延回路８５の出力信号φＡ２１は、時刻ｔ３以降一定時間△ｔ中、「Ｈ」レベルに維持される。よって、ＡＮＤゲート８２の出力信号φＡ２２は、時刻ｔ３から一定時間△ｔ期間中「Ｈ」レベルとなる。よってＯＲゲート８３から出力される判定信号Ｒｅｆｗｉｎは、時刻ｔ３以降一定時間△ｔ中、活性化レベルの「Ｈ」レベルに維持される。以上の動作により、判定回路５７は、読出動作または書込動作が終了後、一定時間△ｔにおいてリフレッシュ動作を実行することができると判定する。

時刻ｔ３では、判定信号Ｒｅｆｗｉｎは活性化されるが、サイクル信号／Ｒｅｆｃｙｃはまだ非活性状態である。よって、指令信号活性化回路５６から出力されるリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性状態である。よって、時刻ｔ３でリフレッシュ指令回路５５から出力されるリフレッシュ指令信号／ＲＥＦＥは非活性化レベルの「Ｈ」レベルのまま変化しない。

続いて時刻ｔ４において、サイクル信号／Ｒｅｆｃｙｃが活性化レベルの「Ｌ」レベルに立ち下げられると、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性化レベルの「Ｈ」レベルに立ち上げられる。このとき判定信号Ｒｅｆｗｉｎは非活性化レベルの「Ｌ」レベルである。よって、リフレッシュ指令信号／ＲＥＦＥは、非活性化レベルの「Ｈ」レベルに維持される。また、時刻ｔ４以降においてリフレッシュフラッグ信号Ｒｅｆｆｌａｇは活性化レベルの「Ｈ」レベルに維持される。

続いて時刻ｔ５において、再び読出または書込動作が開始され、時刻ｔ６で読出または書込動作が終了したとき、時刻ｔ６で判定信号Ｒｅｆｗｉｎは、時刻ｔ４のときと同様に、時刻ｔ６以降一定時間△ｔで活性状態となる。

このとき、リフレッシュフラッグ信号Ｒｅｆｆｌａｇは、時刻ｔ４以降活性状態を維持している。よって、図４のＮＡＮＤゲート６１の出力信号／ＲＥＦＳは、遅延回路６０で設定された一定時間だけ活性化レベルの「Ｌ」レベルとなる。信号／ＲＥＦＳが「Ｌ」レベルに立ち下げられると、リフレッシュ指令信号／ＲＥＦＥは、時刻ｔ６以降遅延回路６６で設定された一定時間内で活性化レベルの「Ｌ」レベルとなる。よって、リフレッシュ動作が実行される。時刻ｔ７でリフレッシュ指令信号／ＲＥＦＥが非活性化されると、これに応答してリフレッシュフラッグ信号Ｒｅｆｆｌａｇも非活性化される。

なお、時刻ｔ６〜ｔ７のリフレッシュ中にもう一度内部リードイネーブル信号ｉｎｔ／ＲＥまたは内部ライトイネーブル信号ｉｎｔ／ＷＥが活性化レベルの「Ｌ」レベルにされた場合は、時刻ｔ６〜ｔ７のリフレッシュの終了後に読出または書込動作が行なわれる。

以上の動作により、判定回路５７は、アクティブモードにおいても読出動作または書込動作の終了後一定期間中にリフレッシュ動作を実施することができると判定する。よって、判定回路５７がリフレッシュ動作を実施することができると判断したとき、リフレッシュフラッグ信号Ｒｅｆｆｌａｇが活性状態であれば、リフレッシュ指令信号／ＲＥＦＥが活性化される。すなわち、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭは、書込動作または読出動作の終了後にリフレッシュ動作を行う。よって、完全ヒドゥンリフレッシュ機能付ＤＲＡＭがアクティブモードの場合であっても、リフレッシュ動作と読出動作または書込動作とが同一タイミングで実施されない。また、チップイネーブル信号／ＣＥが活性化レベルである期間が長時間に及ぶ場合でも、長時間リフレッシュ動作を実施しないことによるデータの破壊を防止することができる。また、書込動作または読出動作後に必ずリフレッシュ動作を実施するため、高速アクセスが可能である。

さらに、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭは、消費電力の低減化を図るため、スタンバイモード時にリフレッシュ動作を行なう場合はウェイ選択信号ＲＸ０−１，ＲＸ１−１，…の各々を１サイクル毎に「Ｌ」レベルにリセットしない。以下、この動作について詳細に説明する。

図９は、行デコーダ１４のうちのデータのリフレッシュに関連する部分を示す回路ブロック図である。図９を参照して、行デコーダ１４は、アドレス発生回路９０、リフレッシュ開始トリガ発生回路９１、リフレッシュアドレス変化検知回路９２、ＡＮＤゲート９３，１００、フリップフロップ９４、ＮＡＮＤゲート９７、およびラッチ回路９８，９９を含む。

アドレス発生回路９０は、図１０に示すように、発振器１０１およびアドレスカウンタ１０２を含む。発振器１０１は、制御回路１０から出力されるリフレッシュ指令信号／ＲＥＦＥが「Ｌ」レベルの場合に活性化され、所定周波数の内部クロック信号ｉｎｔ／ＲＡＳを出力する。アドレスカウンタ１０２は、直列接続された複数のフリップフロップＦＦ０〜ＦＦｑを含み、発振器１０１から出力された内部クロック信号ｉｎｔ／ＲＡＳのパルス数をカウントする。フリップフロップＦＦ０〜ＦＦｑの出力は、それぞれリフレッシュ用の行アドレス信号Ｃ０〜Ｃｑとなる。行アドレス信号Ｃ０〜Ｃ６は信号群Ｘに対応し、行アドレス信号Ｃ７はウェイの選択に使用され、行アドレス信号Ｃ８〜ＣｑはメモリブロックＢＫの選択に使用される。

リフレッシュ開始トリガ発生回路９１は、通常時は「Ｈ」レベルを出力し、リフレッシュ指令信号／ＲＥＦＥが活性化レベルの「Ｌ」レベルにされたことに応じて、「Ｌ」レベルのパルスを出力する。リフレッシュアドレス変化検知回路９２は、通常時は「Ｈ」レベルを出力し、アドレス信号Ｃ７すなわちアドレス発生回路９０のフリップフロップＦＦ７の出力が変化したことに応じて、「Ｌ」レベルのパルスを出力する。ＡＮＤゲート９３は、リフレッシュ開始トリガ発生回路９１の出力信号と、リフレッシュアドレス変化検知回路９２の出力信号とを受け、それらの論理積信号／ＲＡＴＤを出力する。

フリップフロップ９４は、２つのＮＡＮＤゲート９５，９６を含む。フリップフロップ９４は、信号／ＲＡＴＤの立下りエッジによってセットされ、アドレス発生回路９０の発振器１０１から出力される内部クロック信号ｉｎｔ／ＲＡＳの立下りエッジによってリセットされる。ＮＡＮＤゲート９７は、フリップフロップ９４の出力信号と内部チップイネーブル信号ｉｎｔ／ＣＥとを受け、それらの論理積信号の反転信号／ＨＯＬＤを出力する。

ラッチ回路９８は、図１１に示すように、トランスファーゲート１１１およびインバータ１１２〜１１４を含む。トランスファーゲート１１１は入力ノードＮ１０と中間ノードＮ１１の間に接続され、インバータ１１２は中間ノードＮ１１と出力ノードＮ１２の間に接続され、インバータ１１３は出力ノードＮ１２と中間ノードＮ１１の間に接続される。信号／ＨＯＬＤは、トランスファーゲート１１１のＮチャネルＭＯＳトランジスタ側のゲート１１１ａに直接入力されるとともに、インバータ１１４を介してトランスファーゲート１１１のＰチャネルＭＯＳトランジスタ側のゲート１１１ｂに入力される。したがって、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときの入力レベルがインバータ１１２，１１３によってラッチされる。ラッチ回路９９は、図１２に示すように、ラッチ回路９８にインバータ１１５を追加したものである。インバータ１１５は、インバータ１１２の出力ノードと出力ノードＮ１２との間に接続される。ラッチ回路９８には信号ＲＸＭが入力され、ラッチ回路９９には信号φＢＬ０−１が入力される。

ＡＮＤゲート１００は、ラッチ回路９８，９９の出力信号Ｐｒｅ．ＲＸ，Ｐｒｅ．ＢＳ０−１を受ける。ＡＮＤゲート１００の出力信号が信号ＲＸ０−１となる。信号ＲＸ０−１，ＲＸ１−１〜ＲＸ０−ｍ，ＲＸ１−ｍの各々に対応してラッチ回路９９およびＡＮＤゲート１００が設けられる。

次に、図９〜図１２で示した回路部分の動作について説明する。図１３は、内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｈ」レベルの場合すなわちスタンバイモードにおける行デコーダ１４の動作を示すタイムチャートである。この場合、ＮＡＮＤゲート９７は、フリップフロップ９４の出力信号に対してインバータとして動作する。リフレッシュ指令信号／ＲＥＦＥが活性化レベルの「Ｌ」レベルに立ち下げられると、内部クロック信号ｉｎｔ／ＲＡＳがアドレス発生回路９０の発振器１０１から出力され、アドレスカウンタ１０２のカウント動作が開始される。

また、リフレッシュ指令信号／ＲＥＦＥが「Ｌ」レベルにされたことに応じて、「Ｌ」レベルのパルス信号Ｐ１がリフレッシュ開始トリガ発生回路９１から出力され、アドレス信号Ｃ７すなわちアドレス発生回路９０のフリップフロップＦＦ７の出力信号のレベルが変化したことに応じて「Ｌ」レベルのパルス信号Ｐ２，Ｐ３，…がリフレッシュアドレス変化検知回路９２から出力される。パルス信号Ｐ１，Ｐ２，Ｐ３，…は、ＡＮＤゲート９３を通過して信号／ＲＡＴＤとなる。

フリップフロップ９４は、信号／ＲＡＴＤの「Ｌ」レベルへの立下りエッジによってセットされ、内部クロック信号ｉｎｔ／ＲＡＳの「Ｌ」レベルへの立下りエッジによってリセットされる。フリップフロップ９４がセットされるとフリップフロップ９４の出力信号が「Ｌ」レベルに立ち下げられ、フリップフロップ９４がリセットされるとフリップフロップ９４の出力信号が「Ｈ」レベルに立ち上げられる。ここでは、内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｈ」レベルであるので、フリップフロップ９４の出力信号の反転信号が信号／ＨＯＬＤとなる。

信号φＢＬ０−１，φＢＬ１−１は、アドレス発生回路９０のフリップフロップＦＦ７〜ＦＦｑの出力Ｃ７〜Ｃｑと内部クロック信号ｉｎｔ／ＲＡＳとに基づいて、行デコーダ１４内で生成される信号である。信号φＢＬ０−１は、メモリブロックＢＫ１の一方のウェイＷ０が選択されたことを示す信号であり、メモリブロックＢＫ１のウェイＷ０が選択されている期間において内部クロック信号ｉｎｔ／ＲＡＳの反転信号となる。信号φＢＬ１−１は、メモリブロックＢＫ１の他方のウェイＷ１が選択されたことを示す信号であり、メモリブロックＢＫ１のウェイＷ１が選択されている期間において内部クロック信号ｉｎｔ／ＲＡＳの反転信号となる。

信号φＢＬ０−１は、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ回路９９にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ回路９９のラッチが解除される。ラッチ回路９９の出力が信号Ｐｒｅ．ＢＳ０−１となる。信号φＢＬ１−１も同様にして信号Ｐｒｅ．ＢＳ１−１となる。これにより、信号φＢＬ０−１，φＢＬ１−１のうち内部クロック信号ｉｎｔ／ＲＡＳと同周期で振幅している部分が「Ｈ」レベルに平滑化される。

信号ＲＸＭは、内部クロック信号ｉｎｔ／ＲＡＳとほぼ同じタイミングで振幅する信号であり、制御回路１０から出力される。信号ＲＸＭは、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ回路９８にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ回路９８のラッチが解除される。ラッチ回路９８の出力が信号Ｐｒｅ．ＲＸとなる。これにより、信号Ｐｒｅ．ＲＸは、信号／ＨＯＬＤの反転信号となる。信号Ｐｒｅ．ＲＸとＰｒｅ．ＢＳ０−１の論理積信号が信号ＲＸ０−１となり、信号Ｐｒｅ．ＲＸとＰｒｅ．ＢＳ１−１の論理積信号が信号ＲＸ１−１となる。この信号ＲＸ０−１，ＲＸ１−１によって図３のワードドライバ５０，５１が活性化される。

信号ＲＸ０−１によってウェイＷ０のワードドライバ５０が活性化されている間にウェイＷ０に属するワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。また、信号ＲＸ１−１によってウェイＷ１のワードドライバ５１が活性化されている間にウェイＷ１に属するワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。次いでブロックＢＫ２が選択され同様の動作が行なわれる。

また、内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｌ」レベルの場合すなわちアクティブモード時は、信号／ＨＯＬＤが「Ｈ」レベルに固定され、ラッチ回路９８，９９のトランスファゲート１１１が導通する。したがって、信号ＲＸＭの反転信号が信号Ｐｒｅ．ＲＸとなり、信号φＢＬ０−１が信号Ｐｒｅ．ＢＳ０−１となる。よって、信号ＲＸ０−１，ＲＸ１−１は、それぞれ信号φＢＬ０−１，φＢＬ１−１となり、１サイクル毎に振幅する。

なお、スタンバイモードでは、リフレッシュ動作にリード動作やライト動作が割り込むことがなく、次サイクルで選択されべきアドレスを予測することができるので、リフレッシュサイクルが終わった後もウェイ選択信号ＲＸをリセットせずに「Ｈ」レベルに維持しても問題ない。しかし、アクティブモードでは、リード動作やライト動作の間に割り込んでリフレッシュ動作を行なうので、リフレッシュサイクル後にどのアドレスが選択されるか予測することができない。したがって、リフレッシュサイクルの次サイクルで高速にアクセスするためには、リフレッシュサイクル毎にウェイ選択信号ＲＸをリセットする必要がある。

この実施の形態１では、チップイネーブル信号／ＣＥが「Ｈ」レベルの場合すなわちスタンバイモード時は、各ウェイＷ０，Ｗ１に上位アドレスが割当てられ各ウェイＷ０，Ｗ１に属する各ワード線ＷＬに下位アドレスが割当てられ、あるメモリブロックＢＫ（たとえばＢＫ１）のあるウェイＷ（たとえばＷ０）のワード線ＷＬが選択されている間は、信号ＲＸ（この場合ＲＸ０−１）がリセットされず活性化レベルの「Ｈ」レベル（昇圧電位Ｖｐｐ）に維持される。したがって、１本のワード線ＷＬが選択されるごとに信号ＲＸが「Ｈ」レベルに立ち上げられた後に「Ｌ」レベルにリセットされていた従来に比べ、消費電力が低減化される。具体的には、ｎ／２本のワード線ＷＬが選択される間に１回だけ［最初に選択されるウェイＷ０ではｋ本（ｋ＜ｎ／２）に１回だけ］、信号ＲＸのリセットを行なえばよいので、従来に比べ信号ＲＸをリセットするための電力が約２／ｎになる。通常、１メモリブロックＢＫ当たりのワード線ＷＬの数は２５６または５１２本であるので、消費電力は数百分の１になる。しかも、信号ＲＸの振幅電圧Ｖｐｐは電源電圧ＶＣＣよりも高いので、信号ＲＸのリセット回数の低減化による消費電力低減化の効果は大きい。

また、チップイネーブル信号／ＣＥが「Ｌ」レベルの場合すなわちアクティブモード時は、信号ＲＸが１サイクル毎にリセットされるので、書込動作および読出動作を迅速に行なうことができる。

なお、この実施の形態１では、ウェイ数を２にしたが、ウェイ数を３以上にしても同じ効果が得られることは言うまでもない。

［実施の形態２］
図１４は、この発明の実施の形態２による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの行デコーダ１４およびメモリマット１７のレイアウトを示す図、図１５は図１４の要部の拡大図である。

図１４および図１５を参照して、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、分割ワード線方式および２ウェイ方式が採用されている。各メモリブロックＢＫ１〜ＢＫｍの各ワード線ＷＬが複数のサブワード線ＳＷＬに分割され、各メモリブロックＢＫ１〜ＢＫｍは複数のサブブロック１２０に分割され、各サブブロック１２０に対応してＳＤ帯１２１が設けられる。

各サブブロック１２０の複数のサブワード線ＳＷＬは、２つのウェイＷ０，Ｗ１に分割される。ウェイＷ０は奇数行のサブワード線ＳＷＬを含み、ウェイＷ１は偶数行のサブワード線ＳＷＬを含む。ウェイＷ０，Ｗ１にそれぞれサブデコード信号ＳＤ０，ＳＤ１が割当てられ、各ウェイＷ０，Ｗ１に属する各サブワード線ＳＷＬに信号群Ｘが割当てられる。各サブブロック１２０の各サブワード線ＳＷＬは、信号ＳＤ０，ＳＤ１と信号群Ｘで特定される。

２ウェイ方式を構成するため、各ＳＤ帯は、対応のサブブロック１２０の各奇数行に対応して設けられたワードドライバ１２２と、対応のサブブロック１２０の各偶数行に対応して設けられたワードドライバ１２３とを含む。また、各ワードドライバ群ＷＤ１〜ＷＤｍは、対応のメモリブロックＢＫ１〜ＢＫｍの各ＳＤ帯１２１の各隣接するワードドライバ１２２と１２３に対応して設けられたワードドライバ５２を含む。ワードドライバ５２は信号群Ｘを受ける。ワードドライバ１２２は、ワードドライバ５２の出力と信号ＳＤ０を受ける。ワードドライバ１２３は、ワードドライバ５２の出力と信号ＳＤ１を受ける。ワードドライバ１２２，１２３の出力はそれぞれ対応のサブワード線ＳＷＬに与えられる。ワードドライバ５２，１２２，１２３の各々は、昇圧電位Ｖｐｐと接地電位ＧＮＤとで駆動される。メインワード線ＭＷＬの選択レベル、サブワード線ＳＷＬの選択レベル、信号ＳＤ０，ＳＤ１の活性化レベル、信号群Ｘの活性化レベルの各々は、昇圧電位Ｖｐｐである。

図１６は、図１４および図１５で示した完全ヒドゥンリフレッシュ機能付ＤＲＡＭのうち信号ＳＤを生成する回路を示す回路ブロック図、図１７はその動作を示すタイムチャートである。

図１６および図１７は、信号ＲＸＭ，Ｐｒｅ．ＲＸ，ＲＸ０−１，ＲＸ１−１がそれぞれ信号ＳＤＭ，Ｐｒｅ．ＳＤ，ＳＤ０，ＳＤ１に置換されているだけで、回路構成および動作は図９および図１３と同じである。すなわち、チップイネーブル信号／ＣＥが「Ｈ」レベルの場合は、ウェイＷ０，Ｗ１を選択する信号ＳＤ０，ＳＤ１は、各ウェイＷ０，Ｗ１に属するサブワード線ＳＷＬが選択されている間はリセットされない。また、チップイネーブル信号／ＣＥが「Ｌ」レベルの場合は、ウェイＷ０，Ｗ１を選択する信号ＳＤ０，ＳＤ１は、１サイクル毎にリセットされる。他の構成および動作は実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態２でも、実施の形態１と同じ効果が得られる。
［実施の形態３］
図１８は、この発明の実施の形態３による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの行デコーダ１４およびメモリマット１７のレイアウトを示す図、図１９は図１８に示したワードドライバ群ＷＤの要部を示す回路図である。

図１８および図１９を参照して、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭでは、行デコーダ１４内で信号群Ｘの代わりにプリデコード信号群ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔが形成され、このプリデコード信号群ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔが各ワードドライバ５２に与えられる。ワードドライバ５０〜５２の各々は、昇圧電位Ｖｐｐと接地電位ＧＮＤとで駆動される。ワード線ＭＷＬの選択レベル、信号ＲＸ０−１，ＲＸ１−１の活性化レベル、信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔの活性化レベルの各々は、昇圧電位Ｖｐｐである。

また、図２０は、行デコーダ１４のうちのリフレッシュ動作に関連する部分を示す回路ブロック図、図２１はアドレス発生回路９０の構成を示す回路ブロック図である。

図２０および図２１を参照して、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭが実施の形態１の完全ヒドゥンリフレッシュ機能付ＤＲＡＭと異なる点は、ラッチ回路９９およびＡＮＤゲート１００が除去されている点と、ブロックＢＫの選択に関与するアドレス信号Ｃ８〜Ｃｑがアドレス発生回路９０のフリップフロップＦＦ０〜ＦＦ６から出力され、プリデコード信号ＸＪ，ＸＫ，ＸＬに関与するアドレス信号Ｃ０〜Ｃ６がフリップフロップＦＦ７〜ＦＦｑ−１から出力され、ウェイＷの選択に関与する信号Ｃ７がフリップフロップＦＦｑから出力される点である。リフレッシュアドレス変化検知回路９２は、アドレス信号Ｃ０すなわちアドレス発生回路９０のフリップフロップＦＦ７の出力が変化したことに応じてパルス信号を出力する。ラッチ回路９８には信号ＸＪＭが入力され、ラッチ回路９８の出力信号は信号ＸＪとなる。プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔの各々に対応してラッチ回路９８が設けられる。

図２２は、図１８〜図２１で示した完全ヒドゥンリフレッシュ機能付ＤＲＡＭの動作を示すタイムチャートである。実施の形態１と同様にして、信号／ＨＯＬＤが生成される。信号ＸＪＭは、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ回路９８にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ回路９８のラッチが解除される。ラッチ回路９８の出力は信号ＸＪとなる。他の信号ＸＫ，ＸＬ，Ｒｅｓｅｔも同様である。

プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔによって各ブロックＢＫ１〜ＢＫｍの２つのワードドライバ５０と５１が活性化されている間に、信号ＲＸ０−１〜ＲＸ０−ｍまたは信号ＲＸ１−１〜ＲＸ１−ｍが順次「Ｈ」レベルとなり、各ブロックＢＫ１〜ＢＫｍのあるワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。なお、リフレッシュ開始時は、プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔによって各ブロックＢＫ１〜ＢＫｍの２つのワードドライバ５０と５１が活性化されている間に、信号ＲＸ０−ｈ（ｈ≧１）〜ＲＸ０−ｍまたは信号ＲＸｈ−１〜ＲＸ１−ｍが順次「Ｈ」レベルとなり、各ブロックＢＫｈ〜ＢＫｍのあるワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態３では、チップイネーブル信号／ＣＥが「Ｈ」レベルの場合すなわちスタンバイモードでは、メモリブロックＢＫ１〜ＢＫｍの各々に下位アドレスが割当てられ、メモリブロックＢＫ１〜ＢＫｍの各々に属する各ワード線ＷＬに上位アドレスが割当てられ、メモリブロックＢＫ１〜ＢＫｍの各々のあるワード線ＷＬが選択されている間は、プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔはリセットされない。したがって、１本のワード線ＷＬが選択されるごとにプリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔがリセットされていた従来に比べ消費電力が低減化される。

また、チップイネーブル信号／ＣＥが「Ｌ」レベルの場合すなわちアクティブモードでは、プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔが１サイクル毎にリセットされるので、書込動作および読出動作を迅速に行なうことができる。

［実施の形態４］
図２３は、この発明の実施の形態４による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの要部の構成を示す回路ブロック図である。

図２３を参照して、この完全ヒドゥンリフレッシュ機能付ＤＲＡＭが実施の形態１の完全ヒドゥンリフレッシュ機能付ＤＲＡＭと異なる点は、信号ＲＸＭ，Ｐｒｅ．ＲＸ，φＢＬ０−１，Ｐｒｅ．ＢＳ０−１，ＲＸ０−１がそれぞれ信号ＢＬＩＭ，Ｐｒｅ．ＢＬＩ，φＢＬ１，Ｐｒｅ．ＢＳ１，ＢＬＩＲ１で置換され、ＡＮＤゲート１００がＮＡＮＤゲート１２５で置換されている点である。また、リフレッシュアドレス変化検知回路９２は、通常時は「Ｈ」レベルを出力し、アドレス信号Ｃ８すなわちアドレス発生回路９０のフリップフロップＦＦ８の出力が変化したことに応じて「Ｌ」レベルのパルスを出力する。ラッチ回路９８には信号ＢＬＩＭが入力され、ラッチ回路９９にはブロック選択信号φＢＬ１が入力される。ＮＡＮＤゲート１２５は、ラッチ回路９８の出力信号Ｐｒｅ．ＢＬＩとラッチ回路９９の出力信号Ｐｒｅ．ＢＳ１とを受け、信号ＢＬＩＲ１を出力する。信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬＩＬ２，ＢＬＩＲ２，…の各々に対応してラッチ回路９９およびＮＡＮＤゲート１２５が設けられる。ラッチ回路９９には、対応の信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬＩＬ２，ＢＬＩＲ２，…が関与するブロックの選択信号φＢＬ２，φＢＬ１，φＢＬ３，φＢＬ２，…が入力される。

図２４は、図２３で示した完全ヒドゥンリフレッシュ機能付ＤＲＡＭの動作を示すタイムチャートである。実施の形態１と同様にして信号／ＨＯＬＤが生成される。信号φＢＬ１，φＢＬ２は、それぞれメモリブロックＢＫ１，ＢＫ２が選択されている期間において内部クロック信号ｉｎｔ／ＲＡＳの反転信号となる。信号Ｐｒｅ．ＢＳ１，Ｐｒｅ．ＢＳ２は、信号φＢＬ１，φＢＬ２がラッチ回路９９によってラッチされた信号である。信号φＢＬ１，φＢＬ２のうち内部クロック信号ｉｎｔ／ＲＡＳの反転信号となっている部分を「Ｈ」レベルに平滑化した信号がそれぞれ信号Ｐｒｅ．ＢＳ１，Ｐｒｅ．ＢＳ２となる。信号ＢＬＩＭは、内部クロック信号ｉｎｔ／ＲＡＳとほぼ同じタイミングで振幅する信号であり、制御回路１０から出力される。信号Ｐｒｅ．ＢＬＩは、信号ＢＬＩＭがラッチ回路９８によってラッチされた信号である。

信号ＢＬＩＲ０は、常に「Ｈ」レベル（昇圧電位Ｖｐｐ）となる。信号ＢＬＩＬ１，ＢＬＩＲ２は、ともに信号Ｐｒｅ．ＢＳ２とＰｒｅ．ＢＬＩの論理積信号の反転信号であり、通常時は「Ｈ」レベル（昇圧電位Ｖｐｐ）となりメモリブロックＢＫ２が選択されている間は「Ｌ」レベルとなる。信号ＢＬＩＲ１は、信号Ｐｒｅ．ＢＳ１とＰｒｅ．ＢＬＩの論理積信号の反転信号であり、通常時は「Ｈ」レベル（昇圧電位Ｖｐｐ）となりブロックＢＫ１が選択されている間は「Ｌ」レベルとなる。

信号ＢＬＩＲ１が「Ｌ」レベルになっている間にブロックＢＫ１の各ワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。信号ＢＬＩＬ１，ＢＬＩＲ２が「Ｌ」レベルになっている間にメモリブロックＢＫ２の各ワード線ＷＬが順次選択されてデータのリフレッシュが行なわれる。次いで、メモリブロックＢＫ３が選択されて同様の動作が行なわれる。

この実施の形態４では、あるメモリブロックＢＫ（たとえばＢＫ２）が選択されている間は信号ＢＬＩ（この場合はＢＬＩＬ１およびＢＬＩＲ２）はリセットされず活性化レベルの「Ｌ」レベルに保持される。したがって、１本のワード線ＷＬが選択されるごとに信号ＢＬＩがリセットされていた従来に比べ消費電力が低減化される。しかも、信号ＢＬＩの振幅電圧Ｖｐｐは電源電圧ＶＣＣよりも高いので、信号ＢＬＩのリセット回数の低減化による消費電力低減化の効果は大きい。

なお、この実施の形態４と実施の形態１〜３のいずれかとを組合せると消費電力が一層低減化される。

[実施の形態５]
以上の実施の形態１〜４では、内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じて所定の内部制御信号を１サイクル毎にリセットしないようにしたが、内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｈ」レベルになった時間が短い場合、スタンバイモードとアクティブモードが短い時間で変更されるため、誤動作を招く恐れもある。そこで、この実施の形態５では、図９、図１６、図２０、図２３の各々において、フリップフロップ９４をリセットする信号を信号ｉｎｔ／ＣＥから信号ｉｎｔ／ＣＥＤに変える。

図２５は、信号ｉｎｔ／ＣＥＤを生成する信号発生回路１３０の構成を示す回路ブロック図である。図２５において、この信号発生回路１３０は、遅延回路１３１およびＡＮＤゲート１３２を含む。ＡＮＤゲート１３２は、信号ｉｎｔ／ＣＥと遅延回路１３１で所定時間（たとえば１μｓ）だけ遅延された信号ｉｎｔ／ＣＥとを受け、それらの論理積信号を信号ｉｎｔ／ＣＥＤとして出力する。

信号ｉｎｔ／ＣＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、１μｓ経過後に信号ｉｎｔ／ＣＥＤが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。信号ｉｎｔ／ＣＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられてから１μｓ経過する前に信号ｉｎｔ／ＣＥが「Ｈ」レベルから「Ｌ」レベルに立ち下げられた場合は、信号ｉｎｔ／ＣＥＤは「Ｌ」レベルのまま変化しない。信号ｉｎｔ／ＣＥが「Ｈ」レベルから「Ｌ」レベルに立ち下げられた場合は、直ちに信号ｉｎｔ／ＣＥＤが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。したがって、内部チップイネーブル信号ｉｎｔ／ＣＥが短時間だけ「Ｈ」レベルになった場合は、スタンバイ状態のまま変化しないので、誤動作を招くことはない。

[実施の形態６]
また、以上の実施の形態１〜４では、内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｈ」レベルの期間はリフレッシュのロウ系の信号をリセットせず、内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｌ」レベルの期間はリフレッシュのロウ系の信号をリセットするようにした。しかし、ロウ系の信号が活性化されている期間に内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｈ」レベルから「Ｌ」レベルに立ち下げられた場合、ロウ系の信号をリセットするか否かの判断が不明確になり、誤動作を招く恐れがある。そこで、この実施の形態６では、図２６に示すように、たとえば図６の回路にトランスファーゲート１３５およびインバータ１３６を追加する。

トランスファーゲート１３５の一方電極は信号ｉｎｔ／ＣＥを受け、トランスファーゲート１３５の他方電極はＮＡＮＤゲート９７の一方入力ノードに接続される。ロウアクティブ信号／ＲＡは、トランスファーゲート１３５のＮチャネルＭＯＳトランジスタ側のゲート１３５ａに直接入力されるとともに、インバータ１３６を介してＰチャネルＭＯＳトランジスタ側のゲートに入力される。ロウアクティブ信号／ＲＡは、ロウ系が活性化されている期間を示す信号であり、たとえば信号ＲＸ０−１の反転信号である。

図２７は、図２６に示した回路の動作を示すタイムチャートである。初期状態では、信号ｉｎｔ／ＣＥ，／ＲＡがともに「Ｈ」レベルにされているものとする。信号／ＲＡが「Ｈ」レベルであるので、トランスファーゲート１３５が導通し、トランスファーゲート１３５の他方電極に現れる信号φＡは信号ｉｎｔ／ＣＥと同じ「Ｈ」レベルになっている。ある時刻ｔ１において信号／ＲＡが「Ｌ」レベルに立ち下げられると、トランスファーゲート１３５が非導通となる。次に時刻ｔ２において信号ｉｎｔ／ＣＥが「Ｌ」レベルに立ち下げられても、トランスファーゲート１３５が非導通になっているので、信号φＡは「Ｈ」レベルに保持される。次いで時刻ｔ３において信号／ＲＡが「Ｈ」レベルに立ち上げられると、トランスファーゲート１３５が導通し、信号φＡが「Ｌ」レベルに立ち下げられる。

したがって、この実施の形態６では、ロウアクティブ信号／ＲＡが活性化されている期間（ｔ１〜ｔ３）に内部チップイネーブル信号ｉｎｔ／ＣＥが「Ｈ」レベルから「Ｌ」レベルに立ち下げられたときは（ｔ２）、ロウ系の信号を直ぐにはリセットせず、ロウアクティブ信号／ＲＡが非活性化されるとき（ｔ３）を待ってロウ系の信号をリセットする。したがって、このような場合でも誤動作することがない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと解釈されるべきである。本発明の範囲は上述した実施の形態ではなく特許請求の範囲によって定められ、特許請求の範囲と均等の意味およびその範囲内でのすべての変更が含まれることを意図するものである。

この発明の実施の形態１による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの全体構成を示すブロック図である。 図１に示した行デコーダおよびメモリマットのレイアウトを示すブロック図である。 図２の要部を詳細に示す回路図である。 図１に示した制御回路に含まれるリフレッシュ指令回路の構成を示す回路ブロック図である。 図４に示した指令信号活性化回路の構成を示す回路ブロック図である。 図４に示した判定回路の構成を示す回路ブロック図である。 図４〜図６で示したリフレッシュ指令回路の動作を示すタイムチャートである。 図４〜図６で示したリフレッシュ指令回路の動作を示す他のタイムチャートである。 図１に示した行デコーダのうちのリフレッシュ動作に関連する部分を示す回路ブロック図である。 図９に示したアドレス発生回路の構成を示すブロック図である。 図９に示したラッチ回路９８の構成を示す回路ブロック図である。 図９に示したラッチ回路９９の構成を示す回路ブロック図である。 図９に示した回路部分の動作を示すタイムチャートである。 この発明の実施の形態２による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの行デコーダおよびメモリマットのレイアウトを示すブロック図である。 図１４に示した行デコーダおよびメモリマットの要部を示す回路図である。 図１４に示した行デコーダのうちのリフレッシュ動作に関連する部分を示す回路ブロック図である。 図１６に示した回路部分の動作を示すタイムチャートである。 この発明の実施の形態３による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの行デコーダおよびメモリマットのレイアウトを示すブロック図である。 図１８に示したワードドライバ群の要部を示す回路図である。 図１８に示した行デコーダのうちのリフレッシュ動作に関連する部分を示す回路ブロック図である。 図２０に示したアドレス発生回路の構成を示すブロック図である。 図２０に示した回路部分の動作を示すタイムチャートである。 この発明の実施の形態４による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの行デコーダのうちのリフレッシュ動作に関連する部分を示す回路ブロック図である。 図２３に示した回路部分の動作を示すタイムチャートである。 この発明の実施の形態５による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの要部を示す回路ブロック図である。 この発明の実施の形態６による完全ヒドゥンリフレッシュ機能付ＤＲＡＭの要部を示す回路ブロック図である。 図２６に示した回路部分の動作を示すタイムチャートである。

符号の説明

１〜５ 端子群、６ 電源端子、７ 接地端子、１０ 制御回路、１１ 列アドレスバッファ、１２ 行アドレスバッファ、１３ 列デコーダ、１４ 行デコーダ、１５ メモリセルアレイ、１６ センスアンプ＋入出力制御回路、１７ メモリマット、１８ 下位入力バッファ、１９ 下位出力バッファ、２０ 上位入力バッファ、２１ 上位出力バッファ、ＧＩＯ グローバルデータ入出力線対群、ＢＬＰ ビット線対、ＢＫ１〜ＢＫｍ メモリブロック、ＳＡ０〜ＳＡｍ センスアンプ帯、ＷＤ１〜ＷＤｍ ワードドライバ群、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線、２２ センスアンプ、２３〜２５，３２，３３，３５，３６,４１〜４３ ＮチャネルＭＯＳトランジスタ、２６〜２８ ＰチャネルＭＯＳトランジスタ、３１，３４ 転送ゲート、４０ ビット線イコライズ回路、５０〜５２，１２２，１２３ ワードドライバ、５５ リフレッシュ回路、５６ 指令信号活性化回路、５７ 判定回路、５８，６１，６３，６４，７３〜７５，９５〜９７，１２５ ＮＡＮＤゲート、５９，７６，７７，１１２〜１１５，１３６ インバータ、６０，６６，７８，８５，１３１ 遅延回路、６２，７２，９４，ＦＦ０〜ＦＦｑ フリップフロップ、６５ バッファ、７１ タイマ回路、８１，８２，９３，１００，１３２ ＡＮＤゲート、８３ ＯＲゲート、９０ アドレス発生回路、９１ リフレッシュ開始トリガ発生回路、９２ リフレッシュアドレス変化検知回路、９８，９９ ラッチ回路、１０１ 発振器、１０２ アドレスカウンタ、１１１，１３５ トランスファーゲート、１２０ サブブロック、１２１ ＳＤ帯、１３０ モード検出回路。

Claims (15)

1. 外部から命令されることなくデータのリフレッシュを行なう完全ヒドゥンリフレッシュ機能を有する半導体記憶装置であって、
   複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含み、前記複数のワード線は複数のワード線グループに分割されたメモリセルアレイ、
   予め定められた第１の周期を有するクロック信号を出力する発振器、
   前記クロック信号に同期して動作し、前記複数のワード線グループを前記第１の周期の複数倍の第２の周期で順次選択し、データの読出／書込を実行することが可能なアクティブモード時には、選択したワード線グループを示すグループ選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、データを保持するスタンバイモード時には、前記グループ選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットするグループ選択回路、
   前記グループ選択回路によって選択されているワード線グループに属する複数のワード線を前記第１の周期で順次選択し、選択したワード線を示すワード線選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットするワード線選択回路、
   各ワード線に対応して設けられ、対応のグループ選択信号と対応のワード線選択信号との両方が活性化レベルにされている場合に対応のワード線を選択レベルにするワードドライバ、および
   前記ワードドライバによって選択レベルにされたワード線に対応する各メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を備える、半導体記憶装置。
2. 予め定められた第３の周期でリフレッシュフラッグ信号を活性化レベルにし、リフレッシュ指令信号が活性化レベルにされたことに応じて前記リフレッシュフラッグ信号を非活性化レベルにする指令信号活性化回路、および
   前記スタンバイモード時は前記リフレッシュフラッグ信号が活性化レベルにされたことに応じて前記リフレッシュ指令信号を所定時間だけ活性化レベルにし、前記アクティブモード時は前記リフレッシュフラッグ信号が活性化レベルにされ、かつデータの読出／書込が終了したことに応じて前記リフレッシュ指令信号を前記所定時間だけ活性化レベルにするリフレッシュ指令回路を備え、
   前記発振器は、前記リフレッシュ指令信号が活性化レベルにされている場合に活性化されて前記クロック信号を出力する、請求項１に記載の半導体記憶装置。
3. さらに、チップイネーブル信号が非活性化レベルの場合は前記半導体記憶装置が前記スタンバイモードに設定されていることを示す第１のレベルの信号を出力し、前記チップイネーブル信号が非活性化レベルから活性化レベルに変化してから予め定められた時間が経過した後に前記半導体記憶装置が前記アクティブモードに設定されていることを示す第２のレベルの信号を出力するモード検出回路を備え、
   前記グループ選択回路は、前記モード検出回路から前記第２のレベルの信号が出力されている期間は、前記グループ選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、前記モード検出回路から前記第１のレベルの信号が出力されている期間は、前記グループ選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットする、請求項１または請求項２に記載の半導体記憶装置。
4. さらに、チップイネーブル信号を受け、前記グループ選択信号が非活性化レベルの場合は前記チップイネーブル信号を通過させ、前記グループ選択信号が活性化レベルの場合は前記チップイネーブル信号の通過を禁止するゲート回路を備え、
   前記グループ選択回路は、前記ゲート回路を通過したチップイネーブル信号が活性化レベルの場合は、前記グループ選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、前記ゲート回路を通過したチップイネーブル信号が非活性化レベルの場合は、前記グループ選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットする、請求項１から請求項３までのいずれかに記載の半導体記憶装置。
5. 前記グループ選択信号の活性化レベル、前記ワード線選択信号の活性化レベルおよび前記ワード線の選択レベルの各々は、電源電位よりも高い昇圧電位である、請求項１から請求項４までのいずれかに記載の半導体記憶装置。
6. 外部から命令されることなくデータのリフレッシュを行なう完全ヒドゥンリフレッシュ機能を有する半導体記憶装置であって、
   複数のメモリブロックに分割され、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリセルアレイ、
   予め定められた第１の周期を有するクロック信号を出力する発振器、
   前記クロック信号に同期して動作し、前記複数のワード線を前記第１の周期の複数倍の第２の周期で順次選択し、データの読出／書込を実行することが可能なアクティブモード時には、選択したワード線を示すワード線選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、データを保持するスタンバイモード時には、前記ワード線選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットするワード線選択回路、
   前記複数のメモリブロックを前記第１の周期で順次選択し、選択したメモリブロックを示すブロック選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットするブロック選択回路、
   各ワード線に対応して設けられ、対応のワード線選択信号と対応のブロック選択信号との両方が活性化レベルにされている場合に対応のワード線を選択レベルにするワードドライバ、および
   前記ワードドライバによって選択レベルにされたワード線に対応する各メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路を備える、半導体記憶装置。
7. 予め定められた第３の周期でリフレッシュフラッグ信号を活性化レベルにし、リフレッシュ指令信号が活性化レベルにされたことに応じて前記リフレッシュフラッグ信号を非活性化レベルにする指令信号活性化回路、および
   前記スタンバイモード時は前記リフレッシュフラッグ信号が活性化レベルにされたことに応じて前記リフレッシュ指令信号を所定時間だけ活性化レベルにし、前記アクティブモード時は前記リフレッシュフラッグ信号が活性化レベルにされ、かつデータの読出／書込が終了したことに応じて前記リフレッシュ指令信号を前記所定時間だけ活性化レベルにするリフレッシュ指令回路を備え、
   前記発振器は、前記リフレッシュ指令信号が活性化レベルにされている場合に活性化されて前記クロック信号を出力する、請求項６に記載の半導体記憶装置。
8. さらに、チップイネーブル信号が非活性化レベルの場合は前記半導体記憶装置が前記スタンバイモードに設定されていることを示す第１のレベルの信号を出力し、前記チップイネーブル信号が非活性化レベルから活性化レベルに変化してから予め定められた時間が経過した後に前記半導体記憶装置が前記アクティブモードに設定されていることを示す第２のレベルの信号を出力するモード検出回路を備え、
   前記ワード線選択回路は、前記モード検出回路から前記第２のレベルの信号が出力されている期間は、前記ワード線選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、前記モード検出回路から前記第１のレベルの信号が出力されている期間は、前記ワード線選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットする、請求項６または請求項７に記載の半導体記憶装置。
9. さらに、チップイネーブル信号を受け、前記ワード線選択信号が非活性化レベルの場合は前記チップイネーブル信号を通過させ、前記ワード線選択信号が活性化レベルの場合は前記チップイネーブル信号の通過を禁止するゲート回路を備え、
   前記ワード線選択回路は、前記ゲート回路を通過したチップイネーブル信号が活性化レベルの場合は、前記ワード線選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、前記ゲート回路を通過したチップイネーブル信号が非活性化レベルの場合は、前記ワード線選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットする、請求項６から請求項８までのいずれかに記載の半導体記憶装置。
10. 前記ワード線選択信号の活性化レベル、前記ブロック選択信号の活性化レベルおよび前記ワード線の選択レベルの各々は、電源電位よりも高い昇圧電位である、請求項６から請求項９までのいずれかに記載の半導体記憶装置。
11. 外部から命令されることなくデータのリフレッシュを行なう完全ヒドゥンリフレッシュ機能を有する半導体記憶装置であって、
    複数のメモリブロックに分割され、各メモリブロックは、複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリセルアレイ、
    前記複数のメモリブロックの各間に設けられ、隣接するメモリブロックの選択レベルにされたワード線に対応する各メモリセルのデータのリフレッシュを行なうリフレッシュ実行回路、
    予め定められた第１の周期を有するクロック信号を出力する発振器、
    前記クロック信号に同期して動作し、前記複数のメモリブロックを前記第１の周期の複数倍の第２の周期で順次選択し、データの読出／書込を実行することが可能なアクティブモード時には、選択したメモリブロックを示すブロック選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、データを保持するスタンバイモード時には、前記ブロック選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットするブロック選択回路、
    前記ブロック選択回路によって選択されているメモリブロックに属する複数のワード線を前記第１の周期で順次選択し、選択したワード線を示すワード線選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットするワード線選択回路、
    各メモリブロックに対応して設けられ、対応のブロック選択信号が活性化レベルにされている期間に、対応のメモリブロックと対応のリフレッシュ実行回路とを接続するとともに該リフレッシュ実行回路と他のメモリブロックとを切離す接続回路、および
    各ワード線に対応して設けられ、対応のブロック選択信号と対応のワード線選択信号との両方が活性化レベルにされている場合に対応のワード線を選択レベルにするワードドライバを備える、半導体記憶装置。
12. 予め定められた第３の周期でリフレッシュフラッグ信号を活性化レベルにし、リフレッシュ指令信号が活性化レベルにされたことに応じて前記リフレッシュフラッグ信号を非活性化レベルにする指令信号活性化回路、および
    前記スタンバイモード時は前記リフレッシュフラッグ信号が活性化レベルにされたことに応じて前記リフレッシュ指令信号を所定時間だけ活性化レベルにし、前記アクティブモード時は前記リフレッシュフラッグ信号が活性化レベルにされ、かつデータの読出／書込が終了したことに応じて前記リフレッシュ指令信号を前記所定時間だけ活性化レベルにするリフレッシュ指令回路を備え、
    前記発振器は、前記リフレッシュ指令信号が活性化レベルにされている場合に活性化されて前記クロック信号を出力する、請求項１１に記載の半導体記憶装置。
13. さらに、チップイネーブル信号が非活性化レベルの場合は前記半導体記憶装置が前記スタンバイモードに設定されていることを示す第１のレベルの信号を出力し、前記チップイネーブル信号が非活性化レベルから活性化レベルに変化してから予め定められた時間が経過した後に前記半導体記憶装置が前記アクティブモードに設定されていることを示す第２のレベルの信号を出力するモード検出回路を備え、
    前記ブロック選択回路は、前記モード検出回路から前記第２のレベルの信号が出力されている期間は、前記ブロック選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、前記モード検出回路から前記第１のレベルの信号が出力されている期間は、前記ブロック選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットする、請求項１１または請求項１２に記載の半導体記憶装置。
14. さらに、チップイネーブル信号を受け、前記ブロック選択信号が非活性化レベルの場合は前記チップイネーブル信号を通過させ、前記ブロック選択信号が活性化レベルの場合は前記チップイネーブル信号の通過を禁止するゲート回路を備え、
    前記ブロック選択回路は、前記ゲート回路を通過したチップイネーブル信号が活性化レベルの場合は、前記ブロック選択信号を前記第１の周期で活性化レベルにした後に非活性化レベルにリセットし、前記ゲート回路を通過したチップイネーブル信号が非活性化レベルの場合は、前記ブロック選択信号を前記第２の周期で活性化レベルにした後に非活性化レベルにリセットする、請求項１１から請求項１３までのいずれかに記載の半導体記憶装置。
15. 前記ブロック選択信号の活性化レベル、前記ワード線選択信号の活性化レベルおよび前記ワード線の選択レベルの各々は、電源電位よりも高い昇圧電位である、請求項１１から請求項１４までのいずれかに記載の半導体記憶装置。

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