JP5157584B2 - 半導体記憶装置、半導体記憶装置の製造方法およびシステム - Google Patents

Description

本発明は、メモリセルに接続されたワード線を有する半導体記憶装置に関する。

ＤＲＡＭ等のダイナミックメモリセルを有する半導体記憶装置は、メモリセルキャパシタに電荷を保持することでデータを記憶する。メモリセルのディスターブリフレッシュ特性あるいはメモリセルのデータ保持特性を効率的にテストするために、テストモード中にワード線のリセット電圧を高くする手法が提案されている（例えば、特許文献１参照）。また、半導体記憶装置のストレステスト時に、メモリセルと周辺回路のストレス条件を同じにするために、ワード線のリセット電圧を高くする手法が提案されている（例えば、特許文献２参照）。

一方、半導体記憶装置の製造工程での異物に起因して、例えば、ワード線とビット線が電気的にショートすると、正常なデータをメモリセルに保持できなくなる。このため、テスト工程で、ワード線とビット線間のショート不良を検出する必要がある。
特開２００４−１４１０３号公報 特開２００２−２４５７９５号公報

しかしながら、ショート不良がワード線とビット線間の高抵抗成分により発生するとき、一般的な読み書きテストでは不良を検出できないときが多い。このため、ショート不良を効率的に検出できるテスト手法が望まれている。

本発明の目的は、ワード線と他の配線間のショート不良を効率よく検出することである。特に、ショート不良を検出するためのテスト時間を短縮することである。

ワード線ドライバはワード線を活性化する。リセット回路はワード線をリセットレベルにする。リセット制限回路は、待機状態においてリセット回路のリセットする能力を制限する。具体的には、リセット制限回路はテスト時にワード線をリセットレベルにするための電流量を制限する。

ワード線と他の配線との間にショート不良が存在するときに、ワード線の電圧は、他の配線の電圧の影響を受けやすくなり、ショート不良は、ワード線の電圧変化により検出される。電流量の制限により、ワード線の電圧変化の速度を高くできるため、ショート不良を効率よく検出できる。すなわち、ショート不良を検出するためのテスト時間を短縮できる。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体記憶装置（半導体メモリ）ＭＥＭを示している。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。なお、この実施形態の半導体メモリＭＥＭは、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）でもよい。

メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロック非同期タイプであるが、クロック同期タイプに適用されてもよい。

メモリＭＥＭは、コマンド入力回路１０、コマンドデコーダ１２、コア制御回路１４、内部電圧生成回路１６、アドレス入力回路１８、データ入出力回路２０およびメモリコア２２を有している。

コマンド入力回路１０は、コマンド信号ＣＭＤを受け、受けたコマンド信号ＣＭＤを内部コマンド信号ＩＣＭＤとして出力する。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥである。なお、この実施形態をＤＲＡＭに適用するとき、例えば、コマンド信号ＣＭＤは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥである。

コマンドデコーダ１２は、コマンド信号ＩＣＭＤをデコードし、メモリコア２２のアクセス動作（読み出し動作または書き込み動作）を実行するために読み出しコマンド信号ＲＤＺ（読み出しコマンド）または書き込みコマンド信号ＷＲＺ（書き込みコマンド）を出力する。なお、ＤＲＡＭでは、アクティブコマンド、プリチャージコマンドおよびリフレッシュコマンドもデコードされる。

コア制御回路１４は、読み出しコマンド信号ＲＤＺ、書き込みコマンド信号ＷＲＺまたは内部リフレッシュコマンドに応答して、メモリコア２２のアクセス動作を制御する制御信号ＣＮＴを出力する。コア制御回路１４は、リフレッシュ動作を周期的に実行するために、内部リフレッシュコマンド（内部リフレッシュ要求信号）を周期的に生成するリフレッシュ要求生成回路、および外部アクセスコマンド（読み出しコマンド信号ＲＤＺまたは書き込みコマンド信号ＷＲＺ）と内部リフレッシュコマンドとが競合したときに、アクセス動作とリフレッシュ動作の優先順を決めるアービタを有している。

制御信号ＣＮＴは、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号ＢＲＳＺ、接続スイッチＢＴを制御するためのビット制御信号ＢＴＺ、ワード線ＷＬを活性化するためのワード制御信号ＷＬＺ、センスアンプＳＡを活性化するためのセンスアンプ制御信号ＬＥＺ、コラムスイッチＣＳＷをオンするためのコラム制御信号ＣＬＺ、リードアンプＲＡを活性化するためのリードアンプ制御信号ＲＡＥＺおよびライトアンプＷＡを活性化するためのライトアンプ制御信号ＷＡＥＺ等を含む。

内部電圧生成回路１６は、電源電圧ＶＤＤ（例えば、１．８Ｖ）を受け、内部電源電圧ＶＰＰ、ＶＩＩ、ＶＰＲ、ＶＮＮを生成する。内部電源電圧ＶＰＰ、ＶＩＩ、ＶＰＲ、ＶＮＮは、電源電圧ＶＤＤの変動に依存しない定電圧である。

電圧ＶＰＰ（例えば、２．８Ｖ；昇圧電圧）は、ワード線ＷＬの高レベル電圧および図２に示す接続スイッチＢＴをアクセス動作時にオンするための高レベル電圧である。電圧ＶＩＩ（例えば、１．６Ｖ）は、内部電源電圧として、内部回路に供給される。例えば、内部回路は、コマンドデコーダ１２、コア制御回路１４およびメモリコア２２である。電圧ＶＰＲ（例えば、０．８Ｖ）は、ビット線ＢＬ、／ＢＬプリチャージ電圧である。電圧ＶＮＮ（例えば、−０．４Ｖ；負電圧）は、ワード線ＷＬの低レベル電圧（リセット電圧）である。

アドレス入力回路１８は、ワード線ＷＬを選択するためのロウアドレス信号ＲＡとビット線対ＢＬ、／ＢＬを選択するためのコラムアドレス信号ＣＡを受ける。データ入出力回路２０は、読み出し動作時に、メモリセルＭＣから読み出される読み出しデータを相補のデータバスＤＢを介して受信し、受信した読み出しデータをデータ端子ＤＱ（例えば、１６ビット）に出力する。データ入出力回路２０は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号をデータバスＤＢに出力する。

メモリコア２２は、複数のメモリブロックＲＢＬＫ（ＲＢＬＫ０−１）、各メモリブロックＲＢＬＫに対応するロウデコーダＲＤＥＣ、メモリブロックＲＢＬＫの間に配置されたセンスアンプ領域ＳＡＡ、ロウデコーダＲＤＥＣの間に配置されたセンスアンプ制御部ＳＣＮＴ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。

各メモリブロックＲＢＬＫ０−１は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲと同じであり、内部電圧生成回路１６により生成される。

センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。

センスアンプ制御部ＳＣＮＴは、制御信号ＣＮＴに応答して、プリチャージ回路ＰＲＥ、接続スイッチＢＴ、センスアンプＳＡおよびコラムスイッチＣＳＷの動作を制御するためのコア制御信号を生成する。

ロウデコーダＲＤＥＣは、外部端子を介してテスト信号ＴＥＳＴＺを受ける。テスト端子ＴＥＳＴＺは、抵抗Ｒ１によりプルダウンされている。ロウデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＲＡをデコードする。コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数、またはその数の整数倍のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡをデコードする。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。

図２は、図１に示したセンスアンプ領域ＳＡＡの詳細を示している。例えば、図は、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、データ端子ＤＱ毎に図２の回路が形成される。

プリチャージ制御信号線ＢＲＳ０（またはＢＲＳ１）は、メモリブロックＲＢＬＫ０（またはＲＢＬＫ１）に対応するプリチャージ回路ＰＲＥに共通に接続される。プリチャージ制御信号線ＢＲＳ０−１のレベルは、プリチャージ制御信号ＢＲＳＺに同期して変化する。スイッチ制御信号線ＢＴ０（またはＢＴ１）は、メモリブロックＲＢＬＫ０（またはＲＢＬＫ１）に対応する接続スイッチＢＴに共通に接続される。接続スイッチＢＴは、ｎＭＯＳトランジスタを有し、ビット線ＢＬ（／ＢＬ）とセンスアンプＳＡのビット線ＳＢＬ（／ＳＢＬ）とを接続する。センスアンプ活性化信号線ＰＳＡ、ＮＳＡは、センスアンプ領域ＳＡＡのセンスアンプＳＡに共通に接続される。センスアンプ活性化信号線ＰＳＡ、ＮＳＡのレベルは、センスアンプ制御信号ＬＥＺに同期して変化する。コラムスイッチ信号線ＣＬ０−２は、コラムスイッチＣＳＷにそれぞれ接続される。コラムスイッチ信号線ＣＬ０−２は、コラムアドレスＣＡに応じて選択され、コラムスイッチ信号線ＣＬ０−２のレベルは、コラム制御信号ＣＬＺに同期して変化する。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成のため、詳細な説明は省略する。

図３は、図１に示したロウデコーダＲＤＥＣおよびメモリブロックＲＢＬＫの例を示している。メモリブロックＲＢＬＫにおいて、図の縦方向に並ぶビット線対ＢＬ、／ＢＬは、図の上下に位置するセンスアンプ列ＳＡに交互に接続されている。各ワード線ＷＬに接続されたメモリセルＭＣは、ビット線ＢＬまたは／ＢＬに接続されている。

例えば、ロウデコーダＲＤＥＣは、ブロックデコーダＢＤＥＣ、メインワードデコーダＭＷＤＥＣ、サブワードドライバＳＷＤＲＶおよびサブワードデコーダＳＷＤＥＣを有している。ブロックデコーダＢＤＥＣは、ロウアドレス信号ＲＡの上位ビットをデコードし、ブロック選択信号ＢＬＫＳＥＬＺを出力する。メモリブロックＲＢＬＫの数が２つのとき、ブロックデコーダＢＤＥＣは、１ビットのロウアドレス信号ＲＡを受ける。メモリブロックＲＢＬＫの数が８つのとき、ブロックデコーダＢＤＥＣは、３ビットのロウアドレス信号ＲＡを受ける。

メインワードデコーダＭＷＤＥＣは、ブロック選択信号ＢＬＫＳＥＬＺ、ワード制御信号ＷＬＺおよびロウアドレス信号ＲＡ（例えば、ＲＡ５−２）のプリデコード信号ＲＡ５Ｘ、ＲＡ４Ｘ、ＲＡ３Ｘ、ＲＡ２Ｘ、ＲＡ５Ｚ、ＲＡ４Ｚ、ＲＡ３Ｚ、ＲＡ２Ｚを受け、メインワード信号ＭＷＬＸ（例えば、ＭＷＬ０Ｘ）を出力する。末尾にＸが付くプリデコード信号は、対応するロウアドレス信号ＲＡの論理を反転した信号である。末尾にＺが付くプリデコード信号は、対応するロウアドレス信号ＲＡの論理と同じ論理を有する信号である。後述するように、メインワード信号ＭＷＬＸは、対応する４本のワード線ＷＬ（例えば、ＷＬ０−３；サブワード線）のいずれかを活性化するために生成される。

サブワードドライバＳＷＤＲＶは、ブロック選択信号ＢＬＫＳＥＬＺ、ワード制御信号ＷＬＺおよびロウアドレス信号ＲＡ（例えば、ＲＡ１−０）のプリデコード信号ＲＡ１Ｘ、ＲＡ０Ｘ、ＲＡ１Ｚ、ＲＡ０Ｚを受け、ワードドライブ信号ＷＬＤＲＶ（例えば、ＷＬＤＲＶ０）およびワードリセット信号ＲＬＲＳＴＺ（例えば、ＷＬＲＳＴ０Ｚ）を出力する。各サブワードドライバＳＷＤＲＶは、ワード線ＷＬ０、ＷＬ４、...のグループ、ワード線ＷＬ１、ＷＬ５、...のグループ、ワード線ＷＬ２、...、ＷＬ６２のグループまたはワード線ＷＬ３、...、ＷＬ６３のグループに共通に設けられる。

サブワードデコーダＳＷＤＥＣは、メインワード信号ＭＷＬＸ、ワードドライブ信号ＷＬＤＲＶおよびワードリセット信号ＲＬＲＳＴＺを受け、ワード線ＷＬを高レベルに活性化または低レベルに非活性化する。また、サブワードデコーダＳＷＤＥＣは、高レベルのテスト信号ＴＥＳＴＺを受けている間、テスト回路として動作する。

図４は、図３に示したサブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣの例を示している。

サブワードドライバＳＷＤＲＶは、プリデコード信号ＲＡ（例えば、ＲＡ１Ｘ−０Ｘ）が全て高レベルのときにサブワード活性化信号ＳＷＬＡＺを活性化し、ワード制御信号ＷＬＺおよびブロック選択信号ＢＬＫＳＥＬＺに同期してワードドライブ信号ＷＬＤＲＶを高レベルに活性化し、ワードリセット信号ＷＬＲＳＴＺを低レベルに活性化する。サブワードドライバＳＷＤＲＶは、ワードドライブ信号ＷＬＤＲＶの高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換し、ワードドライブ信号ＷＬＤＲＶの低レベルを接地電圧ＶＳＳから負電圧ＶＮＮに変換するレベル変換回路ＬＣＮＶを有している。

メインワードデコーダＭＷＤＥＣは、プリデコード信号ＲＡ５Ｘ−２Ｘが全て高レベルのときにメインワード活性化信号ＭＷＬＡＺを高レベルに活性化し、ワード制御信号ＷＬＺおよびブロック選択信号ＢＬＫＳＥＬＺに同期してメインワード信号ＭＷＬＸを低レベルに活性化する。メインワードデコーダＭＷＤＥＣは、メインワード信号ＭＷＬＸの高レベルを内部電源電圧ＶＩＩから昇圧電圧ＶＰＰに変換し、メインワード信号ＭＷＬＸの低レベルを接地電圧ＶＳＳから負電圧ＶＮＮに変換するレベル変換回路ＬＣＮＶを有している。

サブワードデコーダＳＷＤＥＣは、ドライブ信号線ＷＬＤＲＶと負電圧線ＶＮＮの間に直列に接続されたｐＭＯＳトランジスタＰＭ１およびｎＭＯＳトランジスタＮＭ１、ＮＭ２と、ワード線ＷＬと負電圧線ＶＮＮの間に直列に接続されたｎＭＯＳトランジスタＮＭ３、ＮＭ４とを有している。トランジスタＰＭ１は、ワード線ＷＬを高レベルＶＰＰに駆動するために設けられる。トランジスタＮＭ１、ＮＭ３は、ワード線ＷＬをリセットレベルＶＮＮに設定するために設けられる。

トランジスタＮＭ１、ＮＭ３のソースは、トランジスタＮＭ２、ＮＭ４のドレインに接続されている。トランジスタＰＭ１、ＮＭ１は、ゲートでメインワード信号ＭＷＬＸを受け、ドレインをワード線ＷＬに接続している。トランジスタＮＭ２は、ゲートでテスト信号ＴＥＳＴＺの反転信号を受けている。トランジスタＮＭ３は、ゲートでワードリセット信号ＷＬＲＳＴＺを受け、ドレインをワード線ＷＬに接続している。

トランジスタＮＭ４は、ゲートでテスト信号ＴＥＳＴＺを受けている。丸印を付けたトランジスタＮＭ４は、他のトランジスタ（例えば、ＮＭ１−３）に比べてソース・ドレイン間電流（オン電流）が少ない（例えば、１００分の１）。例えば、トランジスタＮＭ４のサイズは、トランジスタＮＭ１−３のサイズより小さく設計されている。具体的には、トランジスタＮＭ４のゲート幅Ｗとチャネル長Lの比Ｗ／Ｌは、トランジスタＮＭ１（またはＮＭ２−３）の比Ｗ／Ｌより小さい。あるいは、トランジスタＮＭ４の閾値電圧は、トランジスタＮＭ１−３の閾値電圧に比べて高い。

この実施形態では、通常動作モードＮＲＭＤ中、トランジスタＮＭ１、ＮＭ３は、オン電流が相対的に多いトランジスタＮＭ２を介して負電圧線ＶＮＮに接続される。テストモードＴＭＤ中（ＴＥＳＴＺ＝高レベル）、トランジスタＮＭ１、ＮＭ３は、オン電流が少ないトランジスタＮＭ４を介して負電圧線ＶＮＮに接続される。これにより、テストモードＴＭＤ中に、ワード線ＷＬをリセットレベルＶＮＮにするための電流量は制限される。このように、トランジスタＮＭ４は、テストモードＴＭＤ中に、リセット回路ＮＭ１、ＮＭ３によるワード線ＷＬのリセット能力を下げる。

図５は、図１に示したメモリＭＥＭをテストするためのテストシステムを示している。なお、後述する実施形態においても、信号名の一部は異なるが、図５と同じテストシステムが使用される。

まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＭＥＭが形成される。メモリＭＥＭは、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴによりテストされる。ＬＳＩテスタＴＥＳＴからは制御信号だけでなく、電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給される。

メモリＭＥＭは、例えば、図示しないプローブカードのプローブＰＲＢを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＭＥＭ（例えば、４つ）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。ＬＳＩテスタＴＥＳＴに一度に接続するメモリＭＥＭの数は、ＬＳＩテスタＴＥＳＴの端子数とメモリＭＥＭの端子数に依存する。

ＬＳＩテスタＴＥＳＴは、コマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱをメモリＭＥＭに供給し、読み出しデータ信号ＤＱをメモリＭＥＭから受ける。後述するテストモードＴＭＤ中、ＬＳＩテスタＴＥＳＴは、テスト信号ＴＥＳＴＺを高レベルに設定する。なお、ＬＳＩテスタＴＥＳＴは、パッケージングされたメモリＭＥＭをテストするために使用されてもよい。

図６は、図１に示したメモリＭＥＭが搭載されるシステムＳＹＳを示している。システムＳＹＳは、例えば、携帯電話等の携帯機器の一部を構成する。なお、後述する実施形態においても、図６と同じシステムが構成される。システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｉＰは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨをアクセスするメモリコントローラＦＣＮＴ、およびシステム全体を制御するＣＰＵ（コントローラ）を有している。ＣＰＵおよびメモリコントローラＭＣＮＴ、ＦＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳｉＰは、外部バスＳＣＮＴを介して上位のシステムに接続される。ＣＰＵは、メモリＭＥＭの読み出し動作を行うためにコマンド信号（アクセス要求）およびアドレス信号を出力し、読み出しデータ信号をメモリＭＥＭから受信し、メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号を出力する。また、ＣＰＵは、ＦＬＡＳＨのアクセス動作（読み出し動作、プログラム動作または消去動作）を行うために、コマンド信号、アドレス信号および書き込みデータ信号をＦＬＡＳＨに出力し、あるいはＦＬＡＳＨから読み出しデータ信号を受信する。

メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、メモリＭＥＭにコマンド信号ＣＭＤ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭからの読み出しデータ信号ＤＱをＣＰＵに出力する。メモリコントローラＦＣＮＴは、ＣＰＵからのアドレス信号をデータ線ＤＴに出力することを除き、メモリコントローラＭＣＮＴと同様に動作する。なお、システムＳＹＳにメモリコントローラＭＣＮＴを設けることなく、メモリＭＥＭの読み出し動作および書き込み動作を行うためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを、ＣＰＵからメモリＭＥＭに直接出力してもよい。

図７は、図１に示したメモリＭＥＭのテスト工程（製造工程）での動作を示している。例えば、テスト工程は、メモリＭＥＭのウエハが完成した後に、図５に示したテストシステムを用いて実施される。図は、説明を簡単にするために、メモリＭＥＭが、メインワード信号ＭＷＬＸが互いに異なる４本のワード線ＷＬ（ＷＬ０−３）を有する場合を示している。ワード線ＷＬ０、ＷＬ２は、ビット線ＢＬに接続され、ワード線ＷＬ１、ＷＬ３はビット線／ＢＬに接続されている。この例では、星印を付けたワード線ＷＬ２とビット線ＢＬ、／ＢＬのいずれかとの間は、電気的にショートしており、ショート不良が存在する。また、星印を付けたワード線ＷＬ３とビット線ＢＬ、／ＢＬのいずれかとの間は、電気的にショートしており、ショート不良が存在する。

テスト工程では、まず、通常動作モードＮＲＭＤ（ＴＥＳＴＺ＝低レベル）において、ワード線ＷＬ０−３に接続されたメモリセルＭＣに低レベルのデータを書き込むために、書き込みコマンドＷＲがメモリＭＥＭに順次に供給される（図７（ａ））。このとき、正論理のビット線ＢＬに接続されたメモリセルＭＣ（ＷＬ０、ＷＬ２）に対応する書き込み動作では、論理０がデータ端子ＤＱに供給される（図７（ｂ））。負論理のビット線／ＢＬに接続されたメモリセルＭＣ（ＷＬ１、ＷＬ３）に対応する書き込み動作では、論理１がデータ端子ＤＱに供給される（図７（ｃ））。

書き込みコマンドＷＲに応答して、図１に示したコア制御回路１４から制御信号ＣＮＴが出力される。図４に示したロウデコーダＲＤＥＣは、ワードドライブ信号ＷＬＤＲＶ、ワードリセット信号ＷＬＲＳＴＺおよびメインワード信号ＭＷＬＸを活性化する（図７（ｄ））。図では、ワード線ＷＬ０に対応するワードドライブ信号ＷＬＤＲＶ、ワードリセット信号ＷＬＲＳＴＺおよびメインワード信号ＭＷＬＸのみを示している。特に図示していないが、２番目から４番目の書き込みコマンドＷＲに応答して、ワード線ＷＬ１−３に対応するワードドライブ信号ＷＬＤＲＶ、ワードリセット信号ＷＬＲＳＴＺおよびメインワード信号ＭＷＬＸも活性化される。

各書き込みコマンドＷＲとともに供給されるロウアドレス信号ＲＡに応じて、ワード線ＷＬの１つが活性化される。ワード線ＷＬの活性化により、メモリセルＭＣからビット線ＢＬまたは／ＢＬにデータが読み出される。読み出されたデータの信号レベルは、センスアンプＳＡにより増幅され、内部電源電圧ＶＩＩまたは接地電圧ＶＳＳに変化する（図７（ｅ））。

次に、各書き込みコマンドＷＲとともに供給されるコラムアドレス信号ＣＡに応じて図示しないコラムスイッチＣＳＷがオンし、データ線ＤＴ、／ＤＴがビット線ＢＬ、／ＢＬに接続される。書き込みデータは、データ線ＤＴ、／ＤＴからビット線ＢＬ、／ＢＬに伝達される。なお、この例では、１つのビット線対ＢＬ、／ＢＬに接続されるメモリセルＭＣのみを用いてテストを実施できる。具体的には、ワード線ＷＬ０−３毎に、書き込みコマンドＷＲをメモリＭＥＭに１回供給し、読み出しコマンドＲＤをメモリＭＥＭに１回供給することで、テストを実施できる。したがって、テスト時間を短縮できる。

この例では、初期状態においてメモリセルＭＣが逆データを保持している状態を示している。このため、ビット線ＢＬ、／ＢＬ上の信号レベルは、書き込みデータにより反転する（図７（ｆ））。そして、低レベルの書き込みデータは、メモリセルＭＣのトランスファトランジスタを介してキャパシタ（記憶ノード）に書き込まれる。各書き込み動作において、活性化するワード線ＷＬに接続されていないビット線ＢＬまたは／ＢＬは、参照ビット線として機能し、書き込みデータと逆の論理のデータを伝達する。

ワード線ＷＬ０−３毎に１つのメモリセルＭＣに低レベルのデータが書き込まれた後、テスト信号ＴＥＳＴＺが高レベルに設定され、メモリＭＥＭの動作モードは、通常動作モードＮＲＭＤからテストモードＴＭＤに変化する（図７（ｇ））。テストモードＴＭＤの間、メモリＭＥＭにコマンド信号ＣＭＤは供給されない。例えば、チップイネーブル信号／ＣＥ１またはチップセレクト信号／ＣＳは高レベルに保持され、メモリＭＥＭは、いわゆるスタンバイ状態を維持する。

図４で説明したように、テストモードＴＭＤの間、ワード線ＷＬへの負電圧ＶＮＮの供給能力は下がる。すなわち、ワード線ＷＬをリセットレベルにするために負電圧線ＶＮＮから供給される電流は少なくなる。このため、ショート不良を有するワード線ＷＬ２、ＷＬ３の電圧は、ビット線ＢＬ（プリチャージ電圧ＶＰＲ）からのリーク電流により徐々に上昇する（図７（ｈ、ｉ））。換言すれば、ワード線ＷＬへの負電圧ＶＮＮの供給能力は下げることで、ワード線ＷＬの電圧変化の速度を高くできる。テストに使用されるメモリセルＭＣのトランスファトランジスタのソースは、低レベルを保持する記憶ノードに接続されており、接地電圧ＶＳＳに維持される。

ワード線ＷＬ２、ＷＬ３の電圧の上昇により、トランスファトランジスタのゲート・ソース間電圧は、それぞれ高くなる。トランスファトランジスタのオン抵抗が下がることで、メモリセルＭＣの記憶ノードに電流が流れ込む。これにより、メモリセルＭＣに保持されているデータは破壊される。すなわち、ビット線ＢＬに接続されたメモリセルＭＣでは、保持されている値は、論理０（低レベル）から論理１（高レベル）に変化する（図７（ｊ））。ビット線／ＢＬに接続されたメモリセルＭＣでは、保持されている値は、論理１（低レベル）から論理０（高レベル）に変化する（図７（ｋ））。このように、メモリセルＭＣに保持された論理が反転することで、ワード線ＷＬの電圧レベルが検知される。

ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間のショート不良は、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）間に意図しない高抵抗が存在することで発生する。但し、高抵抗の値が高いとき、システムＳＹＳ内でのメモリＭＥＭの動作では、ショート不良が発生しないときがある。特に、メモリＭＥＭのリフレッシュサイクルが短いとき（スタンバイ期間が短いとき）、ショート不良は発生し難い。例えば、図４に示したサブワードデコーダＳＷＤＥＣのｎＭＯＳトランジスタＮＭ４を設けないとき、テストモードＴＭＤ中にワード線ＷＬはフローティング状態に設定される。このとき、ワード線ＷＬとビット線ＢＬ、／ＢＬ間のリーク量が非常に小さくても、ワード線ＷＬの電圧は上昇しやすく、メモリセルＭＣに保持された値の論理レベルは反転しやすい。このため、ｎＭＯＳトランジスタＮＭ４を設けないとき、正常なワード線ＷＬがショート不良と検出されるおそれがある。

テストモードＴＭＤ中に、ｐＭＯＳトランジスタＰＭ４を用いてワード線ＷＬから負電圧線ＶＮＮに僅かに電流を流すことにより、不良が発生しない程度のリークがワード線ＷＬとビット線ＢＬまたは／ＢＬとの間に存在するときに、メモリＭＥＭが不良になることを防止できる。なお、ｐＭＯＳトランジスタＰＭ４を設けるか否かは、リフレッシュサイクルや、システムＳＹＳに搭載されるメモリＭＥＭのリークの許容量等により判断される。

一方、テストモードＴＭＤにエントリする前にメモリセルＭＣに高レベルのデータが保持されているとき、メモリセルＭＣのトランスファトランジスタのソースは、高レベルを保持する記憶ノードに接続されており、ほぼ内部電源電圧ＶＩＩに維持される。このため、不良のワード線ＷＬ２、ＷＬ３の電圧が上昇しても、トランスファトランジスタのゲート・ソース間電圧は、閾値電圧に対して高くなり難く、トランスファトランジスタのオン抵抗は下がらない。したがって、初期データとして、メモリセルＭＣに低レベルを書き込む必要がある。

テストモードＴＭＤの期間は、検出する上記ショート不良のリーク量に応じて決められ、例えば、数ミリ秒である。この後、テスト信号ＴＥＳＴＺが低レベルに設定され、メモリＭＥＭの動作モードは、テストモードＴＭＤから通常動作モードＮＲＭＤに変化する（図７（ｌ））。この実施形態では、テストモードＴＭＤの間、メモリＭＥＭをスタンバイ状態に維持するだけで、全てのワード線ＷＬとビット線ＢＬまたは／ＢＬの間のショート不良を検出できる。したがって、テストモードＴＭＤにエントリしている時間を最小限にできる。

次に、ワード線ＷＬ０−３に接続されたメモリセルＭＣからデータを読み出すために、読み出しコマンドＲＤがメモリＭＥＭに順次に供給される（図７（ｍ））。読み出しコマンドＲＤに応答して、コア制御回路１４から制御信号ＣＮＴが出力される。図４に示したロウデコーダＲＤＥＣは、書き込み動作と同様に、ワードドライブ信号ＷＬＤＲＶ、ワードリセット信号ＷＬＲＳＴＺおよびメインワード信号ＭＷＬＸを活性化する（図７（ｎ））。

各読み出しコマンドＲＤとともに供給されるロウアドレス信号ＲＡに応じて、ワード線ＷＬの１つが活性化される。ワード線ＷＬの活性化により、メモリセルＭＣからビット線ＢＬまたは／ＢＬにデータが読み出される。読み出されたデータの信号レベルは、センスアンプＳＡにより増幅され、内部電源電圧ＶＩＩまたは接地電圧ＶＳＳに変化する。すなわち、期待値が読み出される。期待値は、ビット線ＢＬに接続されたメモリセルＭＣでは、論理０であり（図７（ｏ））、ビット線／ＢＬに接続されたメモリセルＭＣでは、論理１である（図７（ｐ））。データが破壊されたメモリセルＭＣからは期待値と逆の論理が読み出される（図７（ｑ、ｒ））。これにより、ワード線ＷＬ２、ＷＬ３とビット線ＢＬとの間のショート不良ＦＡＩＬが検出される。

この実施形態では、ワード線ＷＬ０−３毎に少なくとも１つのメモリセルＭＣにデータを書き込み、ポーズ期間（スタンバイ期間）の後にデータを読み出すことで、ワード線ＷＬとビット線ＢＬ、／ＢＬとの間のショート不良を検出できる。このため、書き込みコマンドＷＲおよび読み出しコマンドＲＤの回数を最小限にできる。さらに、メモリＭＥＭをスタンバイ状態に維持するだけで不良のワード線ＷＬに接続されたメモリセルＭＣ内のデータを反転できるため、テストモードＴＭＤの期間を最小限にできる。この結果、テスト時間を短縮でき、テストコストを削減できる。

図８は、図１に示したメモリＭＥＭのテスト工程のフローの例を示している。例えば、図のフローは、ウエハ状態のメモリＭＥＭが完成した後に、図５に示したテストシステムを用いて実施される。図７と同じ処理については、詳細な説明は省略する。

まず、動作１０において、ビット線ＢＬに対応するワード線ＷＬ毎に、初期データ（論理０）がメモリセルＭＣに書き込まれる。次に、動作１２において、ビット線／ＢＬに対応するワード線ＷＬ毎に、初期データ（論理１）がメモリセルＭＣに書き込まれる。なお、ビット線ＢＬ、／ＢＬに対応するワード線ＷＬを交互に選択し、メモリセルＭＣに初期データ（論理０／１）を書き込んでもよい。

次に、動作１４において、メモリＭＥＭは、テストモードＴＭＤにエントリされる。動作１６において、メモリＭＥＭはスタンバイ状態に保持される。この後、動作１８において、メモリＭＥＭは、テストモードＴＭＤからイクジットされる。

動作２０において、ビット線ＢＬに対応するワード線ＷＬ毎に、論理０が書き込まれたメモリセルＭＣからデータ（期待値は論理０）が読み出される。次に、動作２２において、ビット線ＢＬに対応するワード線ＷＬ毎に、論理１が書き込まれたメモリセルＭＣからデータ（期待値は論理１）が読み出される。なお、ビット線ＢＬ、／ＢＬに対応するワード線ＷＬを交互に選択し、メモリセルＭＣから期待値（論理０／１）を読み出してもよい。そして、動作２４において、ワード線ＷＬとビット線ＢＬ、／ＢＬとの間のショート不良が判定される。具体的には、メモリセルＭＣのいずれかから期待値が読み出せないとき、メモリＭＥＭは、不良品として処理される。アクセスした全てのメモリセルＭＣから期待値が読み出せたとき、メモリＭＥＭは良品として処理される。すなわち、メモリＭＥＭが製造される。

ショート不良のあるメモリＭＥＭは、例えば、スタンバイ電流の不良品として処理される。メモリＭＥＭが不良を救済する冗長回路（冗長メモリセルや冗長ワード線、冗長ビット線など）を有するとき、ショート不良のあるワード線またはビット線を冗長回路で置き換え、メモリＭＥＭを良品に変えてもよい。

以上、この実施形態では、テストモードＴＭＤ中に、ワード線ＷＬへのリセットレベルの供給能力を下げることで、ショート不良を有するワード線ＷＬの電圧を迅速に上昇できる。これにより、ワード線とビット線ＢＬ、／ＢＬとの間のショート不良を容易に検出でき、テスト時間を短縮できる。さらに、複数のショート不良を有する複数のワード線ＷＬが存在するときにも、複数のワード線ＷＬの電圧が同時に上昇するため、テスト時間を短縮できる。

テストモードＴＭＤ中に、スタンバイ状態のメモリコア２２内でショート不良を有するワード線ＷＬの電圧のみを上昇できる。これにより、メモリセルＭＣに保持された論理値が反転したことを検出するだけでショート不良を検出できる。テスト時にアクセスするメモリセルＭＣは、ワード線ＷＬ毎に１つでよいため、メモリセルＭＣの書き込み時間および読み出し時間を最小限にできる。この結果、テスト時間を短縮でき、テストコストを削減できる。

図９は、別の実施形態におけるサブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、サブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣ以外の構成は、上述した実施形態と同じである。

サブワードドライバＳＷＤＲＶは、テスト信号ＴＥＳＴＺの活性化中にワードリセット信号ＷＬＲＳＴＺを低レベルに設定するためのアンド回路ＡＮＤ１を有している。アンド回路ＡＮＤ１は、電圧ＶＩＩを電圧ＶＰＰに変換し、電圧ＶＳＳを電圧ＶＮＮに変換する機能を有している。サブワードドライバＳＷＤＲＶのその他の構成は、図４と同じである。メインワードデコーダＭＷＤＥＣは、テスト信号ＴＥＳＴＺの活性化中にメインワード信号ＭＷＬＸを低レベルに設定するためのノア回路ＮＯＲ１を有している。ノア回路ＮＯＲ１は、高レベル電源ＶＰＰおよび低レベル電源ＶＮＮに接続されている。メインワードデコーダＭＷＤＥＣのその他の構成は、図４と同じである。

サブワードデコーダＳＷＤＥＣのｎＭＯＳトランジスタＮＭ１、ＮＭ３のソースは、負電圧線ＶＮＮに直接接続されている。サブワードデコーダＳＷＤＥＣのｎＭＯＳトランジスタＮＭ４は、ワード線ＷＬと負電圧線ＶＮＮの間に配置され、ゲートでテスト信号ＴＥＳＴＺを受けている。サブワードデコーダＳＷＤＥＣのその他の構成は、図４と同じである。上述した実施形態と同様に、ｎＭＯＳトランジスタＮＭ４は、他のトランジスタ（例えば、ＮＭ１、ＮＭ３）に比べてソース・ドレイン間電流（オン電流）が小さく設計されている。この実施形態のサブワードデコーダＳＷＤＥＣのトランジスタ数は、図４に比べて少ない。ワード線ＷＬ毎に設けられるサブワードデコーダＳＷＤＥＣ内のトランジスタ数を減らすことで、メモリＭＥＭのチップサイズを削減できる。

この実施形態では、テスト信号ＴＥＳＴＺの活性化中（テストモードＴＭＤ）に、ワードリセット信号ＷＬＲＳＴＺおよびメインワード信号ＭＷＬＸは、強制的に低レベルに設定される。このため、サブワードデコーダＳＷＤＥＣのｎＭＯＳトランジスタＮＭ１、ＮＭ３はオフする。テストモードＴＭＤ中に、メモリＭＥＭは、スタンバイ状態に保持されるため、ワードドライブ信号ＷＬＤＲＶは低レベルに保持される。このため、ｐＭＯＳトランジスタＰＭ１のゲートに低レベルのメインワード信号ＭＷＬＸが供給されても、ｐＭＯＳトランジスタＰＭ１はオンしない。

一方、テスト信号ＴＥＳＴＺの活性化中に、ｎＭＯＳトランジスタＮＭ４は、オンし、制限されたリセット電流が負電圧線ＶＮＮからワード線ＷＬに供給される。

図１０は、図９に示したサブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣを有するメモリＭＥＭのテスト工程での動作を示している。図７と同じ動作については、詳細な説明は省略する。例えば、テスト工程は、メモリＭＥＭのウエハが完成した後に、図５に示したテストシステムを用いて実施される。

この実施形態では、テストモードＴＭＤ中のワードドライブ信号ＷＬＤＲＶ、ワードリセット信号ＷＬＲＳＴＺおよびメインワード信号ＭＷＬＸの波形が、図７と相違する。その他の動作は、図７と同じである。すなわち、テストモードＴＭＤ中に、不良のワード線ＷＬ２、ＷＬ３の電圧が上昇し、メモリセルＭＣに保持されているデータの論理が反転する。メモリＭＥＭのテスト工程のフローは、図８と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、サブワードデコーダＳＷＤＥＣ内のトランジスタ数を減らすことで、メモリＭＥＭのチップサイズを削減できる。

図１１は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１に示した内部電圧生成回路１６の代わりに、内部電圧生成回路１７を有している。また、ロウデコーダＲＤＥＣが図１と相違している。その他の構成は、図１と同じである。内部電圧生成回路１７は、図１に示した内部電圧生成回路１６に、低レベル電圧ＶＳＬ（例えば、−０．２Ｖ）を生成する機能を追加している。

図１２は、図１１に示したロウデコーダＲＤＥＣ内のサブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣの例を示している。サブワードドライバＳＷＤＲＶは、図９と同じである。サブワードデコーダＳＷＤＥＣは、図９に示したサブワードデコーダＳＷＤＥＣからｎＭＯＳトランジスタＮＭ４を削除している。このため、メモリＭＥＭのチップサイズを、さらに削減できる。

メインワードデコーダＭＷＤＥＣは、図９に示したメインワードデコーダＭＷＤＥＣのノア回路ＮＯＲ１の代わりに、ナンド回路ＮＡＮＤ１、ｐＭＯＳトランジスタＰＭ２、ｎＭＯＳトランジスタＮＭ５−ＮＭ７およびこれ等回路の入力に接続されたインバータＩＮＶ１、ＩＮＶ２を有している。ナンド回路ＮＡＮＤ１は、高レベル電源ＶＰＰおよび低レベル電源ＶＮＮに接続されている。インバータＩＮＶ１、ＩＮＶ２は、電圧ＶＩＩを電圧ＶＰＰに変換し、電圧ＶＳＳを電圧ＶＮＮに変換する機能を有している。

テスト信号ＴＥＳＴＺが非活性化中（通常動作モードＮＲＭＤ中）のメインワードデコーダＭＷＤＥＣの動作は、図４に示したメインワードデコーダＭＷＤＥＣと同じである。テスト信号ＴＥＳＴＺが活性化中（テストモードＴＭＤ）、ナンド回路ＮＡＮＤ１の出力は高レベルＶＰＰに設定される。ｐＭＯＳトランジスタＰＭ２はオフし、ｎＭＯＳトランジスタＮＭ５はオンする。ｎＭＯＳトランジスタＮＭ６はオフし、ｎＭＯＳトランジスタＮＭ７はオンする。これにより、テストモードＴＭＤ中と通常動作モードＮＲＭＤ中とで、トランジスタＮＭ１のゲートに供給されるメインワード信号ＭＷＬＸのリセットレベルが切り換えられる。具体的には、全てのメインワード信号ＭＷＬＸは、テストモードＴＭＤ中に、リセットレベルＶＮＮ（−０．４Ｖ）より高いシフト電圧ＶＳＬ（−０．２Ｖ）に設定される。

テスト信号ＴＥＳＴＺが活性化中、サブワードデコーダＳＷＤＥＣのｐＭＯＳトランジスタＰＭ１は、メインワード信号ＭＷＬＸおよびワードドライブ信号ＷＬＤＲＶの低レベルによりオフする。なお、テストモードＴＭＤ中に不良のワード線ＷＬ２、ＷＬ３の電圧が上昇したときにｐＭＯＳトランジスタＰＭ１がオンすることが防止するために、ｐＭＯＳトランジスタＰＭ１の閾値電圧（絶対値）は、ｎＭＯＳトランジスタＮＭ１の閾値電圧より高く設計されている。ｎＭＯＳトランジスタＮＭ３は、ワードリセット信号ＷＬＲＳＴＺの低レベルＶＮＮによりオフする。

テスト信号ＴＥＳＴＺが活性化中、メインワード信号ＭＷＬＸは、−０．２Ｖに維持される。このため、ｎＭＯＳトランジスタＮＭ１のゲート・ソース間電圧ＶＧＳは０．２Ｖになり、ｎＭＯＳトランジスタＮＭ１のドレイン・ソース間に僅かに電流が流れる。例えば、この電流は、図４および図９に示したｎＭＯＳトランジスタＮＭ４のオン電流に等しい。したがって、テストモードＴＭＤ中、ワード線ＷＬの電圧の変化は、上述した実施形態と同じである。なお、ｎＭＯＳトランジスタＮＭ１の閾値電圧は、例えば、０．５Ｖである。

図１３は、図１１に示したメモリＭＥＭのテスト工程での動作を示している。図７および図１０と同じ動作については、詳細な説明は省略する。例えば、テスト工程は、メモリＭＥＭのウエハが完成した後に、図５に示したテストシステムを用いて実施される。この実施形態では、テストモードＴＭＤ中に全てのメインワード信号ＭＷＬＸの電圧がシフト電圧ＶＳＬに設定される。これにより、不良のワード線ＷＬ２、ＷＬ３の電圧は、トランジスタＮＭ１を介して負電圧線ＶＮＮから供給される電荷により上昇する。その他の動作は、図１０と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１４は、別の実施形態におけるサブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣの例を示している。
上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、サブワードドライバＳＷＤＲＶおよびメインワードデコーダＭＷＤＥＣは、図９と同じである。サブワードデコーダＳＷＤＥＣは、図９に示したサブワードデコーダＳＷＤＥＣからｎＭＯＳトランジスタＮＭ４を削除している。ｐＭＯＳトランジスタＰＭ４が存在しないため、全てのワード線ＷＬは、テストモードＴＭＤ中にフローティング状態に設定される。

図１５は、図１４に示したサブワードドライバＳＷＤＲＶ、メインワードデコーダＭＷＤＥＣおよびサブワードデコーダＳＷＤＥＣを有するメモリＭＥＭのテスト工程での動作を示している。図７および図１０と同じ動作については、詳細な説明は省略する。例えば、テスト工程は、メモリＭＥＭのウエハが完成した後に、図５に示したテストシステムを用いて実施される。

この実施形態では、図中に一点鎖線で示したように、テストモードＴＭＤ中にワード線ＷＬはフローティング状態に設定される。その他の動作は、図１０と同じである。すなわち、ビット線ＢＬ（または／ＢＬ）との間にショート不良を有するワード線ＷＬ２、ＷＬ３の電圧は、テストモードＴＭＤ中に上昇する。ワード線ＷＬがフローティング状態のため、ワード線ＷＬ２、ＷＬ３の電圧の上昇速度は、上述した実施形態より速い。このため、テスト時間をさらに短縮できる。そして、図１０と同様に、ショート不良が検出される。メモリＭＥＭのテスト工程のフローは、図８と同じである。

この実施形態は、特にワード線ＷＬとビット線ＢＬ、／ＢＬ間のリーク量が非常に小さいときにも、リーク不良を検出する必要があるメモリＭＥＭに適用することが望ましい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１６は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１に示したコマンドデコーダ１２にモードレジスタ設定コマンドを認識する機能を追加している。また、メモリＭＥＭは、図１に示したテスト端子ＴＥＳＴＺの代わりに、テスト信号ＴＥＳＴＺを出力するモードレジスタ２４を有している。その他の構成は、図１と同じである。すなわち、ロウデコーダＲＤＥＣは、図３および図４と同じである。メモリＭＥＭをテストするためのテストシステムは、ＬＳＩテスタＴＥＳＴがテスト信号ＴＥＳＴＺを出力しないことを除き、図５と同じである。

モードレジスタ２４は、コマンドデコーダ１２からのモードレジスタ設定コマンド信号ＭＲＳＺに同期して、例えば、ロウアドレス信号ＲＡの値に応じて設定される複数のレジスタを有している。なお、モードレジスタ２４は、コラムアドレス信号ＣＡまたはデータ信号ＤＱにより設定されてもよい。モードレジスタ２４は、コンフィギュレーションレジスタとも称される。

モードレジスタ２４は、例えば、モードレジスタ設定コマンド信号ＭＲＳＺとともに受けるロウアドレス信号ＲＡ０の値を保持するテスト制御レジスタを有している。テスト制御レジスタに保持されている値は、テスト信号ＴＥＳＴＺとして出力される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、テスト端子ＴＥＳＴＺが不要になるため、メモリＭＥＭの端子数を削減できる。この結果、ＬＳＩテスタＴＥＳＴにより一度にテストするメモリＭＥＭの数を増やすことができ、テスト時間を短縮できる。

図１７は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１６に示した内部電圧生成回路１６の代わりに、内部電圧生成回路１９を有している。その他の構成は、図１６と同じである。すなわち、ロウデコーダＲＤＥＣは、図３および図４と同じである。メモリＭＥＭをテストするためのテストシステムは、ＬＳＩテスタＴＥＳＴがテスト信号ＴＥＳＴＺを出力しないことを除き、図５と同じである。

内部電圧生成回路１９は、図１に示した内部電圧生成回路１６に、テスト信号ＴＥＳＴＺが高レベルのときにプリチャージ電圧ＶＰＲを０．８Ｖから１．６Ｖに切り換える機能を追加している。これにより、テストモードＴＭＤ中に、全てのビット線ＢＬ、／ＢＬは、１．６Ｖに設定される。

図１８は、図１７に示したメモリＭＥＭのテスト工程での動作を示している。図７と同じ動作については、詳細な説明は省略する。例えば、テスト工程は、メモリＭＥＭのウエハが完成した後に、図５に示したテストシステムを用いて実施される。

この実施形態では、テストモードＴＭＤ中に全てのビット線ＢＬ、／ＢＬの電圧が、プリチャージ電圧ＶＰＲ（０．８Ｖ）でなく内部電源電圧ＶＩＩ（１．６Ｖ）に設定されること、および不良のワード線ＷＬ２、ＷＬ３の電圧が、例えば内部電源電圧ＶＩＩまで上昇することを除き、図７と同じである。メモリＭＥＭのテスト工程のフローは、図８と同じである。

なお、この実施形態のロウデコーダＲＤＥＣは、図９、図１２または図１４のロウデコーダＲＤＥＣでもよい。図９のロウデコーダＲＤＥＣがメモリＭＥＭに搭載されるときの動作は、テストモードＴＭＤ中のビット線ＢＬまたは／ＢＬの電圧が、内部電源電圧ＶＩＩ（１．６Ｖ）になること、および不良のワード線ＷＬ２、ＷＬ３の電圧が内部電源電圧ＶＩＩまで上昇することを除き、図１０と同じである。図１２のロウデコーダＲＤＥＣがメモリＭＥＭに搭載されるときの動作は、テストモードＴＭＤ中のビット線ＢＬまたは／ＢＬの電圧が、内部電源電圧ＶＩＩ（１．６Ｖ）になること、および不良のワード線ＷＬ２、ＷＬ３の電圧が内部電源電圧ＶＩＩまで上昇することを除き、図１３と同じである。同様に、図１４のロウデコーダＲＤＥＣがメモリＭＥＭに搭載されるときの動作は、テストモードＴＭＤ中のビット線ＢＬまたは／ＢＬの電圧が、内部電源電圧ＶＩＩ（１．６Ｖ）になること、および不良のワード線ＷＬ２、ＷＬ３の電圧が内部電源電圧ＶＩＩまで上昇することを除き、図１５と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、テストモードＴＭＤ中のビット線ＢＬ、／ＢＬの電圧をプリチャージ電圧ＶＰＲより高く設定することで、不良のワード線ＷＬ２、ＷＬ３の電圧を相対的に高くできる。この結果、不良のワード線ＷＬ２、ＷＬ３に接続されたメモリセルＭＣのトランスファトランジスタがオンしやすくなり、ワード線ＷＬ２（またはＷＬ３）とビット線ＢＬ（または／ＢＬ）の間のショート不良を検出しやすくできる。また、不良のワード線ＷＬ２、ＷＬ３の電圧の上昇速度を速くできるため、テストモードＴＭＤの期間を短くできる。例えば、テストモードＴＭＤの期間を、図７に比べて半分にできる。この結果、テスト時間を短くでき、テストコストを削減できる。

図１９は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、センスアンプ制御部ＳＣＮＴおよびコラムデコーダＣＤＥＣが図１６に示したメモリＭＥＭと相違している。その他の構成は、図１６と同じである。すなわち、ロウデコーダＲＤＥＣは、図３および図４と同じである。メモリＭＥＭをテストするためのテストシステムは、ＬＳＩテスタＴＥＳＴがテスト信号ＴＥＳＴＺを出力しないことを除き、図５と同じである。

センスアンプ制御部ＳＣＮＴは、テストモードＴＭＤ中に、書き込みコマンドＷＲに伴うセンスアンプ制御信号ＬＥＺの活性化を受けたときに、全てのセンスアンプＳＡを活性化する。コラムデコーダＣＤＥＣは、書き込みコマンドＷＲに伴うコラム制御信号ＣＬＺの活性化を受けたときに、全てのコラムスイッチＣＳＷをオンする。これにより、書き込みコマンドＷＲとともにデータ端子ＤＱに供給されるデータは、全てのビット線対ＢＬ、／ＢＬに供給される。なお、この実施形態のロウデコーダＲＤＥＣは、図１７および図１８の実施形態と同様に、図９、図１２または図１４のロウデコーダＲＤＥＣでもよい。

図２０は、図１９に示したメモリＭＥＭのテスト工程での動作を示している。図７と同じ動作については、詳細な説明は省略する。例えば、テスト工程は、メモリＭＥＭのウエハが完成した後に、図５に示したテストシステムを用いて実施される。この実施形態では、テストモードＴＭＤ中のビット線ＢＬ、／ＢＬの波形が、図７と相違する。工程（Ａ）では、ビット線ＢＬに接続されたメモリセルＭＣを使用して、ワード線ＷＬ０、ＷＬ２とビット線ＢＬまたは／ＢＬのショート不良がテストされる。工程（Ｂ）では、ビット線／ＢＬに接続されたメモリセルＭＣを使用して、ワード線ＷＬ１、ＷＬ３とビット線ＢＬまたは／ＢＬのショート不良がテストされる。テストは、例えば工程（Ａ）、（Ｂ）の順で実施される。

まず、工程（Ａ）において、図５に示したＬＳＩテスタＴＥＳＴは、メモリＭＥＭの動作モードをテストモードＴＭＤに設定する前に、ワード線ＷＬ０、ＷＬ２を順次に選択し、ビット線ＢＬに接続されたメモリセルＭＣに低レベルを書き込むために、書き込みコマンドＷＲとともに論理０の書き込みデータをメモリＭＥＭに供給する（図２０（ａ））。

低レベルのデータがメモリセルＭＣに書き込まれた後、テスト信号ＴＥＳＴＺが高レベルに設定され、メモリＭＥＭの動作モードは、通常動作モードＮＲＭＤからテストモードＴＭＤに変化する（図２０（ｂ））。ＬＳＩテスタＴＥＳＴは、書き込みコマンドＷＲとともに論理１の書き込みデータをメモリＭＥＭに供給する。書き込みコマンドＷＲに応答して全てのコラムスイッチＣＳＷがオンし、高レベルおよび低レベルがビット線ＢＬおよび／ＢＬにそれぞれ供給される。同時に、全てのセンスアンプＳＡが活性化され、ビット線ＢＬ、／ＢＬの電圧を内部電源電圧ＶＩＩと接地電圧ＶＳＳにそれぞれ増幅する（図２０（ｃ））。すなわち、スタンバイ中のビット線ＢＬのプリチャージ電圧は、内部電源電圧ＶＩＩまで上昇する。これにより、不良のワード線ＷＬ２、ＷＬ３は、図１８と同様に、内部電源電圧ＶＩＩまで上昇する（図２０（ｄ、ｅ））。ワード線ＷＬ２の電圧の上昇により、トランスファトランジスタのオン抵抗が下がり、ワード線ＷＬ２に接続されたメモリセルＭＣに保持されているデータは破壊される。すなわち、ビット線ＢＬに接続されたメモリセルＭＣでは、保持されている値は、論理０（低レベル）から論理１（高レベル）に変化する（図２０（ｆ））。なお、工程（Ａ）では、ビット線／ＢＬに接続されたメモリセルＭＣは、テストに使用されない。

この後、テスト信号ＴＥＳＴＺが低レベルに設定され、メモリＭＥＭの動作モードは、テストモードＴＭＤから通常動作モードＮＲＭＤに変化する（図２０（ｇ））。次に、ワード線ＷＬ０、ＷＬ２に接続されたメモリセルＭＣからデータを読み出すために、読み出しコマンドＲＤがメモリＭＥＭに順次に供給される（図２０（ｈ））。そして、上述した図７と同様に、メモリセルＭＣから読み出されるデータの論理が期待値と異なるときに、ワード線ＷＬ２とビット線ＢＬまたは／ＢＬとの間のショート不良が検出される（図２０（ｉ））。

工程（Ｂ）では、メモリＭＥＭの動作モードがテストモードＴＭＤに設定される前に、ワード線ＷＬ１、ＷＬ３が順次選択され、ビット線／ＢＬに接続されたメモリセルＭＣに低レベルを書き込むために、書き込みコマンドＷＲとともに論理１の書き込みデータがメモリＭＥＭに供給される（図２０（ｊ））。

この後、メモリＭＥＭの動作モードは、テストモードＴＭＤに設定される（図２０（ｋ））。ＬＳＩテスタＴＥＳＴは、テストモードＴＭＤ中に書き込みコマンドＷＲとともに論理０の書き込みデータをメモリＭＥＭに供給する。書き込みコマンドＷＲに応答して全てのコラムスイッチＣＳＷがオンし、低レベルおよび高レベルがビット線ＢＬおよび／ＢＬにそれぞれ供給される。同時に、全てのセンスアンプＳＡが活性化され、ビット線ＢＬ、／ＢＬの電圧を接地電圧ＶＳＳと内部電源電圧ＶＩＩにそれぞれ増幅する（図２０（ｌ））。すなわち、スタンバイ中のビット線／ＢＬのプリチャージ電圧は、内部電源電圧ＶＩＩまで上昇する。これにより、不良のワード線ＷＬ２、ＷＬ３は、内部電源電圧ＶＩＩまで徐々に上昇する（図２０（ｍ、ｎ））。ワード線ＷＬ３の電圧の上昇により、トランスファトランジスタのオン抵抗が下がり、ワード線ＷＬ３に接続されたメモリセルＭＣに保持されているデータは破壊される。すなわち、ビット線／ＢＬに接続されたメモリセルＭＣでは、保持されている値は、論理１（低レベル）から論理０（高レベル）に変化する（図２０（ｏ））。なお、工程（Ｂ）では、ビット線ＢＬに接続されたメモリセルＭＣは、テストに使用されない。

この後、動作モードは、通常動作モードＮＲＭＤに設定される。次に、ワード線ＷＬ１、ＷＬ３に接続されたメモリセルＭＣからデータを読み出すために、読み出しコマンドＲＤがメモリＭＥＭに順次に供給される。そして、上述した図７と同様に、メモリセルＭＣから読み出されるデータの論理が期待値と異なるときに、ワード線ＷＬ３とビット線ＢＬまたは／ＢＬとの間のショート不良が検出される（図２０（ｐ））。なお、工程（Ａ）、（Ｂ）は、メモリブロックＲＢＬＫ毎に実施されてもよい。このとき、テストモードＴＭＤ中に、センスアンプＳＡおよびコラムスイッチＣＳＷは、メモリブロックＲＢＬＫ毎にオンする。

図２１は、図１９に示したメモリＭＥＭのテスト工程のフローの例を示している。図８と同じ動作については、詳細な説明は省略する。動作３０、３８、４０、４８、５０は、図８に示した動作１０、２０、１２、２２、２４と同じである。動作３２、４２は、図８に示した動作１４と同じである。動作３６、４６は、図８に示した動作１８と同じである。工程（Ａ）の動作３４および工程（Ｂ）の動作４４は、図２０で説明したように、ビット線ＢＬ、／ＢＬの論理レベルを、メモリセルＭＣに書き込まれたデータに対応する論理レベルと逆にするために実施される。なお、この実施形態のロウデコーダＲＤＥＣは、図１７および図１８の実施形態と同様に、図９、図１２または図１４のロウデコーダＲＤＥＣでもよい。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。特に、テストモードＴＭＤ中に、ビット線ＢＬ、／ＢＬの論理レベルを期待値と異なり、プリチャージ電圧ＶＰＲより高いレベルに強制的に設定することで、不良のワード線ＷＬ２、ＷＬ３の電圧の上昇速度を高くできる。この結果、テスト時間を短縮できる。

なお、上述した図１１に示した実施形態では、テスト信号ＴＥＳＴＺをテスト端子で受ける例について述べた。しかし、例えば、図１６に示したように、テスト信号ＴＥＳＴＺを、外部制御信号ＣＭＤ、ＡＤに応じてモードレジスタ２４により生成してもよい。

上述した図１７および図１９に示した実施形態では、テスト信号ＴＥＳＴＺを、外部制御信号ＣＭＤ、ＡＤに応じてモードレジスタ２４により生成する例について述べた。しかし、例えば、図１に示したように、テスト信号ＴＥＳＴＺをテスト端子で直接受けてもよい。

図１から図２１に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
ワード線を活性化させるワード線ドライバを有する半導体記憶装置において、
前記ワード線をリセットレベルにするリセット回路と、
待機状態において前記リセット回路のリセットする能力を制限するリセット制限回路と
を備え、
前記リセット制限回路はテスト時に前記ワード線を前記リセットレベルにするための電流量を制限すること
を特徴とする半導体記憶装置。
（付記２）
前記リセット回路は第１トランジスタを含み、
前記リセット制限回路は第２トランジスタを含み、
前記第１トランジスタのサイズと前記第２トランジスタのサイズを異ならせることで前記リセット能力を制限すること
を特徴とする付記１に記載の半導体記憶装置。
（付記３）
テスト時に前記第２トランジスタに流れる電流を少なくすることで前記リセットする能力を制限すること
を特徴とする付記２に記載の半導体記憶装置。
（付記４）
前記リセット制限回路は、
テスト時において前記リセットレベルよりも高い電圧を前記リセット回路に供給する供給電圧切替回路であること
を特徴とする付記１に記載の半導体記憶装置。
（付記５）
前記リセット回路は第１トランジスタを含み、
前記リセット制限回路は第２トランジスタを含み、
前記第２トランジスタは前記リセットレベルを有するリセットレベル電源と前記第１トランジスタの一端に接続され、
前記第１トランジスタの他端は前記ワード線に接続されること
を特徴とする付記１、付記２、付記３又は付記４に記載の半導体記憶装置。
（付記６）
前記リセット制限回路は第２トランジスタを含み、
前記第２トランジスタは前記リセットレベルを有するリセットレベル電源と前記ワード線に接続されること
を特徴とする付記１、付記２又は付記３に記載の半導体記憶装置。
（付記７）
前記リセット制限回路は、
テスト時において前記リセット回路に制御信号を供給するテスト制御回路を備えること
を特徴とする付記１、付記２、付記３、付記４、付記５又は付記６に記載の半導体記憶装置。
（付記８）
半導体記憶装置のテストを行うことで半導体記憶装置を製造する半導体記憶装置の製造方法において、
前記半導体記憶装置を待機状態にし、
ワード線をリセットレベルにするための電流量を少なくし、
所定時間経過後に前記ワード線のレベルを検知することでテストを行い、
前記半導体記憶装置を製造すること
を特徴とする半導体記憶装置の製造方法。
（付記９）
前記半導体記憶装置を待機状態にする前にメモリセルに第１信号を書き込み、
前記所定期間経過後に前記メモリセルに前記第１信号とは異なる第２信号を書き込むことで前記半導体記憶装置のテストを行うこと
を特徴とする付記８に記載の半導体記憶装置の製造方法。
（付記１０）
前記待機状態中に、ビット線のプリチャージ電圧を上昇すること
を特徴とする付記８または付記９に記載の半導体記憶装置の製造方法。（図18）
（付記１１）
前記待機状態中に、前記プリチャージ電圧を上昇するために、前記ビット線に外部端子から前記第２信号を供給し、前記ビット線に接続されたセンスアンプを活性化すること
を特徴とする付記１０に記載の半導体記憶装置の製造方法。
（付記１２）
ワード線を活性化させるワード線ドライバを有する半導体記憶装置と、
前記半導体記憶装置を制御するコントローラと、
を備えたシステムにおいて、
前記半導体記憶装置は、
前記ワード線をリセットレベルにするリセット回路と、
待機状態において前記リセット回路のリセットする能力を制限するリセット制限回路と
を備え、
前記リセット制限回路はテスト時に前記ワード線を前記リセットレベルにするための電流量を制限すること
を特徴とするシステム。

以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。

一実施形態における半導体メモリを示している。 図１に示したセンスアンプ領域の詳細を示している。 図１に示したロウデコーダおよびメモリブロックの例を示している。 図３に示したサブワードドライバ、メインワードデコーダおよびサブワードデコーダの例を示している。 図１に示したメモリをテストするためのテストシステムを示している。 図１に示したメモリが搭載されるシステムを示している。 図１に示したメモリのテスト工程での動作を示している。 図１に示したメモリのテスト工程のフローの例を示している。 別の実施形態におけるサブワードドライバ、メインワードデコーダおよびサブワードデコーダの例を示している。 図９に示したサブワードドライバ、メインワードデコーダおよびサブワードデコーダを有するメモリのテスト工程での動作を示している。 別の実施形態における半導体メモリを示している。 図１１に示したロウデコーダ内のサブワードドライバ、メインワードデコーダおよびサブワードデコーダの例を示している。 図１１に示したメモリのテスト工程での動作を示している。 別の実施形態におけるサブワードドライバ、メインワードデコーダおよびサブワードデコーダの例を示している。 図１４に示したサブワードドライバ、メインワードデコーダおよびサブワードデコーダを有するメモリのテスト工程での動作を示している。 別の実施形態における半導体メモリを示している。 別の実施形態における半導体メモリを示している。 図１７に示したメモリのテスト工程での動作を示している。 別の実施形態における半導体メモリを示している。 図１９に示したメモリのテスト工程での動作を示している。 図１９に示したメモリのテスト工程のフローの例を示している。

符号の説明

１０‥コマンド入力回路；１２‥コマンドデコーダ；１４‥コア制御回路；１６、１７、１９‥内部電圧生成回路；１８‥アドレス入力回路；２０‥データ入出力回路；２２‥メモリコア；２４‥モードレジスタ；ＢＤＥＣ‥ブロックデコーダ；ＢＬ、／ＢＬ‥ビット線ＢＴ‥接続スイッチ；ＣＤＥＣ‥コラムデコーダ；ＣＳＷ‥コラムスイッチＭＣ‥メモリセル；ＭＷＤＥＣ‥メインワードデコーダ；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＲＢＬＫ‥メモリブロック；ＲＤＥＣ‥ロウデコーダ；ＳＡ‥センスアンプ；ＳＡＡ‥センスアンプ領域；ＳＣＮＴ‥センスアンプ制御部；ＳＷＤＥＣ‥サブワードデコーダ；ＳＷＤＲＶ‥サブワードドライバ；ＴＥＳＴＺ‥テスト信号；ＶＳＬ‥シフト電圧；ＷＡ‥ライトアンプ；ＷＬ‥ワード線

Claims (4)

1. 記憶ノードと、ゲートがワード線に接続され、前記記憶ノードをビット線に接続するトランスファトランジスタとを含むメモリセルと、
   前記ワード線を高レベルまたはリセットレベルに設定するワードデコーダとを備え、
   前記ワードデコーダは、
   通常動作モード中の待機状態において選択され、前記ワード線をリセットレベル線に接続する第１経路と、
   テストモード中の待機状態において選択され、前記第１経路より抵抗値が高く、前記ワード線を前記リセットレベル線に接続する第２経路とを備えること
   を特徴とする半導体記憶装置。
2. 前記第１経路は、前記通常動作モード中の待機状態においてオンする第１トランジスタを含み、
   前記第２経路は、前記テストモード中の待機状態においてオンし、前記第１トランジスタに比べてオン抵抗が高い第２トランジスタを含むこと
   を特徴とする請求項１に記載の半導体記憶装置。
3. 記憶ノードと、ゲートがワード線に接続され、前記記憶ノードをビット線に接続するトランスファトランジスタとを含むメモリセルと、前記ワード線を高レベルまたはリセットレベルに設定するワードデコーダとを備え、前記ワードデコーダは、通常動作モード中の待機状態において選択され、前記ワード線をリセットレベル線に接続する第１経路と、テストモード中の待機状態において選択され、前記第１経路より抵抗値が高く、前記ワード線を前記リセットレベル線に接続する第２経路とを備える半導体記憶装置の製造方法であって、
   前記通常動作モード中に前記メモリセルに所定の論理を書き込み、
   前記テストモードに移行して、前記待機状態で所定時間待ち、
   前記通常動作モードに移行して、前記メモリセルに保持されている論理を読み出し、読み出した論理が書き込んだ論理と異なる場合に、前記ワード線のショート不良を検出すること
   を特徴とする半導体記憶装置の製造方法。
4. 半導体記憶装置と、
   前記半導体記憶装置を制御するコントローラと、
   を備えたシステムにおいて、
   前記半導体記憶装置は、
   記憶ノードと、ゲートがワード線に接続され、前記記憶ノードをビット線に接続するトランスファトランジスタとを含むメモリセルと、
   前記ワード線を高レベルまたはリセットレベルに設定するワードデコーダとを備え、
   前記ワードデコーダは、
   通常動作モード中の待機状態において選択され、前記ワード線をリセットレベル線に接続する第１経路と、
   テストモード中の待機状態において選択され、前記第１経路より抵抗値が高く、前記ワード線を前記リセットレベル線に接続する第２経路とを備えること
   を特徴とするシステム。

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