JP2983875B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）に代表される半導体記憶装
置の改良に関し、詳しくは、スタンバイ時におけるビッ
ト線とワード線とのショートによるリーク電流の増大、
即ち、スタンバイ時の消費電力の増大を抑制するように
したものに関する。

【０００２】

【従来の技術】一般に、半導体記憶装置においては、多
数のビット線対を電源電位と接地電位との間の中間電位
にプリチャージする多数のプリチャージ回路を設けて、
ビット線対のプリチャージ期間であるスタンバイ時に
は、前記プリチャージ回路により各ビット線対を中間電
位にプリチャージすると共に、ワード線を接地する。こ
のスタンバイ時に、ビット線の何れかと前記ワード線と
がショートしている場合には、このショートしたビット
線からワード線を経て接地電位に大きなリーク電流が流
れることになる。このリーク電流は、スタンバイ電流と
呼ばれ、半導体記憶装置の歩留りを大きく下げるだけで
なく、特にバッテリで駆動する半導体記憶装置では、こ
のリーク電流がバッテリの寿命を短くする原因となる。

【０００３】そこで、スタンバイ電流を低減するべく、
例えば多数のプリチャージ回路に各々ヒューズを配置
し、ワード線とビット線とがショートした場合には、そ
の欠陥ビット線に対応するプリチャージ回路のヒューズ
を溶断して、欠陥ビット線対を中間電位にプリチャージ
しないことが考えられる。しかし、プリチャージ回路
は、１対のビット線を構成する２本のビット線間に配置
され、且つ周囲にセンスアンプ回路等が配置される関係
上、各プリチャージ回路の内部又は周囲に各々ヒューズ
を配置することは空間的に困難である。

【０００４】そこで、従来、複数個のプリチャージ回路
毎に１本割当られた合計複数本のプリチャージ電源線を
設け、その各プリチャージ電源線に各々ヒューズを配置
したものがある。このような方式でＤＲＡＭにおけるス
タンバイ時のリーク電流を低減する技術として、従来、
アイ・エス・エス・シー・シー・ダイジェスト・オブ・
テクニカル・ペーパーズ９３（１９９３）第４８頁から
第４９頁（ＩＳＳＣＣＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮ
ＩＣＡＬ ＰＡＰＥＲＳ ９３（１９９３）Ｐ．４８−
４９）に示されたものがある。

【０００５】この従来例は、図１１及び図１２に示すよ
うに、１つのメモリセルアレイを区画して複数のメモリ
セルブロック500,500 …を設ける（図１２では１個のみ
示す）と共に、そのメモリセルブロック500,500 …の側
方に各々センスアンプブロック700,700 …を配置する。
前記各センスアンプブロック700,700 …には、各々、対
応するメモリセルブロック500 内のビット線の対数に等
しい個数のプリチャージ回路をビット線が並ぶ方向に設
け、この各プリチャージ回路により、対応するビット線
対を所定電位にプリチャージする。また、図１２に示す
ように、ビット線とワード線とのショートに対する冗長
救済用として、冗長メモリセルブロック600 及びその側
方にセンスアンプブロック800 を設ける（図１２では１
個のみ示す）。前記正規用のセンスアンプブロック700
…及び冗長救済用のセンスアンプブロック800 毎に、プ
リチャージ電源線650 ａ，650 ｓを設けると共に、この
電源線650 ａ，650 ｓに電位を供給するプリチャージ電
位供給線670 を設け、このプリチャージ電源線650 ａ…
とプリチャージ電位供給線670 との間に、各々パワース
イッチ660 ａ…，660 ｓ…を設ける。何れかのメモリセ
ルブロック500 の中の１つのビット線がワード線とショ
ートした場合には、この欠陥ビット線を含むメモリセル
ブロック500 に対応するパワースイッチ660 ａを切断す
ることにより、その欠陥ビット線を含むメモリセルブロ
ック500 に対するプリチャージを阻止して、リーク電流
が流れることを回避すると共に、冗長メモリセルブロッ
ク600 に対応するパワースイッチ660 ｓを閉じて、冗長
メモリセルブロック600 に対するプリチャージを可能と
して、前記欠陥ビット線を含むメモリセルブロック500
を冗長メモリセルブロック600 で置換する構成である。

【０００６】

【発明が解決しようとする課題】しかしながら、前記従
来の技術では次の欠点がある。即ち、１つのメモリセル
ブロック500 内で１本のビット線とワード線とがショー
トした場合には、そのメモリセルブロック500 に対応す
るプリチャージ電源線650 ａのパワースイッチ660 ａが
開かれる。従って、このプリチャージ電源線650aに対応
するセンスアンプブロック700 にはプリチャージ電位は
供給されず、従って、前記欠陥ビット線を含むメモリセ
ルブロック500 内では、正常な多数のビット線対及びワ
ード線を使用できず、このメモリセルブロック500 の全
体を冗長救済用のメモリセルブロック600 と置換する必
要があり、その結果、冗長救済用メモリセルブロック60
0 は、正規のメモリセルブロック500 と同じ大きさに設
定する必要があって、チップ面積が大きくなる欠点があ
った。

【０００７】また、本発明者等は、前記プリチャージ電
源線650 ａをパワースイッチ660 ａで開いても、他の電
源線から欠陥ビット線及びワード線を経てスタンバイ電
流が接地線に流れることを発見した。この様子を図１３
に示す。

【０００８】図１３において、BL，/BL はビット線対を
構成する２本のビット線、WLはワード線、800 は２本の
ビット線BL，/BL を接続する３個のトランジスタより成
るプリチャージ回路、810 はこのプリチャージ回路 800
に所定電位を供給するプリチャージ電源線、820 は前記
プリチャージ回路800 の３個のトランジスタをONさせる
イコライズ信号線である。850 はセンスアンプであっ
て、ビット線対BL，/BL を接続する２個の直列接続され
たＰチャネル型トランジスタTP，TPと、ビット線対BL，
/BL を接続する２個の直列接続されたＮチャネル型トラ
ンジスタTN，TNとから成り、前記２個のＰチャネル型ト
ランジスタTP，TPの接続点には共通ソース線SPが、前記
２個のＮチャネル型トランジスタTN，TNの接続点には他
の共通ソース線SNが接続される。また、860 は前記２本
の共通ソース線SP，SNを接続して1/2 ・Ｖccの電源の電
位にイコライズする３個のトランジスタより成る共通ソ
ース線イコライズ回路、870 は共通ソース線SPを電源電
位Ｖccに、他の共通ソース線SNを接地電位Ｖssにする電
位供給回路である。eqは共通ソース線イコライズ回路86
0 に出力されるイコライズ信号、/eq は電位供給回路87
0 に出力される信号であって、前記イコライズ信号eqを
反転した信号である。

【０００９】前記図１３の構成の動作を、図１４に示す
各信号波形に基いて説明する。

【００１０】ビット線対のプリチャージ期間では、イコ
ライズ信号線820 の信号EQを立ち上げて、ビット線対B
L，/BL を所定電位(1/2・Ｖcc) にプリチャージすると
共に、イコライズ信号eqを立ち上げて共通ソース線SP，
SNを所定電位(1/2・Ｖcc) にイコライズし、センスアン
プ回路850 を待機状態とする。ビット線対BL．/BL の増
幅期間では、イコライズ信号線820 の信号EQ及びイコラ
イズ信号eqを立ち下げると共に、イコライズ信号eqの反
転信号/eq を立ち上げると、選択されたワード線WLによ
ってビット線対BL，/BL に生じた微小な電位差がセンス
アンプ回路850 で検知され、増幅される。

【００１１】しかし、前記図１３に示した従来の技術で
は、例えば、１本のビット線BLとワード線WLとのショー
ト（図１３中「Ｒ」で表示する）があると、ビット線対
のプリチャージ期間において、前記欠陥ビット線BLの電
位はプリチャージ電位1/2 ・Ｖccよりも低くなる。これ
に伴い、ビット線対BL，/BL に微小な電位差が生じると
共に、センスアンプ回路850 の下側に位置するＰチャネ
ルトランジスタTPのゲート電位が前記プリチャージ電位
1/2 ・Ｖccよりも低くなると、このＰチャネルトランジ
スタTPのゲート- ソース間の電圧がしきい値を越える
と、このＰチャネルトランジスタTPがオン状態となっ
て、共通ソース線SPから前記オン状態となった下側のト
ランジスタＴＰを経て他方のビット線/BL に流れ、その
結果、上側ＮＰチャネルトランジスタTNがオン状態とな
って、1/2 ・Ｖccの電源から共通ソース線イコライズ回
路860 並びに前記オン状態となった上側のトランジスタ
TNを経て前記欠陥ビット線BL及びワード線WLを経て接地
に向うスタンバイ電流が流れることになる。

【００１２】本発明は、前記問題に鑑みてなされたもの
であり、その目的は、第１に、冗長救済用メモリセルブ
ロックを小面積に制限しながらスタンバイ電流を軽減す
ることにあり、第２に、ワード線がビット線とショート
する点から、ワード線にて対策を施して、スタンバイ電
流を低減ないし無くすことにある。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、本発明では、１個のメモリセルブロック内の多数の
ビット線対のうち、一部のビット線対を単位として冗長
置換できる構成を採用して、１個のメモリセルブロック
内では１つの欠陥ビット線対を除いた他の正常なビット
線対をそのまま使用して、チップ面積を増大を抑制する
ことにある。

【００１４】更に、本発明では、ビット線対のプリチャ
ージ期間に、ワード線と接地線との間のインピーダンス
を高く調整して、スタンバイ電流の値を小さくする。

【００１５】すなわち、請求項１記載の発明の半導体記
憶装置では、多数のワード線及びこれと交差する多数対
のビット線から成るセルアレーを、前記ワード線が並ぶ
方向に複数に区画して成る複数のメモリセルブロック
と、前記複数のメモリセルブロックの側方でワード線が
並ぶ側に配置された複数のセンスアンプブロックと、前
記各メモリセルブロック間で共用される複数本の列選択
信号線と、前記列選択信号線と平行な方向に配線され、
且つ同数設けられたプリチャージ電源線と、前記各プリ
チャージ電源線に配置された切断手段とを備え、前記各
センスアンプブロックは、対応するメモリセルブロック
内の多数対のビット線を各々所定電位にプリチャージす
る複数個のプリチャージ回路を有し、前記各列選択信号
線は、各メモリセルブロックの複数対のビット線を単位
として１本設けられ、且つ各メモリセルブロック毎に前
記単位となった複数対のビット線を同時に選択するもの
であり、前記各プリチャージ電源線は、対応する列選択
信号線により選択可能な複数対のビット線のプリチャー
ジ回路に所定電位を供給するものであり、前記１本の列
選択信号線、この列選択信号線に対応する各メモリセル
ブロック内の複数対のビット線及び各センスアンプブロ
ックの複数個のプリチャージ回路、並びに１本のプリチ
ャージ電源線を１単位として、ワード線- ビット線ショ
ート時の冗長置換単位が構成されていることを特徴とす
る。

【００１６】また、請求項２記載の発明では、前記請求
項１記載の半導体記憶装置において、各プリチャージ電
源線にプリチャージ電位を供給するプリチャージ電位供
給回路を有し、各切断手段は、前記プリチャージ電位供
給回路と各プリチャージ電源線との接続点近傍に配置さ
れることを特徴とする。

【００１７】更に、請求項３記載の発明では、前記請求
項１又は請求項２記載の半導体記憶装置において、切断
手段はヒューズ素子からなることを特徴とする。

【００１８】また、請求項４記載の発明の半導体記憶装
置は、各々がキャパシタ及びトランジスタより成る複数
個のメモリセルと、前記複数個のメモリセルのトランジ
スタを各々制御する複数個のワード線と、前記複数個の
メモリセルのキャパシタに蓄積された情報が各々読み出
される複数対のビット線と、前記複数対のビット線に読
み出された情報を各々増幅する複数個のセンスアンプ
と、前記複数個のワード線と同数設けられ、対応するワ
ード線の非選択時に、この対応するワード線を接地する
プルダウントランジスタと、前記全てのワード線が選択
されないスタンバイ時に、前記複数対のビット線を所定
電位にプリチャージするプリチャージ回路とを備えると
共に、前記スタンバイ時に、各ワード線からプルダウン
トランジスタを経て接地に流れる電流を制限する電流制
限手段を備え、前記電流制限手段は、各プルダウントラ
ンジスタのソースが接続された共通電源線と、前記共通
電源線を接地する経路に配置され、この経路のインピー
ダンスをスタンバイ時と何れかのワード線が選択される
動作時とで変更し、スタンバイ時には動作時よりもイン
ピーダンスを高くするインピーダンス変更手段とから成
ることを特徴とする。

【００１９】更に、請求項５記載の発明では、前記請求
項４記載の半導体記憶装置において、インピーダンス変
更手段は、共通電源線を接地する経路に配置されたトラ
ンジスタを備え、前記トランジスタは、プリチャージ回
路の活性化信号に基いて制御され、前記プリチャージ回
路の活性化信号は、スタンバイ時と動作時とで電位が異
なり、前記トランジスタはスタンバイ時には動作時より
も高インピーダンスな状態となること特徴とする。

【００２０】加えて、請求項６記載の発明では、前記請
求項４記載の半導体記憶装置において、インピーダンス
変更手段は、共通電源線を接地する経路に配置されたト
ランジスタを備え、前記トランジスタは、センスアンプ
の活性化信号により制御され、前記センスアンプの活性
化信号は、スタンバイ時と動作時とで電位が異なり、前
記トランジスタはスタンバイ時には動作時よりも高イン
ピーダンスな状態になること特徴とする。

【００２１】更に加えて、請求項７記載の発明では、前
記請求項６記載の半導体記憶装置において、トランジス
タはＮ型トランジスタであり、センスアンプの活性化信
号は、センスアンプを構成するＰ型トランジスタの共通
ソース線の電位であり、前記Ｐ型トランジスタの共通ソ
ース線は、スタンバイ時には半導体記憶回路の電源の電
位の１／２値の電位となり、動作時には前記電源の電位
になることを特徴とする。

【００２２】請求項８記載の発明の半導体記憶装置は、
各々がキャパシタ及びトランジスタより成る複数個のメ
モリセルと、前記複数個のメモリセルのトランジスタを
各々制御する複数個のワード線と、前記複数個のメモリ
セルのキャパシタに蓄積された情報が各々読み出される
複数対のビット線と、前記複数対のビット線に読み出さ
れた情報を各々増幅する複数個のセンスアンプと、前記
複数個のワード線と同数設けられ、対応するワード線の
非選択時に、この対応するワード線を接地するプルダウ
ントランジスタと、前記全てのワード線が選択されない
スタンバイ時に、前記複数対のビット線を所定電位にプ
リチャージするプリチャージ回路とを備えると共に、前
記スタンバイ時に、各ワード線からプルダウントランジ
スタを経て接地に流れる電流を制限する電流制限手段を
備え、前記電流制限手段は、各プルダウントランジスタ
のソースが接続された共通電源線と、前記共通電源線の
電位をスタンバイ時と何れかのワード線が選択される動
作時とで変更し、スタンバイ時には動作時よりも電位を
高くする電位変更手段とから成ることを特徴とする。

【００２３】また、請求項９記載の発明では、前記請求
項８記載の半導体記憶装置において、電位変更手段は、
スタンバイ時には、共通電源線の電位を、ビット線のプ
リチャージ電位に等しい電位にすることを特徴とする。

【００２４】更に、請求項１０記載の発明では、前記請
求項９記載の半導体記憶装置において、電位変更手段
は、センスアンプを構成するＮ型トランジスタを駆動す
る共通ソース線であって、前記共通ソース線は、共通電
源線に接続され、且つ、スタンバイ時にはビット線のプ
リチャージ電位に制御され、動作時には接地電位に制御
されることを特徴とする。

【００２５】加えて、請求項１１記載の発明では、前記
請求項８記載の半導体記憶装置において、電位変更手段
は、共通電源線の電位を、スタンバイ時には動作時より
も高くクランプするクランプ回路より成ることを特徴と
する。

【００２６】更に加えて、請求項１２記載の発明では、
前記請求項１１記載の半導体記憶装置において、クラン
プ回路は、共通電源線と接地との間に配置され、所定の
閾値電圧を有するＮ型トランジスタと、前記トランジス
タのゲート電極に、スタンバイ時には前記共通電源線の
電位を供給し、動作時に半導体記憶回路の電源の電位を
供給する制御回路とから成ることを特徴とする。

【００２７】請求項１３記載の発明では、前記請求項１
２記載の半導体記憶装置において、制御回路は、直列接
続されたＮ型トランジスタ及びＰ型トランジスタを備
え、前記Ｎ型トランジスタのソースは共通電源線に、前
記Ｐ型トランジスタのソースは半導体記憶回路の電源に
各々接続され、前記両トランジスタのドレインは共通し
て、所定の閾値電圧を有するＮ型トランジスタのゲート
に接続され、前記両トランジスタのゲートには、共通し
て、プリチャージ回路の活性化信号が供給され、前記活
性化信号は、スタンバイ時には半導体記憶回路の電源の
電位になり、動作時には接地電位になり、共通電源線の
電位をスタンバイ時には前記制御回路に並列接続された
Ｎ型トランジスタの所定の閾値電圧にクランプすること
を特徴とする。

【００２８】また、請求項１４記載の発明では、前記請
求項４記載の半導体記憶装置において、インピーダンス
変更手段は、プルダウントランジスタと、前記プルダウ
ントランジスタを制御する制御回路とから成り、前記制
御回路は、前記プルダウントランジスタを、対応するワ
ード線の選択要求時にはカットオフし、他のワード線の
選択要求時には低インピーダンスな状態に制御し、スタ
ンバイ時には高インピーダンスな状態に制御するもので
あることを特徴とする。

【００２９】更に、請求項１５記載の発明では、前記請
求項１４記載の半導体記憶装置において、プルダウント
ランジスタはＮ型トランジスタより成り、制御回路は論
理回路より成り、前記論理回路には、対応するワード線
の選択を要求するワード線選択信号が入力されると共
に、電源として、センスアンプを構成するＰ型トランジ
スタの共通ソース線が接続され、前記センスアンプの共
通ソース線は、何れかのワード線が選択される動作時に
は高電位に、スタンバイ時には低電位に制御され、前記
論理回路は、前記プルダウントランジスタのゲート電極
に、前記ワード線選択信号の入力時には接地電位を、前
記ワード線選択信号の非入力時には前記センスアンプの
共通ソース線の電位を各々供給するものであることを特
徴とする。

【００３０】加えて、請求項１６記載の発明では、前記
請求項１５記載の半導体記憶装置において、論理回路は
インバータ回路より成り、前記インバータ回路は、直列
接続されたＰ型トランジスタ及びＮ型トランジスタより
成り、前記Ｐ型トランジスタのソース電極にはセンスア
ンプの共通ソース線が接続され、前記Ｎ型トランジスタ
のソース電極には半導体記憶回路の電源が接続され、前
記両トランジスタのゲート電極にはワード線選択信号が
入力され、前記両トランジスタのドレインが共通してプ
ルダウントランジスタのゲート電極に接続されることを
特徴とする。

【００３１】

【作用】以上の構成により、請求項１ないし請求項３記
載の発明の半導体記憶装置では、何れかのメモリセルブ
ロックに属する１本のビット線がワード線とショートし
て欠陥が生じた場合には、その欠陥ビット線を選択する
列選択信号線と、この列選択信号線に対応する複数のビ
ット線（欠陥ビット線を含む）と、前記列選択信号線に
対応する複数個のプリチャージ回路と、１本のプリチャ
ージ電源線とを１単位として、冗長置換される。

【００３２】ここに、前記冗長置換単位は、１本の列選
択信号線が選択可能な複数対のビット線を単位としてい
るので、ビット不良（メモリセル、ビット線及びワード
線間の接続不良）があった場合の置換単位と一致し、従
来のように１つのメモリセルブロックの全体を冗長置換
する場合に比して、冗長置換の単位を小面積に制限でき
る。しかも、１本の列選択信号線が選択可能な複数対の
ビット線に欠陥ビット線が含まれる場合には、前記列選
択信号線に対応する１本のプリチャージ電源線におい
て、切断手段が切断されるので、対応するプリチャージ
回路にはプリチャージ電位は供給されず、前記欠陥ビッ
ト線を含む複数対のビット線に対するプリチャージは行
われない。

【００３３】特に、請求項２記載の発明の半導体記憶装
置では、各切断手段を、配置空間的に余裕のあるセルア
レーの側方の周辺回路に配置できるので、その配置が容
易である。

【００３４】更に、請求項３記載の発明の半導体記憶装
置では、切断手段がヒューズ素子で構成され、このヒュ
ーズ素子は大きさの小さいものが採用可能であるので、
半導体記憶装置の小型化に有利である。

【００３５】また、請求項４ないし請求項７及び請求項
１４ないし請求項１６記載の発明の半導体記憶装置で
は、ワード線と接地との間のインピーダンスがインピー
ダンス変更手段により可変に調整されて、スタンバイ時
（ビット線対のプリチャージ動作期間中）は、ワード線
- 接地間のインピーダンスが高い値に調整されるので、
欠陥ビット線からワード線を経て接地に流れるスタンバ
イ電流が低減される。

【００３６】更に、請求項８ないし請求項１３記載の発
明の半導体記憶装置では、スタンバイ時（ビット線のプ
リチャージ動作期間中）は、ビット線が所定電位にプリ
チャージされるものの、ワード線の電位が動作時よりも
高められて、前記ビット線とワード線との電位差が小さ
くなるので、ビット線からワード線を経て接地に流れる
スタンバイ電流が有効に低減される。

【００３７】

【実施例】以下、本発明の半導体記憶装置の実施例につ
いて、図面を参照にしながら説明する。

【００３８】 （実施例１） 図１ないし図３は、本発明の第１の実施例の半導体記憶
装置を１６Ｍbit ＤＲＡＭに適用した回路図を示す。

【００３９】図１ないし図３は、１６Ｍbit のセルアレ
ーを行方向及び列方向に各々２分割して合計４分割とし
た場合のその１区画分の回路図を示す。この１区画分の
回路は、更に列方向に１６分割される。この１６分割さ
れた場合の１区画分の回路は、行方向に５１２対の正規
ビット線とビット不良に対する冗長救済用の複数対のビ
ット線を有し、列方向に２５６本の正規ワード線とビッ
ト不良に対する複数本の冗長救済用ワード線を有する。

【００４０】図１ないし図３において、１はセルアレー
であって、このセルアレー１は、多数対のビット線ＢＬ
１，／ＢＬ１…と、これ等と直交する多数本のワード線
ＷＬ１…を有する。

【００４１】ＭＢ１…ＭＢ１６は、前記セルアレー１を
前記ワード線ＷＬ１…が並ぶ方向に１６分割して成る複
数のメモリセルブロック、ＳＡ１…ＳＡ１６は、複数の
メモリセルブロックと同数設けられたセンスアンプブロ
ックであって、対応するメモリセルブロックの，ワード
線が並ぶ側の側方に配置されている。

【００４２】更に、Ｂ１、Ｂｎ…は、前記各メモリセル
ブロックＭＢ１…のビット線対２組毎に区画した列置換
単位、ＢＳ１は前記各列置換単位Ｂ１…と同じ大きさに
区画された冗長置換単位である。前記各列置換単位Ｂ１
…及び冗長置換単位ＢＳ１は同一構成である。以下、列
置換単位Ｂ１について説明すると、列置換単位Ｂ１にお
いて、ＭＣ１１、ＭＣ２１…はメモリセルであって、各
々、キャパシタＣとＮ型トランジスターＴより成る。

【００４３】Ｙ１…Ｙｎ…及びＹｓは、前記各メモリセ
ルブロックＭＢ１…間で共用される複数本の列選択信号
線であって、この列選択信号線Ｙ１…は、各ビット線対
ＢＬ１．／ＢＬ１…の延びる方向に配置され、且つ各列
置換単位Ｂ１、Ｂｎ…及び冗長置換単位ＢＳ１毎に１本
配置される。

【００４４】また、前記各センスアンプブロックＳＡ１
…は、列方向に延びる４本のビット線ＢＬ１， /ＢＬ
１、ＢＬ２， /ＢＬ２を基準電位（例えば、１／２・Ｖ
ＣＣ）にプリチャージする複数のプリチャージ回路４１
ａ…と、イコライズ信号線５１と、複数個のセンスアン
プ１０１ａと、この各センスアンプに接続される２本の
共通ソース線ＳＮ１１、ＳＰ１１と、対応する列選択信
号線Ｙ１…に接続された２つの列選択回路Ｙｓａ，Ｙｓ
ａとから構成されている。

【００４５】従って、図２に破線で囲むように、前記各
列置換単位Ｂ１…及び冗長置換単位ＢＳ１は、列方向に
連続する４本のビット線を行単位として列方向の延びる
複数組（３２組）のメモリセルブロックをビット線ショ
ート時の置換単位となる。

【００４６】加えて、１１ａ…１１ｎ…、及び１１ｓ
は、前記列選択信号線Ｙ１…と同数設けられたプリチャ
ージ電源線であって、各プリチャージ電源線１１ａ…
は、前記列選択信号線Ｙ１…に沿ってこれと平行に延び
る。前記各プリチャージ電源線１１ａ…１１ｎ…、及び
１１ｓは、対応する列選択信号線Ｙ１…Ｙｎ…、及びＹ
ｓにより選択可能な複数対のビット線のプリチャージ回
路４１ａ…に対して所定電位（１／２・ＶＣＣのプリチ
ャージ電位）を供給する。

【００４７】また、図２及び図３において、３はビット
線対のプリチャージ電位を発生するプリチャージ電位発
生回路（プリチャージ電位供給回路）、２は前記プリチ
ャージ電位発生回路３に接続されたプリチャージ電位供
給線であって、このプリチャージ電位供給線２には、前
記各プリチャージ電源線１１ａ…１１ｎ…、１１ｓが接
続されている。前記各プリチャージ電源線１１ａ…１１
ｎ…、１１ｓには、そのプリチャージ電位供給線２との
接続点近傍にヒューズ素子（切断手段）５０ａ…５０ｎ
…、５０ｓが配置される。この各ヒューズ素子５０ａ…
５０ｎ…、５０ｓは１μｍ〜２０μｍの大きさのものが
採用される。

【００４８】更に、図３において、７０は受けた列アド
レスに対応する列選択信号線Ｙ１…Ｙｎ、Ｙｍ…、Ｙｓ
を選択する列デコーダ、７１は欠陥置換単位Ｂ１…を冗
長置換単位ＢＳ１に置換した後に、受けた列アドレスに
対応する置換単位が前記冗長置換された欠陥列である場
合に、その受けた列アドレスを冗長列のアドレスに変換
する冗長判定回路である。

【００４９】したがって、本実施例においては、図３に
示すように、例えばビット線ＢＬ１とワード線ＷＬ１１
とのショート（抵抗成分Ｒで示す）が生じた場合には、
プリチャージ電源線１１ａに接続されたヒューズ素子５
０ａが切断されるので、列選択信号線Ｙ１により選択可
能な複数対のビット線ＢＬ１、/ＢＬ１、ＢＬ２、/ＢＬ
２のプリチャージ回路４１ａにはプリチャージ電位がプ
リチャージ電位発生回路３から供給されることはない。
従って、欠陥ビット線対［ＢＬ１，／ＢＬ１］をプリチ
ャージすることがないので、ビット線対のプリチャージ
期間（スタンバイ時）には、スタンバイ電流が欠陥ビッ
ト線- ワード線を経て接地に流れることはない。

【００５０】この場合、列レコーダ７０は、冗長判定回
路７１からの冗長列アドレスを受けて、列選択信号線Ｙ
１を選択する代わりに冗長先の列選択信号線Ｙｓを選択
するので、冗長置換単位ＢＳ１の冗長ビット線ＳＢＬ
１，／ＳＢＬ１又はＳＢＬ２，／ＳＢＬ２を通じて冗長
メモリセルにデータが読み書きされる。

【００５１】ここで、冗長置換単位ＢＳ１は、ビット線
が延びる方向に１６個、ワード線が延びる方向に２個の
合計３２個のセンスアンプ１０１ａを有する。従って、
４Ｍbit 部分の回路（図２の回路）においてワード線が
延びる方向に５１２個のセンスアンプを備えた回路部分
を置換単位とする場合に比して、本実施例では冗長置換
単位の面積をほぼ１／１６に縮小することができる。

【００５２】しかも、ヒューズ素子５０ａ…の大きさ
は、１μｍ〜２０μｍであるので、ヒューズ素子５０ａ
…をメモリセルアレイの外の周辺回路に設けても、一辺
が１．５ｃｍの長さを持つＤＲＡＭのチップでは、無視
できる寸法であり、チップの小型化を良好に確保でき
る。更に、ヒューズ素子５０ａ…を配置空間的に余裕の
あるセルアレーの側方に配置したので、そのヒューズ素
子５０ａ…の配置が容易である。

【００５３】尚、本実施例では、冗長列を１列のみ設け
たが、複数設けてもよいのは勿論である。

【００５４】また、本実施例では、切断手段としてヒュ
ーズ素子５０ａを使用したが、開閉回路を用いてもよ
い。この場合には、未だ冗長救済に供されない冗長ビッ
ト線対をプリチャージしないようにプリチャージ電源線
１１ｓをプリチャージ電位発生回路３から切り離せば、
更に低消費電力化を図ることができる。

【００５５】前記実施例では、ビット線- ワード線ショ
ート時に冗長置換単位ＢＳ１で置換したが、その他の不
良モードでも冗長置換単位ＢＳ１で置換すれば、冗長置
換単位の面積縮小化により、小チップ化を図ることが可
能である。

【００５６】図４は本発明等が提案する半導体記憶装置
の要部構成を示す。本提案例は、センスアンプの不良動
作を防止して、欠陥ビット線- ワード線に起因するスタ
ンバイ電流を低減する構成例である。尚、メモリセル等
の基本構成については前記図２及び図３と同一であるの
で、その図示及び説明を省略する。

【００５７】図４において、１０１ａはフリップフロッ
プ型センスアンプであって、前記センスアンプ１０１ａ
は、１対のビット線ＢＬ，/ ＢＬ相互間を接続する２個
のＰチャンネルトランジスタ（第１のトランジスタ）Ｔ
Ｐ，ＴＰ、及び２個のＮチャンネルトランジスタ（第２
のトランジスタ）ＴＮ，ＴＮを備えている。

【００５８】また、ＳＰは前記２個のＰチャンネルトラ
ンジスタＴＰに対する共通ソース線、ＳＮは前記２個の
ＮチャンネルトランジスタＴＮに対する共通ソース線、
２８は前記２本の共通ソース線ＳＰ，ＳＮの電位を制御
する制御回路である。

【００５９】前記制御回路２８は、図５に示すビット線
対のプリチャージ動作波形図から判るように、ビット線
対［ＢＬ，/ ＢＬ］のプリチャージ動作期間中（換言す
れば、センスアンプが非活性状態の期間、即ち、全ての
ワード線が選択されていないスタンバイ時）には、メモ
リセルトランジスタ（図２のトランジスターＴ）の導電
型（Ｎ型）とは反対の導電型（Ｐ型）の第１のトランジ
スタＴＰ用の共通ソース線ＳＰの電位ＶＳＰを、ビット
線のプリチャージ電位（１／２・ＶＣＣ）よりも第１の
トランジスタＴＰがカットオフする側の電位（即ち、１
／２・ＶＣＣよりも低い電位）、例えば“Ｌ”レベル
（接地電位ＶＳＳ）とする。

【００６０】また、前記制御回路２８は、第１のトラン
ジスタＴＰ用の共通ソース線ＳＰの電位ＶＳＰを“Ｌ”
レベル（接地電位ＶＳＳ）とする期間で、これと同時
に、他方の共通ソース線ＳＮの電位ＶＳＮを、ビット線
のプリチャージ電位（１／２・ＶＣＣ）よりも第２のト
ランジスタＴＮがカットオフする側の電位（即ち、１／
２・ＶＣＣよりも高い電位）、例えば“Ｈ”レベル（電
源電位ＶＣＣ）となるよう制御する。

【００６１】したがって、本提案例では、次の作用，効
果を奏する。

【００６２】即ち、本提案例では、ビット線対のプリチ
ャージ動作期間中（スタンバイ時）は、センスアンプ共
通ソース線ＳＮの電位ＶＳＮを“Ｈ”レベル（ＶＣＣ）
とすると同時に、センスアンプ共通ソース線ＳＰの電位
ＶＳＰを“Ｌ”レベル（ＶＳＳ）として、図５に示す動
作波形に従ってビット線対のプリチャージ動作を行うの
で、このスタンバイ時には、センスアンプ１０１ａのＰ
チャンネルトランジスタＴＰ，ＴＰ及びＮチャンネルト
ランジスタＴＮ，ＴＮは共に完全にカットオフする。従
って、センスアンプ動作を完全に停止させることがで
き、スタンバイ電流を無くすことができる。

【００６３】尚、ワード線が選択される動作時には、セ
ンスアンプ１０１ａの共通ソース線ＳＮ，ＳＰの電位
は、各々、プリチャージ動作期間中の電位を反転した電
位になるが、動作電流を大幅に大きくするようなことは
ない。

【００６４】 （実施例２） 本発明の第２の実施例を説明する。前記提案例ではビッ
ト線側でスタンバイ電流の低減対策を施したのに代え、
本実施例ではワード線側で対策を施したものである。

【００６５】図６（ａ）は、本発明の第２の実施例の半
導体記憶装置を示し、１つのメモリセルブロック内のみ
を示した回路図である。尚、本実施例では、ワード線を
駆動する構成のみを示し、分割されたメモリセルブロッ
ク、多数のメモリセル、多数対のビット線、複数個のセ
ンスアンプ、及び複数個のプリチャージ回路について
は、前記図１ないし図３に示した構成と同一であるの
で、その図示及び説明を省略する。

【００６６】各メモリセルブロック（同図には図示しな
いが、図２のメモリセルブロックＭＢ１…に相当する）
内の各ワード線ＷＬ１１、ＷＬ１２…は、各々、ワード
線駆動回路ＷＤ１１、ＷＤ１２…に接続されている。前
記各ワード線駆動回路ＷＤ１１、ＷＤ１２…には、各
々、ワード線選択信号線ＷＳ１１、ＷＳ１２…と、ワー
ド線信号線Ｗ１１、Ｗ１２…が入力される。

【００６７】各ワード線駆動回路ＷＤ１１、ＷＤ１２…
は相互に同一構成であるので、以下、ワード線駆動回路
ＷＤ１１についてのみ説明する。ワード線駆動回路ＷＤ
１１は、直列接続されたＮ型のトランジスタＴＷＤ１１
１及びＮ型のプルダウントランジスタＴＷＤ１２１と、
信号反転用のインバータＩＷＤ１１とを備える。トラン
ジスタＴＷＤ１１１にはワード線信号線Ｗ１１が接続さ
れ、プルダウントランジスタＴＷＤ１２１のソースには
共通電源線（擬似グランド線）ＶＳＸに接続され、前記
両トランジスタＴＷＤ１１１、ＴＷＤ１２１の接続点に
ワード線ＷＬ１１が接続される。ワード線選択信号線Ｗ
Ｓ１１は、直接にトランジスタＴＷＤ１１１のゲートに
接続されると共に、インバータＩＷＤ１１を介してプル
ダウントランジスタＴＷＤ１２１のゲートに接続され
る。前記ワード線信号線Ｗ１１の電位は、電源電位ＶＣ
Ｃとは異なる第２の電位ＶＰＰである。

【００６８】前記ワード線駆動回路ＷＤ１１において、
ワード線ＷＬ１１の選択の要求時（ワード線選択信号Ｗ
Ｓ１１がＨレベルのとき）には、トランジスタＴＷＤ１
１１がＯＮして、ワード線信号線Ｗ１１の電位がワード
線ＷＬ１１に供給される。一方、ワード線ＷＬ１１の非
選択時（ワード線選択信号ＷＳ１１がＬレベルのとき）
には、プルダウントランジスタＴＷＤ１２１がＯＮし
て、ワード線ＷＬ１１が共通電源線（擬似グランド線）
ＶＳＸに接続される。

【００６９】次に、本発明の特徴点を説明する。前記共
通電源線ＶＳＸは、各メモリセルブロックで共通して使
用される。また、前記共通電源線ＶＳＸと接地ＶＳＳと
の間には、２個のＮ型トランジスタＴ１、Ｔ２が並列に
配置される。前記一方のトランジスタＴ１のゲートには
電源電位ＶＣＣに接続される。他方のトランジスタＴ２
のゲートには、プリチャージ回路のイコライズ信号（活
性化信号）ＥＱをインバータＩ１で反転された反転信号
ＸＥＱが入力される。

【００７０】前記プリチャージ回路のイコライズ信号Ｅ
Ｑは、図６（ｂ）の信号波形に示すように、ビット線対
のプリチャージ動作期間中（即ち、スタンバイ時）には
“Ｈ”レベル（電源の電位ＶＣＣ）となり、それ以外の
動作時は“Ｌ”レベル（接地電位ＶＳＳ）となる。ここ
で、「動作時」及び「スタンバイ時」は１つのメモリセ
ルブロックについての表現であり、自己のメモリセルブ
ロック内の何れかのワード線が選択されている時をい
い、スタンバイ時とは自己のメモリセルブロックにおい
て全てのワード線が選択されていない時をいう。

【００７１】以上の構成から、トランジスタＴ１は常時
オン状態にあり、一方、トランジスタＴ２は、イコライ
ズ信号ＥＱが“Ｌ”レベルのとき、即ち動作時にだけオ
ン状態となる。

【００７２】以上の構成により、スタンバイ時には、ト
ランジスタＴ２のＯＦＦにより、共通電源線ＶＳＸと接
地との間のインピーダンスを高く変更するインピーダン
ス変更手段３１を構成している。また、この変更手段３
１により、共通電源線ＶＳＸと接地との間流れるスタン
バイ電流を制限するようにした電流制限手段３２を構成
している。

【００７３】したがって、本実施例では以下の作用，効
果を奏する。即ち、従来では、各ワード線（図２のワー
ド線ＷＬ１１…、以下、本実施例で説明を省略した構成
については図２及び図３に付した符号を用いて説明す
る）は、プルダウントランジスタＴＷＤ１２１を介して
直接接地電位ＶＳＳに接続されているため、ビット線Ｂ
Ｌ１とワード線ＷＬ１１とのショートがある場合には、
ビット線対のプリチャージ動作期間中（スタンバイ時）
にリーク電流が接地ＶＳＳへと流れ、スタンバイ不良の
原因となっていた。

【００７４】これに対し、本実施例では、ビット線対の
プリチャージ動作期間中（スタンバイ時）は、トランジ
スタＴ２がオフ状態となって、トランジスタＴ１のみが
オン状態となり、その結果、共通電源線ＶＳＸと接地Ｖ
ＳＳ間のインピーダンスが高くなるので、ビット線- ワ
ード線のショートによるスタンバイ電流を抑えることが
できる。

【００７５】尚、前記スタンバイ時において、共通電源
線ＶＳＸと接地ＶＳＳ間のインピーダンスが高くなるの
で、その分、ワード線ＷＬ１１…の電位は高くなるが、
このワード線ＷＬ１１…の電位は、０〜ビット線のプリ
チャージ電位（１／２・ＶＣＣ）Ｖの範囲にあれば、メ
モリセルトランジスタはオフしており、従ってメモリセ
ルからの情報のリークは無い。

【００７６】一方、何れかのワード線（例えばＷＬ１
１）が選択されて、対応するビット線対がセンスアンプ
によって増幅されている期間（動作時）は、前記トラン
ジスタＴ２もオン状態になるので、共通電源線ＶＳＸと
接地ＶＳＳ間のインピーダンスが低値となって、選択さ
れていないワード線（非選択ワード線）がほぼ接地電位
となり、対応するメモリセルのトランジスタが確実にオ
フ状態となる。

【００７７】更に、本実施例では、各センスアンプブロ
ック内のプリチャージ回路のイコライズ信号ＥＱと信号
反転用のインバータＩ１とにより、トランジスタＴ２の
制御を行うので、新たに制御信号用の回路を追加する必
要がなく、ＤＲＡＭのチップ面積の増大を防止できる。

【００７８】 （実施例２の変形例） 前記第２の実施例では、プリチャージ回路のイコライズ
信号ＥＱを用い、この信号ＥＱを反転した信号ＸＥＱで
トランジスタＴ２を制御したが、本変形例では、この反
転信号ＥＱの代わりに、図６（ｃ）示すセンスアンプの
共通ソース線ＳＰの電位ＶＳＰをそのまま前記図６
（ａ）のトランジスタＴ２のゲートに入力して、このト
ランジスタＴ２を制御する。その構成は前記トランジス
タＴ２を制御する信号が異なるのみであり、それ以外は
図６（ａ）の構成と同一である。

【００７９】本変形例では、前記第２の実施例と同様の
効果を有することは勿論のこと、これに加えて、次のよ
うな効果が新たに生まれる。

【００８０】センスアンプの共通ソース線ＳＰの電位Ｖ
ＳＰは、前記図１４に示すように、プリチャージ回路の
イコライズ信号ＥＱの立ち上がりを受けて“Ｈ”レベル
（例えば電源電位ＶＣＣ）から基準電位ＶＳＡ（例えば
ビット線のプリチャージ基準電位１／２・ＶＣＣ）に変
化して、各センスアンプ回路は非活性な状態となり、そ
の後、前記プリチャージ回路のイコライズ信号ＥＱの立
ち下がりを受けて前記基準電位ＶＳＡから前記“Ｈ”レ
ベル（ＶＣＣ）に変化して、各センスアンプ回路が活性
な状態となる。（以下、この信号をセンスアンプ活性化
信号ＳＰＡと記す。）ここで、非選択ワード線を低イン
ピーダンスで接地電位に接続し始めるタイミングは、厳
密に見ると、ビット線が振幅変化シ始めるタイミング、
つまりセンスアンプが動作を開始するタイミングであっ
て、それまでは非選択ワード線を低インピーダンスで接
地電位に接続する必要がない。従って、前記第２の実施
例では、プリチャージ回路のイコライズ信号ＥＱの反転
信号ＸＥＱでインピーダンスの制御を行っていたものと
比較して、本変形例では、前記イコライズ信号ＥＱから
１０ｎｓ程度経過後に変化するセンスアンプ活性化信号
ＳＰＡを用いるので、前記非選択ワード線が低インピー
ダンスになっている期間が短くて済み、ビット線とワー
ド線との間に流れる電流が大きく流れる期間を更に短く
することが可能である。

【００８１】 （実施例３） 以下、本発明の第３の実施例を説明する。

【００８２】図７（ａ）は本発明の第３の実施例の半導
体記憶装置を示す回路図である。

【００８３】各ワード線駆動回路ＷＤ１１、ＷＤ１２…
のプルダウントランジスタＴＷＤ１２１…の各ソースＳ
１、Ｓ２…を共に共通電源線ＶＳＸに接続した点は、図
６（ａ）に示した第２の実施例と同じである。

【００８４】図７（ａ）の第３の実施例の半導体記憶装
置が図６（ａ）の第２の実施例と相異する点は、接地Ｖ
ＳＳと共通電源線ＶＳＸとの間に、Ｎチャンネルトラン
ジスタＴ３を設け、前記トランジスタＴ３のゲートに、
センスアンプのＰチャンネルトランジスタの共通ソース
線ＳＰの電位ＶＳＰ（以下、この信号をＰセンスアンプ
制御信号と記す）を入力した点である。

【００８５】前記Ｐセンスアンプ制御信号ＶＳＰは、図
７（ｂ）に示すように、各ビット線対のプリチャージ動
作期間中（スタンバイ時）は基準電位ＶＳＡ（例えば、
各ビット線対のプリチャージ基準電位１／２・ＶＣＣ）
となり、ビット線対が前記センスアンプによって増幅さ
れている期間は“Ｈ”レベル（例えば、電源の電位ＶＣ
Ｃ）となるものである。以上の構成により、インピーダ
ンス変更手段３１´を構成している。

【００８６】したがって、本実施例によれば、各ビット
線対のプリチャージ動作期間中（スタンバイ時）は、ト
ランジスタＴ３は、そのゲート電位が前記基準電位ＶＳ
Ａ（１／２・ＶＣＣ）であるので、高インピーダンスな
状態となって、共通電源線ＶＳＸと接地ＶＳＳとの間の
インピーダンスが高インピーダンスとなり、ビット線-
ワード線間のショートによるスタンバイ電流を少なく抑
えることができると共に、ビット線対が前記センスアン
プによって増幅されている期間（動作時）は、トランジ
スタＴ３のゲート電位が“Ｈ”レベル（ＶＣＣ）となる
ので、前記トランジスタＴ３は低インピーダンスな状態
となって、共通電源線ＶＳＸと接地ＶＳＳとの間のイン
ピーダンスが低値となり、非選択ワード線を接地ＶＳＳ
に低インピーダンスで接地できる。

【００８７】更に、本実施例でも、センスアンプのＰチ
ャンンネルトランジスタの共通ソース線ＳＰの電位ＶＳ
Ｐにより、トランジスタＴ３の制御を行うので、新たに
制御信号用の回路を追加する必要がなく、ＤＲＡＭのチ
ップ面積の増大を防止することができる。

【００８８】 （実施例４） 以下、本発明の第４の実施例を説明する。

【００８９】図８（ａ）は本発明の第４の実施例の半導
体記憶装置を示す回路図である。

【００９０】各ワード線駆動回路ＷＤ１１、ＷＤ１２…
のソースＳ１、Ｓ２…を各メモリセルブロックで共通に
共通電源線ＶＳＸに接続している点は前記図６（ａ）の
第２の実施例と同じである。

【００９１】本実施例の半導体記憶装置が図６の第２の
実施例と相違する点は、共通電源線ＶＳＸをセンスアン
プの共通ソース線ＳＮの電位ＶＳＮ（以下、Ｎセンスア
ンプ制御信号と記す）に接続した点である。

【００９２】前記Ｎセンスアンプ制御信号ＶＳＮは、図
８（ｂ）に示すように、各ビット線対のプリチャージ動
作期間中（スタンバイ時）は、基準電位ＶＳＡ（例え
ば、各ビット線対のプリチャージ基準電位１／２・ＶＣ
Ｃ）となり、ビット線対がセンスアンプによって増幅さ
れている期間（動作時）は“Ｌ”レベル（例えば、電源
電位ＶＳＳ）となるものである。

【００９３】以上の構成により、各ビット線対のプリチ
ャージ動作期間中（スタンバイ時）、即ちワード線ＷＬ
１１、ＷＬ１２…が、オン状態のプルダウントランジス
タＴＷＤ１２１…を介して共通電源線ＶＳＸに接続され
る際には、共通電源線ＶＳＸの電位を基準電位ＶＳＡ
（１／２・ＶＣＣ）として、ビット線対のプリチャージ
電位（１／２・ＶＣＣ）と同電位にする電位変更手段５
１を構成している。この電位変更手段により、ショート
したビット線- ワード線間の電位差を小さく、好しくは
零値にしてスタンバイ電流を制限するようにした電流制
限手段３２´を構成している。

【００９４】したがって、本実施例では、ビット線対の
プリチャージ動作期間中（スタンバイ時）には、各ワー
ド線選択信号線ＷＳ１１、ＷＳ１２…がＬレベルに変化
して各ワード線駆動回路のプルダウントランジスタＴＷ
Ｄ１２１…がオン状態となるので、各ワード線ＷＬ１
１、ＷＬ１２…は共通電源線ＶＳＸに接続される。この
とき、共通電源線ＶＳＸの電位は、基準電位ＶＳＡ（１
／２・ＶＣＣ）にあって、ワード線にショートしている
ビット線と同電位であるので、ビット線- ワード線間の
ショートによるスタンバイ電流を抑えることができる。

【００９５】一方、センスアンプ動作期間中（動作時）
では、共通電源線ＶＳＸは接地電位ＶＳＳとなるので、
非選択ワード線を低インピーダンスで接地電位ＶＳＳに
プルダウンすることができる。

【００９６】更に、本発明では、各センスアンプブロッ
クのセンスアンプの共通ソース線をそのまま共通電源線
ＶＳＸに接続するので、新たに制御信号用の回路を追加
する必要がなく、ＤＲＡＭのチップ面積の増大を防止で
きる。

【００９７】 （実施例５） 以下、本発明の第５の実施例を説明する。

【００９８】図９（ａ）は本発明の第５の実施例の半導
体記憶装置を示す回路図である。

【００９９】各ワード線駆動回路ＷＤ１１、ＷＤ１２…
のソースＳ１、Ｓ２…を各メモリセルブロックで共通し
て共通電源線ＶＳＸに接続した点は、前記図６（ａ）の
第２の実施例と同じである。

【０１００】本実施例の半導体記憶装置が、図６の第２
の実施例と相違する点は、図９（ａ）に示すように、共
通電源線ＶＳＸと接地ＶＳＳとの間に、Ｎ型ＭＯＳトラ
ンジスタＴ４を配置すると共に、直列接続されたＮ型Ｍ
ＯＳトランジスタＴ５及びＰ型ＭＯＳトランジスタＴ６
より成る制御回路６１を設ける。この直列接続されたｎ
型ＭＯＳトランジスタＴ５及びＰ型ＭＯＳトランジスタ
Ｔ６を前記トランジスタＴ４と並列に接続する。前記ト
ランジスタＴ５、Ｔ６のドレインは前記トランジスタＴ
４のゲートに接続されると共に、トランジスタＴ５のソ
ースは共通電源線ＶＳＸに接続され、トランジスタＴ６
のソースは電源ＶＣＣに接続される。更に、直列接続さ
れた両トランジスタＴ５、Ｔ６は、同図（ｂ）に示すプ
リチャージ回路の活性化信号（イコライズ信号）ＥＱで
制御される。従って、制御回路６１では、ビット線のプ
リチャージｄ動作期間中（スタンバイ時）には、トラン
ジスタＴ５がオン状態となって共通電源線ＶＳＸの電位
をトランジスタＴ４のゲートに供給し、動作時には、ト
ランジスタＴ６がオン状態となって電源電位ＶＣＣをト
ランジスタＴ４のゲートに供給する。トランジスタＴ４
は所定のしきい値電圧ＶＴ４を有している。

【０１０１】前記の構成により、イコライズ信号ＥＱが
“Ｈ”レベル（電源電位ＶＣＣ）のとき（スタンバイ
時）に、共通電源線ＶＳＸがトランジスタＴ４のしきい
値電圧ＶＴ４よりも大きくなれば、トランジスタＴ４が
オン状態となって、共通電源線ＶＳＸからトランジスタ
Ｔ４を経て接地ＶＳＳに電流が流れることにより、共通
電源線ＶＳＸの電位をトランジスタＴ４のしきい値電圧
ＶＴ４に制限するようにしたクランプ回路６０を構成し
ている。このクランプ回路６０により、共通電源線ＶＳ
Ｘの電位を変更する電位変更手段５１´を構成してい
る。

【０１０２】いま、ビット線のプリチャージ動作期間中
（スタンバイ時）では、各ワード線駆動回路ＷＤ１１、
ＷＤ１２…のプルダウントランジスタＴＷＤ１２１、…
がオン状態となって、各ワード線ＷＬ１１、ＷＬ１２…
は共通電源線ＶＳＸに接続される。この際、制御回路６
１のトランジスタＴ５がオン状態となって、トランジス
タＴ４のゲートに共通電源線ＶＳＸの電位が加わるの
で、共通電源線ＶＳＸの電位はトランジスタＴ４のしき
い値電圧ＶＴ４にクランプされる。その結果、ビット線
とワード線とのショートがあっても、このショートした
ビット線- ワード線を経て接地に流れるスタンバイ電流
を抑えることができる。

【０１０３】一方、動作時であるワード線選択動作時に
は、各非選択ワード線駆動回路のプルダウントランジス
タはオン状態であり、各非選択ワード線は共通の電源線
ＶＳＸに接続される。このとき、制御回路６１では、Ｎ
型ＭＯＳトランジスタＴ５がオフし、Ｐ型ＭＯＳトラン
ジスタＴ６がオンするので、Ｎ型ＭＯＳトランジスタＴ
４のゲートは、トランジスタＴ６を介して電源電位ＶＣ
Ｃに繋がれる。その結果、Ｎ型ＭＯＳトランジスタＴ４
は常時ＯＮ状態となって、低インピーダダンスな状態と
なるので、共通電源線ＶＳＸと接地ＶＳＳとの間のイン
ピーダダンスが低値となって、非選択ワード線を低イン
ピーダンスで接地できる。

【０１０４】 （実施例６） 以下、本発明の第６の実施例を説明する。

【０１０５】図１０は本発明の第６の実施例の半導体記
憶装置を示す回路図である。

【０１０６】同図において、ＷＬ１１、ＷＬ１２は各々
ワード線、ＷＤ１１、ＷＤ１２は各々ワード線駆動回
路、ＩＷＤ１１、ＩＷＤ１２は各々インバータ回路（論
理回路）である。前記各ワード線駆動回路及びインバー
タ回路は同一構成であるので、以下、ワード線駆動回路
ＷＤ１１及びインバータ回路ＩＷＤ１１について内部構
成を説明する。

【０１０７】ワード線ＷＬ１１は、ワード線駆動回路Ｗ
Ｄ１１のＮ型トランジスタＴＷＤ１１１を介してワード
線信号Ｗ１１に接続されると共に、ワード線駆動回路Ｗ
Ｄ１１のＮ型プルダウントランジスタＴＷＤ１２１を介
して接地ＶＳＳに接続される。トランジスタＴＷＤ１１
１のゲート電極には、ワード線選択信号ＷＳ１１がその
まま入力される。このワード線選択信号ＷＳ１１は、自
己のワード線の選択要求時には“Ｈ”レベルとなり、自
己のワード線の選択が要求されない時には“Ｌ”レベル
となる。

【０１０８】前記インバータ回路ＩＷＤ１１は、プルダ
ウントランジスタＴＷＤ１２１を制御する制御回路であ
って、直列接続されたＰ型トランジスタＩＴｐ及びＮ型
トランジスタＩＴｎとから成る。前記インバータ回路Ｉ
ＷＤ１１の電源は、センスアンプのＰチャンネルトラン
ジスタ用の共通ソース線ＳＰの電位ＶＳＰであって、こ
の共通ソース線ＳＰがＰ型トランジスタＩＴｐのソース
に接続される。前記センスアンプ路の共通ソース線ＳＰ
の電位ＶＳＰは、図７（ｂ）に示すように、プリチャー
ジ動作期間中（全てのワード線が選択されない状態にあ
るスタンバイ時）には中間電位ＶＳＡ（例えば１／２・
ＶＣＣ）になり、何れかのワード線の選択動作時には電
源電位ＶＣＣとなる。Ｎ型トランジスタＩＴｎのソース
は接地ＶＳＳに接続される。両トランジスタＩＴｐ、Ｉ
Ｔｎは、そのドレインにプルダウントランジスタＴＷＤ
１２１のゲートが接続され、そのゲートにワード線選択
信号ＷＳ１１が入力される。

【０１０９】従って、インバータ回路ＩＷＤ１１は、自
己のワード線が選択された動作時，即ち自己のワード線
選択信号ＷＳ１１が“Ｈ”レベルの場合には、Ｎ型トラ
ンジスタＩＴｎがオン状態となって、接地電位ＶＳＳを
Ｎ型プルダウントランジスタＴＷＤ１２１のゲートに出
力する一方、自己のワード線の非選択状態，即ちワード
線選択信号ＷＳ１１が“Ｌ”レベルの場合には、Ｐ型ト
ランジスタＩＴｐがオン状態となって、センスアンプの
共通ソース線ＳＰの電位ＶＳＰをプルダウントランジス
タＴＷＤ１２１のゲートに出力する。

【０１１０】したがって、自己のワード線が選択された
動作時には、プルダウントランジスタＴＷＤ１２１が完
全オフして、ワード線ＷＬ１１と接地ＶＳＳ間が完全に
カットオフされると共に、トランジスタＴＷＤ１１１が
オンして、ワード線信号Ｗ１１がワード線ＷＬ１１に出
力される。

【０１１１】一方、自己のワード線が選択されない状態
では、トランジスタＴＷＤ１１１がオフすると共に、セ
ンスアンプの共通ソース線ＳＰの電位ＶＳＰがプルダウ
ントランジスタＴＷＤ１２１のゲートに出力される。こ
こに、他のワード線が選択されている動作時では、前記
センスアンプの共通ソース線ＳＰの電位ＶＳＰは、電源
電位ＶＣＣとなるので、Ｎ型プルダウントランジスタＴ
ＷＤ１２１が完全オンして、自己のワード線ＷＬ１１が
確実に接地電位ＶＳＳになる一方、他のワード線も選択
されていないスタンバイ時には、前記センスアンプの共
通ソース線ＳＰの電位ＶＳＰは、中間電位ＶＳＡ（１／
２・ＶＣＣ）となって、Ｎ型プルダウントランジスタＴ
ＷＤ１２１は高インピーダンスな状態となるので、この
プルダウントランジスタＴＷＤ１２１から接地ＶＳＳに
流れるスタンバイ電流を制限できる。

【０１１２】よって、スタンバイ時と、自己以外の他の
ワード線が選択された動作時とで、ワード線と接地電位
ＶＳＳとの間のインピーダンスをセンスアンプの共通ソ
ース線ＳＰの電位ＶＳＰにより変化させることができ
て、プリチャージ動作期間中（スタンバイ時）は、ワー
ド線を高インピーダンスで接地して、スタンバイ電流を
少なく制限できると共に、他のワード線が選択された動
作時には、自己のワード線を低インピーダンスで接地す
ることができるので、本発明の前記第２の実施例と同じ
効果が得られる。

【０１１３】尚、本発明の第６の実施例は、信号反転用
のインバータ回路ＩＷＤ１１だけでなく、その他、ＮＡ
ＮＤ回路やＮＯＲ回路等の論理回路を備える場合には、
これ等にも同様に適用できるのは勿論である。

【０１１４】

【発明の効果】以上説明したように、請求項１ないし請
求項３記載の発明の半導体記憶装置によれば、プリチャ
ージ電源線を列選択信号線と同数設けて、ワード線- ビ
ット線間のショートによる冗長置換単位を、１本の列選
択信号線に対応する複数対のビット線を単位としたの
で、ビット不良があった場合の置換単位と一致して、従
来のように１つのメモリセルブロックの全体を冗長置換
する場合に比して、冗長置換の単位を小面積に制限し
て、チップ面積の拡大を招かずにスタンバイ電流を低減
でき、従って、バッテリ駆動可能な半導体記憶装置には
極めて有効である。

【０１１５】特に、請求項２記載の発明の半導体記憶装
置では、各切断手段を、配置空間的に余裕のあるセルア
レーの側方の周辺回路に配置したので、その配置が容易
である。

【０１１６】更に、請求項３記載の発明の半導体記憶装
置では、小さいヒューズ素子で切断手段を構成したの
で、半導体記憶装置の小型化に有利である。

【０１１７】また、請求項４ないし請求項７及び請求項
１４ないし請求項１６記載の発明の半導体記憶装置で
は、ワード線と接地との間のインピーダンスを、スタン
バイ時（ビット線対のプリチャージ動作期間中）には高
い値に調整したので、欠陥ビット線からワード線を経て
接地に流れるスタンバイ電流を低減できる。

【０１１８】特に、請求項５ないし請求項７並びに請求
項１５及び請求項１６記載の発明では、既存の信号を使
用してワード線と接地との間のインピーダンスをスタン
バイ時と動作時とで変更するので、新たに制御信号用の
回路を付加する必要がなく、回路構成を簡易にしつつス
タンバイ電流を低減できる。

【０１１９】更に、請求項８ないし請求項１３記載の発
明の半導体記憶装置では、スタンバイ時（ビット線のプ
リチャージ動作期間中）には、ワード線の電位を動作時
よりも高めて、ビット線とワード線との電位差を小さく
したので、ビット線からワード線を経て接地に流れるス
タンバイ電流を有効に低減できる。

【０１２０】特に、請求項１０及び請求項１３記載の発
明では、既存の信号を使用してワード線とビット線との
電位差をスタンバイ時に小さくするので、新たに制御信
号用の回路を付加する必要がなく、回路構成を簡易にし
つつスタンバイ電流を低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体記憶装置の全体
構成を示す図である。

【図２】本発明の第１の実施例の半導体記憶装置の要部
の具体的構成を示す図である。

【図３】本発明の第１の実施例のメモリセルアレイの概
略的構成を示す図である。

【図４】本発明等の提案例の半導体記憶装置の構成を示
す図である。。

【図５】本発明等の提案例の半導体記憶装置のプリチャ
ージ動作を示す信号波形図である。

【図６】本発明の第２の実施例の半導体記憶装置におけ
るワード線駆動回路及びその制御信号を示す回路図であ
る。

【図７】本発明の第３の実施例の半導体記憶装置におけ
るワード線駆動回路及びその制御信号を示す回路図であ
る。

【図８】本発明の第４の実施例の半導体記憶装置におけ
るワード線駆動回路及びその制御信号を示す回路図であ
る。

【図９】本発明の第５の実施例の半導体記憶装置におけ
るワード線駆動回路及びその制御信号を示す回路図であ
る。

【図１０】本発明の第６の実施例の半導体記憶装置にお
けるワード線駆動回路を示す回路図である。

【図１１】従来の半導体記憶装置の全体構成を示す図で
ある。

【図１２】従来の半導体記憶装置の要部構成を示す図で
ある。

【図１３】従来の半導体記憶装置の他の要部構成を示す
図である。

【図１４】従来例のプリチャージ動作を示す信号波形図
である。

【符号の説明】

ＭＢ１、ＭＢ１６ メモリセルブロック ＳＡ１、ＳＡ１６ センスアンプブロック Ｙ１、Ｙｎ、Ｙｓ 列選択信号線 １１ａ、１１ｎ、１１ｓ プリチャージ電源線 ５０ａ、５０ｎ、５０ｓ ヒューズ素子（切断手段） ４１ａ プリチャージ回路 ＢＳ１ 冗長置換単位 ＭＣ１１ メモリセル ＢＬ１、／ＢＬ１ ビット線 ＳＰ 共通ソース線 ＳＮ 共通ソース線 ＴＷＤ１２１ プルダウントランジスタ ＶＳＸ 共通電源線 Ｔ２、Ｔ３ Ｔ４、Ｔ５、Ｔ６ トランジスタ ＩＴｐ Ｐ型トランジスタ ＩＴｎ Ｎ型トランジスタ ＩＷＤ１１ インバータ回路（論理回
路）（制御回路） １ セルアレー ２ プリチャージ電位発生回路 （プリチャージ電位供給回路） ２８ 制御回路 ３ １、３１´ インピーダンス変更手段 ３２、３２´ 電流制限手段 ５１、５１´ 電位変更手段 ６０ クランプ回路 ６１ 制御回路 １０１ａ センスアンプ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/409

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 多数のワード線及びこれと交差する多数
   対のビット線から成るセルアレーを、前記ワード線が並
   ぶ方向に複数に区画して成る複数のメモリセルブロック
   と、 前記複数のメモリセルブロックの側方でワード線が並ぶ
   側に配置された複数のセンスアンプブロックと、 前記各メモリセルブロック間で共用される複数本の列選
   択信号線と、 前記列選択信号線と平行な方向に配線され、且つ同数設
   けられたプリチャージ電源線と、 前記各プリチャージ電源線に配置された切断手段とを備
   え、 前記各センスアンプブロックは、対応するメモリセルブ
   ロック内の多数対のビット線を各々所定電位にプリチャ
   ージする複数個のプリチャージ回路を有し、 前記各列選択信号線は、各メモリセルブロックの複数対
   のビット線を単位として１本設けられ、且つ各メモリセ
   ルブロック毎に前記単位となった複数対のビット線を同
   時に選択するものであり、 前記各プリチャージ電源線は、対応する列選択信号線に
   より選択可能な複数対のビット線のプリチャージ回路に
   所定電位を供給するものであり、 前記１本の列選択信号線、この列選択信号線に対応する
   各メモリセルブロック内の複数対のビット線及び各セン
   スアンプブロックの複数個のプリチャージ回路、並びに
   １本のプリチャージ電源線を１単位として、ワード線-
   ビット線ショート時の冗長置換単位が構成されているこ
   とを特徴とする半導体記憶装置。
2. 【請求項２】 各プリチャージ電源線にプリチャージ電
   位を供給するプリチャージ電位供給回路を有し、 各切断手段は、前記プリチャージ電位供給回路と各プリ
   チャージ電源線との接続点近傍に配置されることを特徴
   とする請求項１記載の半導体記憶装置。
3. 【請求項３】 切断手段はヒューズ素子からなることを
   特徴とする請求項１又は請求項２記載の半導体記憶装
   置。
4. 【請求項４】 各々がキャパシタ及びトランジスタより
   成る複数個のメモリセルと、 前記複数個のメモリセルのトランジスタを各々制御する
   複数個のワード線と、前記複数個のメモリセルのキャパ
   シタに蓄積された情報が各々読み出される複数対のビッ
   ト線と、 前記複数対のビット線に読み出された情報を各々増幅す
   る複数個のセンスアンプと、 前記複数個のワード線と同数設けられ、対応するワード
   線の非選択時に、この対応するワード線を接地するプル
   ダウントランジスタと、 前記全てのワード線が選択されないスタンバイ時に、前
   記複数対のビット線を所定電位にプリチャージするプリ
   チャージ回路とを備えると共に、 前記スタンバイ時に、各ワード線からプルダウントラン
   ジスタを経て接地に流れる電流を制限する電流制限手段
   を備え、 前記 電流制限手段は、 各プルダウントランジスタのソースが接続された共通電
   源線と、 前記共通電源線を接地する経路に配置され、この経路の
   インピーダンスをスタンバイ時と何れかのワード線が選
   択される動作時とで変更し、スタンバイ時には動作時よ
   りもインピーダンスを高くするインピーダンス変更手段
   とから成ることを特徴とする半導体記憶装置。
5. 【請求項５】 インピーダンス変更手段は、 共通電源線を接地する経路に配置されたトランジスタを
   備え、 前記トランジスタは、プリチャージ回路の活性化信号に
   基いて制御され、 前記プリチャージ回路の活性化信号は、スタンバイ時と
   動作時とで電位が異なり、 前記トランジスタはスタンバイ時には動作時よりも高イ
   ンピーダンスな状態となること特徴とする請求項４記載
   の半導体記憶装置。
6. 【請求項６】 インピーダンス変更手段は、 共通電源線を接地する経路に配置されたトランジスタを
   備え、 前記トランジスタは、センスアンプの活性化信号により
   制御され、 前記センスアンプの活性化信号は、スタンバイ時と動作
   時とで電位が異なり、 前記トランジスタはスタンバイ時には動作時よりも高イ
   ンピーダンスな状態になること特徴とする請求項４記載
   の半導体記憶装置。
7. 【請求項７】 トランジスタはＮ型トランジスタであ
   り、 センスアンプの活性化信号は、センスアンプを構成する
   Ｐ型トランジスタの共通ソース線の電位であり、 前記Ｐ型トランジスタの共通ソース線は、スタンバイ時
   には半導体記憶回路の電源の電位の１／２値の電位とな
   り、動作時には前記電源の電位になることを特徴とする
   請求項６記載の半導体記憶装置。
8. 【請求項８】 各々がキャパシタ及びトランジスタより
   成る複数個のメモリセルと、 前記複数個のメモリセルのトランジスタを各々制御する
   複数個のワード線と、 前記複数個のメモリセルのキャパシタに蓄積された情報
   が各々読み出される複数対のビット線と、 前記複数対のビット線に読み出された情報を各々増幅す
   る複数個のセンスアンプと、 前記複数個のワード線と同数設けられ、対応するワード
   線の非選択時に、この対応するワード線を接地するプル
   ダウントランジスタと、 前記全てのワード線が選択されないスタンバイ時に、前
   記複数対のビット線を所定電位にプリチャージするプリ
   チャージ回路とを備えると共に、 前記スタンバイ時に、各ワード線からプルダウントラン
   ジスタを経て接地に流れる電流を制限する電流制限手段
   を備え、 前記 電流制限手段は、 各プルダウントランジスタのソースが接続された共通電
   源線と、 前記共通電源線の電位をスタンバイ時と何れかのワード
   線が選択される動作時とで変更し、スタンバイ時には動
   作時よりも電位を高くする電位変更手段とから成ること
   を特徴とする半導体記憶装置。
9. 【請求項９】 電位変更手段は、スタンバイ時には、共
   通電源線の電位を、ビット線のプリチャージ電位に等し
   い電位にすることを特徴とする請求項８記載の半導体記
   憶装置。
10. 【請求項１０】 電位変更手段は、 センスアンプを構成するＮ型トランジスタを駆動する共
    通ソース線であって、 前記共通ソース線は、共通電源線に接続され、且つ、ス
    タンバイ時にはビット線のプリチャージ電位に制御さ
    れ、動作時には接地電位に制御されることを特徴とする
    請求項９記載の半導体記憶装置。
11. 【請求項１１】 電位変更手段は、 共通電源線の電位を、スタンバイ時には動作時よりも高
    くクランプするクランプ回路より成ることを特徴とする
    請求項８記載の半導体記憶装置。
12. 【請求項１２】 クランプ回路は、 共通電源線と接地との間に配置され、所定の閾値電圧を
    有するＮ型トランジスタと、 前記トランジスタのゲート電極に、スタンバイ時には前
    記共通電源線の電位を供給し、動作時に半導体記憶回路
    の電源の電位を供給する制御回路とから成ることを特徴
    とする請求項１１記載の半導体記憶装置。
13. 【請求項１３】 制御回路は、 直列接続されたＮ型トランジスタ及びＰ型トランジスタ
    を備え、 前記Ｎ型トランジスタのソースは共通電源線に、前記Ｐ
    型トランジスタのソースは半導体記憶回路の電源に各々
    接続され、 前記両トランジスタのドレインは共通して、所定の閾値
    電圧を有するＮ型トランジスタのゲートに接続され、 前記両トランジスタのゲートには、共通して、プリチャ
    ージ回路の活性化信号が供給され、 前記活性化信号は、スタンバイ時には半導体記憶回路の
    電源の電位になり、動作時には接地電位になり、 共通電源線の電位をスタンバイ時には前記制御回路に並
    列接続されたＮ型トランジスタの所定の閾値電圧にクラ
    ンプすることを特徴とする請求項１２記載の半導体記憶
    装置。
14. 【請求項１４】 インピーダンス変更手段は、 プルダウントランジスタと、 前記プルダウントランジスタを制御する制御回路とから
    成り、 前記制御回路は、前記プルダウントランジスタを、対応
    するワード線の選択要求時にはカットオフし、他のワー
    ド線の選択要求時には低インピーダンスな状態に制御
    し、スタンバイ時には高インピーダンスな状態に制御す
    るものであることを特徴とする請求項４記載の半導体記
    憶装置。
15. 【請求項１５】 プルダウントランジスタはＮ型トラン
    ジスタより成り、 制御回路は論理回路より成り、 前記論理回路には、対応するワード線の選択を要求する
    ワード線選択信号が入力されると共に、電源として、セ
    ンスアンプを構成するＰ型トランジスタの共通ソース線
    が接続され、 前記センスアンプの共通ソース線は、何れかのワード線
    が選択される動作時には高電位に、スタンバイ時には低
    電位に制御され、 前記論理回路は、前記プルダウントランジスタのゲート
    電極に、前記ワード線選択信号の入力時には接地電位
    を、前記ワード線選択信号の非入力時には前記センスア
    ンプの共通ソース線の電位を各々供給するものであるこ
    とを特徴とする請求項１４記載の半導体記憶装置。
16. 【請求項１６】 論理回路はインバータ回路より成り、 前記インバータ回路は、 直列接続されたＰ型トランジスタ及びＮ型トランジスタ
    より成り、 前記Ｐ型トランジスタのソース電極にはセンスアンプの
    共通ソース線が接続され、 前記Ｎ型トランジスタのソース電極には半導体記憶回路
    の電源が接続され、 前記両トランジスタのゲート電極にはワード線選択信号
    が入力され、 前記両トランジスタのドレインが共通してプルダウント
    ランジスタのゲート電極に接続されることを特徴とする
    請求項１５記載の半導体記憶装置。