JP3505373B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3505373B2 JP3505373B2 JP31370997A JP31370997A JP3505373B2 JP 3505373 B2 JP3505373 B2 JP 3505373B2 JP 31370997 A JP31370997 A JP 31370997A JP 31370997 A JP31370997 A JP 31370997A JP 3505373 B2 JP3505373 B2 JP 3505373B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- drive signal
- circuit
- bit line
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
半導体記憶装置に係り、特にデータアクセスの初期段階
でビット線対とセンスアンプ駆動線対を所定電位にプリ
チャージ及びイコライズするビット線イコライズ回路及
びセンスアンプ駆動線イコライズ回路を備えた半導体記
憶装置に関する。
半導体記憶装置に係り、特にデータアクセスの初期段階
でビット線対とセンスアンプ駆動線対を所定電位にプリ
チャージ及びイコライズするビット線イコライズ回路及
びセンスアンプ駆動線イコライズ回路を備えた半導体記
憶装置に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置（ＤＲＡ
Ｍ）においては、素子の微細化及び高集積化により、ビ
ット線とワード線が短絡する不良、いわゆるクロスフェ
イルが起り易くなっている。このような不良が発生した
ビット線やワード線は救済回路（リダンダンシ）により
置き換えられて救済される。しかし、これら不良のビッ
ト線やワード線は電気的に切り離されるわけではなく、
データアクセス時の初期段階であるプリチャージ時に
は、これら不良のビット線やワード線もそれぞれビット
線プリチャージ電圧（例えばＶcc／２）及びワード線非
選択電圧（例えばＶss＝０Ｖ）にプリチャージされる。
このため、プリチャージ時にクロスフェイル部分で短絡
電流が流れ、プリチャージ時のスタンドバイ電流が増加
してしまうという問題があった。
Ｍ）においては、素子の微細化及び高集積化により、ビ
ット線とワード線が短絡する不良、いわゆるクロスフェ
イルが起り易くなっている。このような不良が発生した
ビット線やワード線は救済回路（リダンダンシ）により
置き換えられて救済される。しかし、これら不良のビッ
ト線やワード線は電気的に切り離されるわけではなく、
データアクセス時の初期段階であるプリチャージ時に
は、これら不良のビット線やワード線もそれぞれビット
線プリチャージ電圧（例えばＶcc／２）及びワード線非
選択電圧（例えばＶss＝０Ｖ）にプリチャージされる。
このため、プリチャージ時にクロスフェイル部分で短絡
電流が流れ、プリチャージ時のスタンドバイ電流が増加
してしまうという問題があった。
【０００３】この解決法として従来では、ビット線イコ
ライズ回路とビット線のプリチャージ電源線（例えばＶ
cc／２）との間に電流制限素子を設けることが提案され
ている（米国特許明細書、U.S.Patent Application Ser
ial No.5,499,211、Mar.12,1996 ）。
ライズ回路とビット線のプリチャージ電源線（例えばＶ
cc／２）との間に電流制限素子を設けることが提案され
ている（米国特許明細書、U.S.Patent Application Ser
ial No.5,499,211、Mar.12,1996 ）。
【０００４】図１２は上記従来例に開示されているＤＲ
ＡＭの一部の構成を示しており、複数のビット線対Ｂ
Ｌ、ｂＢＬ（ｂＢＬはＢＬの反転を意味する）と複数の
ワード線ＷＬ（図では１つのワード線のみ示している）
とが交差するように設けられている。
ＡＭの一部の構成を示しており、複数のビット線対Ｂ
Ｌ、ｂＢＬ（ｂＢＬはＢＬの反転を意味する）と複数の
ワード線ＷＬ（図では１つのワード線のみ示している）
とが交差するように設けられている。
【０００５】また、複数のビット線イコライズ回路１か
らなるビット線イコライズ回路群と、複数のセンスアン
プ回路２からなるセンスアンプ回路群が設けられてい
る。上記各ビット線イコライズ回路１はそれぞれ、ビッ
ト線イコライズ制御線３に供給されるビット線イコライ
ズ信号に応じて導通制御される３個のＮチャネルＭＯＳ
トランジスタＱ１〜Ｑ３で構成されている。各ビット線
イコライズ回路１内の３個のＭＯＳトランジスタＱ１〜
Ｑ３はデータアクセス時の初期段階であるプリチャージ
時に導通し、これにより対応するビット線対の両電位が
プリチャージ電源線４のプリチャージ電圧（例えばＶcc
／２）に設定される（プリチャージ及びイコライズ）。
らなるビット線イコライズ回路群と、複数のセンスアン
プ回路２からなるセンスアンプ回路群が設けられてい
る。上記各ビット線イコライズ回路１はそれぞれ、ビッ
ト線イコライズ制御線３に供給されるビット線イコライ
ズ信号に応じて導通制御される３個のＮチャネルＭＯＳ
トランジスタＱ１〜Ｑ３で構成されている。各ビット線
イコライズ回路１内の３個のＭＯＳトランジスタＱ１〜
Ｑ３はデータアクセス時の初期段階であるプリチャージ
時に導通し、これにより対応するビット線対の両電位が
プリチャージ電源線４のプリチャージ電圧（例えばＶcc
／２）に設定される（プリチャージ及びイコライズ）。
【０００６】ここで、上記プリチャージ電源線４とビッ
ト線イコライズ回路群との間には、クロスフェイルが発
生した時のプリチャージ時に、ビット線からワード線に
流れる短絡電流を削減するために電流制限素子５が接続
されている。
ト線イコライズ回路群との間には、クロスフェイルが発
生した時のプリチャージ時に、ビット線からワード線に
流れる短絡電流を削減するために電流制限素子５が接続
されている。
【０００７】また、上記各センスアンプ回路２はそれぞ
れ、２個のＰチャネルＭＯＳトランジスタＱ４、Ｑ５で
構成されたＰチャネルセンスアンプと、２個のＮチャネ
ルＭＯＳトランジスタＱ６、Ｑ７で構成されたＮチャネ
ルセンスアンプとで構成されている。上記各２個のＰチ
ャネル及びＮチャネルＭＯＳトランジスタそれぞれのソ
ース共通接続点は、Ｐチャネル及びＮチャネルセンスア
ンプを駆動するＰチャネルセンスアンプ駆動線６及びＮ
チャネルセンスアンプ駆動線７にそれぞれ接続されてい
る。
れ、２個のＰチャネルＭＯＳトランジスタＱ４、Ｑ５で
構成されたＰチャネルセンスアンプと、２個のＮチャネ
ルＭＯＳトランジスタＱ６、Ｑ７で構成されたＮチャネ
ルセンスアンプとで構成されている。上記各２個のＰチ
ャネル及びＮチャネルＭＯＳトランジスタそれぞれのソ
ース共通接続点は、Ｐチャネル及びＮチャネルセンスア
ンプを駆動するＰチャネルセンスアンプ駆動線６及びＮ
チャネルセンスアンプ駆動線７にそれぞれ接続されてい
る。
【０００８】また、上記両センスアンプ駆動線６、７に
はセンスアンプ駆動線イコライズ回路８が接続されてい
る。このセンスアンプ駆動線イコライズ回路８は、セン
スアンプ駆動線イコライズ制御線９に供給されるイコラ
イズ信号に応じて導通制御される３個のＮチャネルＭＯ
ＳトランジスタＱ８〜Ｑ１０で構成されている。上記セ
ンスアンプ駆動線イコライズ回路８内の３個のＭＯＳト
ランジスタＱ８〜Ｑ１０はデータアクセス時の初期段階
であるプリチャージ時に導通し、これにより上記両セン
スアンプ駆動線対６、７の電位がプリチャージ電源線１
０のプリチャージ電圧（例えばＶcc／２）に設定される
（プリチャージ及びイコライズ）。
はセンスアンプ駆動線イコライズ回路８が接続されてい
る。このセンスアンプ駆動線イコライズ回路８は、セン
スアンプ駆動線イコライズ制御線９に供給されるイコラ
イズ信号に応じて導通制御される３個のＮチャネルＭＯ
ＳトランジスタＱ８〜Ｑ１０で構成されている。上記セ
ンスアンプ駆動線イコライズ回路８内の３個のＭＯＳト
ランジスタＱ８〜Ｑ１０はデータアクセス時の初期段階
であるプリチャージ時に導通し、これにより上記両セン
スアンプ駆動線対６、７の電位がプリチャージ電源線１
０のプリチャージ電圧（例えばＶcc／２）に設定される
（プリチャージ及びイコライズ）。
【０００９】
【発明が解決しようとする課題】しかし、上記のような
電流制限素子を設けたとしても、クロスフェイル発生時
のプリチャージ時には下記のような経路で電流が流れて
しまう。 （１）ビット線ＢＬの電荷がクロスフェイル部分（図中
の丸印で示す）を通じて、ワード線非選択電圧（Ｖss＝
０Ｖ）に設定されているワード線ＷＬに流れる（図中の
）。
電流制限素子を設けたとしても、クロスフェイル発生時
のプリチャージ時には下記のような経路で電流が流れて
しまう。 （１）ビット線ＢＬの電荷がクロスフェイル部分（図中
の丸印で示す）を通じて、ワード線非選択電圧（Ｖss＝
０Ｖ）に設定されているワード線ＷＬに流れる（図中の
）。
【００１０】（２）上記 の経路でビット線ＢＬから電
流が流れることにより、導通しているビット線イコライ
ズ回路１内のＮチャネルＭＯＳトランジスタＱ１を介し
て対応するビット線ｂＢＬからビット線ＢＬに電流が流
れ、ビット線ＢＬ、ｂＢＬの電位が共にＶss付近まで低
下する（図中の ）。
流が流れることにより、導通しているビット線イコライ
ズ回路１内のＮチャネルＭＯＳトランジスタＱ１を介し
て対応するビット線ｂＢＬからビット線ＢＬに電流が流
れ、ビット線ＢＬ、ｂＢＬの電位が共にＶss付近まで低
下する（図中の ）。
【００１１】（３）センスアンプ回路２内のＰチャネル
ＭＯＳトランジスタＱ４を通じて、Ｐチャネルセンスア
ンプ駆動線６のプリチャージ電圧がビット線ＢＬ側に抜
ける（図中の ）。
ＭＯＳトランジスタＱ４を通じて、Ｐチャネルセンスア
ンプ駆動線６のプリチャージ電圧がビット線ＢＬ側に抜
ける（図中の ）。
【００１２】（４）センスアンプ駆動線イコライズ回路
８内のＮチャネルＭＯＳトランジスタＱ９を通じて、プ
リチャージ電源線１０からＰチャネルセンスアンプ駆動
線６に電流が流れる（図中の ）。
８内のＮチャネルＭＯＳトランジスタＱ９を通じて、プ
リチャージ電源線１０からＰチャネルセンスアンプ駆動
線６に電流が流れる（図中の ）。
【００１３】この結果、図１２のＤＲＡＭでも、Ｐチャ
ネルセンスアンプ駆動線６をプリチャージするためのプ
リチャージ電源線１０から、センスアンプ駆動線イコラ
イズ回路８、Ｐチャネルセンスアンプ駆動線６、センス
アンプ回路２、ビット線ＢＬ及びクロスフェイル部分を
介してワード線ＷＬに電流が流れるので、プリチャージ
時のスタンドバイ電流が増加するという問題があった。
ネルセンスアンプ駆動線６をプリチャージするためのプ
リチャージ電源線１０から、センスアンプ駆動線イコラ
イズ回路８、Ｐチャネルセンスアンプ駆動線６、センス
アンプ回路２、ビット線ＢＬ及びクロスフェイル部分を
介してワード線ＷＬに電流が流れるので、プリチャージ
時のスタンドバイ電流が増加するという問題があった。
【００１４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ビット線とワード線と
の間にクロスフェイルが存在していても、プリチャージ
時における短絡電流を削減する、あるいは短絡電流の発
生を防止して、スタンドバイ電流を削減することができ
る半導体記憶装置を提供することである。
されたものであり、その目的は、ビット線とワード線と
の間にクロスフェイルが存在していても、プリチャージ
時における短絡電流を削減する、あるいは短絡電流の発
生を防止して、スタンドバイ電流を削減することができ
る半導体記憶装置を提供することである。
【００１５】
【課題を解決するための手段】この発明の半導体記憶装
置は、ビット線対と、上記ビット線対の電位を第１電位
に設定するビット線イコライズ回路と、上記ビット線対
に接続され、上記ビット線対に生じる電位差を増幅して
データを検出するセンスアンプ回路と、上記センスアン
プ回路を駆動するセンスアンプ駆動信号を上記センスア
ンプ回路に与える駆動信号線対と、上記駆動信号線対の
電位を第２電位に設定する駆動信号線イコライズ回路
と、上記第２電位を伝達する電源線と、上記電源線と上
記駆動信号線対との間で上記駆動信号線イコライズ回路
の電流経路に対して直列に挿入され、カラム選択信号に
応じてその動作が制御される電流制限回路とを具備した
ことを特徴とする。
置は、ビット線対と、上記ビット線対の電位を第１電位
に設定するビット線イコライズ回路と、上記ビット線対
に接続され、上記ビット線対に生じる電位差を増幅して
データを検出するセンスアンプ回路と、上記センスアン
プ回路を駆動するセンスアンプ駆動信号を上記センスア
ンプ回路に与える駆動信号線対と、上記駆動信号線対の
電位を第２電位に設定する駆動信号線イコライズ回路
と、上記第２電位を伝達する電源線と、上記電源線と上
記駆動信号線対との間で上記駆動信号線イコライズ回路
の電流経路に対して直列に挿入され、カラム選択信号に
応じてその動作が制御される電流制限回路とを具備した
ことを特徴とする。
【００１６】この発明の半導体記憶装置は、ビット線対
と、上記ビット線対の電位を第１電位に設定するビット
線イコライズ回路と、上記ビット線対に接続され、Ｐチ
ャネルＭＯＳトランジスタからなるＰチャネルセンスア
ンプとＮチャネルＭＯＳトランジスタからなるＮチャネ
ルセンスアンプとを有し、上記ビット線対に生じる電位
差を増幅してデータを検出するセンスアンプ回路と、上
記Ｐチャネルセンスアンプを駆動する第１駆動信号を上
記Ｐチャネルセンスアンプに与える第１駆動信号線と、
上記Ｎチャネルセンスアンプを駆動する第２駆動信号を
上記Ｎチャネルセンスアンプに与える第２駆動信号線
と、上記第１、第２駆動信号線相互間にソース、ドレイ
ンからなる電流通路が挿入され、ゲートに供給される第
３駆動信号によってプリチャージ期間の初期の所定期間
だけ導通するように制御される第１ＭＯＳトランジスタ
と、上記第１駆動信号線と上記第２電位との間にソー
ス、ドレインからなる電流通路が挿入され、ゲートに第
４駆動信号が供給される第２ＭＯＳトランジスタと、上
記第２駆動信号線と上記第２電位との間にソース、ドレ
インからなる電流通路が挿入され、ゲートに第４駆動信
号が供給される第３ＭＯＳトランジスタとを有する駆動
信号線イコライズ回路と、上記第１駆動信号線と上記第
２電位との間で第２ＭＯＳトランジスタのソース、ドレ
インからなる電流通路に対して直列に挿入される電流制
限回路とを具備している。
と、上記ビット線対の電位を第１電位に設定するビット
線イコライズ回路と、上記ビット線対に接続され、Ｐチ
ャネルＭＯＳトランジスタからなるＰチャネルセンスア
ンプとＮチャネルＭＯＳトランジスタからなるＮチャネ
ルセンスアンプとを有し、上記ビット線対に生じる電位
差を増幅してデータを検出するセンスアンプ回路と、上
記Ｐチャネルセンスアンプを駆動する第１駆動信号を上
記Ｐチャネルセンスアンプに与える第１駆動信号線と、
上記Ｎチャネルセンスアンプを駆動する第２駆動信号を
上記Ｎチャネルセンスアンプに与える第２駆動信号線
と、上記第１、第２駆動信号線相互間にソース、ドレイ
ンからなる電流通路が挿入され、ゲートに供給される第
３駆動信号によってプリチャージ期間の初期の所定期間
だけ導通するように制御される第１ＭＯＳトランジスタ
と、上記第１駆動信号線と上記第２電位との間にソー
ス、ドレインからなる電流通路が挿入され、ゲートに第
４駆動信号が供給される第２ＭＯＳトランジスタと、上
記第２駆動信号線と上記第２電位との間にソース、ドレ
インからなる電流通路が挿入され、ゲートに第４駆動信
号が供給される第３ＭＯＳトランジスタとを有する駆動
信号線イコライズ回路と、上記第１駆動信号線と上記第
２電位との間で第２ＭＯＳトランジスタのソース、ドレ
インからなる電流通路に対して直列に挿入される電流制
限回路とを具備している。
【００１７】この発明の半導体記憶装置は、ビット線対
と、上記ビット線対の電位を第１電位に設定するビット
線イコライズ回路と、上記ビット線対に接続され、Ｐチ
ャネルＭＯＳトランジスタからなるＰチャネルセンスア
ンプとＮチャネルＭＯＳトランジスタからなるＮチャネ
ルセンスアンプとを有し、上記ビット線対に生じる電位
差を増幅してデータを検出するセンスアンプ回路と、上
記Ｐチャネルセンスアンプを駆動する第１駆動信号を上
記Ｐチャネルセンスアンプに与える第１駆動信号線と、
上記Ｎチャネルセンスアンプを駆動する第２駆動信号を
上記Ｎチャネルセンスアンプに与える第２駆動信号線
と、上記第１、第２駆動信号線相互間にソース、ドレイ
ンからなる電流通路が挿入された第１ＭＯＳトランジス
タと、上記第１駆動信号線と上記第２電位との間にソー
ス、ドレインからなる電流通路が挿入され、ゲートに第
３駆動信号が供給される第２ＭＯＳトランジスタと、上
記第２駆動信号線と上記第２電位との間にソース、ドレ
インからなる電流通路が挿入され、ゲートに第３駆動信
号が供給される第３ＭＯＳトランジスタと、上記第３制
御信号と上記第１駆動信号線の信号とに応じて上記第１
ＭＯＳトランジスタのゲートを制御する第４制御信号を
形成する論理回路とを有する駆動信号線イコライズ回路
と、上記第１駆動信号線と上記第２電位との間で第２Ｍ
ＯＳトランジスタのソース、ドレインからなる電流通路
に対して直列に挿入される電流制限回路とを具備してい
る。
と、上記ビット線対の電位を第１電位に設定するビット
線イコライズ回路と、上記ビット線対に接続され、Ｐチ
ャネルＭＯＳトランジスタからなるＰチャネルセンスア
ンプとＮチャネルＭＯＳトランジスタからなるＮチャネ
ルセンスアンプとを有し、上記ビット線対に生じる電位
差を増幅してデータを検出するセンスアンプ回路と、上
記Ｐチャネルセンスアンプを駆動する第１駆動信号を上
記Ｐチャネルセンスアンプに与える第１駆動信号線と、
上記Ｎチャネルセンスアンプを駆動する第２駆動信号を
上記Ｎチャネルセンスアンプに与える第２駆動信号線
と、上記第１、第２駆動信号線相互間にソース、ドレイ
ンからなる電流通路が挿入された第１ＭＯＳトランジス
タと、上記第１駆動信号線と上記第２電位との間にソー
ス、ドレインからなる電流通路が挿入され、ゲートに第
３駆動信号が供給される第２ＭＯＳトランジスタと、上
記第２駆動信号線と上記第２電位との間にソース、ドレ
インからなる電流通路が挿入され、ゲートに第３駆動信
号が供給される第３ＭＯＳトランジスタと、上記第３制
御信号と上記第１駆動信号線の信号とに応じて上記第１
ＭＯＳトランジスタのゲートを制御する第４制御信号を
形成する論理回路とを有する駆動信号線イコライズ回路
と、上記第１駆動信号線と上記第２電位との間で第２Ｍ
ＯＳトランジスタのソース、ドレインからなる電流通路
に対して直列に挿入される電流制限回路とを具備してい
る。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。図１はこの発明の第１の実
施の形態によるＤＲＡＭの一部の構成を示している。な
お、図１において、前記図１２に示した従来のものと対
応する箇所には同じ符号を用いて説明を行う。
実施の形態により説明する。図１はこの発明の第１の実
施の形態によるＤＲＡＭの一部の構成を示している。な
お、図１において、前記図１２に示した従来のものと対
応する箇所には同じ符号を用いて説明を行う。
【００１９】図において、ＢＬ、ｂＢＬはビット線対、
ＷＬはワード線であり、複数のビット線対ＢＬ、ｂＢＬ
と複数のワード線ＷＬ（図では１つのワード線のみ示し
ている）とが交差するように設けられている。また、図
示しないが、各ビット線対ＢＬ、ｂＢＬにはそれぞれ複
数のメモリセルが接続されている。
ＷＬはワード線であり、複数のビット線対ＢＬ、ｂＢＬ
と複数のワード線ＷＬ（図では１つのワード線のみ示し
ている）とが交差するように設けられている。また、図
示しないが、各ビット線対ＢＬ、ｂＢＬにはそれぞれ複
数のメモリセルが接続されている。
【００２０】また、複数のビット線イコライズ回路１か
らなるビット線イコライズ回路群と、複数のセンスアン
プ回路２からなるセンスアンプ回路群が設けられてい
る。上記各ビット線イコライズ回路１はそれぞれ、ビッ
ト線イコライズ制御線３に供給されるビット線イコライ
ズ信号に応じて導通制御される３個のＮチャネルＭＯＳ
トランジスタＱ１〜Ｑ３で構成されている。すなわち、
ＭＯＳトランジスタＱ１のソース、ドレインからなる電
流通路は対応するビット線対（ＢＬ、ｂＢＬ）相互間に
接続され、ゲートはビット線イコライズ制御線３に接続
されている。ＭＯＳトランジスタＱ２、Ｑ３のソース、
ドレインからなる各電流通路は対応するビット線対相互
間に直列に接続されており、両ゲートは共にビット線イ
コライズ制御線３に接続されている。
らなるビット線イコライズ回路群と、複数のセンスアン
プ回路２からなるセンスアンプ回路群が設けられてい
る。上記各ビット線イコライズ回路１はそれぞれ、ビッ
ト線イコライズ制御線３に供給されるビット線イコライ
ズ信号に応じて導通制御される３個のＮチャネルＭＯＳ
トランジスタＱ１〜Ｑ３で構成されている。すなわち、
ＭＯＳトランジスタＱ１のソース、ドレインからなる電
流通路は対応するビット線対（ＢＬ、ｂＢＬ）相互間に
接続され、ゲートはビット線イコライズ制御線３に接続
されている。ＭＯＳトランジスタＱ２、Ｑ３のソース、
ドレインからなる各電流通路は対応するビット線対相互
間に直列に接続されており、両ゲートは共にビット線イ
コライズ制御線３に接続されている。
【００２１】そして、全てのビット線イコライズ回路１
内の各２個のＭＯＳトランジスタＱ２、Ｑ３の電流通路
の接続点は互いに共通に接続されており、この共通接続
点とプリチャージ電源線４との間には電流制限素子５が
接続されている。
内の各２個のＭＯＳトランジスタＱ２、Ｑ３の電流通路
の接続点は互いに共通に接続されており、この共通接続
点とプリチャージ電源線４との間には電流制限素子５が
接続されている。
【００２２】上記プリチャージ電源線４には、データア
クセス時の初期段階であるプリチャージ時に全てのビッ
ト線を所定電位に設定するためのプリチャージ電圧（例
えばＶcc／２）が供給される。
クセス時の初期段階であるプリチャージ時に全てのビッ
ト線を所定電位に設定するためのプリチャージ電圧（例
えばＶcc／２）が供給される。
【００２３】上記各センスアンプ回路２はそれぞれ、２
個のＰチャネルＭＯＳトランジスタＱ４、Ｑ５で構成さ
れたＰチャネルセンスアンプと、２個のＮチャネルＭＯ
ＳトランジスタＱ６、Ｑ７で構成されたＮチャネルセン
スアンプとで構成されている。すなわち、各Ｐチャネル
センスアンプを構成する２個のＰチャネルＭＯＳトラン
ジスタＱ４、Ｑ５のソース、ドレインからなる電流通路
は対応するビット線対相互間に直列に接続されており、
一方のＭＯＳトランジスタＱ４のゲートはビット線ｂＢ
Ｌに、他方のＭＯＳトランジスタＱ５のゲートはビット
線ＢＬにそれぞれ接続されている。そして、両ＭＯＳト
ランジスタＱ４、Ｑ５の電流通路の共通接続点はＰチャ
ネルセンスアンプ駆動線６に接続されている。
個のＰチャネルＭＯＳトランジスタＱ４、Ｑ５で構成さ
れたＰチャネルセンスアンプと、２個のＮチャネルＭＯ
ＳトランジスタＱ６、Ｑ７で構成されたＮチャネルセン
スアンプとで構成されている。すなわち、各Ｐチャネル
センスアンプを構成する２個のＰチャネルＭＯＳトラン
ジスタＱ４、Ｑ５のソース、ドレインからなる電流通路
は対応するビット線対相互間に直列に接続されており、
一方のＭＯＳトランジスタＱ４のゲートはビット線ｂＢ
Ｌに、他方のＭＯＳトランジスタＱ５のゲートはビット
線ＢＬにそれぞれ接続されている。そして、両ＭＯＳト
ランジスタＱ４、Ｑ５の電流通路の共通接続点はＰチャ
ネルセンスアンプ駆動線６に接続されている。
【００２４】各Ｎチャネルセンスアンプを構成する２個
のＮチャネルＭＯＳトランジスタＱ６、Ｑ７のソース、
ドレインからなる電流通路は、Ｐチャネルセンスアンプ
と同様に、対応するビット線対相互間に直列に接続され
ており、一方のＭＯＳトランジスタＱ６のゲートはビッ
ト線ｂＢＬに、他方のＭＯＳトランジスタＱ７のゲート
はビット線ＢＬにそれぞれ接続されている。そして、両
ＭＯＳトランジスタＱ６、Ｑ７の電流通路の共通接続点
はＮチャネルセンスアンプ駆動線７に接続されている。
のＮチャネルＭＯＳトランジスタＱ６、Ｑ７のソース、
ドレインからなる電流通路は、Ｐチャネルセンスアンプ
と同様に、対応するビット線対相互間に直列に接続され
ており、一方のＭＯＳトランジスタＱ６のゲートはビッ
ト線ｂＢＬに、他方のＭＯＳトランジスタＱ７のゲート
はビット線ＢＬにそれぞれ接続されている。そして、両
ＭＯＳトランジスタＱ６、Ｑ７の電流通路の共通接続点
はＮチャネルセンスアンプ駆動線７に接続されている。
【００２５】上記両センスアンプ駆動線６、７にはセン
スアンプ駆動線イコライズ回路８が接続されている。こ
のセンスアンプ駆動線イコライズ回路８は、センスアン
プ駆動線イコライズ制御線９に供給されるイコライズ信
号に応じて導通制御される３個のＮチャネルＭＯＳトラ
ンジスタＱ８〜Ｑ１０で構成されている。すなわち、Ｍ
ＯＳトランジスタＱ８のソース、ドレインからなる電流
通路は上記両センスアンプ駆動線６、７相互間に接続さ
れ、ゲートはセンスアンプ駆動線イコライズ制御線９に
接続されている。ＭＯＳトランジスタＱ９、Ｑ１０の各
ソース、ドレインからなる電流通路は上記両センスアン
プ駆動線６、７相互間に直列に接続されており、両ゲー
トは共にセンスアンプ駆動線イコライズ制御線９に接続
されている。
スアンプ駆動線イコライズ回路８が接続されている。こ
のセンスアンプ駆動線イコライズ回路８は、センスアン
プ駆動線イコライズ制御線９に供給されるイコライズ信
号に応じて導通制御される３個のＮチャネルＭＯＳトラ
ンジスタＱ８〜Ｑ１０で構成されている。すなわち、Ｍ
ＯＳトランジスタＱ８のソース、ドレインからなる電流
通路は上記両センスアンプ駆動線６、７相互間に接続さ
れ、ゲートはセンスアンプ駆動線イコライズ制御線９に
接続されている。ＭＯＳトランジスタＱ９、Ｑ１０の各
ソース、ドレインからなる電流通路は上記両センスアン
プ駆動線６、７相互間に直列に接続されており、両ゲー
トは共にセンスアンプ駆動線イコライズ制御線９に接続
されている。
【００２６】この実施の形態のＤＲＡＭが従来のものと
異なる点は、上記センスアンプ駆動線イコライズ回路８
内の２個のＭＯＳトランジスタＱ９、Ｑ１０の各電流通
路の共通接続点をセンスアンプ駆動線のプリチャージ電
源線１０に直接に接続せずに、電流制限素子１１を介し
て接続したことである。すなわち、この電流制限素子１
１は、プリチャージ電源線１０と上記センスアンプ駆動
線６との間で上記センスアンプ駆動線イコライズ回路８
の電流経路に対して直列に挿入されている。そして、こ
の電流制限素子１１は、プリチャージ電源線１０のプリ
チャージ電圧（例えばＶcc／２）から流れ出る電流値を
ある一定値以下に制限する機能を持つ。
異なる点は、上記センスアンプ駆動線イコライズ回路８
内の２個のＭＯＳトランジスタＱ９、Ｑ１０の各電流通
路の共通接続点をセンスアンプ駆動線のプリチャージ電
源線１０に直接に接続せずに、電流制限素子１１を介し
て接続したことである。すなわち、この電流制限素子１
１は、プリチャージ電源線１０と上記センスアンプ駆動
線６との間で上記センスアンプ駆動線イコライズ回路８
の電流経路に対して直列に挿入されている。そして、こ
の電流制限素子１１は、プリチャージ電源線１０のプリ
チャージ電圧（例えばＶcc／２）から流れ出る電流値を
ある一定値以下に制限する機能を持つ。
【００２７】さらに、上記両センスアンプ駆動線６、７
にはセンスアンプ駆動回路１２が接続されている。この
センスアンプ駆動回路１２は、上記センスアンプ駆動線
イコライズ回路８により両センスアンプ駆動線６、７の
プリチャージ及びイコライズ動作が行われた後の動作期
間に、上記各センスアンプ回路２内のＰチャネルセンス
アンプ及びＮチャネルセンスアンプをそれぞれ駆動（活
性化）するための駆動信号ＳＡＰ、ｂＳＡＮを出力す
る。なお、駆動（活性化）時の駆動信号ＳＡＰ、ｂＳＡ
Ｎの論理レベルはそれぞれ“Ｈ”、“Ｌ”レベルであ
る。
にはセンスアンプ駆動回路１２が接続されている。この
センスアンプ駆動回路１２は、上記センスアンプ駆動線
イコライズ回路８により両センスアンプ駆動線６、７の
プリチャージ及びイコライズ動作が行われた後の動作期
間に、上記各センスアンプ回路２内のＰチャネルセンス
アンプ及びＮチャネルセンスアンプをそれぞれ駆動（活
性化）するための駆動信号ＳＡＰ、ｂＳＡＮを出力す
る。なお、駆動（活性化）時の駆動信号ＳＡＰ、ｂＳＡ
Ｎの論理レベルはそれぞれ“Ｈ”、“Ｌ”レベルであ
る。
【００２８】このような構成において、図中の丸印で示
す箇所にクロスフェイルが発生している場合のプリチャ
ージ期間の動作について説明する。なお、このプリチャ
ージ期間ではビット線イコライズ制御線３及びセンスア
ンプ駆動線イコライズ制御線９の信号は共に“Ｈ”レベ
ルとなり、全てのワード線ＷＬは非選択電圧（Ｖss＝０
Ｖ）に設定されている。
す箇所にクロスフェイルが発生している場合のプリチャ
ージ期間の動作について説明する。なお、このプリチャ
ージ期間ではビット線イコライズ制御線３及びセンスア
ンプ駆動線イコライズ制御線９の信号は共に“Ｈ”レベ
ルとなり、全てのワード線ＷＬは非選択電圧（Ｖss＝０
Ｖ）に設定されている。
【００２９】ビット線イコライズ制御線３の信号が
“Ｈ”レベルのときは各ビット線イコライズ回路１が動
作し、各ビット線対ＢＬ、ｂＢＬがプリチャージ電源線
４のプリチャージ電圧によってプリチャージ及びイコラ
イズされる。同様に、センスアンプ駆動線イコライズ制
御線９の信号が“Ｈ”レベルのときはセンスアンプ駆動
線イコライズ回路８が動作し、Ｐチャネル及びＮチャネ
ルセンスアンプ駆動線６、７がプリチャージ電源線１０
のプリチャージ電圧によってプリチャージ及びイコライ
ズされる。
“Ｈ”レベルのときは各ビット線イコライズ回路１が動
作し、各ビット線対ＢＬ、ｂＢＬがプリチャージ電源線
４のプリチャージ電圧によってプリチャージ及びイコラ
イズされる。同様に、センスアンプ駆動線イコライズ制
御線９の信号が“Ｈ”レベルのときはセンスアンプ駆動
線イコライズ回路８が動作し、Ｐチャネル及びＮチャネ
ルセンスアンプ駆動線６、７がプリチャージ電源線１０
のプリチャージ電圧によってプリチャージ及びイコライ
ズされる。
【００３０】このとき、先に説明したように、クロスフ
ェイル部分を介してビット線ＢＬからワード線ＷＬに短
絡電流が流れるが、プリチャージ電源線４とビット線イ
コライズ回路群との間には電流制限素子５が設けられて
いるので、プリチャージ電源線４から流れ出る電流の値
はある一定値以下に制限される。
ェイル部分を介してビット線ＢＬからワード線ＷＬに短
絡電流が流れるが、プリチャージ電源線４とビット線イ
コライズ回路群との間には電流制限素子５が設けられて
いるので、プリチャージ電源線４から流れ出る電流の値
はある一定値以下に制限される。
【００３１】一方、上記ビット線ＢＬからクロスフェイ
ル部分を通じてワード線ＷＬに電流が流れることによっ
てビット線ＢＬの電位が低下し、これに伴ってビット線
ｂＢＬの電位も低下する結果、従来回路で説明したよう
に、プリチャージ電源線１０からＰチャネルセンスアン
プ駆動線６に短絡電流が流れる。
ル部分を通じてワード線ＷＬに電流が流れることによっ
てビット線ＢＬの電位が低下し、これに伴ってビット線
ｂＢＬの電位も低下する結果、従来回路で説明したよう
に、プリチャージ電源線１０からＰチャネルセンスアン
プ駆動線６に短絡電流が流れる。
【００３２】しかし、このＤＲＡＭの場合には、プリチ
ャージ電源線１０とセンスアンプ駆動線イコライズ回路
８との間に電流制限素子１１が設けられているので、上
記短絡電流はある一定値以下に制限される。
ャージ電源線１０とセンスアンプ駆動線イコライズ回路
８との間に電流制限素子１１が設けられているので、上
記短絡電流はある一定値以下に制限される。
【００３３】このように図１のＤＲＡＭでは、プリチャ
ージ期間に短絡電流が流れる可能性がある全ての経路に
電流制限素子（５、１１）が設けられているので、クロ
スフェイルが存在していても、プリチャージ時のスタン
ドバイ電流を低減することができる。
ージ期間に短絡電流が流れる可能性がある全ての経路に
電流制限素子（５、１１）が設けられているので、クロ
スフェイルが存在していても、プリチャージ時のスタン
ドバイ電流を低減することができる。
【００３４】また、電流制限素子１１は複数のビット線
対に対して１つ設ければよいので、この電流制限素子１
１を付加したことによる面積の増加はほとんどない。な
お、上記実施の形態のＤＲＡＭでは、ビット線イコライ
ズ回路１及びセンスアンプ駆動線イコライズ回路８をそ
れぞれＮチャネルＭＯＳトランジスタで構成する場合に
ついて説明したが、これはＰチャネルＭＯＳトランジス
タ、あるいはＮチャネルとＰチャネル両方のＭＯＳトラ
ンジスタを用いて構成するようにしてもよい。
対に対して１つ設ければよいので、この電流制限素子１
１を付加したことによる面積の増加はほとんどない。な
お、上記実施の形態のＤＲＡＭでは、ビット線イコライ
ズ回路１及びセンスアンプ駆動線イコライズ回路８をそ
れぞれＮチャネルＭＯＳトランジスタで構成する場合に
ついて説明したが、これはＰチャネルＭＯＳトランジス
タ、あるいはＮチャネルとＰチャネル両方のＭＯＳトラ
ンジスタを用いて構成するようにしてもよい。
【００３５】図２は、図１のＤＲＡＭで使用される電流
制限素子５及び１１の具体的な構成を示している。電流
制限素子として構成が最も簡単なものとして、例えばＭ
ＯＳトランジスタの５極管領域の特性を利用したもので
あり、図２（ａ）に示したものはＭＯＳトランジスタと
してＮチャネルでエンハンスメント型のＭＯＳトランジ
スタ２１を用いている。そして、このＭＯＳトランジス
タ２１のゲートには電圧源２２からバイアス電圧が供給
される。図２（ｂ）に示したものはＭＯＳトランジスタ
としてＮチャネルでディプレッション型のＭＯＳトラン
ジスタ２３を用いたものであり、このＭＯＳトランジス
タ２３のゲートには電圧源２４からバイアス電圧が供給
される。さらに、図２（ｃ）に示したものはＭＯＳトラ
ンジスタとしてＰチャネルでエンハンスメント型のＭＯ
Ｓトランジスタ２５を用いたものであり、このＭＯＳト
ランジスタ２５のゲートには電圧源２６からバイアス電
圧が供給される。
制限素子５及び１１の具体的な構成を示している。電流
制限素子として構成が最も簡単なものとして、例えばＭ
ＯＳトランジスタの５極管領域の特性を利用したもので
あり、図２（ａ）に示したものはＭＯＳトランジスタと
してＮチャネルでエンハンスメント型のＭＯＳトランジ
スタ２１を用いている。そして、このＭＯＳトランジス
タ２１のゲートには電圧源２２からバイアス電圧が供給
される。図２（ｂ）に示したものはＭＯＳトランジスタ
としてＮチャネルでディプレッション型のＭＯＳトラン
ジスタ２３を用いたものであり、このＭＯＳトランジス
タ２３のゲートには電圧源２４からバイアス電圧が供給
される。さらに、図２（ｃ）に示したものはＭＯＳトラ
ンジスタとしてＰチャネルでエンハンスメント型のＭＯ
Ｓトランジスタ２５を用いたものであり、このＭＯＳト
ランジスタ２５のゲートには電圧源２６からバイアス電
圧が供給される。
【００３６】これら図２（ａ）〜（ｃ）に示したいずれ
の電流制限素子の場合にも、ＭＯＳトランジスタの素子
寸法（例えばチャネル幅）及びまたはゲートバイアス電
圧の値を調整することによって、ＭＯＳトランジスタの
ソース、ドレイン間に流れる電流を所望の値に制限する
ことができる。
の電流制限素子の場合にも、ＭＯＳトランジスタの素子
寸法（例えばチャネル幅）及びまたはゲートバイアス電
圧の値を調整することによって、ＭＯＳトランジスタの
ソース、ドレイン間に流れる電流を所望の値に制限する
ことができる。
【００３７】図３は、この発明の第２の実施の形態によ
るＤＲＡＭのブロック図である。このＤＲＡＭでは複数
のビット線対（本例では２対）毎に図示しないメモリセ
ルをブロック化すると共に冗長用のブロックを設け、そ
れぞれのブロック毎に前記Ｐチャネル及びＮチャネルセ
ンスアンプ駆動線６、７を独立に設け、かつ各ブロック
毎に前記センスアンプ駆動線イコライズ回路８及び電源
制限素子５、１１をそれぞれ設けるようにしたものであ
る。そして、クロスフェイルが存在しているブロック
は、クロスフェイルが存在していない冗長用のブロック
と置き換えるようにしている。
るＤＲＡＭのブロック図である。このＤＲＡＭでは複数
のビット線対（本例では２対）毎に図示しないメモリセ
ルをブロック化すると共に冗長用のブロックを設け、そ
れぞれのブロック毎に前記Ｐチャネル及びＮチャネルセ
ンスアンプ駆動線６、７を独立に設け、かつ各ブロック
毎に前記センスアンプ駆動線イコライズ回路８及び電源
制限素子５、１１をそれぞれ設けるようにしたものであ
る。そして、クロスフェイルが存在しているブロック
は、クロスフェイルが存在していない冗長用のブロック
と置き換えるようにしている。
【００３８】また、各ブロック内の各ビット線対にはそ
れぞれカラム選択用のＤＱゲート１３が接続されてい
る。これら各ＤＱゲート１３にはカラム選択信号ＣＳＬ
が供給され、これらカラム選択信号ＣＳＬによって選択
的に導通制御されるＤＱゲート１３を通じてビット線対
のデータが複数のＤＱ線対に転送される。
れぞれカラム選択用のＤＱゲート１３が接続されてい
る。これら各ＤＱゲート１３にはカラム選択信号ＣＳＬ
が供給され、これらカラム選択信号ＣＳＬによって選択
的に導通制御されるＤＱゲート１３を通じてビット線対
のデータが複数のＤＱ線対に転送される。
【００３９】このようにブロック毎にＰチャネル及びＮ
チャネルセンスアンプ駆動線６、７及びセンスアンプ駆
動線イコライズ回路８を独立に設けたことにより、冗長
用のブロックと置き換えない正常なブロックのセンスア
ンプ駆動線６、７は、不良ブロックのセンスアンプ駆動
線６、７の影響を受けることなく、スタンドバイ電流の
削減を図ることができる。
チャネルセンスアンプ駆動線６、７及びセンスアンプ駆
動線イコライズ回路８を独立に設けたことにより、冗長
用のブロックと置き換えない正常なブロックのセンスア
ンプ駆動線６、７は、不良ブロックのセンスアンプ駆動
線６、７の影響を受けることなく、スタンドバイ電流の
削減を図ることができる。
【００４０】なお、この実施の形態のＤＲＡＭでも、救
済単位（ブロック単位）毎に電源制限素子１１を設けた
ことにより、複数のビット線対に対して１つの電源制限
素子１１を設ければよく、面積の増加はほとんどない。
済単位（ブロック単位）毎に電源制限素子１１を設けた
ことにより、複数のビット線対に対して１つの電源制限
素子１１を設ければよく、面積の増加はほとんどない。
【００４１】また、この実施の形態のＤＲＡＭは、救済
単位が２カラム（ビット線対が２つ）の例であるが、こ
れよりも多いカラム単位でブロック化するようにしても
よい。また、各ブロックを１つのカラム選択信号ＣＳＬ
で選択する場合を説明したが、１つのカラム選択信号Ｃ
ＳＬで選択される範囲と救済単位とが必ずしも同一でな
くともよい。
単位が２カラム（ビット線対が２つ）の例であるが、こ
れよりも多いカラム単位でブロック化するようにしても
よい。また、各ブロックを１つのカラム選択信号ＣＳＬ
で選択する場合を説明したが、１つのカラム選択信号Ｃ
ＳＬで選択される範囲と救済単位とが必ずしも同一でな
くともよい。
【００４２】図４はこの発明の第３の実施の形態による
ＤＲＡＭの一部の構成を示している。このＤＲＡＭで
は、前記図１中の電流制限素子５、１１に替えて、制御
信号に応じて動作が制御される電流制限素子５ａ、１１
ａを設けるようにしたものである。なお、上記電流制限
素子５ａ、１１ａ以外で前記図１及び図３のＤＲＡＭと
対応する箇所には同じ符号を付してその説明は省略す
る。
ＤＲＡＭの一部の構成を示している。このＤＲＡＭで
は、前記図１中の電流制限素子５、１１に替えて、制御
信号に応じて動作が制御される電流制限素子５ａ、１１
ａを設けるようにしたものである。なお、上記電流制限
素子５ａ、１１ａ以外で前記図１及び図３のＤＲＡＭと
対応する箇所には同じ符号を付してその説明は省略す
る。
【００４３】ここで、各ＤＱゲート１３はそれぞれ２個
のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２で構成
されており、一方のＭＯＳトランジスタＱ１１のソー
ス、ドレイン間の電流通路は対応するビット線対の一方
のビット線ＢＬとＤＱ線ＤＱｉ（ｉ＝１、２、…ｎ）と
の間に接続され、他方のＭＯＳトランジスタＱ１２のソ
ース、ドレイン間の電流通路は対応するビット線対の他
方のビット線ｂＢＬとＤＱ線ｂＤＱｉとの間に接続さ
れ、ＭＯＳトランジスタＱ１１、Ｑ１２の全てのゲート
にはカラム選択信号ＣＳＬが供給される。
のＮチャネルＭＯＳトランジスタＱ１１、Ｑ１２で構成
されており、一方のＭＯＳトランジスタＱ１１のソー
ス、ドレイン間の電流通路は対応するビット線対の一方
のビット線ＢＬとＤＱ線ＤＱｉ（ｉ＝１、２、…ｎ）と
の間に接続され、他方のＭＯＳトランジスタＱ１２のソ
ース、ドレイン間の電流通路は対応するビット線対の他
方のビット線ｂＢＬとＤＱ線ｂＤＱｉとの間に接続さ
れ、ＭＯＳトランジスタＱ１１、Ｑ１２の全てのゲート
にはカラム選択信号ＣＳＬが供給される。
【００４４】上記電流制限素子５ａ、１１ａの動作を制
御する制御信号として上記カラム選択信号ＣＳＬが使用
される。このカラム選択信号ＣＳＬは、後述するよう
に、通常の“Ｈ”（Ｖcc）、“Ｌ”（Ｖss）レベルの他
に第３のレベルＶx になるように制御される。
御する制御信号として上記カラム選択信号ＣＳＬが使用
される。このカラム選択信号ＣＳＬは、後述するよう
に、通常の“Ｈ”（Ｖcc）、“Ｌ”（Ｖss）レベルの他
に第３のレベルＶx になるように制御される。
【００４５】上記各電流制限素子５ａ、１１ａはカラム
選択信号ＣＳＬが通常の“Ｈ”（Ｖcc）、“Ｌ”（Ｖs
s）レベルのときは動作して電流を制限するが、第３の
レベルＶx のときは動作せず、そこに流れる電流はほぼ
０となる。
選択信号ＣＳＬが通常の“Ｈ”（Ｖcc）、“Ｌ”（Ｖs
s）レベルのときは動作して電流を制限するが、第３の
レベルＶx のときは動作せず、そこに流れる電流はほぼ
０となる。
【００４６】例えば図示の丸印で示すようにクロスフェ
イルが存在している場合には、カラム選択信号ＣＳＬは
第３のレベルＶx に設定される。これにより、プリチャ
ージ時でも電流制限素子５ａ、１１ａは動作せず、クロ
スフェイルが存在していることによる短絡電流はもちろ
んのことプリチャージ電流自体も流れない。もちろん、
この場合には図４に示した回路全体を救済単位として冗
長用のものと置き換える必要がある。
イルが存在している場合には、カラム選択信号ＣＳＬは
第３のレベルＶx に設定される。これにより、プリチャ
ージ時でも電流制限素子５ａ、１１ａは動作せず、クロ
スフェイルが存在していることによる短絡電流はもちろ
んのことプリチャージ電流自体も流れない。もちろん、
この場合には図４に示した回路全体を救済単位として冗
長用のものと置き換える必要がある。
【００４７】図５は、上記図４のＤＲＡＭにおいて、
“Ｈ”、“Ｌ”及びＶx からなる３値のレベルを有する
カラム選択信号ＣＳＬを発生する回路の具体的な構成を
示している。図において、カラムデコーダ３１は、図示
しないカラムアドレス信号に基づいて、通常の“Ｈ”
（Ｖcc）、“Ｌ”（Ｖss）レベルからなる２値のカラム
選択信号ＰＣＳＬを出力する。また、３２、３２…はそ
れぞれ上記２値のカラム選択信号ＰＣＳＬと第３のレベ
ルＶx とを選択し、カラム選択信号ＣＳＬとして対応す
るカラム選択線に出力するスイッチ回路である。
“Ｈ”、“Ｌ”及びＶx からなる３値のレベルを有する
カラム選択信号ＣＳＬを発生する回路の具体的な構成を
示している。図において、カラムデコーダ３１は、図示
しないカラムアドレス信号に基づいて、通常の“Ｈ”
（Ｖcc）、“Ｌ”（Ｖss）レベルからなる２値のカラム
選択信号ＰＣＳＬを出力する。また、３２、３２…はそ
れぞれ上記２値のカラム選択信号ＰＣＳＬと第３のレベ
ルＶx とを選択し、カラム選択信号ＣＳＬとして対応す
るカラム選択線に出力するスイッチ回路である。
【００４８】上記各スイッチ回路３２は各切替制御回路
３３の制御の下に切替制御されるようになっており、さ
らに各切替制御回路３３毎に不揮発性記憶手段３４が設
けられている。これら各不揮発性記憶手段３４にはチッ
プ形成後にプログラム可能な不揮発性記憶素子、例えば
レーザー光で加工されるポリシリコンやメタル配線を用
いたヒューズやＰＲＯＭセル等が設けられている。そし
て、チップ形成後に動作試験が行われ、クロスフェイル
が存在するカラムに対応した不揮発性記憶手段３４にこ
の情報が記憶される。
３３の制御の下に切替制御されるようになっており、さ
らに各切替制御回路３３毎に不揮発性記憶手段３４が設
けられている。これら各不揮発性記憶手段３４にはチッ
プ形成後にプログラム可能な不揮発性記憶素子、例えば
レーザー光で加工されるポリシリコンやメタル配線を用
いたヒューズやＰＲＯＭセル等が設けられている。そし
て、チップ形成後に動作試験が行われ、クロスフェイル
が存在するカラムに対応した不揮発性記憶手段３４にこ
の情報が記憶される。
【００４９】例えば、図５中、上から３番目のカラム選
択線に対応したカラムにクロスフェイルが存在している
場合は、対応する不揮発性記憶手段３４にその情報がプ
ログラムされることにより、対応するスイッチ回路３２
が第３のレベルＶx を選択するように制御される。従っ
て、この第３のレベルＶx を持つカラム選択信号ＣＳＬ
が供給される前記図４中の電流制限素子５ａ、１１ａは
動作しなくなる。
択線に対応したカラムにクロスフェイルが存在している
場合は、対応する不揮発性記憶手段３４にその情報がプ
ログラムされることにより、対応するスイッチ回路３２
が第３のレベルＶx を選択するように制御される。従っ
て、この第３のレベルＶx を持つカラム選択信号ＣＳＬ
が供給される前記図４中の電流制限素子５ａ、１１ａは
動作しなくなる。
【００５０】他方、上記以外のスイッチ回路３２は２値
のカラム選択信号ＰＣＳＬを選択するように制御される
ので、これら各２値のカラム選択信号ＰＣＳＬがカラム
選択信号ＣＳＬとして供給される前記図４中の電流制限
素子５ａ、１１ａは動作状態になる。
のカラム選択信号ＰＣＳＬを選択するように制御される
ので、これら各２値のカラム選択信号ＰＣＳＬがカラム
選択信号ＣＳＬとして供給される前記図４中の電流制限
素子５ａ、１１ａは動作状態になる。
【００５１】なお、上記電流制限素子５ａ、１１ａとし
てそれぞれディプレッション型のＮチャネルＭＯＳトラ
ンジスタを使用する場合には、上記第３のレベルＶx と
してディプレッション型のＮチャネルＭＯＳトランジス
タがカットオフするような負の電圧が使用される。
てそれぞれディプレッション型のＮチャネルＭＯＳトラ
ンジスタを使用する場合には、上記第３のレベルＶx と
してディプレッション型のＮチャネルＭＯＳトランジス
タがカットオフするような負の電圧が使用される。
【００５２】図６はこの発明の第４の実施の形態による
ＤＲＡＭの一部の構成を示している。このＤＲＡＭが前
記図１のものと異なるところは、前記センスアンプ駆動
線イコライズ回路８の動作を制御するセンスアンプ駆動
線イコライズ制御線９が９ａと９ｂの２つに分けられ、
一方のセンスアンプ駆動線イコライズ制御線９ａにはＭ
ＯＳトランジスタＱ８のゲートが、他方のセンスアンプ
駆動線イコライズ制御線９ｂには２個のＭＯＳトランジ
スタＱ９、Ｑ１０の各ゲートがそれぞれ接続されている
点と、前記電流制限素子１１がセンスアンプ駆動線イコ
ライズ回路８内のＭＯＳトランジスタＱ９の電流通路の
Ｐチャネルセンスアンプ駆動線６側の一端とＰチャネル
センスアンプ駆動線６との間に挿入されている点であ
り、それ以外は図１の場合と同様なので説明は省略す
る。
ＤＲＡＭの一部の構成を示している。このＤＲＡＭが前
記図１のものと異なるところは、前記センスアンプ駆動
線イコライズ回路８の動作を制御するセンスアンプ駆動
線イコライズ制御線９が９ａと９ｂの２つに分けられ、
一方のセンスアンプ駆動線イコライズ制御線９ａにはＭ
ＯＳトランジスタＱ８のゲートが、他方のセンスアンプ
駆動線イコライズ制御線９ｂには２個のＭＯＳトランジ
スタＱ９、Ｑ１０の各ゲートがそれぞれ接続されている
点と、前記電流制限素子１１がセンスアンプ駆動線イコ
ライズ回路８内のＭＯＳトランジスタＱ９の電流通路の
Ｐチャネルセンスアンプ駆動線６側の一端とＰチャネル
センスアンプ駆動線６との間に挿入されている点であ
り、それ以外は図１の場合と同様なので説明は省略す
る。
【００５３】次に図６に示したＤＲＡＭの動作を説明す
る。図７及び図８は、図６のＤＲＡＭにクロスフェイル
が存在していない場合及び存在している場合の動作の一
例を示すタイミングチャートである。
る。図７及び図８は、図６のＤＲＡＭにクロスフェイル
が存在していない場合及び存在している場合の動作の一
例を示すタイミングチャートである。
【００５４】まず、クロスフェイルが存在していない場
合の動作を図７を参照して説明する。まず、プリチャー
ジ期間にビット線イコライズ制御線３の信号が“Ｈ”レ
ベルに立ち上がると、各ビット線イコライズ回路１が動
作し、ビット線ＢＬ、ｂＢＬがそれぞれＶcc／２の電位
にプリチャージ及びイコライズされる。この場合には、
クロスフェイルが存在していないので、各ビット線Ｂ
Ｌ、ｂＢＬの電位は低下しない。
合の動作を図７を参照して説明する。まず、プリチャー
ジ期間にビット線イコライズ制御線３の信号が“Ｈ”レ
ベルに立ち上がると、各ビット線イコライズ回路１が動
作し、ビット線ＢＬ、ｂＢＬがそれぞれＶcc／２の電位
にプリチャージ及びイコライズされる。この場合には、
クロスフェイルが存在していないので、各ビット線Ｂ
Ｌ、ｂＢＬの電位は低下しない。
【００５５】また、このプリチャージ期間の初期の所定
期間に一方のセンスアンプ駆動線イコライズ制御線９ａ
の信号のみが“Ｈ”レベルになる。ところで、このプリ
チャージ期間以前では、前記センスアンプ駆動回路１２
から出力される駆動信号ＳＡＰ、ｂＳＡＮによりセンス
アンプ駆動線６、７がそれぞれＶcc、Ｖssに設定されて
いる。イコライズ制御線９ａの信号が“Ｈ”レベルに立
ち上がると、センスアンプ駆動線イコライズ回路８内の
ＭＯＳトランジスタＱ８が導通し、このＭＯＳトランジ
スタＱ８を介してセンスアンプ駆動線６、７が短絡され
る。従って、駆動信号ＳＡＰ、ｂＳＡＮによって予めＶ
cc、Ｖssに設定されていたセンスアンプ駆動線６、７の
電位が互いに近付いていき、最終的には共にＶcc／２の
電位に到達する。
期間に一方のセンスアンプ駆動線イコライズ制御線９ａ
の信号のみが“Ｈ”レベルになる。ところで、このプリ
チャージ期間以前では、前記センスアンプ駆動回路１２
から出力される駆動信号ＳＡＰ、ｂＳＡＮによりセンス
アンプ駆動線６、７がそれぞれＶcc、Ｖssに設定されて
いる。イコライズ制御線９ａの信号が“Ｈ”レベルに立
ち上がると、センスアンプ駆動線イコライズ回路８内の
ＭＯＳトランジスタＱ８が導通し、このＭＯＳトランジ
スタＱ８を介してセンスアンプ駆動線６、７が短絡され
る。従って、駆動信号ＳＡＰ、ｂＳＡＮによって予めＶ
cc、Ｖssに設定されていたセンスアンプ駆動線６、７の
電位が互いに近付いていき、最終的には共にＶcc／２の
電位に到達する。
【００５６】次に、一方のセンスアンプ駆動線イコライ
ズ制御線９ａの信号が“Ｌ”レベルに下がった後に、他
方のセンスアンプ駆動線イコライズ制御線９ｂの信号が
“Ｈ”レベルに立ち上がる。すると、センスアンプ駆動
線イコライズ回路８内のＭＯＳトランジスタＱ９、Ｑ１
０が共に導通して、今度はプリチャージ電源線１０のプ
リチャージ電圧によってセンスアンプ駆動線６、７がプ
リチャージされる。この場合、クロスフェイルは存在し
ていないので、センスアンプ駆動線６、７の電位は低下
しない。また、プリチャージ電源線１０から大きな短絡
電流も流れることがない。この後、センスアンプ駆動線
イコライズ制御線９ｂの信号が“Ｌ”レベルに落ちてプ
リチャージ期間が終了する。
ズ制御線９ａの信号が“Ｌ”レベルに下がった後に、他
方のセンスアンプ駆動線イコライズ制御線９ｂの信号が
“Ｈ”レベルに立ち上がる。すると、センスアンプ駆動
線イコライズ回路８内のＭＯＳトランジスタＱ９、Ｑ１
０が共に導通して、今度はプリチャージ電源線１０のプ
リチャージ電圧によってセンスアンプ駆動線６、７がプ
リチャージされる。この場合、クロスフェイルは存在し
ていないので、センスアンプ駆動線６、７の電位は低下
しない。また、プリチャージ電源線１０から大きな短絡
電流も流れることがない。この後、センスアンプ駆動線
イコライズ制御線９ｂの信号が“Ｌ”レベルに落ちてプ
リチャージ期間が終了する。
【００５７】動作期間に入ると、プリチャージ期間では
非選択電圧（Ｖss）に設定されていたワード線ＷＬのう
ち、選択ワード線ＷＬの信号が“Ｈ”レベルに立ち上が
る。これにより図示しないメモリセルが選択され、この
選択メモリセルの記憶データに応じて対応するビット線
ＢＬ、ｂＢＬ間に微小な電位差が生じる。
非選択電圧（Ｖss）に設定されていたワード線ＷＬのう
ち、選択ワード線ＷＬの信号が“Ｈ”レベルに立ち上が
る。これにより図示しないメモリセルが選択され、この
選択メモリセルの記憶データに応じて対応するビット線
ＢＬ、ｂＢＬ間に微小な電位差が生じる。
【００５８】次にセンスアンプ駆動回路１２から“Ｌ”
レベルの駆動信号ｂＳＡＮが出力されることにより、セ
ンスアンプ駆動線７の信号が立ち下げられる。これによ
り各センスアンプ回路２内のＮチャネルセンスアンプが
動作を開始する。Ｎチャネルセンスアンプが動作する
と、ビット線ＢＬ、ｂＢＬの各電位が共にＶssに向かっ
て低下し、その電位差はわずかずつではあるが拡大され
ていく。
レベルの駆動信号ｂＳＡＮが出力されることにより、セ
ンスアンプ駆動線７の信号が立ち下げられる。これによ
り各センスアンプ回路２内のＮチャネルセンスアンプが
動作を開始する。Ｎチャネルセンスアンプが動作する
と、ビット線ＢＬ、ｂＢＬの各電位が共にＶssに向かっ
て低下し、その電位差はわずかずつではあるが拡大され
ていく。
【００５９】次にセンスアンプ駆動回路１２から“Ｈ”
レベルの駆動信号ＳＡＰが出力されることにより、セン
スアンプ駆動線６の信号が立ち上げられる。これにより
各センスアンプ回路２内のＰチャネルセンスアンプが動
作を開始する。Ｐチャネルセンスアンプが動作すること
により、ビット線ＢＬ、ｂＢＬの電位差が十分に拡大さ
れ、最終的にＶccとＶssのレベルになり、データが検出
される。
レベルの駆動信号ＳＡＰが出力されることにより、セン
スアンプ駆動線６の信号が立ち上げられる。これにより
各センスアンプ回路２内のＰチャネルセンスアンプが動
作を開始する。Ｐチャネルセンスアンプが動作すること
により、ビット線ＢＬ、ｂＢＬの電位差が十分に拡大さ
れ、最終的にＶccとＶssのレベルになり、データが検出
される。
【００６０】クロスフェイルが存在している場合の動作
を図８を参照して説明する。プリチャージ期間にビット
線イコライズ制御線３の信号及びイコライズ制御線９ａ
の信号が“Ｈ”レベルのときの動作は図７の場合と同様
である。そして、センスアンプ駆動線イコライズ回路８
内のＭＯＳトランジスタＱ８がオンし、センスアンプ駆
動線６、７の電位が互いに近付いている時、他の２個の
ＭＯＳトランジスタＱ９、Ｑ１０はオフ状態なので、プ
リチャージ電源線１０から電流が流れることはない。
を図８を参照して説明する。プリチャージ期間にビット
線イコライズ制御線３の信号及びイコライズ制御線９ａ
の信号が“Ｈ”レベルのときの動作は図７の場合と同様
である。そして、センスアンプ駆動線イコライズ回路８
内のＭＯＳトランジスタＱ８がオンし、センスアンプ駆
動線６、７の電位が互いに近付いている時、他の２個の
ＭＯＳトランジスタＱ９、Ｑ１０はオフ状態なので、プ
リチャージ電源線１０から電流が流れることはない。
【００６１】次に、一方のセンスアンプ駆動線イコライ
ズ制御線９ａの信号が“Ｌ”レベルに下がり、他方のセ
ンスアンプ駆動線イコライズ制御線９ｂの信号が“Ｈ”
レベルに立ち上がると、センスアンプ駆動線イコライズ
回路８内のＭＯＳトランジスタＱ９、Ｑ１０が共に導通
する。これにより、プリチャージ電源線１０のプリチャ
ージ電圧によってセンスアンプ駆動線６、７のプリチャ
ージが開始される。この場合、クロスフェイルが存在し
ているので、センスアンプ駆動線６の電位が図示のよう
に低下し、プリチャージ電源線１０から短絡電流が流れ
る。しかし、ＭＯＳトランジスタＱ９とセンスアンプ駆
動線６との間には電流制限素子１１が接続されているの
で、プリチャージ電源線１０から流れ出る短絡電流の値
は小さなものとなる。
ズ制御線９ａの信号が“Ｌ”レベルに下がり、他方のセ
ンスアンプ駆動線イコライズ制御線９ｂの信号が“Ｈ”
レベルに立ち上がると、センスアンプ駆動線イコライズ
回路８内のＭＯＳトランジスタＱ９、Ｑ１０が共に導通
する。これにより、プリチャージ電源線１０のプリチャ
ージ電圧によってセンスアンプ駆動線６、７のプリチャ
ージが開始される。この場合、クロスフェイルが存在し
ているので、センスアンプ駆動線６の電位が図示のよう
に低下し、プリチャージ電源線１０から短絡電流が流れ
る。しかし、ＭＯＳトランジスタＱ９とセンスアンプ駆
動線６との間には電流制限素子１１が接続されているの
で、プリチャージ電源線１０から流れ出る短絡電流の値
は小さなものとなる。
【００６２】この後、プリチャージ期間が終了して動作
期間に入り、選択ワード線ＷＬの信号が“Ｈ”レベルに
立ち上がった後に、まず“Ｌ”レベルの駆動信号ｂＳＡ
Ｎが出力され、次に“Ｈ”レベルの駆動信号ＳＡＰがセ
ンスアンプ回路１８から出力されることにより、各セン
スアンプ回路２が駆動される。
期間に入り、選択ワード線ＷＬの信号が“Ｈ”レベルに
立ち上がった後に、まず“Ｌ”レベルの駆動信号ｂＳＡ
Ｎが出力され、次に“Ｈ”レベルの駆動信号ＳＡＰがセ
ンスアンプ回路１８から出力されることにより、各セン
スアンプ回路２が駆動される。
【００６３】このように、図６に示したＤＲＡＭでは、
センスアンプ駆動線イコライズ制御線を９ａと９ｂの２
つに分けてそれぞれ異なる信号を供給し、センスアンプ
駆動線６、７を短絡するセンスアンプ駆動線イコライズ
回路８内のＭＯＳトランジスタＱ８のみをプリチャージ
期間の初期の所定期間導通させるようにしたので、イコ
ライズによる電荷のロスは生じない。また、クロスフェ
イルが存在していても、プリチャージ電源線１０から流
れ出る短絡電流は、電流源素子１１が設けられているた
めに流れず、スタンドバイ電流をより削減することが可
能となる。
センスアンプ駆動線イコライズ制御線を９ａと９ｂの２
つに分けてそれぞれ異なる信号を供給し、センスアンプ
駆動線６、７を短絡するセンスアンプ駆動線イコライズ
回路８内のＭＯＳトランジスタＱ８のみをプリチャージ
期間の初期の所定期間導通させるようにしたので、イコ
ライズによる電荷のロスは生じない。また、クロスフェ
イルが存在していても、プリチャージ電源線１０から流
れ出る短絡電流は、電流源素子１１が設けられているた
めに流れず、スタンドバイ電流をより削減することが可
能となる。
【００６４】ここで、センスアンプ駆動線イコライズ制
御線９ａの信号を“Ｈ”レベルに設定している期間は、
センスアンプ駆動線６、７の電位が共に十分にＶcc／２
に近くなるような期間とすればよく、またセンスアンプ
駆動線イコライズ制御線９ｂの信号を“Ｈ”レベルに設
定している期間はプリチャージ期間の残りの期間とな
る。
御線９ａの信号を“Ｈ”レベルに設定している期間は、
センスアンプ駆動線６、７の電位が共に十分にＶcc／２
に近くなるような期間とすればよく、またセンスアンプ
駆動線イコライズ制御線９ｂの信号を“Ｈ”レベルに設
定している期間はプリチャージ期間の残りの期間とな
る。
【００６５】なお、図７及び図８ではセンスアンプ駆動
線イコライズ制御線９ａ、９ｂの信号が“Ｈ”レベルと
なっている期間が重ならない場合を説明したが、これは
センスアンプ駆動線イコライズ制御線９ｂの信号を立ち
上げるタイミングを早くして、制御線９ａの信号の後端
と一部重なるようにしてもよい。この制御線９ａ、９ｂ
の信号の“Ｈ”レベルが重なる期間では、プリチャージ
電源線１０から短絡電流が流れ出る可能性があるが、そ
の場合でも図１のＤＲＡＭと比べて短絡電流の発生期間
は短くなる。
線イコライズ制御線９ａ、９ｂの信号が“Ｈ”レベルと
なっている期間が重ならない場合を説明したが、これは
センスアンプ駆動線イコライズ制御線９ｂの信号を立ち
上げるタイミングを早くして、制御線９ａの信号の後端
と一部重なるようにしてもよい。この制御線９ａ、９ｂ
の信号の“Ｈ”レベルが重なる期間では、プリチャージ
電源線１０から短絡電流が流れ出る可能性があるが、そ
の場合でも図１のＤＲＡＭと比べて短絡電流の発生期間
は短くなる。
【００６６】図９はこの発明の第５の実施の形態による
ＤＲＡＭの一部の構成を示している。このＤＲＡＭが前
記図６のものと異なるところは、前記電流制限素子１１
がセンスアンプ駆動線イコライズ回路８内のＭＯＳトラ
ンジスタＱ９の電流通路のプリチャージ電源線１０側の
一端とプリチャージ電源線１０との間に挿入されている
点であり、それ以外は図６の場合と同様なので説明は省
略する。
ＤＲＡＭの一部の構成を示している。このＤＲＡＭが前
記図６のものと異なるところは、前記電流制限素子１１
がセンスアンプ駆動線イコライズ回路８内のＭＯＳトラ
ンジスタＱ９の電流通路のプリチャージ電源線１０側の
一端とプリチャージ電源線１０との間に挿入されている
点であり、それ以外は図６の場合と同様なので説明は省
略する。
【００６７】このような構成のＤＲＡＭにおいても、図
６のＤＲＡＭと同様の効果を得ることができる。図１０
はこの発明の第６の実施の形態によるＤＲＡＭの一部の
構成を示している。このＤＲＡＭが前記図６のものと異
なるところは、センスアンプ駆動線イコライズ回路８内
のＭＯＳトランジスタＱ８の電流通路のセンスアンプ駆
動線６側の一端とセンスアンプ駆動線６との間に整流素
子１４が挿入されている点と、センスアンプ駆動線イコ
ライズ制御線９ａ、９ｂが１本の制御線９にされている
点であり、それ以外は図６の場合と同様に構成されてい
る。
６のＤＲＡＭと同様の効果を得ることができる。図１０
はこの発明の第６の実施の形態によるＤＲＡＭの一部の
構成を示している。このＤＲＡＭが前記図６のものと異
なるところは、センスアンプ駆動線イコライズ回路８内
のＭＯＳトランジスタＱ８の電流通路のセンスアンプ駆
動線６側の一端とセンスアンプ駆動線６との間に整流素
子１４が挿入されている点と、センスアンプ駆動線イコ
ライズ制御線９ａ、９ｂが１本の制御線９にされている
点であり、それ以外は図６の場合と同様に構成されてい
る。
【００６８】上記整流素子１４で電流を流し得る方向は
センスアンプ駆動線６からセンスアンプ駆動線７の方向
であり、前記プリチャージ期間にセンスアンプ駆動線イ
コライズ回路８内のＭＯＳトランジスタＱ８が導通する
際には、整流素子１４を介してセンスアンプ駆動線６か
らセンスアンプ駆動線７に電流が流れ、前記のようにし
てセンスアンプ駆動線６、７の電位がＶcc／２に設定さ
れる。
センスアンプ駆動線６からセンスアンプ駆動線７の方向
であり、前記プリチャージ期間にセンスアンプ駆動線イ
コライズ回路８内のＭＯＳトランジスタＱ８が導通する
際には、整流素子１４を介してセンスアンプ駆動線６か
らセンスアンプ駆動線７に電流が流れ、前記のようにし
てセンスアンプ駆動線６、７の電位がＶcc／２に設定さ
れる。
【００６９】しかし、整流素子１４を介して上記とは逆
方向、すなわちセンスアンプ駆動線７からセンスアンプ
駆動線６の方向には電流が流れないので、クロスフェイ
ルが存在しており、センスアンプ駆動線６の電位がＶcc
／２よりも低くなったとしても、センスアンプ駆動線７
の電位はこの影響をうけない。
方向、すなわちセンスアンプ駆動線７からセンスアンプ
駆動線６の方向には電流が流れないので、クロスフェイ
ルが存在しており、センスアンプ駆動線６の電位がＶcc
／２よりも低くなったとしても、センスアンプ駆動線７
の電位はこの影響をうけない。
【００７０】なお、上記整流素子１４はＭＯＳトランジ
スタＱ８とセンスアンプ駆動線６との間に接続する場合
を説明したが、これはＭＯＳトランジスタＱ８とセンス
アンプ駆動線７との間に接続してもよい。また、この整
流素子１４として例えばダイオードや、ダイオード接続
されたＭＯＳトランジスタを用いることができる。
スタＱ８とセンスアンプ駆動線６との間に接続する場合
を説明したが、これはＭＯＳトランジスタＱ８とセンス
アンプ駆動線７との間に接続してもよい。また、この整
流素子１４として例えばダイオードや、ダイオード接続
されたＭＯＳトランジスタを用いることができる。
【００７１】図１１はこの発明の第７の実施の形態によ
るＤＲＡＭの一部の構成を示している。このＤＲＡＭが
前記図６のものと異なるところは、センスアンプ駆動線
イコライズ制御線を２つに分けずに１つのセンスアンプ
駆動線イコライズ制御線９とし、その代わりにＭＯＳト
ランジスタＱ８のゲートに、センスアンプ駆動線イコラ
イズ制御線９の信号とセンスアンプ駆動線６の信号との
ＡＮＤ論理を取るＡＮＤ回路１５の出力が供給されてい
る点である。
るＤＲＡＭの一部の構成を示している。このＤＲＡＭが
前記図６のものと異なるところは、センスアンプ駆動線
イコライズ制御線を２つに分けずに１つのセンスアンプ
駆動線イコライズ制御線９とし、その代わりにＭＯＳト
ランジスタＱ８のゲートに、センスアンプ駆動線イコラ
イズ制御線９の信号とセンスアンプ駆動線６の信号との
ＡＮＤ論理を取るＡＮＤ回路１５の出力が供給されてい
る点である。
【００７２】なお、この場合、センスアンプ駆動線イコ
ライズ制御線９には図１のＤＲＡＭと同様にプリチャー
ジ期間中“Ｈ”レベルに維持される信号が供給される。
このような構成において、プリチャージ期間にセンスア
ンプ駆動線イコライズ制御線９に“Ｈ”レベルの信号が
供給されると、予めセンスアンプ駆動回路１２からの駆
動信号ＳＡＰにより“Ｈ”レベルにされているセンスア
ンプ駆動線６の信号電位が、ＡＮＤ回路１５で“Ｈ”レ
ベルと認識されている期間中は、このＡＮＤ回路１５の
出力は“Ｈ”レベルとなり、ＭＯＳトランジスタＱ８が
導通する。そして、前記図７、図８のタイミングチャー
トで示されるようにセンスアンプ駆動線６の電位が低下
し、ＡＮＤ回路１５で“Ｈ”レベルと認識されなくなる
と、ＡＮＤ回路１５の出力は“Ｌ”レベルとなり、ＭＯ
ＳトランジスタＱ８がカットオフする。
ライズ制御線９には図１のＤＲＡＭと同様にプリチャー
ジ期間中“Ｈ”レベルに維持される信号が供給される。
このような構成において、プリチャージ期間にセンスア
ンプ駆動線イコライズ制御線９に“Ｈ”レベルの信号が
供給されると、予めセンスアンプ駆動回路１２からの駆
動信号ＳＡＰにより“Ｈ”レベルにされているセンスア
ンプ駆動線６の信号電位が、ＡＮＤ回路１５で“Ｈ”レ
ベルと認識されている期間中は、このＡＮＤ回路１５の
出力は“Ｈ”レベルとなり、ＭＯＳトランジスタＱ８が
導通する。そして、前記図７、図８のタイミングチャー
トで示されるようにセンスアンプ駆動線６の電位が低下
し、ＡＮＤ回路１５で“Ｈ”レベルと認識されなくなる
と、ＡＮＤ回路１５の出力は“Ｌ”レベルとなり、ＭＯ
ＳトランジスタＱ８がカットオフする。
【００７３】従って、上記ＡＮＤ回路１５を設けたこと
により、図６に示すように２つのセンスアンプ駆動線イ
コライズ制御線９ａ、９ｂを設け、図７、図８のタイミ
ングチャートで示されるような異なる信号を供給する場
合と同様の動作を行わせることができる。
により、図６に示すように２つのセンスアンプ駆動線イ
コライズ制御線９ａ、９ｂを設け、図７、図８のタイミ
ングチャートで示されるような異なる信号を供給する場
合と同様の動作を行わせることができる。
【００７４】
【発明の効果】以上説明したようにこの発明によれば、
ビット線とワード線との間にクロスフェイルが存在して
いても、プリチャージ時における短絡電流を削減する、
あるいは短絡電流の発生を防止して、スタンドバイ電流
を削減することができる半導体記憶装置を提供すること
ができる。
ビット線とワード線との間にクロスフェイルが存在して
いても、プリチャージ時における短絡電流を削減する、
あるいは短絡電流の発生を防止して、スタンドバイ電流
を削減することができる半導体記憶装置を提供すること
ができる。
【図１】この発明の第１の実施の形態によるＤＲＡＭの
一部の構成を示す回路図。
一部の構成を示す回路図。
【図２】図１のＤＲＡＭで使用される電流制限素子の具
体的な構成を示す回路図。
体的な構成を示す回路図。
【図３】この発明の第２の実施の形態によるＤＲＡＭの
ブロック図。
ブロック図。
【図４】この発明の第３の実施の形態によるＤＲＡＭの
一部の構成を示す回路図。
一部の構成を示す回路図。
【図５】図４のＤＲＡＭで３値のレベルを有するカラム
選択信号を発生する回路の具体的な構成を示す図。
選択信号を発生する回路の具体的な構成を示す図。
【図６】この発明の第４の実施の形態によるＤＲＡＭの
一部の構成を示す図。
一部の構成を示す図。
【図７】図６のＤＲＡＭでクロスフェイルが存在してい
ない場合の一例を示すタイミングチャート。
ない場合の一例を示すタイミングチャート。
【図８】図６のＤＲＡＭでクロスフェイルが存在してい
る場合の動作の一例を示すタイミングチャート。
る場合の動作の一例を示すタイミングチャート。
【図９】この発明の第５の実施の形態によるＤＲＡＭの
一部の構成を示す図。
一部の構成を示す図。
【図１０】この発明の第６の実施の形態によるＤＲＡＭ
の一部の構成を示す図。
の一部の構成を示す図。
【図１１】この発明の第７の実施の形態によるＤＲＡＭ
の一部の構成を示す図。
の一部の構成を示す図。
【図１２】従来のＤＲＡＭの一部の構成を示す回路図。
１…ビット線イコライズ回路１、
２…センスアンプ回路、
３…ビット線イコライズ制御線、
４…ビット線のプリチャージ電源線、
５…電流制限素子、
６…Ｐチャネルセンスアンプ駆動線、
７…Ｎチャネルセンスアンプ駆動線、
８…センスアンプ駆動線イコライズ回路、
９…センスアンプ駆動線イコライズ制御線、
１０…センスアンプ駆動線のプリチャージ電源線
１１…電流制限素子、
１２…センスアンプ駆動回路、
１３…ＤＱゲート、
１４…整流素子、
１５…ＡＮＤ回路、
ＢＬ、ｂＢＬ…ビット線対、
ＷＬ…ワード線、
Ｑ１〜Ｑ３…ＮチャネルＭＯＳトランジスタ、
Ｑ４、Ｑ５…ＰチャネルＭＯＳトランジスタ、
Ｑ６、Ｑ７…ＮチャネルＭＯＳトランジスタ、
Ｑ８〜Ｑ１０…ＮチャネルＭＯＳトランジスタ、
Ｑ１１〜Ｑ１２…ＮチャネルＭＯＳトランジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−263983（ＪＰ，Ａ)
特開 平８−180699（ＪＰ，Ａ)
特開 平３−209690（ＪＰ，Ａ)
特開 平４−241300（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G11C 11/4091
Claims (5)
- 【請求項１】 ビット線対と、 上記ビット線対の電位を第１電位に設定するビット線イ
コライズ回路と、 上記ビット線対に接続され、上記ビット線対に生じる電
位差を増幅してデータを検出するセンスアンプ回路と、 上記センスアンプ回路を駆動するセンスアンプ駆動信号
を上記センスアンプ回路に与える駆動信号線対と、 上記駆動信号線対の電位を第２電位に設定する駆動信号
線イコライズ回路と、上記第２電位を伝達する電源線と、 上記電源線と上記駆動信号線対との間で上記駆動信号線
イコライズ回路の電流経路に対して直列に挿入され、カ
ラム選択信号に応じてその動作が制御される電流制限回
路とを具備したことを特徴とする半導体記憶装置。 - 【請求項２】 ビット線対と、 上記ビット線対の電位を第１電位に設定するビット線イ
コライズ回路と、 上記ビット線対に接続され、ＰチャネルＭＯＳトランジ
スタからなるＰチャネルセンスアンプとＮチャネルＭＯ
ＳトランジスタからなるＮチャネルセンスアンプとを有
し、上記ビット線対に生じる電位差を増幅してデータを
検出するセンスアンプ回路と、 上記Ｐチャネルセンスアンプを駆動する第１駆動信号を
上記Ｐチャネルセンスアンプに与える第１駆動信号線
と、 上記Ｎチャネルセンスアンプを駆動する第２駆動信号を
上記Ｎチャネルセンスアンプに与える第２駆動信号線
と、 上記第１、第２駆動信号線相互間にソース、ドレインか
らなる電流通路が挿入され、ゲートに供給される第３駆
動信号によってプリチャージ期間の初期の所定期間だけ
導通するように制御される第１ＭＯＳトランジスタと、
上記第１駆動信号線と上記第２電位との間にソース、ド
レインからなる電流通路が挿入され、ゲートに第４駆動
信号が供給される第２ＭＯＳトランジスタと、上記第２
駆動信号線と上記第２電位との間にソース、ドレインか
らなる電流通路が挿入され、ゲートに第４駆動信号が供
給される第３ＭＯＳトランジスタとを有する駆動信号線
イコライズ回路と、 上記第１駆動信号線と上記第２電位との間で第２ＭＯＳ
トランジスタのソース、ドレインからなる電流通路に対
して直列に挿入される電流制限回路とを具備したことを
特徴とする半導体記憶装置。 - 【請求項３】 前記第１、第２駆動信号線相互間には前
記第１ＭＯＳトランジスタのソース、ドレインからなる
電流通路と直列に挿入された整流素子がさらに設けられ
ている請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１ＭＯＳトランジスタの導通期間
に対して前記第２及び第３ＭＯＳトランジスタの導通期
間が重ならないように、前記第４駆動信号が第２及び第
３ＭＯＳトランジスタのゲートに供給されることを特徴
とする請求項２に記載の半導体記憶装置。 - 【請求項５】 ビット線対と、 上記ビット線対の電位を第１電位に設定するビット線イ
コライズ回路と、 上記ビット線対に接続され、ＰチャネルＭＯＳトランジ
スタからなるＰチャネルセンスアンプとＮチャネルＭＯ
ＳトランジスタからなるＮチャネルセンスアンプとを有
し、上記ビット線対に生じる電位差を増幅してデータを
検出するセンスアンプ回路と、 上記Ｐチャネルセンスアンプを駆動する第１駆動信号を
上記Ｐチャネルセンスアンプに与える第１駆動信号線
と、 上記Ｎチャネルセンスアンプを駆動する第２駆動信号を
上記Ｎチャネルセンスアンプに与える第２駆動信号線
と、 上記第１、第２駆動信号線相互間にソース、ドレインか
らなる電流通路が挿入された第１ＭＯＳトランジスタ
と、上記第１駆動信号線と上記第２電位との間にソー
ス、ドレインからなる電流通路が挿入され、ゲートに第
３駆動信号が供給される第２ＭＯＳトランジスタと、上
記第２駆動信号線と上記第２電位との間にソース、ドレ
インからなる電流通路が挿入され、ゲートに第３駆動信
号が供給される第３ＭＯＳトランジスタと、上記第３制
御信号と上記第１駆動信号線の信号とに応じて上記第１
ＭＯＳトランジスタのゲートを制御する第４制御信号を
形成する論理回路とを有する駆動信号線イコライズ回路
と、 上記第１駆動信号線と上記第２電位との間で第２ＭＯＳ
トランジスタのソース、ドレインからなる電流通路に対
して直列に挿入される電流制限回路とを具備したことを
特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31370997A JP3505373B2 (ja) | 1997-11-14 | 1997-11-14 | 半導体記憶装置 |
| US09/191,414 US6144599A (en) | 1997-11-14 | 1998-11-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31370997A JP3505373B2 (ja) | 1997-11-14 | 1997-11-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11149793A JPH11149793A (ja) | 1999-06-02 |
| JP3505373B2 true JP3505373B2 (ja) | 2004-03-08 |
Family
ID=18044581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31370997A Expired - Fee Related JP3505373B2 (ja) | 1997-11-14 | 1997-11-14 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6144599A (ja) |
| JP (1) | JP3505373B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108122578A (zh) * | 2016-11-30 | 2018-06-05 | 株式会社东芝 | 半导体集成电路 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6330178B1 (en) * | 1996-02-28 | 2001-12-11 | Hitachi, Ltd. | Ferroelectric memory device |
| JP2004164843A (ja) * | 1997-03-11 | 2004-06-10 | Toshiba Corp | 半導体記憶装置 |
| US6545902B2 (en) | 1998-08-28 | 2003-04-08 | Hitachi, Ltd. | Ferroelectric memory device |
| JP2002208298A (ja) * | 2001-01-10 | 2002-07-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003030998A (ja) * | 2001-07-13 | 2003-01-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| TW556226B (en) * | 2002-04-09 | 2003-10-01 | Winbond Electronics Corp | Dual-phase pre-charging circuit and the assembled static-current elimination circuit |
| US6775194B2 (en) * | 2002-06-19 | 2004-08-10 | Winbond Electronics Corporation | Standby current reduction circuit applied in DRAM |
| KR100439037B1 (ko) * | 2002-08-06 | 2004-07-03 | 삼성전자주식회사 | 반도체 메모리 장치의 비트 라인 프리차지 회로 |
| US6930930B2 (en) * | 2002-11-06 | 2005-08-16 | Infineon Technologies Ag | Using isolated p-well transistor arrangements to avoid leakage caused by word line/bit line shorts |
| US6934208B2 (en) | 2002-12-03 | 2005-08-23 | Boise Technology, Inc. | Apparatus and method for a current limiting bleeder device shared by columns of different memory arrays |
| US7245549B2 (en) * | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| JP4422558B2 (ja) * | 2004-06-10 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | メモリ装置 |
| JP4927356B2 (ja) | 2005-07-11 | 2012-05-09 | エルピーダメモリ株式会社 | 半導体装置 |
| JP4411616B2 (ja) | 2006-07-24 | 2010-02-10 | エルピーダメモリ株式会社 | 半導体記憶装置及びその制御方法 |
| JP2008065971A (ja) | 2006-08-10 | 2008-03-21 | Fujitsu Ltd | 半導体メモリおよびメモリシステム |
| JP4722804B2 (ja) | 2006-09-26 | 2011-07-13 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2008146727A (ja) * | 2006-12-07 | 2008-06-26 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
| US7813209B2 (en) * | 2008-10-01 | 2010-10-12 | Nanya Technology Corp. | Method for reducing power consumption in a volatile memory and related device |
| JP2009070558A (ja) * | 2008-11-25 | 2009-04-02 | Elpida Memory Inc | ダイナミック型半導体記憶装置 |
| KR100968468B1 (ko) * | 2008-12-30 | 2010-07-07 | 주식회사 하이닉스반도체 | 비트라인 프리차지 회로 및 이를 이용하는 반도체 메모리 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782481B2 (ja) * | 1989-12-26 | 1995-09-06 | 三菱電機株式会社 | 半導体神経回路網 |
| KR970001344B1 (ko) * | 1993-07-12 | 1997-02-05 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| DE69425367T2 (de) * | 1994-04-19 | 2001-02-15 | St Microelectronics Srl | Leseschaltkreis für Speichermatrixzelle |
| JP3705842B2 (ja) * | 1994-08-04 | 2005-10-12 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR0152905B1 (ko) * | 1994-11-15 | 1998-12-01 | 문정환 | 반도체 메모리장치의 내부전압 발생회로 |
| JP3549602B2 (ja) * | 1995-01-12 | 2004-08-04 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5499211A (en) * | 1995-03-13 | 1996-03-12 | International Business Machines Corporation | Bit-line precharge current limiter for CMOS dynamic memories |
| JPH09147557A (ja) * | 1995-11-17 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JPH10269800A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-11-14 JP JP31370997A patent/JP3505373B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-12 US US09/191,414 patent/US6144599A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108122578A (zh) * | 2016-11-30 | 2018-06-05 | 株式会社东芝 | 半导体集成电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11149793A (ja) | 1999-06-02 |
| US6144599A (en) | 2000-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3505373B2 (ja) | 半導体記憶装置 | |
| US5764572A (en) | Integrated circuit memory device | |
| US6205068B1 (en) | Dynamic random access memory device having a divided precharge control scheme | |
| US6853593B1 (en) | Semiconductor memory device having over-driving scheme | |
| US5748520A (en) | Semiconductor memory device having minimal leakage current | |
| US7379378B2 (en) | Over driving control signal generator in semiconductor memory device | |
| JPH0969300A (ja) | 半導体記憶装置 | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| JPH0689572A (ja) | ダイナミックメモリのワード線駆動システム | |
| JP3542649B2 (ja) | 半導体記憶装置およびその動作方法 | |
| JPH10302469A (ja) | 半導体記憶装置 | |
| JP2002251881A (ja) | 半導体記憶装置及びその情報読み出し方法 | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| US20100296354A1 (en) | Sram and method for accessing sram | |
| JPH01251397A (ja) | 半導体メモリ装置 | |
| JP4309483B2 (ja) | マルチバンクメモリ装置 | |
| KR100338847B1 (ko) | 센스 앰프 구동회로 | |
| US6829154B1 (en) | Layout of ferroelectric memory device | |
| US6101147A (en) | Semiconductor memory device equipped with column decoder outputting improved column selecting signals and control method of the same | |
| US5892726A (en) | Address decoder | |
| JP2983875B2 (ja) | 半導体記憶装置 | |
| JP2000182374A (ja) | ダイナミック型半導体メモリ | |
| KR20030003093A (ko) | 반도체기억장치 및 이를 사용한 정보기기 | |
| US6973002B2 (en) | Semiconductor integrated circuit comprising sense amplifier activating circuit for activating sense amplifier circuit | |
| US6584020B2 (en) | Semiconductor memory device having intermediate voltage generating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031215 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071219 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081219 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091219 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101219 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |