KR100338847B1

KR100338847B1 - 센스 앰프 구동회로

Info

Publication number: KR100338847B1
Application number: KR1019990033068A
Authority: KR
Inventors: 쯔까다슈이찌
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1998-08-12
Filing date: 1999-08-12
Publication date: 2002-05-30
Also published as: US6101140A; KR20000017272A; TW440870B; JP2000057773A; JP3185875B2

Abstract

메모리셀 어레이의 전압을 외부 전원전압보다도 강압하는 형태의 반도체 기억장치에 있어서, 작은 레이아웃 면적으로 고속으로 센스 및 리스토어하는 센스 앰프 구동회로를 제공한다. 차동증폭회로와 그 출력을 게이트에 입력한 P 채널 트랜지스터로 센스 앰프 전원공급선 (SAP) 을 구동시키는 SAP 회로를 각 어레이 마다 배치하여 외부전원전압을 배선한다.

Description

센스 앰프 구동회로{SENSE AMPLIFIER DRIVING CIRCUIT}

본 발명은 다이나믹형 반도체 기억장치에 이용되는 센스 앰프 구동회로에 관한 것으로, 특히, 외부전원전압을 강압하여 센스 앰프에 공급하는 센스 앰프 구동회로에 관한 것이다.

근년, 다이나믹형 반도체 기억장치에 있어서는, 대용량화, 고밀도화가 진행되어, 그에 사용되는 소자의 소형화가 현저하다. 소자의 소형화는, 메모리 커패시터의 용량막이나 트랜지스터의 게이트산화막의 박막화를 수반하며, 그 결과, 소자의 내압저하를 초래하게 된다. 따라서, 이와 같은 내압저하에 의한 소자의 신뢰성의 저하를 회피함과 동시에, 기억장치의 소비전력을 삭감하는 것을 목적으로하여, 메모리셀 어레이에 공급하는 전압을, 외부로부터 공급되는 전원전압 VCC 보다도 낮게 하는 것이 실시되고 있다.

도 6 에는 외부 전원전압을 강압하여 메모리셀 어레이에 부여하는 타입의 일반적인 다이나믹형 반도체 기억장치의 회로도가 도시되어 있다.

도 6 에 나타낸 바와 같이, 칩 상에는, 내부 강압전압 VINT1 을 발생시키는 VINT 회로 (61) 가, 1 개 ∼ 수개 (여기에서는 1 개) 가 배치되고, 각 VINT 회로 (61) 의 출력은 복수의 어레이 (여기에서는, 제 1 내지 제 N 의 어레이 62-1 내지 62-N) 에 접속된다.

VINT 회로 (61) 는, 도 7 에 나타낸 바와 같은 일반적인 회로구성의 차동증폭회로 (63) 와 P 채널 트랜지스터 (Q8) 를 구비하고 있다. 차동증폭회로 (63) 의 일방의 입력단자에는, 내부 강압레벨의 레퍼런스인 VREF1 이 입력되고, 타방의 입력단자에는, VINT회로 (61) 의 출력인 내부 강압전압 VINT1 이 입력된다. 또, 차동증폭회로 (63) 의 출력단자는, P 채널 트랜지스터 (Q8) 의 게이트에 접속되어 있다. P 채널 트랜지스터 (Q8) 의 소오스에는, 전원전압 VCC 이 공급되고, 그 드레인으로부터 VINT 회로 (61) 의 출력인 VINT1 이 출력된다.

이상의 구성에 의해, VINT 회로 (61) 는, VREF1 과 동전위의 내부 강압전압 VINT1 을 출력한다.

VINT 회로 (61) 로부터 출력된 VINT1 은, 제 1 내지 제 N 의 어레이 62 -1 내지 62-N 에 공급된다. 여기에서, VINT 회로 (61) 와 각 어레이 (62) 를 접속하는 배선에는 기생저항 (배선저항)(R11 내지 R1N) 이 존재하기 때문에, 각 어레이에 공급되는 전압은, VINT1 보다도 낮아지고, 예를 들면 어레이 (62-1) 에서는 전압 VINT11 이 된다.

각 어레이 (62) 는, 배열된 복수의 메모리셀 (MC) 및 그 메모리셀 (MC) 의 열마다 형성된 센스 앰프 (SA) 를 구비한다. 이하, 각 어레이의 구성은 동일하므로, 어레이 (62-1) 에 대해서만 설명한다.

각 메모리셀 (MC) 은, 복수의 워드선 (WL) (여기에서는 WLO 만을 나타낸다) 중의 하나와, 복수의 메모리셀측 디지트선 DT (여기에서는, DT0, DT1, DT2 를 나타낸다) 및 DN (여기에서는, DN0, DN1, DN2 를 나타낸다) 중의 하나에 접속되어 있다. 예를 들면, 메모리셀 (MC0) 은 워드선 (WL0) 과 메모리셀측 디지트선 (DT0) 에 접속되어 있다. 또한, 도 6 에는, 메모리셀측 디지트선 (DN) 에 접속되는 메모리셀 (MC)은 하나도 나타나 있지않다.

각 센스 앰프 (SA) 는, 1 쌍의 센스 앰프측 디지트선 (BT 및 BN) 에 접속되어 있다. 예를 들면, 센스 앰프 (SA0) 는, 센스 앰프측 디지트선 (BT0 와 BN0) 과 접속되어 있다.

메모리셀측 디지트선 (DT 및 DN) 은, 센스 앰프측 디지트선 (BT 및 BN) 과, 게이트에, 제어선 (TG) 이 접속된 N 채널 트랜지스터를 통하여 1 대 1 로 접속되어 있다. 예를 들면, 메모리셀측 디지트선 (DT0) 은, 센스 앰프측 디지트선 (BT0) 에, N 채널 트랜지스터 (Q7) 를 통하여 접속되어 있다.

또, 모든 센스 앰프 (SA) 는 전원 공급선 (SAP 및 SAN) 에 접속되어 있다. 전원 공급선 (SAN) 은, 제어신호 (φSAN) 가 그 게이트에 입력되는 N 채널 트랜지스터 (64) 에서, 기준전압 (GND) 에 접속된다. 또, 전원 공급선 (SAP) 은, 제어신호 (φSAP) 가 그 게이트에 입력되는 P 채널 트랜지스터 (Q9) 에 의해, VINT회로 (61) 에 접속되어 있다. 그 결과, 전원 공급선에는, VINT11 이 공급된다.

이상의 구성에 의해, 각 센스 앰프 (SA) 는, 각각이 접속된 센스 앰프측 디지트선 (BT 와 BN) 간의 전위차를 감지하여 증폭한다.

다음으로, 도 8 을 참조하여, 도 6 의 다이나믹형 반도체 기억장치의 동작에 대하여 설명한다.

어느 워드선 (여기에서는, 워드선 (WL0) 으로 한다) 이 선택되면, 선택된 워드선 (WL0) 의 전위는, 소정의 레벨 까지 상승한다. 그러면, 그 워드선에 접속된 메모리셀 (MC ; 여기에서는, 메모리셀 (MC0) 만에 주목한다) 의 트랜지스터가 온하여 메모리셀 (MC0) 에 기록되어 있는 정보가 디지트선 (DT0) 에 출력된다. 여기에서, 메모리셀 (MC0) 에, '하이레벨' 이 기록되어 있었다고 하면, 워드선 (WL0) 의 전위상승에 따라, 메모리셀측 디지트선 (DT0) 의 전위가 약간 상승한다. 또, 이 때, 제어선 (TG) 의 전위는, 하이레벨에 유지되어 있으므로, 메모리셀측 디지트선 (DT0) 의 전위상승은, 그대로, 센스 앰프측 디지트선 (BT0) 의 전위상승으로 된다.

그 후, 제어선 (TG) 의 전위를 로우레벨로 내려, 제어신호 (φSAP) 를 로우레벨로, 제어신호 (φSAN)(도시생략) 를 하이레벨로 함으로써, 센스 앰프 (SA) 는 활성화되어, 센스 앰프 동작을 개시한다. 즉, 센스 앰프 (SA0) 는, 센스 앰프측 디지트선 (BT0 와 BN0) 간의 미소전위차를 증폭한다. 그 결과, 센스 앰프측디지트선 (BT0) 의 전위는 VREF1 에 근접하고, 센스 앰프측 디지트선 (BN0) 의 전위는 기준전압 (GND) 에 도달한다.

이 후, 센스 앰프 동작완료의 타이밍 (BT0 및 BN0 가, 각각 VREF1 및 GND 레벨에 까지 확장되는 타이밍) 에서, 제어선 (TG) 의 전위를 소정 레벨까지 상승시킴으로써, 메모리측 디지트선 (DT0 및 DN0) 과, 센스 앰프측 (BT0 및 BN0) 을 각각 접속하여, 리스토어 동작, 즉, 메모리셀 (MC0) 의 캐패시터에 데이터를 재입력하는 동작이 실시된다. 그 결과, 메모리셀측 디지트선 (DT0) 의 전위는, VREF1 에 가깝고, 메모리셀측 디지트선 (DN0) 은, 기준전압 (GND) 에 도달하여, 메모리셀 (MC0) 의 캐패시터에 전하가 축적된다.

이상이, 다이나믹형 반도체 기억장치의 동작이며, 소자의 신뢰성향상이나 소비전력정전을 위해서는, VREF1 (즉, 내부 강압전압 VINT1) 을 가능한한 낮게 하는 것이 좋다. 그러나, 내부 강압전압 (VINT1) 을 저하시키면, 센스 앰프 (SA) 의 센스 앰프 동작이 늦어진다는 문제가 발생한다. 이와 같은 문제를 해결하기 위해, 오버드라이브 방식이라 불리는, 센스 앰프의 구동기술이 개발되고 있다. 이와 같은 기술은, 예를 들면, 일본 공개특허공보 평5-135579 호, 동 공보 평9-63271 호, 또는 동 공보 평9-120675 호 에 개시되어 있다.

도 9 에는 오버드라이브 방식을 채용한, 다이나믹형 반도체 기억장치의 예가 도시되어 있다.

도 9 에 나타낸 회로는, 도 6 에 나타낸 회로에 제 2 VINT 회로 (91) 를 부가한 것이다. 제 2 VINT 회로 (91) 의 부가에 따라, 각 어레이에는, P 채널 트랜지스터 (Q10) 가 설치되어 있다. 제 2 VINT 회로에는, 제 1 VINT 회로에 공급되는 VREF1 보다도 높은 전위의 VREF2 가 공급된다 (VREF1 은 종래보다도 낮게 설정된다). 또, P 채널 트랜지스터 (Q10) 는, φSAP1 과는 다른 φSAP2 에 의해 제어된다. 또한, 제 2 VINT 회로 (91) 를 설치하지 않고, 전원전압 (VCC) 을 직접 P 채널 트랜지스터에 입력하도록 하여도 된다.

다음으로, 도 10 을 참조하여 도 9 의 회로의 동작을 설명한다.,

기본적으로, 이 회로의 동작은, 도 6 에 나타낸 회로의 동작과 동일하다. 단, 센스 앰프 동작과 리스토어 동작에서는, 전원 공급선에 공급되는 전압이 다르다. 즉, 센스 앰프 동작시에는, 높은 전압 VINT2 가 공급되고, 리스토어 동작시에는 낮은 전압 VINT1 이 공급된다. 이하, 상세히 설명한다.

워드선 (WL0) 이 선택되어, 그 전위가, 소정의 레벨에까지 상승되면, '하이레벨' 을 기록하는 메모리셀 (MC0) 에 접속된 메모리셀측 디지트선 (DT0) 의 전위가 약간 상승한다. 동시에, 센스 앰프측 디지트선 (BT0) 의 전위도 약간 상승한다.

이 후, 제어선 (TG) 의 전위를 로우레벨로 내려, 제어신호 (φSAP2) 를 로우레벨로, 제어신호 (φSAN)(도시생략) 를 하이레벨로 함으로써, 센스 앰프 (SA) 는 활성화되어, 센스 앰프 동작을 개시한다. 이 때, 전원 공급선 (SAP) 은 P 채널 트랜지스터 (Q10) 을 통하여 VINT21 과 접속된다. 이 때문에 센스시는, 센스 앰프 (SA0) 의 전원전압은 VINT2, 즉 VREF2 의 레벨로 된다. 이렇게 하여, 센스 앰프 (SA0) 는, 센스 앰프측 디지트선 (BT0 과 BN0) 간의 미소 전위차를 증폭하고, 그 결과, 센스 앰프측 디지트선 (BT0) 의 전위는 VREF2 에 가깝고, 센스 앰프측 디지트선 (BN0) 의 전위는 기준전압 (GND) 에 도달한다.

다음으로, 센스 앰프 동작완료의 타이밍에서, 리스토어 동작을 실시하기 위해, 제어선 (TG) 의 전위를 소정 레벨까지 올리고, φSAP1 을 로우레벨로, φSAP2 를 하이레벨로 함으로써, 전원 공급선 (SAP) 에는, P 채널 트랜지스터 (Q9) 를 통하여 VINT11 이 공급된다. 이 결과, 메모리셀측 디지트선 (DT0) 의 전위는, VINT1, 즉 VREF1 에 가깝고, 메모리셀측 디지트선 (DN0) 은 기준전압 (GND) 에 도달한다.

이와 같이, 오버드라이브 방식을 채용하면, 센스 앰프 동작시에는, 높은 전압을 공급할 수 있으므로, 고속동작을 확보할 수 있고, 또 리스토어 동작시에는, 낮은 전압을 공급할 수 있으므로, 메모리셀의 신뢰성을 향상시킬 수 있다. 또, 메모리셀측 디지트선에 흐르는 충방전 전류를 감소시킬 수 있으므로 소비전력도 저감시킬 수 있다.

오버드라이브 방식을 채용하고 있지 않은 일반적인 종래의 다이나믹형 반도체 기억장치에서는, 도 8 에서 명확한 바와 같이, 센스 앰프의 센스 앰프 동작시나 리스토어 동작시 등, 전원 공급선 (SAP) 에 큰 전류가 흐를 때, 내부 강압전압 (VINT11) 이 크게 저하된다는 문제점이 있다. 그리고, 이 문제는, 센스 앰프시의 동작개시나 리스토어시의 동작속도를 늦춘다는 문제점으로 이어진다.

이와 같은 문제점을 해결하기 위해, VINT 회로와 각 어레이 사이를 접속하는VINT1 배선의 폭을 넓게 취하고, 배선저항을 낮추는 것이 실시되고 있지만, 레이아웃적으로 배선면적증대에 이어진다는 새로운 문제가 발생하고 있다.

또, 어레이측에서 VINT 회로에 접속되는 트랜지스터는, 소오스와 드레인의 전위차가 작은 것으로 되므로, 큰 전류를 흘려보내기 위해서는, 그 크기가 커진다는 문제점이 있다.

또한, 오버드라이브 방식을 채용한 종래의 다이나믹형 반도체 기억장치에서는, 2 개의 VINT 회로와 각 어레이를 각각 접속할 필요가 있어, 배선면적이 오버드라이브 방식을 채용하지 않는 도 6 의 2 배로 된다는 문제가 있다.

또, 각 어레이에는, 2 개의 VINT 회로에 각각 접속되는 트랜지스터가 필요하게 되어, 오버드라이브 방식을 채용하지 않은 경우에 비하여, 트랜지스터의 레이아웃 면적도 2 배로 할 필요가 있다는 문제점이 있다.

본 발명은, 작은 레이아웃 면적이면서, 고속으로 센스 앰프 동작 및 리스토어 동작이 가능한 센스 앰프 구동회로를 제공하는 것을 목적으로 한다.

또한, 센스 앰프 구동회로를 고속동작시키는 방법이, 일본 공개특허공보 평7-56752호나, 동공보 평9-330591 호 등에 개시되어 있지만, 이들은, 모두, 레이아웃 면적에 대하여 전혀 기재되어 있지 않다.

도 1 은 본 발명의 일 실시형태를 나타낸 회로도.

도 2 는 도 1 의 다이나믹형 반도체 기억장치의 동작을 설명하기 위한 파형도.

도 3 은 본 발명의 다른 실시형태를 나타낸 회로도.

도 4 는 도 3 의 SAP 회로의 상세를 나타낸 회로도.

도 5 는 도 3 의 다이나믹형 반도체 기억장치의 동작을 설명하기 위한 파형도.

도 6 은 종래의 일반적인 다이나믹형 반도체 기억장치의 회로도.

도 7 은 도 6 의 차동증폭회로의 상세를 나타낸 회로도.

도 8 은 도 6 의 다이나믹형 반도체 기억장치의 동작을 설명하기 위한 파형도.

도 9 는 종래의 오버드라이브 방식을 채용한 다이나믹형 반도체 기억장치의 회로도.

도 10 은 도 9 의 다이나믹형 반도체 기억장치의 동작을 설명하기 위한 파형도.

*도면의 주요부분에 대한 부호의 설명*

11 : SAP 회로

12 : 배선

13 : 차동증폭회로

31 : SAP 회로

41 : 인버터

61 : VINT 회로

62-1, 62-2, 62-3, 62-N : 어레이

63 : 차동증폭회로

64 : N 채널 트랜지스터

본 발명에 의하면, 외부로부터 공급되는 외부전압을, 참조전압을 참조하여 강압하여, 구동전압으로서 센스 앰프 회로에 공급하는 센스 앰프 구동회로에 있어서, 상기 참조전압과 피드백된 상기 구동전압을 비교하여, 그 차이에 따른 출력전압을 발생하는 차동증폭회로, 상기 출력전압이 게이트에, 상기 외부전압이 소오스에 각각 공급되어, 드레인에 상기 구동전압을 발생하는 P 채널 트랜지스터, 및 외부로부터 공급되는 제어신호에 응답하여, 상기 게이트를 기준전압에 쇼트시키는 수단을 구비하는 것을 특징으로 하는 센스 앰프 구동회로가 얻어진다.

구체적으로는, 상기 쇼트시키는 수단은, 상기 게이트에 접속된 드레인, 상기 기준전압에 접속되는 소오스, 및 상기 제어신호가 공급되는 게이트를 구비한 N 채널 트랜지스터이다.

또, 본 발명에 의하면, 상기 참조전압으로서, 서로 다른 2 종류의 전압을, 상기 차동증폭회로에 전환공급하기 위한 전환수단을 구비하는 것을 특징으로 하는 센스 앰프 구동회로가 얻어진다.

또한, 본 발명에 의하면, 복수의 메모리 어레이셀을 구비한 반도체 기억장치에 있어서, 상기 복수의 메모리 어레이의 각각에, 외부로부터 공급되는 외부전압을, 참조전압을 참조하여 강압하고, 구동전압으로서 센스 앰프 회로에 공급하는 센스 앰프 구동회로로서, 상기 참조전압과 피드백된 상기 구동전압을 비교하여, 그 차이에 따른 출력전압을 발생하는 차동증폭회로, 상기 출력전압이 게이트에, 상기 외부전압이 소오스에 각각 공급되어, 드레인에 상기 구동전압을 발생하는 P 채널 트랜지스터, 및 외부로부터 공급되는 제어신호에 응답하여, 상기 게이트를 기준전압에 쇼트시키는 수단을 구비한 센스 앰프 구동회로를 설치하고, 상기 복수의 메모리 어레이의 각각에 설치된 상기 센스 앰프 구동회로에 동일전원으로부터 상기 외부전압을 공급하도록 한 것을 특징으로 하는 반도체 기억장치가 얻어진다.

그리고 또, 본 발명에 의하면, 상기 참조전압으로서, 서로 다른 2 종류의 전압을, 상기 차동증폭회로로 전환공급하기 위한 전환수단을 구비한 것을 특징으로 하는 반도체 기억장치가 얻어진다.

또, 본 발명에 의하면, 센스 앰프 및 상기 센스 앰프에 전원전압을 공급하는 전원선을 각각 포함하는 복수의 메모리셀 어레이를 구비하는 반도체 기억장치가 사용되고, 상기 복수의 메모리셀 어레이에 각각 배치되어, 상기 센스 앰프에 공급하는 전원전압으로서, 외부로부터 공급되는 외부전압 (VCC) 을 그보다도 낮은 전압으로 강압하여 공급하는 센스 앰프 구동회로에 있어서, 강압전압 레벨의 제 1 레퍼런스 전압과 상기 전원전압을 입력하여 차동증폭하는 차동증폭회로와, 이 차동증폭회로의 출력을 게이트에 입력하여, 소오스에 상기 외부전압을 드레인에 상기 전원선을 접속한 P 채널 트랜지스터와, 상기 차동증폭회로의 출력을 기준전압 (GND) 과 쇼트시키는 수단을 갖고, 센스 앰프 동작개시시에 상기 쇼트시키는 수단을 1 쇼트로 활성화시키는 것을 특징으로 하는 센스 앰프 구동회로가 얻어진다.

구체적으로는, 상기 메모리셀 어레이는, 메모리셀이 접속된 제 1 디지트선, 상기 센스 앰프가 접속된 제 2 디지트선, 및 상기 제 1 디지트선과 상기 제 2 디지트선이 각각 소오스 및 드레인에 접속되고, 게이트가 제어선에 접속된 N 채널 트랜지스터를 구비하고, 상기 메모리셀 어레이의 동작이, 센스 앰프 동작개시 직전에 상기 제어선에 인가되는 제어신호를 로우레벨로서 상기 N 채널 트랜지스터를 오프시키고, 센스 앰프 동작후 상기 제어신호를 하이레벨로서 상기 N 채널 트랜지스터를 온시키는 방식을 채용하고 있으며, 상기 제어신호를 하이레벨로 하는 타이밍에서 상기 쇼트시키는 수단을 1 쇼트로 활성화시킨다.

그리고, 또, 본 발명에 의하면, 상기 메모리셀 어레이의 동작은, 상기 제어신호를 로우레벨로 한 경우에는, 상기 전원전압을 제 1 전압으로 제어되고, 상기 제어신호를 하이레벨로 한 경우에는, 상기 전원전압을 상기 제 1 전압보다도 낮은 제 2 전압으로 제어되는 방식을 채용하고 있어, 상기 차동증폭회로의 입력에는, 상기 제 1 전압에 대응하는 상기 제 1 레퍼런스 전압과 상기 제 2 전압에 대응하는 제 2 레퍼런스 전압을 모두 입력하고, 상기 제어신호를 이용하여, 상기 제 1 레퍼런스 전압과 상기 제 2 레퍼런스 전압의 입력전환을 실시하는 수단을 구비하는 것을 특징으로 하는 센스 앰프 구동회로가 얻어진다.

(발명의 실시형태)

다음으로, 본 발명의 실시형태에 대하여 도면을 참조하여 상세히 설명한다.

도 1 에 본 발명의 일 실시형태를 나타낸다. 도 1 을 참조하면, 다이나믹형 반도체 기억장치의 칩상의 각 어레이에는, 본 실시형태에 의한 SAP (센스 앰프구동) 회로 (11) 가 설치되어 있다. 각 SAP 회로 (11) 는, 배선 (12) 을 통하여 외부 전원전압 (VCC) 이 공급되고 있다.

각 SAP 회로 (11) 는, 일방의 입력단자에 내부 강압레벨인 VREF1 가 입력되고, 타방의 입력단자에, 이 SAP 회로 (11) 의 출력신호가 귀환되는 차동증폭회로(13) 와 그 출력절점(G) 에 게이트가 접속되고, 배선 (12) 에 소오스가 접속되며, 전원 공급선 (SAP) 에 드레인이 접속되는 P 채널 트랜지스터 (Q1) 를 구비하고 있다. 또, 각 SAP 회로 (11) 는, 절점 (G) 과 기준전위 (GND) 사이에 접속됨과 동시에, 그 게이트에 제어신호 (φS) 가 입력되는 N 채널 트랜지스터 (Q2) 를 구비하고 있다. 또한 각 SAP 회로 (11) 는, 차동증폭기 (13) 와 기준전위 (GND) 의 사이에 접속되고, 게이트에 제어신호 (φSAP1) 가 입력되는 N 채널 트랜지스터 (Q3) 와 배선 (12) 및 절점 (G) 의 사이에 접속되어, 게이트에 제어신호 (φSAP1) 가 입력되는 P 채널 트랜지스터 (Q4) 를 구비하고 있다.

다음으로, 도 2 를 참조하여 도 1 에 도시된 다이나믹형 반도체 기억장치의 동작에 대하여 설명한다.

워드선 (WL0) 의 전위가 소정 레벨까지 올라가면, 메모리셀 (MC0) 에 입력된 정보가 메모리셀측 디지트선 (DT0) 에 출력되고, 메모리셀 (MC0) 에 하이레벨이 입력되어 있으면, 메모리셀측 디지트선 (DT0) 의 전위는, 미소하게 상승한다. 이 때, 제어선 (TG) 이, 하이레벨이기 때문에, N 채널 트랜지스터 (Q7) 는, 온으로 하고 있고, 센스 앰프측 디지트선 (BT0) 의 전위도 미소하게 상승한다.

이 후, 제어선 (TG) 을 로우레벨로 한다. 그리고, 제어신호 (φSAP1) 를 하이레벨로 함으로써, SAP 회로 (11) 가 활성이 된다. 이 때, 제어신호 (φS) 를 1 쇼트로 하이레벨로 함으로써, 절점 (G) 의 전위는, 고속으로 전원전압 (VCC) 에서 낮은 레벨로 떨어지게된다. 이로써, P 채널 트랜지스터 (Q1) 는, 고속으로 온하고, 전원 공급선 (SAP) 의 전위는, 고속으로 높은 레벨로 상승한다.또, 전원 공급선 (SAP) 의 전위가 상승하면, 차동증폭회로 (13) 의 동작에 의해, 절점 (G) 의 레벨도 상승한다. 전원 공급선 (SAP) 의 전위가, VREF1 보다도 높아지고, 그 후 센스가 완료되어도, 절점 (G) 의 전위는 Q1 이 오프하는 레벨까지 상승한다.

그 후, 제어선 (TG) 의 전위를 상승시켜 리스토어 동작을 개시한다. 이 때, 동시에 제어신호 (φS) 를 다시 1 쇼트로 하이레벨로 하여 절점 (G) 을 낮은 레벨로 떨어뜨린다. 제어선 (TG) 의 전위를 상승시키면, 메모리셀측 디지트선 (DT0) 과 센스 앰프측 디지트선 (BT0) 이 쇼트되어, 센스 앰프측 디지트선 (BT0) 의 레벨이 내려가고, 전원 공급선 (SAP) 의 레벨도 크게 내려가지만, 그 때, 절점 (G) 이 낮은 레벨로 떨어지게되어 Q1 을 온시키므로, 전원 공급선 (SAP) 의 레벨의 저하는 작게 억제되어, 고속으로 리스토어 동작이 개시된다.

전원 공급선 (SAP) 의 전위가, 참조전압 VREF 1 보다도 높아져도, 절점 (G) 의 전위는, P 채널 트랜지스터 (Q1) 가, 오프하는 레벨까지 계속 상승하여, 리스토어 동작을 완료한다.

그리고, P 채널 트랜지스터 (Q1) 는, 그 소오스가 배선 (12) 에 접속되고, 그 드레인이 전원 공급선 (SAP) 에 접속되어 있다. 따라서, 소오스에는, 전압 (VCC1) 이, 드레인에는 전원 공급선 (SAP) 의 전위가 각각 인가된다. 그리고, 센스 앰프 동작 및 리스토어 동작시의 드레인-소오스간 전압은, 도 2 에서 명확한 바와 같이 종래의 것 (도 8 참조, VINT11 과 SAP) 에 비하여 매우 크다. 이것은, P 채널 트랜지스터 (Q1) 가 종래의 것에 비하여 작은 크기로 충분한 전류능력을 낼 수 있는 것을 나타내고 있다. 이로써, 본 실시형태에서는, 레이아웃 면적삭감, 및 고속으로 센스 앰프 동작, 리스토어 동작을 실행할 수 있다.

또, 본 실시형태에서는, SAP 회로 (11) 가, 차동증폭회로 (13) 및 그 출력을, 전원 공급선 (SAP) 을 구동하는 P 채널 트랜지스터 (Q1) 의 게이트에 직접 입력하는 간소한 회로구성으로 되어 있다. 여기서, 차동증폭회로 등을 구성하는 각 트랜지스터의 크기는 작게 할 수 있으므로, P 채널 트랜지스터 (Q1) 이외의 회로소자의 레이아웃 면적은 작고, 종래의 P 채널 트랜지스터 (Q9) 만의 SA 구동회로에 비하여도, 그렇게 레이아웃 면적이 커지지는 않는다.

또한, 본 실시형태에서는, 전원전압 (VCC) 을 각 어레이에 공급하는 배선 (12) 에 붙어 있는 배선저항에 의해 발생하는 전압강하에 의해, 전압 (VCC1) 이, 센스 앰프 동작시, 리스토어 동작시에 크게 내려가지만, 그것으로도 전원 공급선 (SAP) 의 전압과의 전위차는 충분히 있으므로, 전원 공급선 (SAP) 에 큰 전류를 공급할 수 있다. 이 것은, 어느 정도, 배선저항이 존재하여도 센스 앰프 동작속도나 리스토어 동작속도의 저하에 관계가 없는 것을 나타내고 있고, 종래의 배선에 비하여, 그 배선폭을 좁게 할 수 있어, 배선영역의 면적을 삭감할 수 있다.

그리고 또, 센스 앰프 동작 개시시와 리스토어 동작 개시시에 있어서, 차동증폭회로의 판정결과에 관계없이 1 쇼트로 온시키는 N 채널 트랜지스터 (Q2) 를 배치함으로써, 센스 앰프 동작 개시시와 리스토어 동작 개시시에 절점 (G) 의 전위를 고속으로 떨어뜨려 P 채널 트랜지스터 (Q1) 를 고속으로 온시킬 수 있다. 다시말하면, 차동증폭회로는 소비전류를 적게 하면 판정속도가 늦어진다. 이에 대하여, 센스 앰프 동작 개시시와 리스토어 동작 개시시와 같은 고속동작이 필요한 시점에서, 절점 (G) 을 고속으로 떨어뜨리기 위해서는 큰 소비전류가 필요하다. 따라서, 본 실시형태에서는, N 채널 트랜지스터 (Q2) 를 배치함으로써, 차동증폭회로의 소비전류가 적어도, 고속으로 P 채널 트랜지스터 (Q1) 를 온시킬 수 있도록 되어 있다.

다음으로, 도 3 을 참조하여 본 발명의 다른 실시형태에 대하여 설명한다.

본 실시형태에 의한 SAP (센스 엠프구동) 회로 (31) 는, 기본적으로는, 도 1 의 SAP 회로와 동일하지만, 차동증폭회로 (13) 에, 서로 다른 참조전압 (VREF1 및 VREF2) 의 어느하나의 일방을 전환입력하도록 구성되어 있다. 이 입력전환은, 오버드라이브 방식을 실현하기 위한 것으로, 제어선 (TG) 에 인가되는 제어전압에 의해 실행된다.

도 4 에 도 3 의 SAP 회로 (31) 에 대하여 상세히 나타낸다.

이 SAP 회로 (31) 에서는, 통상의 차동증폭회로 (즉, 차동증폭회로 (13)) 에, 2 개의 N 채널 트랜지스터 (Q5 및 Q6) 을 추가함으로써, 차동증폭회로 (13) 의 일방의 입력단자에 전환스위치를 접속한 것에 상당하는 구성을 실현하고 있다. 다시말하면, 통상의 차동증폭회로의 입력단자에는, 비교적 낮은 전압인 참조전압 (VREF1) 을 공급하고, N 채널 트랜지스터 (Q6) 의 게이트에, 비교적 높은 전압인 참조전압 (VREF2) 을 공급함과 동시에, N 채널 트랜지스터 (Q5) 를 스위치로서 동작시킴으로써, 트랜지스터 (Q5) 가 오프인 때에는 VREF1 만이, 온일 때에는 VREF1 에 더하여 VREF2 가 (결과적으로 전압이 높은 VREF2가), 차동증폭회로 (13) 에 공급되도록 구성되어 있다. 또한, N 채널 트랜지스터의 게이트에는, 인버터 (41) 가 접속되어 있고, 제어선 (TG) 의 논리레벨을 반전하여 공급하도록 되어 있다. 이와 같이 SAP 회로 (31) 는, 간소한 회로구성이므로, 도 1 의 것에 비하여, 레이아웃 면적의 증대는 거의 없다.

다음으로, 도 5 를 참조하여, 도 4 의 SAP 회로를 구비한, 도 3 의 다이나믹형 반도체 기억장치의 동작에 대하여 설명한다.

워드선 (WL0) 을 선택함으로써, 그 전위가 상승하면, 메모리셀측 디지트선 (BT0) 및 센스 앰프측 디지트선 (DT0) 의 전위가 약간 상승한다.

여기에서, 센스 앰프 동작을 개시하기 위해, 제어선 (TG) 의 레벨을 로우레벨로 하면, N 채널 트랜지스터 (Q5) 가 온하고, 차동증폭회로 (13) 에는 참조전압 (VREF2) 이 공급된다. 이 결과, 전원 공급선 (SAP) 의 전위가 VREF2 에 상당할 때까지, P 채널 트랜지스터 (Q1) 는 온한다. 즉, 센스 앰프 동작시의 전원 공급선 (SAP) 의 전위는 참조전압 (VREF2) 이 된다.

그 후, 리스토어 동작을 개시하기 위해, 제어선 (TG) 의 전위를 상승시키면, N 채널 트랜지스터 (Q5) 는 오프하고, 차동증폭회로 (13) 에는 참조전압 (VREF1) 이 공급된다. 그 결과, 전원 공급선 (SAP) 의 전위는, 참조전압 (VREF2) 의 레벨까지 상승한다. 그 외의 동작에 대해서는, 도 1 의 회로와 동일하므로, 그 설명을 생략한다.

본 실시형태에서도, 도 1 에 나타낸 실시형태와 동일하게, 작은 레이아웃 면적으로 고속의 센스 앰프 동작 및 리스토어 동작을 할 수 있다는 효과가 얻어진다.

또, 본 실시형태에서는, 오버드라이브 방식을 채용했음에도 불구하고, 전원전압과 어레이를 접속하는 배선 (12) 은, 도 1 의 실시형태와 동일하여도 된다. 다시말하면, 오버드라이브 방식의 채용에 의해, 종래와 같이 배선을 2 배로 할 필요가 없다.

또한, 전원 공급선 (SAP) 에 서로 다른 2 종류의 레벨의 전압을 공급함에도 불구하고, 전원 공급선 (SAP) 에 접속되는 P 채널 트랜지스터는 하나로 되므로, 그 레이아웃 면적은 도 1 실시형태와 대략 동일하다.

이와 같이, 본 실시형태에서는, 오버드라이브 방식을 채용하여도, 레이아웃 면적의 증대가 거의 없다는 효과가 있다.

이상 설명한 바와 같이 본 발명에 의하면, 차동증폭회로와 그 출력을 VCC 와 SAP 에 접속된 P 채널 트랜지스터의 게이트에 입력하고, 또 그 절점을 센스 개시시와 리스토어 개시에 1 쇼트로 떨어뜨린다는 간소한 회로구성의 SAP 회로를 각 어레이마다 배치하여, SAP 회로에는 외부전원전압을 배선하도록 하였으므로, 작은 레이아웃 면적 및 전원선배선 면적으로 센스 및 리스토어를 고속으로 실시할 수 있다는 효과가 있다. 또한 본 발명을 오버드라이브 방식에 적용한 경우, 오버드라이브 방식에 따르는 레이아웃 면적증대가 거의 없다는 효과를 갖는다.

Claims

삭제
외부로부터 공급되는 외부전압을, 참조전압을 참조하여 강압하여, 구동전압으로서 센스 앰프 회로에 공급하는 센스 앰프 구동회로에 있어서,

상기 참조전압과 피드백된 상기 구동전압을 비교하여, 그 차이에 따른 출력전압을 발생하는 차동증폭회로,

상기 출력전압이 게이트에, 상기 외부전압이 소오스에 각각 공급되어, 드레인에 상기 구동전압을 발생하는 P 채널 트랜지스터, 및

외부로부터 공급되는 제어신호에 응답하여, 상기 게이트를 기준전압에 쇼트시키는 수단을 구비하고,

상기 쇼트시키는 수단은, 상기 게이트에 접속된 드레인, 상기 기준전압에 접속된 소오스 및 상기 제어신호가 공급되는 게이트를 구비한 N 채널 트랜지스터인 것을 특징으로 하는 센스 앰프 구동회로.
제 2 항에 있어서,

상기 참조전압으로서, 서로 다른 2 종류의 전압을, 상기 차동증폭회로에 전환공급하기 위한 전환수단을 구비하는 것을 특징으로 하는 센스 앰프 구동회로.
삭제
복수의 메모리 어레이셀을 구비한 반도체 기억장치에 있어서,

상기 복수의 메모리어레이의 각각에, 외부로 부터 공급되는 외부전압을, 참조전압을 참조하여 강압하고, 구동전압으로서 센스 앰프 회로에 공급하는 센스 앰프 구동회로로서,

상기 참조전압과 피드백된 상기 구동전압을 비교하여, 그 차이에 따른 출력전압을 발생하는 차동증폭회로,

상기 출력전압이 게이트에, 상기 외부전압이 소오스에 각각 공급되어, 드레인에 상기 구동전압을 발생하는 P 채널 트랜지스터, 및

외부로부터 공급되는 제어신호에 응답하여, 상기 게이트를 기준전압에 쇼트시키는 수단을 구비한 센스 앰프 구동회로를 설치하고,

상기 복수의 메모리 어레이의 각각에 설치된 상기 센스 앰프 구동회로에 동일전원으로부터 상기 외부전압을 공급하도록 하고,

상기 쇼트시키는 수단은, 상기 게이트에 접속된 드레인, 상기 기준전압에 접속되는 소오스 및 상기 제어신호가 공급되는 게이트를 구비한 N 채널 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
제 5 항에 있어서,

상기 참조전압으로서, 서로 다른 2 종류의 전압을, 상기 차동증폭회로로 전환공급하기 위한 전환수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
제 2 항의 센스 앰프 구동회로를 제어하는 방법에 있어서, 센스 앰프 동작개시시 및 리스토어 동작 개시시에, 상기 제어신호로서 1 쇼트 펄스전압을 공급하여, 상기 쇼트시키는 수단을 구동하도록 한 것을 특징으로 하는 센스 앰프 구동회로의 제어방법.
센스 앰프와 상기 센스 앰프에 전원전압을 공급하는 전원선을 각각 포함하는 복수의 메모리셀 어레이를 갖는 반도체 기억장치에 사용되고, 상기 복수의 메모리셀 어레이에 각각 배치되어, 상기 센스 앰프에 공급하는 전원전압으로서 외부로부터 공급되는 외부전압 (VCC) 을 그것보다도 낮은 전압으로 강압하여 공급하는 센스 앰프 구동회로에 있어서,

강압전압레벨의 제 1 레퍼런스 전압과 상기 전원전압을 입력하여 차동증폭하는 차동증폭회로와, 이 차동증폭회로의 출력을 게이트에 입력하여 소오스에 상기 외부전압을 드레인에 상기 전원선을 접속한 P 채널 트랜지스터와, 상기 차동증폭회로의 출력을 기준전압 (GND) 에 쇼트시키는 수단을 구비하고,

센스 앰프 동작개시시에 상기 쇼트시키는 수단을 1 쇼트로 활성화시키고,

상기 쇼트시키는 수단은, 상기 게이트에 접속된 드레인, 상기 기준전압에 접속된 소오스 및 상기 제어신호가 공급되는 게이트를 구비한 N 채널 트랜지스터인 것을 특징으로 하는 센스 앰프 구동회로.
제 8 항에 있어서,

상기 메모리셀 어레이는, 메모리셀이 접속된 제 1 디지트선, 상기 센스 앰프가 접속된 제 2 디지트선, 및 상기 제 1 디지트선과 상기 제 2 디지트선이 각각 소오스 및 드레인에 접속되고 게이트가 제어선에 접속된 N 채널 트랜지스터를 구비하고,

상기 메모리셀 어레이의 동작이, 센스 앰프 동작개시 직전에 상기 제어선에 인가되는 제어신호를 로우레벨로서 상기 N 채널 트랜지스터를 오프시키고, 센스 앰프 동작후 상기 제어신호를 하이레벨로서 상기 N 채널 트랜지스터를 온시키는 방식을 채용하고 있으며,

상기 제어신호를 하이레벨로 하는 타이밍에서 상기 쇼트시키는 수단을 1 쇼트로 활성화시키는 것을 특징으로 하는 센스 앰프 구동회로.
제 9 항에 있어서,

상기 메모리셀 어레이의 동작은, 상기 제어신호를 로우레벨로 한 경우에는 상기 전원전압을 제 1 전압으로 제어되고, 상기 제어신호를 하이레벨로 한 경우에는 상기 전원전압을 상기 제 1 전압보다도 낮은 제 2 전압으로 제어되는 방식을 채용하고 있고,

상기 차동증폭회로의 입력에는, 상기 제 1 전압에 대응하는 상기 제 1 레퍼런스 전압과 상기 제 2 전압에 대응하는 제 2 레퍼런스 전압을 모두 입력하고, 상기 제어신호를 이용하여, 상기 제 1 레퍼런스 전압과 상기 제 2 레퍼런스 전압의 입력전환을 실시하는 수단을 구비하는 것을 특징으로 하는 센스 앰프 구동회로.