JP4028840B2 - 半導体読み出し回路 - Google Patents
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Description
図1は、本発明回路1の回路構成を示す回路図である。本実施形態では、複数のメモリアレイMA1〜MAmを備えた半導体装置を想定し、各メモリアレイにおいて、半導体装置に外部から入力された或いは半導体装置内で生成されたアドレス信号によって夫々1つのメモリセルMCが選択され、選択されたメモリセルに記憶されたデータが、メモリアレイ単位に設けられたデータ線D1〜Dmに微小な電位変化として現れ、そのデータ線D1〜Dmの電位を共通のリファレンスデータ線Drefの電位と比較増幅して、各メモリアレイから同時に各1つずつデータを読み出す構成となっている。
第1実施形態の本発明回路10では、データ線Diと接地線との間にPMOS13とNMOS14からなる直列回路を挿入して、データ線Diから接地線へ流れる電流量を、データ線Diの電位VDiとリファレンス電位Vrefとの電位差の検出出力である出力OUTiの電位に応じて制御する電流制御回路を構成していた。これに対し、第2実施形態の本発明回路20では、図3に示すように、PMOS13をNMOS23に代えて、センスアンプ12への差動入力の極性を反転させることで、第1実施形態と同様のイコライズ機能を奏するように構成してもよい。尚、第2実施形態の本発明回路20の回路構成のその他の部分は、第1実施形態と同じであるので、重複する説明は割愛する。
また、ビット線BLのプリチャージが寄生容量等の影響により遅い場合には、データ線Diのプリチャージ時間が長くなるため、データ線Diとリファレンスデータ線Drefをイコライズするための電流を、データ線Diのプリチャージ用の電流と兼用することで、つまり、上記電流制限回路をデータ線Diと電源線の間に形成することで、プリチャージ時間の短縮化を図ることができる。従って、第3実施形態の本発明回路30では、図4に示すように、データ線Diと電源線の間に、PMOS33とPMOS34の直列回路を挿入し、PMOS33のゲートをセンスアンプ12の出力OUTiに、ソースをPMOS34のドレインに、ドレインをデータ線Diに接続し、PMOS34のゲートをイコライズ信号SEに、ソースを電源線に、ドレインをPMOS33のソースに接続して上記電流制限回路を構成する。この場合、センスアンプ12に対する差動入力の極性は、第2実施形態と同様に、第1実施形態に対して反転させる。
第3実施形態の本発明回路30では、データ線Diと電源線との間にPMOS33とPMOS44からなる直列回路を挿入して、電源線からデータ線Diへ流れる電流量を、データ線Diの電位VDiとリファレンス電位Vrefとの電位差の検出出力である出力OUTiの電位に応じて制御する電流制御回路を構成していた。これに対し、第4実施形態の本発明回路40では、図5に示すように、PMOS33をNMOS43に代えて、センスアンプ12への差動入力の極性を反転させる(第1実施形態の極性と同じにする)ことで、第3実施形態と同様のプリチャージ兼イコライズ機能を奏するように構成してもよい。
図8に、第5実施形態に係る本発明回路60の回路構成を示す。上記第1〜第4実施形態の本発明回路10〜40では、データ線Diと接地線または電源線との間にPMOSとNMOS、PMOS同士、或いは、NMOS同士の直列回路を挿入して、データ線Diの電位VDiとリファレンス電位Vrefとの電位差を小さくする制御回路を構成していたが、第5実施形態の本発明回路60では、センスアンプ12の出力OUTiとデータ線Diの間にゲート入力がイコライズ信号SEのNMOS63を挿入し、第1〜第4実施形態と同様の効果を奏する制御回路を構成している。
10: 本発明に係る半導体読み出し回路(第1実施形態の読み出し回路ユニット)
11、13: P型MOSFET
12: センスアンプ
14: N型MOSFET
2: 列選択回路
21: N型MOSFET
3: N型MOSFET(ビット線電位クランプ用)
5: リファレンス電位発生回路
51、52: P型MOSFET
53、54: N型MOSFET
20: 本発明に係る半導体読み出し回路(第2実施形態の読み出し回路ユニット)
23、24: N型MOSFET
30: 本発明に係る半導体読み出し回路(第3実施形態の読み出し回路ユニット)
33、34: P型MOSFET
40: 本発明に係る半導体読み出し回路(第4実施形態の読み出し回路ユニット)
43: N型MOSFET
44: P型MOSFET
60: 本発明に係る半導体読み出し回路(第5実施形態の読み出し回路ユニット)
63: N型MOSFET
BL: ビット線
BLref: リファレンスビット線
D1〜Dm: データ線
Dref: リファレンスデータ線
MA1〜MAm: メモリアレイ
MC: メモリセル
MCref: リファレンスセル
OUT1〜OUTm: センスアンプ出力
PE: 制御信号(リファレンス電位初期化用)
SAEN: 制御信号(センスアンプ活性化用)
SE: イコライズ信号
Vclmp: 中間電位
VD1〜VDm: データ線電位
Vref: リファレンス電位
YSA: 列選択信号
YSB: リファレンス列選択信号
WL: ワード線
Claims (6)
- 複数のデータ線の電位を、前記データ線毎に設けられたセンスアンプを用いて、共通のリファレンスデータ線の電位と比較することで各別に読み出す半導体読み出し回路であって、
前記センスアンプの読み出し動作開始前に、前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に検出して、前記電位差を各別に小さくするように、前記各データ線の電位を制御する制御回路を、前記データ線毎に備え、
前記制御回路が、
前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に検出する電位差検出回路と、
前記各データ線と、前記リファレンスデータ線以外の所定の固定電位を供給する固定電位線との間の電流量を、対応する前記電位差検出回路の出力電圧に応じて制御する電流制御回路と、を備えて構成されることを特徴とする半導体読み出し回路。 - 前記電位差検出回路と前記センスアンプが同一回路であることを特徴とする請求項1に記載の半導体読み出し回路。
- 前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が低下するように構成され、
前記固定電位が接地電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするP型MOSFETを備えて構成されていることを特徴とする請求項1または2に記載の半導体読み出し回路。 - 前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が上昇するように構成され、
前記固定電位が接地電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするN型MOSFETを備えて構成されていることを特徴とする請求項1または2に記載の半導体読み出し回路。 - 前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が低下するように構成され、
前記固定電位が電源電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするN型MOSFETを備えて構成されていることを特徴とする請求項1または2に記載の半導体読み出し回路。 - 前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が上昇するように構成され、
前記固定電位が電源電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするP型MOSFETを備えて構成されていることを特徴とする請求項1または2に記載の半導体読み出し回路。
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