JP4795994B2 - 半導体記憶装置およびこれを備えた電子機器 - Google Patents
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Description
上記第1のメモリセルアレイからの出力の負荷抵抗となる第1の可変負荷抵抗素子と、
上記第1のメモリセルに記憶された情報を判定するための出力を発生する第2のメモリセルを有する第2のメモリセルアレイと、
上記第2のメモリセルアレイからの出力の負荷抵抗となる第2の可変負荷抵抗素子と、
上記第1の可変負荷抵抗素子で電圧にした上記第1のメモリセルアレイの出力および上記第2の可変負荷抵抗素子で電圧にした上記第2のメモリセルアレイの出力から上記第1のメモリセルに記憶された情報を判定するセンスアンプ回路と、
上記第1,第2の可変抵抗素子の抵抗値を制御するための負荷電圧が印加される負荷電圧信号線と、
上記メモリ素子と同構造のメモリ素子で構成されるダミーセルが配列されると共に上記第1のメモリセルアレイの書換え回数と略同じ回数の書換え動作が行われるダミーセルアレイと、
上記負荷電圧信号線から入力される負荷電圧を上記ダミーセルアレイの出力に応じて補正し、この補正した負荷電圧で上記第1,第2の可変抵抗素子のうちの少なくとも上記第1の可変抵抗素子の抵抗値を制御する負荷電圧補正回路とを備えることを特徴としている。
上記第2のメモリセルアレイは、上記第1のメモリセルアレイに記憶された情報を判定するための基準となるリファレンスセルで構成されるリファレンスセルアレイである。
上記負荷電圧補正回路は、上記補正した負荷電圧で上記第1の可変抵抗素子および上記第2の可変抵抗素子の両方の抵抗値を制御する。
図1は、この発明の半導体記憶装置の第1の実施形態を示す。
次に、図2に、この発明の半導体記憶装置の第2実施形態を示す。この第2実施形態は、書換え可能な不揮発性メモリ素子を配列したメモリセルアレイ26mと、リファレンスセルを配列したリファレンスセルアレイ26rとを備える。上記リファレンスセルアレイ26rのリファレンスセルは、メモリセルアレイ26mのメモリセルに記憶された情報を読み出す際に基準レベルを出力する。
次に、図3に、この発明の半導体記憶装置の第3実施形態を示す。この第3実施形態は、書換え可能な不揮発性メモリ素子を配列したメモリセルアレイ36を備える。このメモリセルアレイ36は、第1のメモリセルMR1および第2のメモリセルMR2の2つを1つの組として、情報が記憶されている。上記メモリセルアレイ36は、第1のメモリセルMR1による第1のメモリセルアレイと第2のメモリセルMR1による第2のメモリセルアレイとを有する第3のメモリセルアレイをなす。
次に、図9に、上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を示す。
12、22、32 負荷電圧補正回路
13、23、24、33、34 信号線
15m、15r、25m、25r、35m、35r PMOSトランジスタ
16m、26m、36m メモリセルアレイ
16r、26r リファレンスセルアレイ
17m、17r、27m、27r、37m、37r 入力線
18、28、38 センスアンプ回路
19、29、39 出力線
Claims (8)
- 書換え可能な不揮発性メモリ素子で構成された第1のメモリセルが配列された第1のメモリセルアレイと、
上記第1のメモリセルアレイからの出力の負荷抵抗となる第1の可変負荷抵抗素子と、
上記第1のメモリセルに記憶された情報を判定するための出力を発生する第2のメモリセルを有する第2のメモリセルアレイと、
上記第2のメモリセルアレイからの出力の負荷抵抗となる第2の可変負荷抵抗素子と、
上記第1の可変負荷抵抗素子で電圧にした上記第1のメモリセルアレイの出力および上記第2の可変負荷抵抗素子で電圧にした上記第2のメモリセルアレイの出力から上記第1のメモリセルに記憶された情報を判定するセンスアンプ回路と、
上記第1,第2の可変抵抗素子の抵抗値を制御するための負荷電圧が印加される負荷電圧信号線と、
上記メモリ素子と同構造のメモリ素子で構成されるダミーセルが配列されると共に上記第1のメモリセルアレイの書換え回数と略同じ回数の書換え動作が行われるダミーセルアレイと、
上記負荷電圧信号線から入力される負荷電圧を上記ダミーセルアレイの出力に応じて補正し、この補正した負荷電圧で上記第1,第2の可変抵抗素子のうちの少なくとも上記第1の可変抵抗素子の抵抗値を制御する負荷電圧補正回路とを備えることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記第2の可変抵抗素子は上記負荷電圧信号線に接続されていると共にこの負荷電圧信号線の負荷電圧によって抵抗値が制御され、
上記第2のメモリセルアレイは、上記第1のメモリセルアレイに記憶された情報を判定するための基準となるリファレンスセルで構成されるリファレンスセルアレイであることを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
上記リファレンスセルアレイは、上記第1のメモリセルと同構造のリファレンスセルで構成されると共に上記第1のメモリセルアレイの書換え回数と略同じ回数の書換え動作が行われ、
上記負荷電圧補正回路は、上記補正した負荷電圧で上記第1の可変抵抗素子および上記第2の可変抵抗素子の両方の抵抗値を制御することを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記第2のメモリセルは、上記第1のメモリセルと同構造の書き換え可能な不揮発性メモリ素子より構成されていると共に上記第1のメモリセルと対となるデータを記憶し、上記第1のメモリセルアレイと第2のメモリセルアレイとで第3のメモリセルアレイを構成し、
上記負荷電圧補正回路は、
上記補正した負荷電圧で上記第1の可変抵抗素子および上記第2の可変抵抗素子の両方の抵抗値を制御することを特徴とする半導体記憶装置。 - 請求項1乃至4のいずれか1つに記載の半導体記憶装置において、
上記負荷電圧補正回路は、
上記ダミーセルアレイの複数のダミーセルから出力される電流に応じて、上記負荷電圧信号線から入力される負荷電圧を補正することを特徴とする半導体記憶装置。 - 請求項1乃至4のいずれか1つに記載の半導体記憶装置において、
上記負荷電圧補正回路は、
消去状態のダミーセルから出力される電流とプログラム状態のダミーセルから出力される電流との和に応じて、上記負荷電圧信号線から入力される負荷電圧を補正することを特徴とする半導体記憶装置。 - 請求項1乃至6のいずれか1つに記載の半導体記憶装置において、
上記第1,第2の可変負荷抵抗素子は、電界効果トランジスタであることを特徴とする半導体記憶装置。 - 請求項1乃至7のいずれか1つに記載の半導体記憶装置を備えたことを特徴とする電子機器。
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