JP4284259B2 - 半導体記憶装置及び電子機器 - Google Patents

Description

本発明は、半導体記憶装置及びこれを備えた電子機器に関する。より具体的には、電荷または分極を保持する機能を有する記憶領域を備えた電界効果トランジスタを配列してなる半導体記憶装置及び前記半導体記憶装置を備えた電子機器に関する。

従来から用いられている代表的な不揮発性メモリとして、フラッシュメモリが挙げられる。図９Ａにフラッシュメモリの断面図を示す。

このフラッシュメモリは、図９Ａに示すように、半導体基板１５０上にゲート絶縁膜１５１を介してフローティングゲート１５２、絶縁膜１５７、ワード線（コントロールゲート）１５３がこの順に形成されており、フローティングゲート１５２の両側には、拡散領域によるソース線１５４及びビット線１５５が形成されてメモリセルを構成する。このメモリセルの周囲には、素子分離領域１５６が形成されている。

以下、前記フラッシュメモリの回路記号として、図９Ｂに示す記号を用いる。図９Ｂにおいて、１５３はワード線を形成するコントロールゲート、１５４はソース線を形成する拡散領域、１５５はビット線を形成する拡散領域である。

図１０にフラッシュメモリにおいて一般的に用いられている読出し回路を示す。図１０によると、例えば、メモリセル１６６ｍ２に記憶された情報を読み出す場合は、ワード線１６７ｍ２をＨ（High）レベルとすることによって、メモリセル１６６ｍ２を選択的にオン状態とする。一方、リファレンスセル１６６ｒもオン状態とし、センスアンプ１６２においてメモリセル１６６ｍ２からビット線１６８ｍを介しての出力１６３ｍとリファレンスセル１６６ｒからビット線１６８ｒを介しての出力１６３ｒを比較することによって、メモリセル１６６ｍ２のフローティングゲートに蓄えられた情報を読み出す。

なお、１６５ｍ、１６５ｒは、カラムセレクタであり、１６４ｍ、１６４ｒは、読み出し時に負荷抵抗として働く電界効果型トランジスタ（ＦＥＴ）である。

一般的に、面積を削減するため、１つのビット線に多数のメモリセルが接続されているが、メモリセルの特性のばらつきやノイズマージン等を考慮すると、誤動作のない読出しを行うためには、リファレンスセルが所望のレベルに精度よく設定されている必要がある。そのため、リファレンスセル１６６ｒは、メモリセル１６６ｍ１、１６６ｍ２、…と同一の形状及び特性を有する素子を用いており、プログラム状態と消去状態との間の中間状態にプログラムされている。

また、メモリセルからセンスアンプに至るビット線の容量もリファレンスセルのそれと可能な限り合わせることが望ましい。このため、メモリセルとリファレンスセルとのワード線を共通にして、ひとつのビット線に接続する素子の数を同数にしたり、リファレンスセルからセンスアンプに至る経路にダミー容量を付加したりするなどの技術が提案されている（特許文献１（特開平６−６０６７６号公報）及び特許文献２（特開平６−１７６５８３号公報））。

また、別の不揮発性メモリとして、サイファン・セミコンダクターズ・リミテッド社が開示した１個の電界効果トランジスタで２ビットの記憶が可能なメモリがある（特許文献３（特表２００１−５１２２９０号公報））。

この不揮発性メモリにおいても、フラッシュメモリと同様に、誤動作のない読出しを行うためには、メモリセルと同一の形状及び特性を有するリファレンスセルを用い、このリファレンスセルの読出し経路は、メモリセルの読出し経路とできるだけ近い構成を取ることが求められている。
特開平６−６０６７６号公報 特開平６−１７６５８３号公報 特表２００１−５１２２９０号公報

しかしながら、リファレンスセルは、メモリセルに比べて相対的に読出し回数が多くなる。このため、図１０に示すように、リファレンスセル１６６ｒとしてメモリセル１６６ｍ１、１６６ｍ２、…と同じ構造を有し、プログラム状態と消去状態との中間状態にプログラムした素子を用いた場合、繰り返し行われる読出し時の電圧印加毎にわずかに発生するホットキャリアがフローティングゲートに蓄えられている電荷の状態に影響を及ぼし、リファレンスセルの電流レベルに変化が生じる、所謂リードディスターブの現象が問題となっていた。

このリードディスターブの問題は、特に、１つのメモリセルに１ビットより多い情報を記憶する場合において、深刻な問題となっており、メモリセルからの出力とリファレンスセルからの出力との間に十分なマージンが十分に確保できないため、読出し速度の低下や読出し不良の原因となっていた。

さらに、特許文献３に挙げた不揮発性メモリを用いた場合も同様に、リードディスターブに起因する読出し不良の問題が生じていた。

本発明は前記課題に鑑みなされたものであり、リードディスターブに起因するリファレンスセル素子特性の変動を無視できる程小さくすることが可能な半導体記憶装置及び前記半導体記憶装置を用いた電子機器を提供することを目的とする。

前記課題を解決するため、本発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する１つまたは複数のリファレンスセルと
を備え、
前記メモリセル及びリファレンスセルは、共に、
半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けた複合ゲート絶縁膜と、
前記ゲート電極下に前記複合ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する第１及び第２の拡散領域と
を備え、
前記複合ゲート絶縁膜は、
前記チャネル領域と接する第１の絶縁膜と、
前記ゲート電極と接する第２の絶縁膜と、
前記第１の絶縁膜と第２の絶縁膜との間にある第３の絶縁膜と
から構成され、
前記第３の絶縁膜は、
前記第１の拡散領域と前記チャネル領域の境界の上方に位置する第１の記憶領域と、
前記第２の拡散領域と前記チャネル領域との境界の上方に位置する第２の記憶領域と
を含み、
前記メモリセルにおいては、前記第１及び第２の記憶領域において夫々独立した情報の記憶及び読出しが可能であり、
前記リファレンスセルにおいては、前記第１及び第２の記憶領域のいずれか１つに記憶された情報のみが参照されることを特徴としている。

前記構成によれば、前記リファレンスセルは、前記第１及び第２の記憶領域のいずれか１つに記憶された情報のみが参照されて、他方の記憶領域（前記参照される記憶領域の読み出し時に僅かに発生するホットキャリアにより電荷の状態が影響を受ける）が参照されないので、リードディスターブに起因するリファレンスセルの特性の変動を無視できるほど小さくすることができる。より詳しくは、リファレンスセルの前記参照される記憶領域に記憶された情報を読み出す場合、前記他方の記憶領域の近くの拡散領域近傍において、僅かにホットエレクトロンが発生し、これが前記他方の記憶領域に注入される可能性がある。しかし、前述のように、第１及び第２の記憶領域のうちいずれか一方のみが参照されるようにしているから、読み出し動作の際、参照される記憶領域とは異なる前記他方の記憶領域の記憶状態がリードディスターブされても、この他方の記憶領域の記憶状態が読出し電流に与える影響は軽微であるため、読出し時のリファレンスセルの素子特性の変動を無視できる程小さくすることができるのである。

１実施形態では、前記リファレンスセルにおいて参照される前記記憶領域と、前記リファレンスセルにおいて参照される前記記憶領域と反対側に位置する記憶領域とが、共に、プログラム状態と消去状態との中間状態に書き込まれている。

前記実施の形態によれば、前記リファレンスセルの第１及び第２の記憶領域全てがプログラム状態と消去状態との中間状態にあるから、全ての記憶の状態を統一することができ、かつ、参照される記憶領域と反対側の記憶領域の状態が全て同一になって、前記反対側の記憶領域の電荷状態に起因する参照電流のばらつきを抑制することができ、しかも、プログラム状態と消去状態とを判別するための好適なしきい値を得ることができる。

１実施形態では、前記リファレンスセルは、少なくとも第１及び第２のリファレンスセルを有し、
前記第１のリファレンスセルにおいて参照される記憶領域は、プログラム状態であって、
前記第２のリファレンスセルにおいて参照される記憶領域は、消去状態にある。

前記実施の形態によれば、前記第１のリファレンスセルにおいて参照される記憶領域は、プログラム状態であって、プログラム状態のメモリセルと同じ記憶状態を有し、また、前記第２のリファレンスセルにおいて参照される記憶領域は、消去状態であって、消去状態のメモリセルと同じ記憶状態を有しているため、印可電圧や周囲温度などの変動に対して、メモリセルと、第１、第２リファレンスセルとが同じ傾向で特性が変動して、より信頼性の高い読み出し動作を実現することができる。

１実施形態では、前記第１のリファレンスセルにおいて、前記参照されるプログラム状態である記憶領域と反対側に位置する記憶領域は消去状態である。

前記実施の形態によれば、前記第１のリファレンスセルが、メモリセルのワーストケースと同様の記憶状態となっており、印加電圧や周囲温度などの変動に対しても、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差に大きな変化が生じず、より信頼性の高い読み出し動作を実現することができる。

しかも、前記第１のリファレンスセルにおいて参照されるプログラム状態の記憶領域と反対側の記憶領域は、全て、消去状態で同一であるから、前記反対側の記憶領域の電荷状態に起因する参照電流のばらつきを抑制することができる。

１実施形態では、前記第２のリファレンスセルにおいて、前記参照される消去状態である記憶領域と反対側に位置する記憶領域は、プログラム状態である。

前記実施形態によれば、前記第２のリファレンスセルが、メモリセルのワーストケースと同様の記憶状態となっており、印加電圧や周囲温度などの変動に対しても、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差に大きな変化が生じず、より信頼性の高い読み出し動作を実現することができる。

しかも、前記第２のリファレンスセルにおいて参照される消去状態の記憶領域と反対側の記憶領域は、全て、プログラム状態で同一であるから、前記反対側の記憶領域の電荷状態に起因する参照電流のばらつきを抑制することができる。

１実施形態では、前記センスアンプにおいて、前記メモリセルから供給される電流の２倍と、前記第１及び第２リファレンスセルから供給される電流の和との大小を比較することによって、前記メモリセルの備える記憶領域に記憶された情報を読み出す。

前記実施形態によれば、前記メモリセルから供給される電流の２倍と、前記第１及び第２リファレンスセルから供給される電流の和との大小を比較するから、十分なマージンを有する信頼性の高い読み出しを実現することができる。

１実施形態では、前記メモリセルから前記センスアンプに至るまでのカラムセレクタの段数が、前記リファレンスセルから前記センスアンプに至るまでのカラムセレクタの段数と同数である。

前記実施形態によれば、前記メモリセルからセンスアンプまでに通るカラムセレクタの段数と、リファレンスセルからセンスアンプまでに通るカラムセレクタの段数とが等しいので、前記メモリセル側とリファレンスセル側とで、前記カラムセレクタのオン抵抗に起因する電圧低下の影響を略等しくすることができる。したがって、精度の高い読み出しを行うことができる。

１実施形態では、前記メモリセルより構成されるメモリセルアレイと前記リファレンスセルより構成されるリファレンスセルアレイを備え、前記メモリセルアレイと前記リファレンスセルアレイとが共に仮想接地アレイ構造により構成されている。

前記実施形態によれば、回路の占有面積を小さくすることができる。

１実施形態では、前記リファレンスセルアレイにおいて直列に接続されているリファレンスセルの数が、前記メモリセルアレイにおいて直列に接続されているメモリセルの数と同数である。

前記実施形態によれば、前記リファレンスセルアレイとメモリセルアレイとの配線容量等の特性を同じにすることができ、したがって、信頼性の高い読み出しを行うことができる。特に、仮想接地アレイ構造の場合、まわりこみ電流の影響をより厳密に反映させ、信頼性の高い読出し動作を実現することができる。

１実施形態の電子機器は、前記半導体記憶装置を備える。

前記電子機器は、前記半導体記憶装置を備えるので、信頼性が高く、かつ、安価であるという利点を有する。

本発明によれば、１つのメモリセルに１ビットより多い情報の記憶が可能であり、かつ、リードディスターブに起因するリファレンスセルの素子特性の変動を無視できる程小さくすることが可能となり、信頼性の高い安価な半導体記憶装置を提供することができる。

図１Ａに本発明の半導体記憶装置に含まれるメモリセルの断面図を示す。

図１Ａに示すメモリセルは、特許文献３に挙げたメモリセルと同じで、半導体基板上表面に形成されたＰ型ウェル領域５上に複合ゲート絶縁膜８を介してゲート電極１が形成されている。このゲート電極１の両側であってＰ型ウェル領域５内に、それぞれソース領域又はドレイン領域として機能するＮ型の第１及び第２の拡散領域６ａ及び６ｂが形成されている。前記複合ゲート絶縁膜８は、この複合ゲート絶縁膜８下のＰ型ウェル領域５の一部からなるチャネル領域に接する第１の絶縁膜４と、ゲート電極１と接する第２の絶縁膜２と、前記第１の絶縁膜４と第２の絶縁膜２との間にある第３の絶縁膜３とから構成されている。前記第３の絶縁膜３は、電荷または分極を保持する領域として、前記チャネル領域を形成するＰ型ウェル領域５と前記拡散領域６ａ及び６ｂとの境界部の上方に位置する第１及び第２の記憶領域７ａ及び７ｂを有している。なお、前記第３の絶縁膜３として、電荷または分極を保持する機能を有し、かつ、記憶領域７ａ及び７ｂとの干渉がほとんど起こらない膜として、シリコン窒化膜などを用いることができる。なお、前記第３の絶縁膜３は、前記構成に拘るものではなく、電荷または分極を保持する機能を有し、かつ、記憶領域７ａ、７ｂとの干渉がほとんど起こらない膜であればよい。

また、前記記憶領域７ａ及び７ｂの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。

なお、前記記憶領域７ａ及び７ｂは、前記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。

以下に、図１Ａに示すメモリセルのプログラム（書込み）動作について説明する。なお、ここでは、記憶領域７ａ及び７ｂ全体が電荷を保持する機能を有する場合について説明する。また、プログラム（書込み）とは、メモリセルがＮチャネル型である場合には記憶領域７ａ、７ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。

前記記憶領域７ｂに電子を注入してプログラムする（書込む）ためには、Ｎ型の拡散領域６ａをソース電極、Ｎ型の拡散領域６ｂをドレイン電極とする。例えば、拡散領域６ａ及びＰ型ウェル領域５に０Ｖ、拡散領域６ｂに＋４．５Ｖ、ゲート電極１に＋９Ｖを印加する。

このような電圧条件によれば、反転層が、拡散領域６ａ（ソース電極）から伸びるが、拡散領域６ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域６ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが記憶領域７ｂに注入されることにより書込みが行なわれる。なお、前記記憶領域７ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。

一方、前記記憶領域７ａに電子を注入してプログラムするためには、拡散領域６ｂをソース電極に、拡散領域６ａをドレイン電極とする。例えば、拡散領域６ｂ及びＰ型ウェル領域５に０Ｖ、拡散領域６ａに＋４．５Ｖ、ゲート電極１に＋９Ｖを印加する。

このように、前記記憶領域７ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、記憶領域７ａに電子を注入して、プログラム（書込み）を行なうことができる。

次に、消去動作について説明する。

前記記憶領域７ａに記憶された情報を消去するためには、拡散領域７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域５に０Ｖを印加して、Ｎ型の拡散領域６ａとＰ型ウェル領域５とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１に負電圧（例えば、−８Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域５側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１方向に引きこまれ、その結果、記憶領域７ａにホール注入が行なわれる。このようにして、記憶領域７ａの消去が行なわれる。このとき拡散領域７ｂには０Ｖを印加すればよい。

前記記憶領域７ｂに記憶された情報を消去する場合は、前記において拡散領域６ａと拡散領域６ｂとの電位を入れ替えればよい。

上述のようにして記憶された情報を読み出す方法について、次に説明する。

前記記憶領域７ａに記憶された情報を読み出す場合は、拡散領域６ａをソース電極に、拡散領域６ｂをドレイン電極とし、メモリセルを動作させる。例えば、前記拡散領域６ａ及びＰ型ウェル領域５に０Ｖ、拡散領域６ｂに＋２．０Ｖ、ゲート電極１に＋３Ｖを印加する。この際、記憶領域７ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の記憶領域７ａに電子が蓄積している場合は、記憶領域７ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、記憶領域７ａの記憶情報を読み出すことができる。このとき、記憶領域７ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。

前記記憶領域７ｂに記憶された情報を読み出す場合、拡散領域６ｂをソース電極に、拡散領域６ａをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域６ｂ及びＰ型ウェル領域５に０Ｖ、拡散領域６ａに＋２Ｖ、ゲート電極１に＋３Ｖを印加すればよい。

このように、記憶領域７ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、記憶領域７ｂに記憶された情報の読出しを行なうことができる。

上述のように、ソース電極とドレイン電極を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読出しが可能である。

図１Ａに示すメモリ素子は、記憶領域７ａ及び７ｂがＰ型ウェル領域５に形成されるチャネル領域のすぐ上に形成されているため、記憶領域に蓄えられた電荷の多寡よる電流差が大きく、かつ、書込み・消去の速度も速い。

また、前記記憶領域７ａ及び７ｂが形成される第３の絶縁膜３の形状がシンプルであり、記憶領域７ａ及び７ｂが形成される第３の絶縁膜３の製造ばらつきに起因する素子特性のばらつきも少ない。

なお、プログラム・消去・読出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。

以下、図１Ａに示すメモリセルの回路記号として、図１Ｂに示す記号を用いる。

（実施の形態１）
図２は、本発明の半導体記憶装置の実施の形態１を示す。

メモリセルアレイ２７ｍａを構成するメモリセル２７ｍは、カラムセレクタ２６ｍ１、２６ｍ２、２５ｍを通じてセンスアンプ２２に接続されている。一方、リファレンスセルアレイ２７ｒａを構成するリファレンスセル２７ｒもカラムセレクタ２６ｒ１、２５ｒを通じてセンスアンプ２２に接続されている。前記センスアンプ２２では、メモリセル２７ｍからの出力２３ｍとリファレンスセル２７ｒからの出力２３ｒとが比較され、その結果、メモリセル２７ｍに記憶された情報が読み出される。なお、２４ｍ、２４ｒは、読み出し時に負荷抵抗として働く電界効果型トランジスタ（ＦＥＴ）であり、２９ｍ１、２９ｍ２、２９ｒ１、２９ｒ２はビット線である。

本実施の形態１の半導体記憶装置は、メモリセル２７ｍ及びリファレンスセル２７ｒが、共に、図１Ａに示す構造を有している。図２において、メモリセル２７ｍが、記憶領域２７ｍｌ、２７ｍｒについて、夫々独立した情報の記憶及び読出しが可能である一方、リファレンスセル２７ｒは、２つの記憶領域２７ｒｌ、２７ｒのうちのいずれか一方に記憶された情報のみが参照される。

図１Ａに示すメモリセルにおいて、記憶領域７ｂに記憶された情報を読み出す場合、上述の通り、拡散領域６ｂをソース電極に、拡散領域６ａをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域６ｂ及びＰ型ウェル領域５に０Ｖ、拡散領域６ａに＋２Ｖ、ゲート電極１に＋３Ｖを印加すればよい。しかし、このとき、ドレイン端において、わずかにホットエレクトロンが発生し、これが記憶領域７ａに注入される可能性がある。

特に、リファレンスセルとして、図１Ａに示すメモリ素子を用い、メモリセルの読出し動作と同様に両側の記憶領域７ａ、７ｂが参照された場合、一般的にリファレンスセル２７ｒの読出し回数がメモリセル２７ｍの読出し回数よりも多くなるため、上述の現象の影響により、リファレンスセルの素子特性が変動し、読出し不良を起こす要因となる。

しかし、リファレンスセル２７ｒの２つの記憶領域７ａ、７ｂのいずれか一方のみが参照される場合、読出し動作の際、参照される記憶領域７ａまたは７ｂと反対側にある記憶領域の記憶状態７ｂまたは７ａが読出し電流に与える影響は軽微であるため、読出し時のリファレンスセル２７ｒの素子特性が変動を無視できる程小さくすることが可能となる。

一例として、図２に示すモリセル２７ｍに記憶された情報を読み出す場合について、以下に説明する。

まず、前記メモリセル２７ｍの記憶領域２７ｍｌに記憶された情報を読み出す場合、図示しない読み出し制御装置の制御によって、例えば、カラムセレクタ２６ｍ２をオフにして、ビット線２９ｍ２を接地し、ワード線２８ｍ２に３Ｖを印可し、Ｐ型ＦＥＴ２４ｍ及びカラムセレクタ２５ｍ、２６ｍ１をオンにして、ビット線２９ｍ１に２Ｖを印可することによって、メモリセル２７ｍよりビット線２９ｍ１に電流が流れ、これがカラムセレクタ２６ｍ１及び２５ｍを通り、このときのＦＥＴ２４ｍとカラムセレクタ２５ｍとの間のノードの電圧（出力）２３ｍがセンスアンプ２２に伝えられる。

一方、前記読み出し制御装置の制御によって、ビット線２９ｒ２を接地し、ワード線２８ｒ２に２Ｖ、Ｐ型ＦＥＴ２４ｒ及びカラムセレクタ２５ｒ、２６ｒ１をオンにして、ビット線２９ｒ１に２Ｖを印可することによって、リファレンスセル２７ｒによりビット線２９ｒ１に電流が流れ、これがカラムセレクタ２６ｒ１及び２５ｒを通り、このときのＦＥＴ２４ｒとカラムセレクタ２５ｒとの間のノードの電圧（出力）２３ｒがセンスアンプ２２に伝えられる。

前記センスアンプ２２は、メモリセル２７ｍからの出力２３ｍとリファレンスセル２７ｒからの出力２３ｒとを比較することによって、記憶領域２７ｍｌに記憶された情報を読み出す。

また、前記メモリセル２７ｍの記憶領域２７ｍｒに記憶された情報を読み出す場合、前記読み出し制御装置の制御によって、カラムセレクタ２６ｍ１をオフにして、ビット線２９ｍ１を接地し、ワード線２８ｍ２に３Ｖを印可し、ＦＥＴ２４ｍ及びカラムセレクタ２５ｍ、２６ｍ２をオンにして、ビット線２９ｍ２に２Ｖを印可することによって、メモリセル２７ｍによりビット線２９ｍ２に電流が流れ、これがカラムセレクタ２６ｍ２及び２５ｍを通り、このときのＦＥＴ２４ｍとカラムセレクタ２５ｍとの間のノードの電圧（出力）２３ｍがセンスアンプ２２に伝えられる。

一方、前記リファレンスセル２７ｒは、前記読み出し制御装置によって、記憶領域２７ｒｒに記憶された情報を参照せず、メモリセル２７ｍの記憶領域２７ｍｌに記憶された情報を読み出す場合と同様、記憶領域２７ｒｌに記憶された情報を参照し、これがセンスアンプ２２に伝えられる。このように、前記読み出し制御装置は、リファレンスセル２７ｒの片側のみの記憶領域２７ｒｌを参照するように制御を行う。

前記メモリセル２７ｍからカラムセレクタ２６ｍ１及び２６ｍ２に至るビット線の距離と、リファレンスセル２７ｒからカラムセレクタ２６ｒ１に至るビット線の距離が略等しい。

このため、前記ビット線２９ｍ１、２９ｍ２と２９ｒ１の配線抵抗に伴う、ビット線の電圧降下の影響を略等しくすることができて、精確な読み出しをすることができる。

また、前記メモリセル２７ｍからセンスアンプ２２までに通るカラムセレクタ２６ｍ１、２６ｍ２及び２５ｍの段数と、リファレンスセル２７ｒからセンスアンプ２２までに通るカラムセレクタ２６ｒ１及び２５ｒの段数とが等しい。

このため、前記カラムセレクタ２６ｍ１または２６ｍ２及びカラムセレクタ２５ｍのオン抵抗と、カラムセレクタ２６ｒ１及び２５ｒのオン抵抗とに起因する電圧低下の影響を略等しくすることができて、精確な読み出しをすることができる。

図２に示すメモリセルとリファレンスセルとの出力レベルの関係について、図５を用いて説明する。

図５は、１つの記憶領域に１ビットが記憶されている場合の読出し動作時の電流レベルを示している。

図５において、７１及び７２は、読み出す側の記憶領域がプログラムされた状態である場合、即ち、「０」の情報が記憶されている場合のメモリセル、すなわち、メモリ素子の分布を示している。

また、７３及び７４は、記憶領域が消去された状態である場合、即ち、「１」の情報が記憶されている場合のメモリセルの分布を示している。

また、記憶領域が正常にプログラムされていると判定するための基準レベルをプログラムレベル７５、記憶領域が正常に消去されていると判定するための基準レベルを消去レベル７６と定義する。

このとき、リファレンスセルにおいて参照される記憶領域の記憶状態を反映したリファレンスレベル７７は、プログラムレベル７５と消去レベル７６との間の中間状態にあることが好ましい。

前記構成によれば、リファレンスセルにおけるリファレンスレベル７７とメモリセルにおける電流レベルとの大小関係を判定するだけで、容易に記憶領域の記憶状態を判定することができる。

なお、ある特定の電圧条件下では、メモリセル及びリファレンスセルにおいて、読み出される側の記憶領域に対して反対側の記憶領域の記憶状態が、電流レベルに影響を及ぼす場合がある。

７１及び７３は、読み出す側の記憶領域と反対側の記憶領域がプログラム状態である場合の電流レベルを示しており、７２及び７４は、読み出される側の記憶領域と反対側の記憶領域が消去状態である場合の電流レベルを示している。

図５に示すように、メモリセル及びリファレンスセルにおいて、読み出される側の記憶領域に対して反対側の記憶領域の記憶状態によってメモリセルの電流レベルに微小な違いが生じている。

したがって、リファレンスセルにおいて、参照される側の記憶領域と反対側の記憶領域の記憶状態は、全てのリファレンスセルについて、略同一の状態に統一しておくことが望ましい。

このようにすると、参照される側の記憶領域に対して反対側の記憶領域の記憶状態に起因する参照電流のばらつきを抑制することが可能となる。

さらに、リファレンスセルにおいて、参照される側の記憶領域と反対側の記憶領域の記憶状態は、プログラム状態と消去状態との間の中間状態にプログラムされていることが望ましい。

１つのメモリセルに２ビットの独立した情報を記憶する場合、読み出す側の記憶領域と反対側の記憶領域の記憶状態は、プログラム状態と消去状態の両方が考えられる。

リファレンスセルにおいて、上述のようにすると、このようなメモリセルにおける読み出される側の記憶領域とゲート電極に関して反対側の記憶領域の記憶状態に起因する電流のばらつきも考慮に入れて、リファレンスレベル７７とプログラムレベル７５との間及びリファレンスレベル７７と消去レベル７６との間に十分な電流マージンを確保することが可能となり、より高速な読出し動作を実現することができる。

なお、上述では、記憶領域に１ビットの情報が記憶されている場合を示したが、複数ビットの情報を記憶してもよい。

この一例として、図６に１つの記憶領域に２ビットが記憶されている場合の電流レベルに対するメモリセルの分布（素子数）との関係を示す。

２ビット記憶の場合、図６に示す通り４つの記憶状態００、０１、１０、１１が存在し、それぞれの記憶状態について正しく記憶レベルにあるかどうかを判定する基準となる電流レベル８９〜９４を定義する。

また、メモリセルに記憶された情報を読み出すためのリファレンスレベル９５〜９７は、夫々の基準レベルの間に設定することが好ましい。

図示はしないが、図６に示すような記憶状態を読み出す回路としては、リファレンスレベル９５〜９７に対応するリファレンスセルをそれぞれ用意し、それらを適宜切り替えることによって、記憶領域に記憶された情報を読み出すことができる。

なお、この場合においても、リファレンスセルは、片側の記憶領域に記憶された情報のみが参照される。

また、１つの記憶領域に１ビットの情報が記憶されている場合と同様に、参照される側の記憶領域と反対側の記憶領域の記憶状態は、全てのリファレンスセルについて、略同一の状態に統一しておくことが望ましく、さらに、参照される側の記憶領域と反対側の記憶領域の記憶状態は、さらにデータを判別するための２つの基準レベルの間（プログラム状態と消去状態との間）の中間状態であることが望ましい。

（実施の形態２）
図３は、本発明の半導体記憶装置の別の実施の形態２を示す。

本実施の形態２では、メモリセルアレイ４７ｍａ及びリファレンスセルアレイ４７ｒａが、隣接するセル（素子）とビット線を共有する、所謂仮想接地アレイ構造により構成されている。

仮想接地アレイ構造は、図２に示すようなセル配置と比較してセル密度を高くすることが可能となるが、隣接するセルと拡散領域を共有するため、読出し動作を行う際、ビット線の電圧変化に伴い、隣接するメモリセルのソース−ドレイン間にも電位差が発生し、メモリセルからの電流がビット線方向だけでなく、隣接するメモリセルのソース−ドレイン方向へも流れる。

例えば、メモリセル４７ｍ３の記憶領域４７ｍ３ｌに記憶された情報を読み出す場合、ビット線４９ｍ４を接地し、ワード線４８ｍ２に３Ｖ、ビット線４９ｍ３に２Ｖを印可する。さらに、これと同時にメモリセル４７ｍ１及び４７ｍ２のソース−ドレイン間に電流が流れないように、ビット線４９ｍ１及び４９ｍ２にも２Ｖを印可して、記憶領域４７ｍ３ｌに記憶された情報を読み出す。

しかしながら、読み出し動作によって、ビット線４９ｍ３の電位は、記憶領域４７ｍ３ｌに記憶された情報に応じて変化し、これに伴って、メモリセル４７ｍ２のソース−ドレイン間に電位差が生じ、ソース−ドレイン間に電流が流れる。このメモリセル４７ｍ２のソース−ドレイン間電流によって、ビット線４９ｍ２の電位に変化が生じる。さらに、これに伴って、メモリセル４７ｍ１のソース−ドレイン間に電位差が生じ、そのソース−ドレイン間に電流が流れる。

このように読み出し動作に伴い、ビット線方向以外に直列に接続されたメモリセルのソース−ドレイン方向にも、所謂まわりこみ電流が流れる。

このため、メモリセルの配置を仮想接地アレイ構造とした場合は、まわりこみ電流の影響を考慮するため、リファレンスセルアレイもメモリセルアレイと同様に仮想接地アレイ構造を用いることが好ましい。

ただし、この場合においても実施の形態１と同様に、図示しない読み出し制御装置によって、１つのリファレンスセルについて１つの記憶領域のみを参照する。

例えば、メモリセル４７ｍ１、４７ｍ４における記憶領域４７ｍ１ｒ及び４７ｍ４ｌに記憶された情報を読み出す場合は、リファレンスセル４７ｒ１における記憶領域４７ｒ１ｒを参照し、リファレンスセル４７ｒ４における記憶領域４７ｒ４ｌを参照しない。

同様に、メモリセル４７ｍ１、４７ｍ４における記憶領域４７ｍ１ｌ及び４７ｍ４ｒに記憶された情報を読み出す場合は、リファレンスセル４７ｒ４における記憶領域４７ｒ４ｒを参照し、リファレンスセル４７ｒ１における記憶領域４７ｒ１ｌを参照しない。

また、メモリセル４７ｍ２、４７ｍ３における記憶領域４７ｍ２ｒ及び４７ｍ３ｌに記憶された情報を読み出す場合は、リファレンスセル４７ｒ２における記憶領域４７ｒ２ｒを参照し、リファレンスセル４７ｒ３における記憶領域４７ｒ３ｌを参照しない。

さらに、メモリセル４７ｍ２、４７ｍ３における記憶領域４７ｍ２ｌ及び４７ｍ３ｒに記憶された情報を読み出す場合は、リファレンスセル４７ｒ３における記憶領域４７ｒ３ｒを参照し、リファレンスセル４７ｒ２における記憶領域４７ｒ２ｌを参照しない。

なお、実施の形態１の場合と同様に、リファレンスセルにおいて読み出す側の記憶領域と反対側の記憶領域の記憶状態は、全てのリファレンスセルについて、略同一の状態に統一しておくことが望ましく、さらに、参照される側の記憶領域に対して反対側の記憶領域の記憶状態は、プログラム状態と消去状態との間の中間状態であることが望ましい。

本実施の形態２では、メモリセルアレイ４７ｍａ及びリファレンスセルアレイ４７ｒａは、４つのセルを直列に接続しているが、これに拘るものではなく、これ以上の数でも構わないし、これより少なくてもよい。

また、本実施の形態２では、メモリセルアレイ４７ｍａにおいてメモリ素子（メモリセル）を直列に接続する数とリファレンスセルアレイ４７ｒａにおいてリファレンス素子（リファレンスセル）を直列に接続する数とを同数にしたが、これに拘るものではない。

一般に、直列に接続するメモリセルの数が多ければ多いほど、メモリセルアレイの記憶密度は高まる。

しかしながら、メモリセルアレイに多数のメモリセルが直列に接続されている場合、メモリセルアレイにおけるメモリセルと同じ数のリファレンスセルが直列に接続されたリファレンスセルアレイを用いた場合、リファレンスセルアレイの占める回路面積が増大するという問題がある。

したがって、特に、面積を重視してメモリセルアレイにおいて多数のメモリセルが直列に接続された場合、リファレンスセルアレイの占める割合を低減させるため、リファレンスセルアレイにおいてリファレンスセルが直列に接続される数を、メモリセルアレイにおいてメモリセルが直列に接続される数よりも少なくしても構わない。

まわりこみ電流の影響をより厳密に反映させ、信頼性の高い読出し動作を実現するためには同数にすることが望ましいが、上述の通り、まわりこみ電流は、隣接する素子に対してドミノ式に発生するものであって、一般的にセンスアンプによる読出し時間の方が、セルアレイにおける各ビット線の電位が安定状態になる時間よりも短いため、必ずしも同数にする必要はない。

（実施の形態３）
図４は、本発明の半導体記憶装置の実施の形態３を示す。

メモリセルアレイ６７ｍａを構成するメモリセル（図示せず）は、カラムセレクタ６５ｍを通じてセンスアンプ６２に接続されている。一方、リファレンスセルアレイ６７ｒａ１及び６７ｒａ２を構成するリファレンスセルもカラムセレクタ６５ｒ１、６５ｒ２を通じてセンスアンプ６２に接続されている。前記センスアンプ６２では、前記メモリセルからの出力６３ｍと、リファレンスセルからの出力６３ｒ１及び６３ｒ２とが比較され、その結果、メモリセルに記憶された情報が読み出される。なお、６４ｍ、６４ｒ１、６４ｒ２は、定電圧源に接続されると共に、読み出し時に負荷抵抗として働く電界効果型トランジスタである。

実施の形態１及び実施の形態２と同様に、本実施の形態３における前記メモリセル及びリファレンスセルも、共に、図１Ａに示す構造を有しており、メモリセルが、２つの記憶領域について、夫々独立した情報の記憶及び読出しが可能である一方、リファレンスセルは、図示しない読み出し制御装置によって、２つの記憶領域のうちのいずれか一方に記憶された情報のみが参照されるが、本実施の形態３では、さらに、プログラム状態の電流レベルを参照するリファレンスセルを含むリファレンスセルアレイ６７ｒａ１と消去状態の電流レベルを参照するリファレンスセルを含むリファレンスセルアレイ６７ｒａ２とを備える。

前記構成によれば、リファレンスセルアレイ６７ｒａ１、６７ｒａ２を構成するリファレンスセルが、メモリセルアレイを構成するメモリセルの一記憶状態と同じ記憶状態を有しているため、印加電圧や温度などの変動に対して、メモリセル及びリファレンスセルが同じ傾向で変動することによって、より信頼性の高い読出し動作を実現することが可能となる。

なお、前記メモリセルアレイ６７ｍａ及びリファレンスセルアレイ６７ｒａ１、６７ｒａ２の回路構成は、いずれの構成でも構わないが、実施の形態１及び実施の形態２に示した構成のいずれかであることが好ましい。

また、参照される側の記憶領域に対して反対側の記憶領域の記憶状態は、全てのリファレンスセルについて、略同一の状態に統一している。さらに、プログラム状態の電流レベルを参照するリファレンスセルアレイ６７ｒａ１を構成するリファレンスセルにおいて、プログラム状態の記憶領域に対して反対側の記憶領域を全て消去状態にし、また、消去状態の電流レベルを参照するリファレンスセルアレイ６７ｒａ２を構成するリファレンスセルにおいて、消去状態の記憶領域に対して反対側の記憶領域を全てプログラム状態にしている。

前記構成によれば、図５に示す通り、プログラム状態にあるリファレンスセル及び消去状態にあるリファレンスセルの両方が、それぞれ、メモリセルのワーストケースと同様の記憶状態となっている。読み出し動作の性能は、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差によって決定するが、リファレンスセルをメモリセルのプログラム状態及び消去状態におけるそれぞれのワーストケースと同様の記憶状態とすることによって、印加電圧や周囲温度などの変動に対しても、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差に大きな変化が生じず、より信頼性の高い読み出し動作を実現することができる。

前記センスアンプ６２における比較方法は、いずれの方法でも構わないが、前記メモリセルの出力６３ｍの２倍と、リファレンスセルからの出力６３ｒ１及び６３ｒ２の和とを比較することが好ましい。

上述によれば、例えば、メモリセルの出力６３ｍと、リファレンスセルからの出力６３ｒ１及び６３ｒ２の和の半分の値とを比較する方法と比べて、十分なマージンを有する信頼性の高い読出し動作を実現することが可能となる。

（実施の形態４）
上述した半導体記憶装置の応用例として、例えば、図７に示したように、電子機器の一例としての液晶表示装置における液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。

液晶パネル１３２は、液晶ドライバ１３１によって駆動される。前記液晶ドライバ１３１内には、不揮発性メモリ部１３３、ＳＲＡＭ（スタィックランダムアクセスメモリ）部１３４、液晶ドライバ回路１３５がある。不揮発性メモリ部１３３は、本発明の上述の半導体記憶装置よりなる。不揮発性メモリ部１３３は、外部から書き換え可能な構成を有している。

前記不揮発性メモリ部１３３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１３４に転写される。液晶ドライバ回路１３５は、必要に応じてＳＲＡＭ部１３４から記憶情報を読み出すことができる。ＳＲＡＭ部１３４を設けることにより、記憶情報の読出し速度を高速に行なうことができる。

前記液晶ドライバ回路１３１は、図７に示すように、液晶パネル１３２に外付けしてもよいが、液晶パネル１３２上に形成してもよい。

前記液晶パネル１３２は、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。また、この不揮発性メモリとして信頼性が高く安価な本発明の半導体記憶装置を用いるのが好ましい。

本発明の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いれば、製品間の画質が均一で、かつ、信頼性が高い液晶パネルを安価に提供することが可能となる。

（実施の形態５）
上述した半導体記憶装置が組み込まれた携帯電子機器の一例である携帯電話を、図８に示す。

この携帯電話は、主として、制御回路１４５、電池１４４、ＲＦ（無線周波数）回路１４２、表示部１４７、アンテナ１４１、信号線１４６、電源線１４３等によって構成されており、前記制御回路１４５には、上述した本発明の半導体記憶装置が組み込まれている。

このように、リードディスターブの問題を解決することによって信頼性が高く、かつ、メモリ部と論理回路部の混載プロセスが簡易で安価な半導体記憶装置を携帯電子機器に用いることによって、信頼性が高く、かつ、安価な携帯電子機器を得ることができる。

本発明の半導体記憶装置におけるメモリセルの断面図である。 前記半導体記憶装置におけるメモリセルの回路記号である。 本発明の半導体記憶装置の一実施の形態の回路図である。 本発明の半導体記憶装置の一実施の形態の回路図である。 本発明の半導体記憶装置の一実施の形態の回路ブロック図である。 本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。 本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。 本発明の半導体記憶装置を組み込んだ液晶ドライバの概略構成図である。 本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。 従来のフラッシュメモリの断面図である。 従来のフラッシュメモリの回路記号である。 従来のフラッシュメモリの回路図である。

符号の説明

１…ゲート電極
２、３、４…絶縁膜
５…Ｐ型ウェル領域
６ａ、６ｂ…拡散領域
７ａ、７ｂ…記憶領域
８…複合ゲート絶縁膜
２２、４２、６２…センスアンプ
２５ｒ、２５ｍ、２６ｒ１、２６ｒ２、２６ｍ１、２６ｍ２、４５ｍ、４５ｒ、４６ｒ １〜４６ｒ５、４６ｍ１〜４６ｍ５、６４ｒ１、６４ｒ２、６４ｍ…カラムセレクタ
２７ｍ、４７ｍ１〜４７ｍ４…メモリセル
２７ｍａ、４７ｍａ、６７ｍａ…メモリセルアレイ
２７ｒ、４７ｒ１〜４７ｒ４…リファレンスセル
２７ｒａ、４７ｒａ、６７ｒａ１、６７ｒａ２…リファレンスセルアレイ
７５…プログラムレベル
７６…消去レベル
７７…リファレンスレベル

Claims (10)

1. 情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
   前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
   前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する１つまたは複数のリファレンスセルと
   を備え、
   前記メモリセル及びリファレンスセルは、共に、
   半導体層と、
   ゲート電極と、
   前記半導体層と前記ゲート電極との間に設けた複合ゲート絶縁膜と、
   前記ゲート電極下に前記複合ゲート絶縁膜を介して配置されたチャネル領域と、
   前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する第１及び第２の拡散領域と
   を備え、
   前記複合ゲート絶縁膜は、
   前記チャネル領域と接する第１の絶縁膜と、
   前記ゲート電極と接する第２の絶縁膜と、
   前記第１の絶縁膜と第２の絶縁膜との間にある第３の絶縁膜と
   から構成され、
   前記第３の絶縁膜は、
   前記第１の拡散領域と前記チャネル領域の境界の上方に位置する第１の記憶領域と、
   前記第２の拡散領域と前記チャネル領域との境界の上方に位置する第２の記憶領域と
   を含み、
   前記メモリセルにおいては、前記第１及び第２の記憶領域において夫々独立した情報の記憶及び読出しが可能であり、
   前記リファレンスセルにおいては、前記第１及び第２の記憶領域のいずれか１つに記憶された情報のみが参照されることを特徴とする半導体記憶装置。
2. 前記リファレンスセルにおいて参照される前記記憶領域と、前記リファレンスセルにおいて参照される前記記憶領域と反対側に位置する記憶領域とが、共に、プログラム状態と消去状態との中間状態に書き込まれていることを特徴とする請求項１の半導体記憶装置。
3. 前記リファレンスセルは、少なくとも第１及び第２のリファレンスセルを有し、
   前記第１のリファレンスセルにおいて参照される記憶領域は、プログラム状態であって、
   前記第２のリファレンスセルにおいて参照される記憶領域は、消去状態にあることを特徴とする請求項１の半導体記憶装置。
4. 前記第１のリファレンスセルにおいて、前記参照されるプログラム状態である記憶領域と反対側に位置する記憶領域は消去状態であることを特徴とする請求項３の半導体記憶装置。
5. 前記第２のリファレンスセルにおいて、前記参照される消去状態である記憶領域と反対側に位置する記憶領域は、プログラム状態であることを特徴とする請求項３の半導体記憶装置。
6. 前記センスアンプにおいて、前記メモリセルから供給される電流の２倍と、前記第１及び第２リファレンスセルから供給される電流の和との大小を比較することによって、前記メモリセルの備える記憶領域に記憶された情報を読み出すことを特徴とする請求項３の半導体記憶装置。
7. 前記メモリセルから前記センスアンプに至るまでのカラムセレクタの段数が、前記リファレンスセルから前記センスアンプに至るまでのカラムセレクタの段数と同数であることを特徴とする請求項１の半導体記憶装置。
8. 前記メモリセルより構成されるメモリセルアレイと前記リファレンスセルより構成されるリファレンスセルアレイを備え、前記メモリセルアレイと前記リファレンスセルアレイとが共に仮想接地アレイ構造により構成されていることを特徴とする請求項１の半導体記憶装置。
9. 前記リファレンスセルアレイにおいて直列に接続されているリファレンスセルの数が、前記メモリセルアレイにおいて直列に接続されているメモリセルの数と同数であることを特徴とする請求項８の半導体記憶装置。
10. 請求項１の半導体記憶装置を備えたことを特徴とする電子機器。
    

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