JP2006049474A - 半導体記憶装置、メモリライタ及び電子機器 - Google Patents

Abstract

【課題】 リードディスターブによるリファレンスセルの特性変動を防止する。
【解決手段】 半導体記憶装置は、メモリセルアレイ３７ｍａ、メモリセルアレイからアドレス情報に応じたメモリセルを選択するためのデコーダ回路４０ｍ、４０ｒ、センスアンプ３２、及び、メモリセル３７ｍ１１、３７ｍ１２、・・・に記憶されたデータ情報を読み出す際に参照するリファレンスセル３７ｒ１、３７ｒ２、…を有する。前記メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下にゲート絶縁膜を介して配置されたチャネル領域とチャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体とを備え、前記リファレンスセルは、前記デコーダ回路を構成する素子の中の少なくとも一つの素子と同じ構造を有する。
【選択図】図４

Description

本発明は、半導体記憶装置、そのメモリライタ及び電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置、前記半導体記憶装置に記憶された情報を書き換えるためのメモリライタ及び前記半導体記憶装置を備えた電子機器に関する。

従来から用いられている代表的な不揮発性メモリとして、フラッシュメモリが挙げられる。図１４Ａにフラッシュメモリの断面図を示す。

このフラッシュメモリは、図１４Ａに示すように、半導体基板２１０上にゲート絶縁膜２１１を介してフローティングゲート２１２、絶縁膜２１７、ワード線（コントロールゲート）２１３がこの順に形成されており、フローティングゲート２１２の両側には、拡散領域によるソース線２１４及びビット線２１５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域２１６が形成されている。

以下、フラッシュメモリの回路記号として、図１４Ｂに示す記号を用いる。

図１５にフラッシュメモリにおいて一般的に用いられている読出し回路を示す。図１５によると、例えば、メモリセル２２６ｍ２に記憶された情報を読み出す場合は、ワード線２２７ｍ２をＨ（High）レベルとすることによって、ワード線２２７ｍ２を選択的にオン状態とする。一方、リファレンスセル２２６ｒもオン状態とし、センスアンプ２２２においてメモリセル２２６ｍ２からの出力２２３ｍとリファレンスセル２２６ｒからの出力２２３ｒを比較することによって、メモリセル２２６ｍ２のフローティングゲートに蓄えられた情報を読み出す。

一般的に、面積を削減するため、一つのビット線に多数のメモリセルが接続されているが、メモリセルの特性のばらつきやノイズマージン等を考慮すると、誤動作のない読出しを行うためには、リファレンスセルが所望のレベルに精度よく設定されている必要がある。そのため、リファレンスセル２２６ｒは、メモリセル２２６ｍ１、２２６ｍ２、…と同一の形状及び特性を有する素子を用いており、プログラム状態と消去状態の中間状態にプログラムされている。

また、メモリセルからセンスアンプに至るビット線の容量もリファレンスセルのそれと可能な限り合わせることが望ましい。このため、メモリセルとリファレンスセルとのワード線を共通にして、ひとつのビット線に接続する素子の数を同数にしたり、リファレンスセルからセンスアンプに至る経路にダミー容量を付加したりするなどの技術が提案されている。（特許文献１及び特許文献２。）
特開平６−６０６７６号公報 特開平６−１７６５８３号公報

しかしながら、リファレンスセルは、メモリセルに比べて相対的に読出し回数が多くなる。このため、図１５に示すようにリファレンスセル２２６ｒとしてメモリセル２２６ｍ１、２２６ｍ２、…と同じ構造を有し、プログラム状態と消去状態との中間状態にプログラムした素子を用いた場合、繰り返し行われる読出し時の電圧印加毎にわずかに発生するホットキャリアがフローティングゲートに蓄えられている電荷の状態に影響を及ぼし、リファレンスの電流レベルに変化が生じる、所謂リードディスターブの現象が問題となっていた。

また、このリードディスターブの問題を解決する方法の一つとして、リファレンスセルとして例えばメモリ機能を有しない論理回路素子を用いる方法が考えられる。

しかしながら、一般的な論理回路素子とフラッシュメモリセルとは構造が大きく異なり、別工程で形成される箇所が多いため、論理回路素子及びフレッシュメモリ素子それぞれについての製造ばらつきを考慮しなければならず、精度よくリファレンスレベルを設定することができなかった。

本発明は前記課題に鑑みなされたものであり、信頼性が高く、かつ、安価に製造できる半導体記憶装置を提供することを目的としている。

また、本発明は、リードディスターブに起因するリファレンスセルの特性の変動がないか無視できる程小さく、かつ、リファレンスセルを比較的精度よく設定することが可能な半導体記憶装置、その半導体記憶装置のためのメモリライタ及び前記半導体記憶装置を用いた電子機器を提供することを目的とする。

前記課題を解決するため、本発明の半導体記憶装置は、メモリセルとして通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成可能な不揮発性メモリ素子を用い、リファレンスセルとしてデコーダ回路を構成する素子、例えば、論理回路に用いられる素子と同構造の素子を用いる。

即ち、本発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルアレイからアドレス情報に応じたメモリセルを選択するためのデコーダ回路と、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて、前記メモリセルに記憶された情報を読み出す際に参照するリファレンスセルと
を備え、
前記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記のゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を備え、
前記リファレンスセルは、前記デコーダ回路を構成する素子の中の少なくとも一つの素子と同じ構造を有する情報ことを特徴とする。

前記構成によれば、前記リファレンスセルは、前記デコーダ回路を構成する素子の中の少なくとも一つの素子と同じ構造を有するから、メモリ部とデコーダ回路を混載するための工程を削減することが可能となり、安価で信頼性の高い半導体記憶装置を提供することができる。

一実施例では、前記リファレンスセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する第１の拡散領域と、前記チャネル領域の両側において前記第１の拡散領域と前記チャネル領域との間に配置され、前記第１の拡散領域よりも実質的に不純物濃度の薄い第２の拡散領域とを備える。

前記実施例によれば、前記リファレンスセルは、第２の拡散領域（ＬＤＤ領域）を備えるので、ドレイン端における電界が緩和されて、電圧印加によるホットキャリアがほとんど発生しなくて、ホットキャリアの発生に起因する特性の変動が抑制される。

また、前記メモリセルを構成する素子の構造とリファレンスセルを構成する素子の構造とが類似しているから、両者の間で、電圧や温度など外部要因に対する素子特性の変動の違いが少なくて、リードディスターブの問題が少なく、外部要因に対する特性誤差の少ない高精度の読出しを実現することができる。

また、一実施例では、前記リファレンスセルは、前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体を備える。

前記実施例によれば、前記メモリセルに加えて、前記リファレンスセル、及び、デコーダ回路を構成する素子の中の少なくとも一つの素子もメモリ機能体を備えるから、メモリ機能体を除去するための工程が不要になって、簡単かつ安価に製造できる。

前記リファレンスセルは、メモリ機能体を備えていても、第２の拡散領域（ＬＤＤ領域）を備えているから、ドレイン端における電界が緩和されて、電圧印加によるホットキャリアがほとんど発生せず、したがって、メモリ機能体への電荷の注入も、全く起こらないか、無視できる程ごく僅かである。

また、一実施例では、前記リファレンスセルに流れる電流値は、前記メモリセルのプログラムレベルにおける電流値と消去レベルにおける電流値との中間値と、消去レベルにおける電流値との間の値である。

前記実施例では、前記リファレンスセルの電流レベルは、前記消去レベルと中間レベルとの間の電流レベルに設定しているので、メモリセルに経年劣化があっても、読出しのための電流マージンを十分確保した、より信頼性の高い読出し動作を行うことができる。前記リファレンスセルは、第２の拡散領域（ＬＤＤ領域）を備えているから、リファレンスセルの経年劣化について殆ど考慮する必要がなく、メモリセルの経年劣化のみを考慮して、前記リファレンスセルの電流レベルを、消去レベルと中間レベルとの間の電流レベルに設定しているのである。

また、一実施例では、前記リファレンスセルのゲート電極は電圧制御回路に接続され、前記電圧制御回路は、書換え回数をモニターし、前記モニター結果に応じて前記リファレンスセルのゲート電極に供給する電圧を変化させる。

前記実施例によれば、前記電圧制御回路が、メモリセルの書換え回数をモニターし、その結果に応じて、リファレンスセルのゲート電極に印可する電圧を変化させて、メモリセルの情報書換えに伴う特性劣化を考慮に入れたリファレンスレベルの設定が可能となる。したがって、より信頼性の高い読出し動作を行うことが可能となる。

また、一実施例では、前記メモリセルから前記センスアンプに至るまでのカラムセレクタの段数が、前記リファレンスセルから前記センスアンプに至るまでのカラムセレクタの段数と同数である。

前記実施例によれば、前記メモリセルからセンスアンプまでに通るカラムセレクタの段数と、リファレンスセルからセンスアンプまでに通るカラムセレクタの段数とが等しいので、前記メモリセル側とリファレンスセル側とで、前記カラムセレクタのオン抵抗に起因する電圧低下の影響を略等しくすることができる。したがって、精度の高い読み出しを行うことができる。

また、一実施例では、前記リファレンスセルより構成されるリファレンスセルアレイを備え、前記メモリセルアレイと前記リファレンスセルアレイとが共に仮想接地アレイ構造により構成されている。

前記実施例によれば、回路の占有面積を小さくすることができる。

また、一実施例では、前記リファレンスセルアレイにおいて直列に接続されているリファレンスセルの数が、前記メモリセルアレイにおいて直列に接続されているメモリセルの数と同数である。

前記実施例によれば、前記リファレンスセルアレイとメモリセルアレイとの配線容量等の特性を同じにすることができ、したがって、信頼性の高い読み出しを行うことができる。特に、仮想接地アレイ構造の場合、まわりこみ電流の影響をより厳密に反映させ、信頼性の高い読出し動作を実現することができる。

本発明によれば、リードディスターブに起因するリファレンスセルの特性の変動がないか無視できる程小さく、かつ、リファレンスセルを比較的精度よく設定することが可能で、信頼性の高い安価な半導体記憶装置を提供することが可能となる。

図１Ａに本発明の半導体記憶装置に含まれるメモリセルの断面図を示す。

図１Ａに示すメモリセルは、半導体基板上表面に形成されたＰ型ウェル領域４上にゲート絶縁膜３を介してゲート電極１が形成されている。ゲート電極１の側面には書換え動作により実際に電荷もしくは分極が保持されるメモリ機能体２ａ及び２ｂを有している。ゲート電極１の両側であってＰ型ウェル領域４内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域５ａ及び５ｂが形成されている。拡散領域５ａ、５ｂは、オフセット構造を有している。すなわち、拡散領域５ａ及び５ｂはゲート電極１の下の領域には達しておらず、メモリ機能体２ａ及び２ｂの下のオフセット領域がチャネル領域の一部を構成している。

前記メモリ機能体２ａ及び２ｂにおいて電荷もしくは分極を保持する機能を有する保持膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、前記メモリ機能体２ａ及び２ｂの構成としては、電荷もしくは分極をより長期間保持するため、前記保持膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。即ち、電荷を保持する機能を有する保持膜としてシリコン窒化膜を用いた場合、メモリ機能体２ａ及び２ｂは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造としてもよい。

また、前記メモリ機能体２ａ及び２ｂの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。

なお、前記メモリ機能体２ａ及び２ｂは、前記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。

以下に、図１Ａに示すメモリセルのプログラム（書込み）動作について説明する。なお、ここではメモリ機能体２ａ及び２ｂ全体が電荷を保持する機能を有する場合について説明する。また、プログラムとは、メモリセルがＮチャネル型である場合にはメモリ機能体２ａ、２ｂに電子を注入することを指す。以後、メモリセルはＮチャネル型であるとして説明する。

前記メモリ機能体２ｂに電子を注入してプログラムする（書込む）ためには、Ｎ型の拡散領域５ａをソース電極、Ｎ型の拡散領域５ｂをドレイン電極とする。例えば、拡散領域５ａ及びＰ型ウェル領域４に０Ｖ、拡散領域５ｂに＋５Ｖ、ゲート電極１に＋５Ｖを印加する。

このような電圧条件によれば、反転層が、拡散領域５ａ（ソース電極）から伸びるが、拡散領域５ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域５ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンがメモリ機能体２ｂに注入されることにより書込みが行なわれる。なお、メモリ機能体２ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。

一方、前記メモリ機能体２ａに電子を注入してプログラムする（書込む）ためには、拡散領域５ｂをソース電極に、拡散領域５ａをドレイン電極とする。例えば、拡散領域５ｂ及びＰ型ウェル領域４に０Ｖ、拡散領域５ａに＋５Ｖ、ゲート電極１に＋５Ｖを印加する。

このように、メモリ機能体２ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、メモリ機能体２ａに電子を注入して、書込みを行なうことができる。

次に、消去動作について説明する。

前記メモリ機能体２ａに記憶された情報を消去するためには、拡散領域５ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域４に０Ｖを印加して、拡散領域５ａとＰ型ウェル領域４とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１付近では、負電圧が印加されたゲート電極１の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域４側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１方向に引きこまれ、その結果、メモリ機能体２ａにホール注入が行なわれる。このようにして、メモリ機能体２ａの消去が行なわれる。このとき拡散領域５ｂには０Ｖを印加すればよい。

前記メモリ機能体２ｂに記憶された情報を消去する場合は、前記において拡散領域５ａと拡散領域５ｂとの電位を入れ替えればよい。

上述のようにして記憶された情報を読み出す方法について、次に説明する。

前記メモリ機能体２ａに記憶された情報を読み出す場合は、拡散領域５ａをソース電極に、拡散領域５ｂをドレイン電極とし、メモリセルを動作させる。例えば、前記拡散領域５ａ及びＰ型ウェル領域４に０Ｖ、拡散領域５ｂに＋１．８Ｖ、ゲート電極１に＋２Ｖを印加する。この際、メモリ機能体２ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、メモリ機能体２ａに電子が蓄積している場合は、メモリ機能体２ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体２ａの記憶情報を読み出すことができる。このとき、メモリ機能体２ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流にほとんど影響を与えない。

前記メモリ機能体２ｂに記憶された情報を読み出す場合、拡散領域５ｂをソース電極に、拡散領域５ａをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域５ｂ及びＰ型ウェル領域４に０Ｖ、拡散領域５ａに＋１．８Ｖ、ゲート電極１に＋２Ｖを印加すればよい。このように、メモリ機能体２ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、メモリ機能体２ｂに記憶された情報の読出しを行なうことができる。

上述のように、ソース電極とドレイン電極を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読出しが可能である。

なお、プログラム・消去・読出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。

以下、図１Ａに示すメモリセルの回路記号として、図１Ｂに示す記号を用いる。

図２Ａに本発明の半導体記憶装置に含まれるリファレンスセルの断面図を示す。

図２Ａに示すリファレンスセルは、半導体基板上表面に形成されたＰ型ウェル領域９上にゲート絶縁膜８を介してゲート電極６が形成されている。このゲート電極６の側面には、電荷もしくは分極が保持されるメモリ機能体７ａ及び７ｂが設けられている。前記ゲート電極６の両側であってＰ型ウェル領域９内には、それぞれソース領域又はドレイン領域として機能する第１の拡散領域の一例としてのＮ型の拡散領域１０ａ及び１０ｂが形成されている。また、前記Ｐ型ウェル領域９とＮ型の拡散領域１０ａ及び１０ｂとの間には、前記拡散領域１０ａ及び１０ｂよりも実質的に不純物濃度の薄い第２の拡散領域の一例としてのＮ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｏｒａｉｎ）領域１１ａ及び１１ｂがそれぞれ形成されている。図２Ａに示すリファレンスセルは、ＬＤＤ領域１１ａ及び１１ｂを備えることによって、ドレイン端における電界が緩和され、電圧印加によるホットキャリアがほとんど発生せず、メモリ機能体への電荷の注入も、全く起こらないか、無視できる程ごくわずかである。

リファレンスセルとして、図２Ａに示す素子を用いた場合、図１Ａに示すメモリセルを構成する素子の構造とリファレンスセルを構成する素子の構造とが類似しており、電圧や温度など外部要因に対する素子特性の変動も両者の違いが少ないことから、リードディスターブの問題もなく、外部要因に対する特性誤差の少ない高精度の読出しを実現することが可能となる。

特に、図１Ａに示すメモリセルのゲート絶縁膜３と図２Ａに示すリファレンスセルのゲート絶縁膜８とが同一工程にて形成されることが好ましい。両者が同一工程にて形成されれば、素子特性に大きな影響を及ぼすゲート絶縁膜３、８について、製造ばらつきも同傾向となり、より高精度の読出しを実現することが可能となる。

なお、図２Ａに示す素子は、図１Ａに示すメモリセルからアドレス情報に応じたメモリセルを選択するためのデコーダ回路をはじめとする論理回路を構成する素子の一つとしても用いられる。

図２Ａに示す素子を論理回路素子として用いれば、メモリ部と論理回路部を混載するための工程を削減することが可能となり、安価な半導体記憶装置を提供することが可能となる。

以下、図２Ａに示すリファレンスセルの回路記号として、図２Ｂに示す記号を用いる。

なお、図２Ａに示すリファレンスセルのゲート電極６の側面にはメモリ機能体７ａ及び７ｂを有している。しかしながら、図２Ａに示すリファレンスセルにとって、メモリ機能体７ａ及び７ｂにおける電荷または分極を保持する機能は、本来無用なものある。したがって、ＬＤＤ領域１１ａ、１１ｂによる電界緩和にもかかわらずホットキャリア注入によって特性が変化する可能性を完全に取り除きたいならば、メモリ機能体を除去しても構わない。

図３Ａにメモリ機能体を除去した場合の断面図を示す。図３Ａに示す構造にすれば、ホットキャリア発生に伴う特性の変動は完全に抑えることができる。

しかしながら、図３Ａの構造にするためには、メモリ機能体を除去するための工程が必要となり、プロセスコストが増大する。

このため、ＬＤＤ領域による電界緩和により、ホットキャリア発生に起因する特性の変動がほとんど見られないならば、図２Ａに示す構造とすることが望ましい。

（実施例１）
図４は、本発明の半導体記憶装置の実施例１を示す。

メモリセル３７ｍ１１〜３７ｍ１３は、カラムセレクタ３５ｍ、３６ｍ１及び３６ｍ２を通じてセンスアンプ３２に接続されている。一方、リファレンスセル３７ｒ１〜３７ｒ３もカラムセレクタ３５ｒ及び３６ｒ２を通じてセンスアンプ３２に接続されている。センスアンプ３２では、メモリセルからの出力３３ｍとリファレンスセルからの出力３３ｒが比較され、その結果、メモリセルに記憶された情報が読み出される。なお、３４ｍ、３４ｒは、読み出し時に負荷抵抗として働く電界効果型トランジスタである。

前記メモリセル３７ｍ１１〜３７ｍ１３は、図１Ａに示す構造を有しており、リファレンスセルは、図２Ａに示す構造を有している。また、図２Ａの構造を有する素子は、デコーダ回路４０ｍ及び４０ｒに含まれる論理回路を構成する素子の１つとしても用いられている。

前記メモリセル３７ｍ１１〜３７ｍ１３及びリファレンスセル３７ｒ１〜３７ｒ３の出力レベルについて、図７Ａ、７Ｂを用いて説明する。

図７Ａは、１つのメモリ機能体に１ビットが記憶されている場合の電流レベルを示している。１０１は、メモリ機能体がプログラムされた状態である場合、即ち、「０」の情報が記憶されている場合の分布を示している。また、１０２は、メモリ機能体が消去された状態である場合、即ち、「１」の情報が記憶されている場合の分布を示している。また、メモリ機能体が正常にプログラムされていると判定する基準レベルをプログラムレベル１０３、正常に消去されていると判定する基準レベルを消去レベル１０４と定義する。

図７Ｂは、図４Ａに示すメモリ機能体の情報を読み出すためのリファレンスセルの電流レベルについて示している。図７Ｂ中、消去レベル１０５は、図７Ａの１０４に対応し、プログラムレベル１０８は、図７Ａの１０３にそれぞれ対応する。また、電流レベル１０７は、消去レベル１０５とプログラムレベル１０８との中間の電流レベルである。

このとき、リファレンスセルの電流レベル１０６は、消去レベル１０５とプログラムレベル１０８との間の電流レベルであることが好ましい。

前記リファレンスセルの電流レベル１０６は、消去レベル１０５とプログラムレベル１０８との間の電流レベルであれば、リファレンスセルから流れる電流とメモリセルから流れる電流との大小を比較することによって、容易にメモリセルの有するメモリ機能体に記憶された情報を読み出すことができる。

また、さらに、リファレンスセルの電流レベル１０６は、消去レベル１０５と中間レベル１０７との間の電流レベルであることがより好ましい。

一般的に不揮発性メモリにおいて、経年劣化によるメモリ特性の変化は、メモリ機能体に蓄えられた電荷が抜けていく要因が支配的である。

図１５に示す従来の読出し回路においては、リファレンスセルとしてメモリセルと同じ構造の素子を用いていた。このため、メモリセルとともにリファレンスセルの経年劣化についても考慮しなければならず、中間レベルよりもプログラムレベル側に設定することが一般的であった。

これに対して、リファレンスセルとして、図２Ａもしくは図３Ａに示す素子を用いれば、リファレンスセルの経年劣化について考慮する必要がない。このため、メモリセルの経年劣化のみを考慮し、リファレンスセルの電流レベル１０６は、消去レベル１０５と中間レベル１０７との間の電流レベルに設定することが好ましい。

リファレンスセルの電流レベル１０６が、消去レベル１０５と中間レベル１０７との間の電流レベルであれば、経年劣化による電流レベルの変化を考慮に入れても読出しのための電流マージンを十分確保した、より信頼性の高い読出し動作を行うことが可能となる。

なお、リファレンスセルの電流レベルは、トランジスタのゲート長及びゲート幅を変えることによって容易に設定することができる。

一例として、図４に示すメモリセル３７ｍ１２のメモリ機能体３７ｍ１２ｌに記憶された情報を読み出す場合について、以下に説明する。

まず、ビット線３９ｍ２を接地し、ワード線３８ｍ２に２Ｖ、ビット線３９ｍ１に１．８Ｖを印可することによって、メモリセル３７ｍ１２よりビット線３９ｍ２に電流が流れ、これがカラムセレクタ３６ｍ１及び３５ｍを通り、センスアンプ３２に伝えられる。

一方、ワード線３８ｒ２に２Ｖ、ビット線３９ｒ１に１．８Ｖを印可することによって、リファレンスセル３７ｒ２にも電流が流れ、これがカラムセレクタ３６ｒ１及び３５ｒを通り、センスアンプ３２に伝えられる。

前記センスアンプ３２は、メモリセル３７ｍ１２からの出力３３ｍとリファレンスセル３７ｒ２からの出力３３ｒとを比較することによって、メモリ機能体３７ｍ１２ｌに記憶された情報を読み出す。

このとき、メモリセル３３ｍ１２からカラムセレクタ３６ｍ１までの距離とリファレンスセル３７ｒ２からカラムセレクタ３６ｒ１までの距離が略等しい。

したがって、ビット線の配線抵抗に伴う、ビット線の電圧低下の影響を略等しくすることができる。

また、前記メモリセル３７ｍ１２からセンスアンプ３２までに通るカラムセレクタ３６ｍ１，３５ｍの段数とリファレンスセル３７ｒ２からセンスアンプ３２までに通るカラムセレクタ３６ｒ１，３５ｒの段数とが等しい。前記したがって、前記メモリセル３７ｍ１２側とリファレンスセル３７ｒ２側とで、前記カラムセレクタ３６ｍ１、３５ｍと３６ｒ１、３５ｒとのオン抵抗に起因する電圧低下の影響を略等しくすることができる。

また、上述では、前記ワード線３８ｒ２にワード線３８ｍ２と同じ電圧を印可したが、電圧制御回路４１が、メモリセルの書換え回数や温度などをモニターし、その結果に応じて、リファレンスセルのゲート電極に印可する電圧を変化させることが好ましい。

前記電圧制御回路４１が、前記機能を有すれば、メモリセルの情報書換えに伴う特性劣化やメモリセルとリファレンスセルとの温度特性の違いなどを考慮に入れたリファレンスレベルの設定が可能となり、より信頼性の高い読出し動作を行うことが可能となる。

図１１に書換え回数による読出し電流の変化を示す。

図１１に示すように、消去状態における電流１７１及びプログラム状態における電流１７２は、書換え回数が増えるに従って共に低下する。

このため、リファレンスレベルを固定とする場合、消去状態とプログラム状態との電流差としては、消去状態とプログラム状態との双方におけるワーストケースの電流値の差分をウインドゥ幅１７６としなければならなかった。そのため、読出し電流を十分に確保することができず、読出し速度の低下などの問題が生じていた。

これに対し、リファレンスレベルを書換え回数に応じて変化させることが可能な場合、消去状態とプログラム状態との電流差としてウインドゥ幅１７７とすることが可能となって、リファレンスレベルを固定とする場合に比べて大きなウインドゥ幅を確保することができる。

リファレンスレベルとして、消去状態における電流１７１とプログラム状態における電流１７２との中間の電流１７３を設定することが理想的であるが、経年劣化によるメモリ特性の変化を考慮すると、中間の電流１７３よりも若干大きな電流１７４をリファレンスレベルに設定することが好ましい。

また、前記電圧制御回路４１の回路規模を考慮すると、図１１の参照番号１７５で示すように、書換え回数に応じて電流レベルを階段状に制御することがさらに好ましい。

なお、上述では、前記メモリ機能体に１ビットの情報が記憶されている場合を示したが、複数ビットの情報を記憶してもよい。

この一例として、図８Ａに１つのメモリ機能体に２ビットが記憶されている場合の電流レベルを示す。

２ビット記憶の場合、図８Ａに示す通り４つの記憶状態１１１〜１１４が存在し、それぞれの記憶状態について正しく記憶レベルにあるかどうかを判定する基準となる電流レベル１１５〜１２０を定義する。

それぞれの記憶レベルを判定するためのリファレンスセルの電流レベルについて、図８Ｂに示す。

図８Ａ及び図８Ｂにおいて、１３２が１１５、１２９が１１６、１２８が１１７、１２５が１１８、１２４が１１９、１２１が１２０にそれぞれ対応しており、記憶された情報を読み出すためのリファレンスレベルとしては、第１のリファレンスレベル１３０、第２のリファレンスレベル１２６，第３のリファレンスレベル１２２を有している。

図示はしないが、これら第１〜第３のリファレンスレベル１３０、１２６、１２２を有するリファレンスセルをそれぞれ用意し、これらを適宜切り替えることによって、メモリ機能体に記憶された情報を読み出すことができる。

図４に示すデコーダ回路４０ｍ及び４０ｒには、図２Ａに示すリファレンスセルと同構造のＮ型トランジスタ及び図２Ｃに示すＰ型トランジスタを含む。

図２Ｃに示すＰ型トランジスタは、半導体基板上表面に形成されたＮ型ウェル領域１５上にゲート絶縁膜１４を介してゲート電極１２が形成されている。前記ゲート電極１２の両側であってＮ型ウェル領域１５内に、それぞれソース領域又はドレイン領域として機能するＰ型の拡散領域１６ａ及び１６ｂが形成されている。また、前記Ｎ型ウェル領域１５とＰ型の拡散領域１６ａ及び１６ｂとの間には、前記拡散領域１６ａ及び１６ｂよりも実質的に不純物濃度の薄いＰ型ＬＤＤ領域１７ａ及び１７ｂがそれぞれ形成されている。図２Ｃに示すＰ型トランジスタも、図２Ａに示すＮ型トランジスタと同様に、ＬＤＤ領域を備えることによって、ドレイン端における電界が緩和され、電圧印加によるホットキャリアがほとんど発生せず、メモリ機能体への電荷の注入も、全く起こらないか、無視できる程ごくわずかである。

なお、図２Ｃに示す回路記号として、図２Ｄに示す記号を用いる。

リファレンスセルの構造がアドレスデコーダ４０ｍ及び４０ｒに含まれる論理回路素子と同じであるならば、リファレンスセルを製造するための特別なプロセスが必要なく、簡易なプロセスで安価な半導体記憶装置を提供することが可能となる。

また、図２Ａ及び２Ｃに示す素子は、デコーダ回路４０ｍ及び４０ｒだけでなく、電圧供給回路４１など他の回路ブロックにも含まれていてもよい。

なお、メモリセルの書換え動作の際、メモリセルに高電圧を供給する必要があるため、デコーダ回路４０ｍ及び４０ｒなどメモリセルを駆動させるための回路には、高電圧に耐えるためゲート絶縁膜の厚いトランジスタと高駆動力を得るためのゲート絶縁膜の薄いトランジスタを用いることが一般的であるが、このうち、ゲート絶縁膜の薄いトランジスタのゲート絶縁膜とメモリセル及びリファレンスセルのゲート絶縁膜とを同一工程で製造することが好ましい。

前記構成によれば、簡易なプロセスで、メモリセルに薄いゲート絶縁膜を用いたことによる書換え速度の増大及び読出し電流の増大、リファレンスセルの高信頼性及び前記メモリセルを駆動させるための回路の高信頼性と高速性を達成することが可能となる。

（実施例２）
図５は、本発明の半導体記憶装置の実施例２を示す。

図５は、図４に示す回路と回路構成が同じであるものの、図２Ａ及び２Ｃのトランジスタからメモリ機能体を除去したトランジスタを、リファレンスセル５２ｒ１、５２ｒ２、…及びデコーダ回路４０ｍ及び４０ｒの少なくとも一部に用いている。

図５のリファレンスセル５２ｒ１、５２ｒ２、５２ｒ３、…及びデコーダ回路５５ｍ、５５ｒの少なくとも一部に用いられているトランジスタの断面図を図３Ａ及び３Ｃに示す。

また、図３Ａに対応する回路記号を図３Ｂ、図３Ｃに対応する回路記号を図３Ｄにそれぞれ示す。

図３Ａに示すＮ型トランジスタは、半導体基板上表面に形成されたＰ型ウェル領域２０上にゲート絶縁膜１９を介してゲート電極１８が形成されている。前記ゲート電極１８の両側であってＰ型ウェル領域２０内に、それぞれソース領域又はドレイン領域として機能する第１の拡散領域としてのＮ型の拡散領域２１ａ及び２１ｂが形成されている。また、前記Ｐ型ウェル領域２０とＮ型の拡散領域２１ａ及び２１ｂとの間には、前記拡散領域２１ａ及び２１ｂよりも実質的に不純物濃度の薄い第２の拡散領域としてのＮ型ＬＤＤ領域２２ａ及び２２ｂがそれぞれ形成されている。

図３Ｃに示すＰ型トランジスタは、半導体基板上表面に形成されたＮ型ウェル領域２５上にゲート絶縁膜２４を介してゲート電極２３が形成されている。前記ゲート電極２３の両側であってＮ型ウェル領域２５内に、それぞれソース領域又はドレイン領域として機能する第１の拡散領域としてのＰ型の拡散領域２６ａ及び２６ｂが形成されている。また、前記Ｎ型ウェル領域２５とＰ型の拡散領域２６ａ及び２６ｂとの間には、前記拡散領域２６ａ及び２６ｂよりも実質的に不純物濃度の薄い第２の拡散領域としてのＰ型ＬＤＤ領域２７ａ及び２７ｂがそれぞれ形成されている。

しかしながら、図３Ａ及び３Ｃに示すトランジスタは、共にメモリ機能体を備えていない。

このように、リファレンスセルや論理回路素子として用いられるトランジスタについて、メモリ機能体を除去することによって、メモリ機能体へのホットキャリア注入による特性変化の可能性を完全に取り除くことができる。

（実施例３）
図６は、本発明の半導体記憶装置の別の実施例３を示す。

本実施例３では、メモリセルアレイ６７ｍａ及びリファレンスセルアレイ６７ｒａは、隣接する素子がビット線を共有する、所謂仮想接地アレイ構造により構成されている。

仮想接地アレイ構造は、図４及び図５に示すようなセル配置と比較してセル密度を高くすることが可能となるが、隣接するセルと拡散領域を共有するため、読出し動作を行う際、ビット線の電圧変化に伴い、隣接するメモリセルのソース−ドレイン間にも電位差が発生し、メモリセルからの電流がビット線方向だけでなく、隣接するメモリセルの方向へも流れる。

例えば、メモリセル６７ｍ３２の有するメモリ機能体６７ｍ３２ｌに記憶された情報を読み出す場合、ビット線６９ｍ４を接地し、ワード線６８ｍ２に２Ｖ、ビット線６９ｍ３に１．８Ｖを印可する。さらに、これと同時にメモリセル６７ｍ１２及び６７ｍ２２のソース−ドレイン間に電流が流れないように、ビット線６９ｍ１及び６９ｍ２にも１．８Ｖを印可して、メモリ機能体６７ｍ３２ｌに記憶された情報を読み出す。

しかしながら、読み出し動作によって、ビット線６９ｍ３の電位は、メモリ機能体６７ｍ３２ｌに記憶された情報に応じて変化し、これに伴って、メモリセル６７ｍ２２のソース−ドレイン間に電位差が生じ、ソース−ドレイン間に電流が流れる。このメモリセル６７ｍ２２のソース−ドレイン間電流によって、ビット線６９ｍ２の電位に変化が生じる。さらに、これに伴って、メモリセル６７ｍ１２のソース−ドレイン間に電位差が生じ、ソース−ドレイン間に電流が流れる。

このように読み出し動作に伴い、ビット線方向以外にも直列に接続されたメモリセルのソース−ドレイン方向にも、所謂まわりこみ電流が流れる。

このため、メモリセルの配置を仮想接地アレイ構造とした場合は、まわりこみ電流の影響を考慮するため、リファレンスセルアレイも同様に仮想接地アレイ構造を用いることが好ましい。

なお、本実施例３では、メモリセルアレイ６７ｍａ及びリファレンスセルアレイ６７ｒａは、４つのセルを直列に接続しているが、これに拘るものではなく、これ以上の数でも構わないし、これより少なくてもよい。

また、本実施例３では、メモリセルアレイ６７ｍａにおいてメモリ素子を直列に接続する数とリファレンスセルアレイ６７ｒａにおいてリファレンス素子を直列に接続する数とを同数にしたが、これに拘るものではない。

一般に、直列に接続するメモリセルの数が多ければ多いほど、メモリセルアレイの記憶密度は高まる。

しかしながら、メモリセルアレイにおいて多数のメモリセルが直列に接続されている場合、メモリセルアレイにおいてメモリセルが直列に接続された数と同じ数のリファレンスセルが直列に接続されたリファレンスセルアレイを用いた場合、リファレンスセルアレイの占める回路面積が増大するという問題がある。

したがって、特に、面積を重視してメモリセルアレイにおいて多数のメモリセルが直列に接続された場合、リファレンスセルアレイの占める割合を低減させるため、メモリセルアレイにおいてメモリセルが直列に接続される数よりも、リファレンスセルアレイにおいてリファレンスセルが直列に接続される数を少なくしても構わない。

まわりこみ電流の影響をより厳密に反映させ、信頼性の高い読出し動作を実現するためには同数にすることが望ましいが、上述の通り、まわりこみ電流は、隣接する素子に対してドミノ式に発生するものであって、一般的にセンスアンプによる読出し時間の方が、セルアレイにおける各ビット線の電位が安定状態になるよりも短いため、必ずしも同数にする必要はない。

また、本実施例３においては、リファレンスセル６７ｒ１１、６７ｒ１２、…及びデコーダ回路７０ｍ、７０ｒの一部に図２Ａ及び２Ｃに示すトランジスタを用いたが、図２Ａ及び２Ｃに示すトランジスタに代わって、図３Ａ及び３Ｃに示すトランジスタを用いてもよい。

（実施例４）
図９は、１つのメモリ機能体に１ビットの情報が記憶されている場合において、メモリセルの記憶保持力を向上させるための手順を示している。

図９に示すように、第１のステップとして、あるメモリ機能体について、このメモリ機能体がプログラムされたもの、即ち、図７において「０」の情報が記憶されたものであるか否かを判定する第１のベリファイ動作１４２を行う。

この際、プログラムされたものであるか否かを判定する手段として、メモリセルに流れる電流を用いてもよい。

この場合、メモリセルにあらかじめ決められた値以下の電流が流れればプログラムされたものであると判定する。なお、このあらかじめ決められた電流値として、図７Ａの消去レベル１０４を用いてもよいし、消去レベル１０４よりもあらかじめ決められた一定の電流値だけ小さな値を用いてもよい。

また別の方法として、メモリセルの閾値電圧を用いてもよい。この場合、電流値による判定とは逆に、あらかじめ決められた値以上の閾値電圧であるならばプログラムされたものであると判定する。

一般的に不揮発性メモリにおいて、経年劣化によるメモリ特性の変化は、メモリ機能体に蓄えられた電荷が抜けていく要因が支配的であり、消去されたメモリ機能体によるメモリセルの電流レベル（素子数の分布を示す曲線１０２）が、経年劣化によってプログラムレベル１０３の方向に移動していく可能性を考慮する必要はない。

したがって、第1のステップ１４２において、メモリ機能体がプログラムされたものであると判定されたならば、次のステップに進むが、メモリ機能体がプログラムされたものでないと判定されたならば、メモリ機能体が正しく消去されたもの、即ち、図７Ａにおいて「１」の情報が記憶されたものであると判断し、記憶保持力を向上させるためのプログラムを終了する。

次に、第２のステップとして、第1のステップにおいてプログラムされたものであると判定されたメモリ機能体がプログラム領域にあるかどうか判定する第２のベリファイ動作１４４を行う。

この際、メモリセルにあらかじめ決められた値以下の電流が流れればメモリ機能体がプログラム領域にあると判定してよい。なお、このあらかじめ決められた電流値として、図７Ａのプログラムレベル１０３を用いてもよい。

また別の方法として、メモリセルの閾値電圧を用いてもよい。この場合、あらかじめ決められた値以上の閾値電圧であるならばプログラム領域にあるものであると判定する。

第２のステップにおいて、メモリ機能体がプログラム領域にないと判断されたならば、さらに次のステップに進むが、メモリ機能体がプログラム領域にあると判断されたならば、特性劣化が起こっていないか、無視できる程軽微であると判断されるので、記憶保持力を向上させるためのプログラムを終了する。

次に、第３のステップとして、第２のステップにおいてプログラム領域にないと判定されれば、プログラム領域の電流レベルとなるよう再プログラム１４６を行う。

さらに、次のステップとして再プログラム１４６の結果、プログラム領域の電流レベルとなったかを検証するため、第２のベリファイ１４４を再び行う。

ここでプログラム領域にあると判定されたならば、記憶保持力を向上させるためのプログラムを終了するが、プログラム領域にないと判定されれば、プログラム領域の電流レベルとなるまで再プログラム１４６と第２のベリファイ１４４とを繰り返す。

なお、あらかじめ再プログラム１４６と第２のベリファイ１４４とを繰り返す最大の回数を決めておき、この回数を超えた場合、不良ビットと判定し、冗長ビットに置換してもよい。この場合、より高い信頼性を有する半導体記憶装置を提供することが可能となる。

上述では、１つのメモリ機能体に１ビットの情報が記憶されている場合の手順について説明を行ったが、同様の手法を、１つのメモリ機能体に複数ビットの情報が記憶されている場合にも適用することができる。

例えば、上述の手法を図８Ａに対して適用した場合、まず、「００」を記憶されたものの記憶保持力を向上させるため、第1のステップとして電流レベル１１６以下にあるか否かを判定する第１のベリファイを行う。そして、第１のステップにおいて電流レベル１１６以下であると判定されれば、次に第２のステップとして電流レベル１１５以下にあるか否かを判定する第２のベリファイを行う。さらに、第３のステップとして、第２のステップにおいて電流レベル１１５以下にないと判定されれば、再プログラムを行い、再び第２のベリファイを行う。これを電流レベル１１５以下になるまで繰り返す。

このようにして、「００」を記憶したメモリ機能体について、正しい記憶状態に改善した後、「００」を記憶したメモリ機能体を対象から除き、今度は、「０１」を記憶したメモリ機能体について同様の手順により記憶保持力を向上させる。

このとき、第１のステップにおける電流レベルの判定基準として電流レベル１１８もしくは電流レベル１１８よりもあらかじめ決められた一定の電流値だけ小さな値を用いる。

また、第２のステップにおける電流レベルの判定基準として電流レベル１１７を用いる。

このようにして、このようにして、「００」及び「０１」を記憶したメモリ機能体について、正しい記憶状態に改善した後、「００」及び「０１」を記憶したメモリ機能体を対象から除き、今度は、「１０」を記憶したメモリ機能体について同様の手順により記憶保持力を向上させる。

このとき、第１のステップにおける電流レベルの判定基準として電流レベル１２０もしくは電流レベル１１９よりもあらかじめ決められた一定の電流値だけ小さな値を用い、第２のステップにおける電流レベルの判定基準として電流レベル１１９を用いる。

こうして、すべての記憶状態を改善することによって、メモリ機能体の記憶保持力を向上させることができる。

（実施例５）
図１０は、上述の実施例の半導体記憶装置に含まれるメモリセルの記憶情報を書換えるための回路をメモリＬＳＩ内部に含まない、ＯＴＰ ＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）もしくはＭＴＰ ＲＯＭ（Ｍｕｌｔｉ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の場合に用いるメモリライタの概略構成図である。

メモリＬＳＩ１５１は、実施例１から３に示した半導体記憶装置を含む。一方、メモリライタ１５２は、メモリＬＳＩ１５１に記憶された情報を書換えるための回路を含む。

前記メモリＬＳＩ１５１は、メモリライタ１５２に着脱可能であって、書換えを行う時のみメモリライタ１５２に装着しても構わないし、メモリＬＳＩ１５１と同一基板上に取り付けても構わない。

前記メモリライタ１５２の構成の概略を以下に示す。

前記メモリライタ１５２は、インターフェース部１５４及び１５８、演算回路１５５、記憶領域１５６、レジスタ１５７、電圧供給回路１６１を備える。

まず、前記インターフェース部１５４より、メモリＬＳＩ１５１に記憶された情報を書き換えるために必要となる情報１５３が演算回路１５５に入力される。一方、入力された情報１５３に応じたプログラムが記憶領域１５６と演算回路１５５に読み込まれて、この演算回路１５５において読み込まれたプログラムに応じた演算が行われる。この演算結果は、一時的にレジスタ１５７に蓄えられた後、インターフェース部１５８に送られ、メモリＬＳＩ１５１に出力される。

これに合わせて、メモリライタ１５２に入力された電圧１６０により、電圧供給回路１６１において書換えのための電圧１６２が生成され、メモリＬＳＩ１５１に供給される。

このように、書換えのための情報及び電圧がメモリＬＳＩ１５１に供給されることによって、書換え動作が行われる。

前記メモリライタ１５２は、必要に応じてメモリＬＳＩ１５１に含まれるメモリセルの状態をはじめとするメモリＬＳＩ１５１内部の情報を読み込み、読み込まれた情報をもとに演算回路１５５において演算処理を行ってもよい。

なお、前記演算回路１５５の一例としては、ＭＰＵをはじめとする汎用プロセッサを挙げることができる。汎用プロセッサを用いれば、書換えのための処理を記憶領域１５６に記憶するプログラムの内容を変更するだけで、柔軟に変更することができる。

また、プログラムに応じてメモリＬＳＩ１５１の書換え以外の処理も行うことも可能となる。

なお、メモリＬＳＩ１５１の書換え以外の処理の一例として、実施例４に示す記憶保持力を向上させるための手順を挙げることができる。

前記記憶領域１５６に実施例４に示す手順を実行するためのプログラムが格納されており、必要に応じてこのプログラムが演算回路１５５に読み込まれて実行されれば、より信頼性の高い半導体記憶装置を提供することが可能となる。

また、前記メモリライタ１５２に含まれる電圧供給回路１６１の一例として、チャージポンプを挙げることができる。このとき、電圧１６０として比較的安定した基準電圧を供給し、チャージポンプによって昇圧すれば、書換えのための高電圧を安定して発生させることが可能となる。

さらに、前記電圧供給回路１６１の別の一例としてレギュレータを挙げることができる。このとき、電圧１６０として書換えのための電圧に近い電圧を供給し、レギュレータによって所望の電圧となるよう調整すれば、書換えのための電圧を高精度に供給することが可能となる。

なお、前記メモリＬＳＩ１５１は最新の情報に書き換えられた日時を記憶しており、メモリライタ１５２は、この記憶された書換え日時及び現在の日時を参照することによって最新の情報に書き換えられてからの時間を算出してもよい。

この場合、この時間があらかじめ決められた時間より長い場合、実施例４に示す記憶保持力向上の方法を適用することによって、メモリＬＳＩ１５１内の半導体記憶装置の記憶保持力を向上させることが可能となる。

また、前記メモリＬＳＩ１５１は書換え回数を記憶しており、メモリライタ１５２は、メモリＬＳＩ１５１に記憶された情報を書き換える際、メモリＬＳＩ１５１に記憶された書換え回数を更新してもよい。

この場合、メモリＬＳＩ１５１内の半導体記憶装置に含まれる電圧制御回路（図４の４１、図５の５６、もしくは図６の７１）がメモリＬＳＩ内部に記憶された書換え回数を参照することによって、例えば、書換え動作を繰り返し行うことによるメモリ素子特性の劣化に起因するプログラム状態における電流の低下を考慮に入れることが可能となり、書換え回数に応じてメモリセルに供給する電圧を調整することが可能となり、リファレンスレベルを常に適正なレベルに設定することが可能となる。

本実施例５では、本発明の半導体記憶装置を書換え回数の比較的少ないＯＴＰ ＲＯＭやＭＴＰ ＲＯＭとして用いるため、歩留り向上もしくは製造コスト削減の観点からメモリセルの記憶情報を書換えるための回路をＬＳＩ内部に含まず、メモリＬＳＩとは別にメモリライタを設けたが、書き換える回数が多い場合は、メモリＬＳＩ内部にメモリセルの記憶情報を書き換えるための回路を備えることが好ましい。

（実施例６）
上述した半導体記憶装置の応用例として、例えば、図１２に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。

液晶パネル１９２は、液晶ドライバ１９１によって駆動される。前記液晶ドライバ１９１内には、不揮発性メモリ部１９３、ＳＲＡＭ（スタティックランダムアクセスメモリ）部１９４、液晶ドライバ回路１９５がある。前記不揮発性メモリ部１９３は、本発明の半導体記憶装置よりなる。不揮発性メモリ部１９３は外部から書換え可能な構成を有している。外部書換え回路としては、実施例５に示すメモリライタを用いてもよい。

前記不揮発性メモリ部１９３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１９４に転写される。液晶ドライバ回路１９５は、必要に応じてＳＲＡＭ部１９４から記憶情報を読み出すことができる。ＳＲＡＭ部１９４を設けることにより、記憶情報の読出し速度を高速に行なうことができる。

前記液晶ドライバ１９１は、図１２に示すように液晶パネル１９２に外付けしてもよいが、液晶パネル１９２上に形成してもよい。

前記液晶パネル１９２は、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。また、この不揮発性メモリとして信頼性が高く安価な本発明の半導体記憶装置を用いるのが好ましい。

本発明の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いれば、製品間の画質が均一で、かつ、信頼性が高い液晶パネルを安価に提供することが可能となる。

（実施例７）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図１３に示す。

この携帯電話は、主として、制御回路２０５、電池２０４、ＲＦ（無線周波数）回路２０２、表示部２０７、アンテナ２０１、信号線２０６、電源線２０３等によって構成されており、前記制御回路２０５には、上述した本発明の半導体記憶装置が組み込まれている。

このように、リードディスターブの問題を解決することによって信頼性が高く、かつ、メモリ部と論理回路部の混載プロセスが簡易で安価な半導体記憶装置を携帯電子機器に用いることによって、信頼性が高く、かつ、安価な携帯電子機器を得ることができる。

なお、本願発明の半導体記憶装置の不揮発性メモリセルとして、図１Ａに示すメモリ素子を用いたが、これに拘るものではない。例えば、図１に示すメモリ素子の代わりに、図１４Ａに示すフローティングゲート２１２に情報を記憶するフラッシュメモリ、図１４Ａに示すフローティングゲートを形成するポリシリコンの代わりにシリコン窒化膜などに代表される絶縁膜を用いるＮＲＯＭ、強誘電体を絶縁膜とするキャパシタに情報を記憶するＦｅＲＡＭ、磁気抵抗素子に情報を記憶するＭＲＡＭ、カルコゲン化物に熱を加えることによって結晶状態と非結晶状態が変化することを利用して情報を記録するＯＵＭなどの不揮発性メモリ素子を用いてもよい。

本発明の半導体記憶装置におけるメモリセルの断面図である。 前記半導体記憶装置におけるメモリセルの回路記号である。 本発明の半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の断面図である。 前記半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の回路記号である。 本発明の半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の断面図である。 前記半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の回路記号である。 本発明の半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の断面図である。 前記半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の回路記号である。 本発明の半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の断面図である。 前記半導体記憶装置のリファレンスセル及びデコーダ回路に用いられている素子の回路記号である。 本発明の半導体記憶装置の実施例の回路図である。 本発明の半導体記憶装置の実施例の回路図である。 本発明の半導体記憶装置の実施例の回路図である。 本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。 本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。 本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。 本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。 本発明のメモリ保持特性を改善するための方法を示すフローチャートである。 本発明のメモリライタの概略構成図である。 本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。 本発明の半導体記憶装置を組み込んだ液晶ドライバの概略構成図である。 本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。 従来のフラッシュメモリの断面図である。 従来のフラッシュメモリの回路記号である。 従来のフラッシュメモリの回路図である。

符号の説明

３７ｍ１１〜３７ｍ１３、５２ｍ１１〜５２ｍ１３、６７ｍ１１〜６７ｍ１３、６７ｍ２１〜６７ｍ２３、６７ｍ３１〜６７ｍ３３、６７ｍ４１〜６７ｍ４３…メモリセル
３７ｍａ、５２ｍａ、６７ｍａ…メモリセルアレイ
４０ｍ、４０ｒ、５５ｍ、５５ｒ、７０ｍ、７０ｒ…デコーダ回路
３２、４７、６２…センスアンプ
３７ｒ１〜３７ｒ３、５２ｒ１〜５２ｒ３、６７ｒ１１〜６７ｒ１３、６７ｒ２１〜６７ｒ２３、６７ｒ３１〜６７ｒ３３、６７ｒ４１〜６７ｒ４３…リファレンスセル
３７ｒａ、５７ｒａ、６７ｒａ…リファレンスセルアレイ
４、９、２０…Ｐ型ウェル領域
３、８、１４、１９、２４…ゲート絶縁膜
１、６、１２、１８、２３…ゲート電極
５ａ、５ｂ、１０ａ、１０ｂ、１６ａ、１６ｂ、２１ａ、２１ｂ、２６ａ、２６ｂ…拡散領域
２ａ、２ｂ、７ａ、７ｂ、１３ａ、１３ｂ…メモリ機能体
１１ａ、１１ｂ、１７ａ、１７ｂ、２２ａ、２２ｂ、２７ａ，２７ｂ…ＬＤＤ領域
１０３、１０８…プログラムレベル
１０４、１０５…消去レベル
１０６…リファレンスレベル
１０７…中間レベル
４１、５６、７１…電圧制御回路
３５ｒ、３５ｍ、３６ｒ１、３６ｒ２、３６ｍ１、３６ｍ２、５０ｒ、５０ｍ、５１ｒ１、５１ｍ１、５１ｒ２、５１ｍ２、６５ｒ、６５ｍ、６６ｒ１〜６６ｒ５、６６ｍ１〜６６ｍ５…カラムセレクタ
１５６…記憶領域
１５５…演算回路
１６１…電圧供給回路

Claims (11)

1. 情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
   前記メモリセルアレイからアドレス情報に応じたメモリセルを選択するためのデコーダ回路と、
   前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
   前記センスアンプにおいて、前記メモリセルに記憶された情報を読み出す際に参照するリファレンスセルと
   を備え、
   前記メモリセルは、
   半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
   前記のゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
   前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、
   前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
   を備え、
   前記リファレンスセルは、前記デコーダ回路を構成する素子の中の少なくとも一つの素子と同じ構造を有することを特徴とする半導体記憶装置。
2. 前記リファレンスセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する第１の拡散領域と、前記チャネル領域の両側において前記第１の拡散領域と前記チャネル領域との間に配置され、前記第１の拡散領域よりも実質的に不純物濃度の薄い第２の拡散領域とを備えることを特徴とする請求項１の半導体記憶装置。
3. 前記リファレンスセルは、前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体を備えることを特徴とする請求項２の半導体記憶装置。
4. 前記リファレンスセルに流れる電流値は、前記メモリセルのプログラムレベルにおける電流値と消去レベルにおける電流値との中間値と、消去レベルにおける電流値との間の値であることを特徴とする請求項２の半導体記憶装置。
5. 前記リファレンスセルのゲート電極は電圧制御回路に接続され、前記電圧制御回路は、書換え回数をモニターし、前記モニター結果に応じて前記リファレンスセルのゲート電極に供給する電圧を変化させることを特徴とする請求項１の半導体記憶装置。
6. 前記メモリセルから前記センスアンプに至るまでのカラムセレクタの段数が、前記リファレンスセルから前記センスアンプに至るまでのカラムセレクタの段数と同数であることを特徴とする請求項１の半導体記憶装置。
7. 前記リファレンスセルより構成されるリファレンスセルアレイを備え、前記メモリセルアレイと前記リファレンスセルアレイとが共に仮想接地アレイ構造により構成されていることを特徴とする請求項１の半導体記憶装置。
8. 前記リファレンスセルアレイにおいて直列に接続されているリファレンスセルの数が、前記メモリセルアレイにおいて直列に接続されているメモリセルの数と同数であることを特徴とする請求項７の半導体記憶装置。
9. 請求項１の半導体記憶装置に記憶された情報を書き換えるためのプログラムを記憶する記憶領域と、前記記憶領域に記憶されたプログラムを読み込み、前記プログラムに応じた演算を行う演算回路と、前記演算回路の出力信号に応じて前記半導体記憶装置に記憶された情報を書き換えるための電圧を供給する電圧供給回路とを備えることを特徴とするメモリライタ。
10. 前記記憶領域において、プログラム状態にある前記メモリ機能体を検出する第１のステップと、前記メモリ機能体がプログラム状態に正しくプログラムされたかどうかを検証する第２のステップと、前記第２のステップにおいて正しくプログラムされていないとの結果が得られたならば、正しくプログラムされるよう再プログラムを行う第三のステップを行うためのプログラムが少なくとも記憶されていることを特徴とする請求項８に記載のメモリライタ。
11. 請求項１の半導体記憶装置を備えたことを特徴とする電子機器。
    

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