JP2004103083A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】各メモリセルのソース線SLに抵抗R1が接続され、所定の一括した単位ごとにメモリセルの書戻し動作が行なわれる。抵抗R1を接続することによって、しきい値電圧が低い過消去状態のメモリセルにおいて流れるチャネル性リーク電流が自己調整的に抑制され、一括した書戻し対象のメモリセルにおいて、サブスレッショルドCHEを発生させるための高電界領域を形成するのに必要な高電位のドレイン電圧を供給するチャージポンプ回路の出力電圧が確保される。
【選択図】 図4
Description
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、フローティングゲート型の記憶素子を有する不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
図11は、従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を示す回路図である。図11においては、一例として、NOR型フラッシュメモリにおけるメモリセルアレイの回路構成が示されている。
【0003】
図11を参照して、メモリセルアレイ上には、いわゆるフローティングゲート型メモリセルトランジスタが行列状に配置され、それらに対応してワード線WLm−1〜WLm+1およびビット線BLn−1〜BLn+1(m,nは自然数)が行列状に配置される。各メモリセルトランジスタのドレイン、ソースおよびゲートは、それぞれビット線、ソース線およびワード線に接続される。図中、点線で囲まれたメモリセルトランジスタMT(m,n)を例に説明すると、メモリセルトランジスタMT(m,n)のドレインはビット線BLnに、ソースは各メモリセルトランジスタに共通のソース線SLに、ゲートにはワード線WLmがそれぞれ接続される。
【0004】
図12は、フローティングゲート型メモリセルトランジスタの構造を模式的に示す断面図である。
【0005】
図12を参照して、半導体基板SUBの主表面にドレイン領域Dおよびソース領域Sが形成される。ドレイン領域Dおよびソース領域S間のチャネル領域の上層部に絶縁膜を介してフローティングゲートFが形成され、さらにその上層部に絶縁膜を介してコントロールゲートGが形成されている。そして、ドレイン領域D、ソース領域S、コントロールゲートGおよび半導体基板SUBに、それぞれドレイン電圧Vd、ソース電圧Vs、コントロールゲート電圧Vcgおよび基板電圧Vsubが印加される。
【0006】
以下、フローティングゲート型メモリセルトランジスタにおける、チャネルホットエレクトロン(Channel Hot Electron:以下「CHE」と略称する。)によるデータの書込みについて説明する。
【0007】
図13は、図12に示したフローティングゲート型メモリセルトランジスタにおける、CHEによるデータ書込時の一般的な電圧配置を示す図である。図中、「プログラム時」の電圧がデータ書込時の電圧配置に対応する。
【0008】
図12,13を参照して、4〜5Vのドレイン電圧Vdが与えられると、ドレイン領域Dの近傍に高電界領域が形成される。ソース領域Sからドレイン領域Dへ向かってチャネル領域を流れる電子は、この高電界領域においてエネルギーが高められる。そして、チャネル領域とフローティングゲートFとの間の酸化絶縁膜界面のポテンシャルバリアφb=3.8V以上にエネルギーが高められたCHEは、コントロールゲートGに加えられたコントロールゲート電圧Vcgによって発生する電界によってフローティングゲートFへ誘引され、フローティングゲートFに注入される。
【0009】
CHEの注入前にフローティングゲートFに電子が蓄積されていなければ、注入初期のフローティングゲートFの電位は、αcg×Vcgによって決まる電位となる。ここで、αcgは、容量結合定数であって、通常0.7程度である。したがって、コントロールゲート電圧Vcgが10Vの場合、フローティングゲートFの電位は7V程度となり、この電位によってCHEがフローティングゲートFに誘引されて注入される。このCHEがフローティングゲートFに注入された状態を「プログラム状態」と呼び、データ“0”を記憶している状態に対応する。一方、CHEがフローティングゲートFに注入されていない状態を「イレース状態」と呼び、データ“1”を記憶している状態に対応する。
【0010】
データの読出しは以下のようにして行なわれる。プログラム状態では、フローティングゲートFに電子が注入されていることによって、コントロールゲートGからみたメモリセルトランジスタのしきい値電圧Vthが上昇する。したがって、図13に示すように、1V程度のドレイン電圧Vdが与えられ、コントロールゲート電圧Vcgに5Vの電圧が与えられても、メモリセルトランジスタはONせず、チャネル電流は流れない。一方、イレース状態では、イレース状態におけるしきい値電圧よりも高い5Vの電圧がコントロールゲート電圧Vcgに与えられることによって、メモリセルトランジスタがONする。
【0011】
したがって、1V程度のドレイン電圧Vdを与え、コントロールゲート電圧Vcgに5Vの電圧を与えたとき、メモリセルトランジスタに電流が流れるか流れないかによって記憶データの読出が行なわれる。
【0012】
そして、一旦フローティングゲートに電子が注入された記憶状態は、消去パルスが印加されるまでフローティングゲート内に保持され、また、プログラム用の所定の電圧を印加しない限りフローティングゲートへの電子注入は行なわれないので、装置電源がOFFされてもフローティングゲート内の電子状態は保持される。すなわち、不揮発性のメモリが構成される。
【0013】
近年、フラッシュメモリにおいては、単一電源化の要求が強く、それに対応するため、デバイス内部にはチャージポンプ回路が一般に備えられている。すなわち、外部からデバイス内部の論理回路系に所望の単一電源(3.3V、2.5Vなど)のみが供給され、メモリセルトランジスタへのデータの書込みや後述する消去時において必要とされる、上述の単一電源電圧よりも高い電圧は、チャージポンプ回路によって発生される。
【0014】
このチャージポンプ回路において、所望の昇圧された電圧が安定して発生されるためには、チャージポンプ回路の電流駆動能力を超えない範囲で使用されることが必要である。そして、チャージポンプ回路の電流駆動能力は、一般に、チャージポンプ回路の面積に比例する。
【0015】
CHEをフローティングゲートへ注入することによってデータを書きこむとき、その書込みの初期段階においては、150〜200μA程度の電流が1つのメモリセルトランジスタにおいて瞬時に流れる。そして、データの書込時間を短縮するため、NOR型フラッシュメモリにおいては、一般に、8ビットまたは16ビット(すなわち8個または16個のメモリセルトランジスタ)に対して同時にデータの書込みが行なわれる。したがって、この場合、チャージポンプ回路には、書込み動作の初期段階において200μA×16ビット=3.2mA程度の電流駆動能力が要求される。そして、チャージポンプ回路がこの電流量を駆動できない場合、所望の昇圧された電圧がメモリセルトランジスタに与えられず、その結果、書込み動作不良が発生する。
【0016】
ここ数年、デバイスに与えられる電圧は、3.3Vから2.5V、さらには1.8Vと、低電圧化がさらに進み、それに伴って、チャージポンプ回路に要求される電流駆動能力が増大し、デバイスに占めるチャージポンプ回路の面積が増大してきている。低コスト化の観点から、チャージポンプ回路の面積を縮小し、デバイスの縮小化を図ることは重要であり、チャージポンプ回路の面積を縮小するためには、CHE注入時のチャネル電流を抑制して、チャージポンプ回路の電流駆動能力を抑える必要がある。
【0017】
CHE注入時のチャネル電流を抑制する手法として、米国特許5659504号にその一手法が記載されている(特許文献1)。この手法によると、半導体基板に−1V程度の負バイアスを加えると、基板バイアス効果によってチャネル電流が抑制される。さらに、ゲートおよび基板間の電位差を大きくすることによって、絶縁酸化膜界面のポテンシャルバリア付近のエネルギーを有する電子がフローティングゲートに誘引される。その結果、CHE注入時のチャネル電流が抑制されつつ、CHEの注入効率が上昇し、効率的な書込みを行なうことができる。
【0018】
一方、フラッシュメモリにおいては、データの消去は、フローティングゲートに注入された電子を引抜くことによって行なわれるが、このとき、偶発的にフローティングゲートから電子が過剰に抜け、コントロールゲートからみたメモリセルトランジスタのしきい値電圧Vthがデプレッション状態(Vth<0)となる、いわゆる過消去状態が発生する。
【0019】
図14〜図16は、消去時におけるメモリセルアレイ上のメモリセルトランジスタについて、しきい値電圧Vthの分布状態の遷移を示す図である。
【0020】
図14は、消去前のしきい値電圧Vthの分布を示す図である。
図14を参照して、消去前の状態では、プログラム状態とイレース状態とでしきい値電圧の分布が2分化されている。なお、図の縦軸は、メモリセルアレイ上で、各しきい値電圧を保持しているメモリセルトランジスタの数を示している。
【0021】
図15は、消去途中のしきい値電圧Vthの分布を示す図である。消去は、所定のパルス幅を有する消去パルスのメモリセルトランジスタへの印加と、しきい値電圧を確認する消去ベリファイ判定とを繰返すことによって行なわれる。
【0022】
図15を参照して、各メモリセルトランジスタに消去パルスを印加することによって、しきい値電圧Vthのピークは、しきい値電圧が小さくなる方向へシフトしていく。
【0023】
図16は、消去終了後のしきい値電圧Vthの分布を示す図である。
図16を参照して、すべてのメモリセルトランジスタに対して消去ベリファイが完了したので、すべてのメモリセルトランジスタのしきい値電圧Vthは、消去ベリファイ電圧3.5V以下となっている。しかし、メモリセルトランジスタのしきい値電圧Vthには、かなりのばらつきが生じている。その結果、しきい値電圧Vthが0V以下であるデプレッション状態のメモリセルトランジスタ、すなわち、過消去状態にあるメモリセルトランジスタが存在することが、斜線部に示されている。
【0024】
フラッシュメモリにおけるメモリセルトランジスタの構成において、NOR型もしくはDINOR(Divided bit line NOR)型と呼ばれるアレイ構造をもつものにおいては、過消去状態のメモリセルトランジスタが1つでも存在すると、その過消去状態のメモリセルトランジスタが接続されるビット線上の他のすべてのメモリセルトランジスタのしきい値電圧Vthを正しく測定することができなくなる。すなわち、当該ビット線に接続されるメモリセルトランジスタについては、正常な読出動作を行なうことができなくなる。
【0025】
この理由は、たとえば、図11においてメモリセルトランジスタMT(m,n)がデプレッション状態の場合、ビット線BLn上の他のメモリセルトランジスタのしきい値電圧Vthがエンハンス状態(Vth>0)であったとしても、その他のメモリセルトランジスタのしきい値電圧を測定するためにビット線BLnに電圧をかけると、デプレッション状態にあるメモリセルトランジスタMT(m,n)が接続されるワード線WLnに電圧が印加されていなくてもメモリセルトランジスタMT(m,n)に電流が流れてしまうからである。
【0026】
この過消去状態のメモリセルトランジスタの救済手法として、ドレインアバランシェゲート電流による自己選択的な書戻し手法が、ヤマダらによる「アバランシェフォトキャリア注入を使用したNOR型フラッシュEEPROM用の自己収束消去法」(非特許文献1:IEEE Trans. Electron Devices,Vol.43,p.1937,1996)に報告されている。
【0027】
また、過消去状態のメモリセルトランジスタを救済する他の手法として、サブスレッショルドCHEによる自己選択的な書戻し手法が、本願発明者等によって提案されている。
【0028】
この手法は、CHEのフローティングゲートへの注入を低いドレイン電圧で可能とし、CHEの注入効率を高めたメモリセルトランジスタを用いて書戻しを行なう。この手法によるメモリセルトランジスタを用いると、図13に示した「書戻し時」の電圧配置とすることによって、過消去状態のメモリセルトランジスタにおいてそのしきい値電圧に応じて自己選択的に0.1〜数10μA程度のリーク電流が流れる。
【0029】
図17は、単体のメモリセルトランジスタについてドレイン電流のゲート電圧Vg依存性を示す概念図である。
【0030】
図17を参照して、フラッシュメモリにおいては、メモリセルトランジスタを流れる電流値が所定の規格値Id_readに達したときのコントロールゲート電圧Vgの値においてしきい値電圧Vthを定義している。曲線C1は、しきい値電圧Vthが消去ベリファイレベルすなわち消去後の最大しきい値電圧max.Vthにあるメモリセルトランジスタについての特性曲線である。曲線C2は、しきい値電圧Vthが書戻ベリファイレベルすなわち書戻し後の最小しきい値電圧min.Vthにあるメモリセルトランジスタについての特性曲線である。曲線C3は、過消去状態にあるメモリセルトランジスタのついての特性曲線である。
【0031】
消去対象のメモリセルトランジスタに対して、図13に示す「書戻し時」の電圧を与えると、過消去状態のメモリセルトランジスタにおいて、図17の曲線C3に示したように、コントロールゲート電圧Vgが0Vであっても1ビットあたり0.1〜数10μA程度のリーク電流がチャネル領域を流れる。そして、このリーク電流自体によってドレイン領域近傍の高電界領域においてCHEが発生し、このCHEがフローティングゲートに注入されることによって、過消去状態のメモリセルトランジスタにおいて自己選択的に書戻しが行なわれる。
【0032】
図18は、過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。
【0033】
図18を参照して、曲線▲1▼に示すように、しきい値電圧Vthは、1ミリ秒程度で書戻しベリファイレベルである1.5Vに漸近している。なお、曲線▲2▼については、後ほど述べる。
【0034】
図19は、過消去状態にあったメモリセルトランジスタが書戻され、しきい値電圧Vthの分布が狭帯化された様子を示す図である。
【0035】
図19を参照して、書戻し前に低しきい値電圧であった黒丸に対応するメモリセルトランジスタにおいて、自己選択的な書戻しが行なわれ、しきい値電圧が上昇している。
【0036】
図20は、自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【0037】
図20を参照して、消去シーケンスが開始され(ステップS100)、外部から消去コマンドの入力を受けると(ステップS102)、まず、消去前の書込み動作が行なわれる(ステップS104)。そして、消去後しきい値電圧Vth分布において、最もしきい値電圧が高いメモリセルトランジスタのしきい値電圧が消去ベリファイレベルになるまで、消去パルスの印加(ステップS106)と、消去ベリファイ判定(ステップS108)とが繰返される。
【0038】
続いて、消去動作の完了後(ステップS108)、非選択的にビット線に書戻しパルスを加え、ビット線電位が与えられたビット線上に存在する過消去状態にあるメモリセルトランジスタが自己選択的に書戻される(ステップS110)。そして、すべてのメモリセルトランジスタについて、そのしきい値電圧が書戻しベリファイレベルを超えると、処理が終了する(ステップS112)。
【0039】
【特許文献1】
米国特許5659504号明細書
【0040】
【非特許文献1】
ヤマダら,「アバランシェフォトキャリア注入を使用したNOR型フラッシュEEPROM用の自己収束消去法」,IEEE Trans. Electron Devices,Vol.43,p.1937,1996
【0041】
【発明が解決しようとする課題】
上述したように、近年、デバイスの低電圧化が進み、それに伴って、チャージポンプ回路の電流駆動能力を確保するため、デバイスに占めるチャージポンプ回路の面積が増大してきている。そのため、現在、チャージポンプ回路の面積を縮小してデバイスの縮小化を図ることが大きな課題となっている。
【0042】
チャージポンプ回路の電流駆動能力が問題となるのは、選択されたメモリセルトランジスタに対してフローティングゲートへの電子注入が行なわれる書込み時よりも、アレイ単位もしくは所定のブロック単位で一括してフローティングゲートへの電子注入が行なわれる書戻し時である。そこで、チャージポンプ回路の面積を縮小するためには、書戻し時のチャネル電流を抑制して、チャージポンプ回路の電流駆動能力を抑える必要がある。
【0043】
上述した米国特許5659504号に記載された手法は、書込み動作に関する手法であるが、CHE注入時のチャネル電流を抑制し、CHEの注入効率を高めることができ、書戻し時にも適用し得る。しかしながら、この手法によると、半導体基板に−1V程度の新たな負電位を発生させなければならない。したがって、チャージポンプ回路の面積縮小化という観点からみると、CHE注入時のチャネル電流が抑制される結果、ドレイン電圧Vdを発生させるチャージポンプ回路については、その回路面積が縮小され得るが、新たに負の基板電位を発生させる電圧発生回路が必要となってしまう。
【0044】
一方、ドレインアバランシェゲート電流による自己選択的な書戻し手法は、ビット選択が不要であり、かつ、自己収束的に書戻すことができるという長所を有する。さらに、電位の発生も書込時とほぼ同じ設定でよいため、過消去状態のメモリセルトランジスタを選択するための回路や書戻し用の電位設定回路などが不要となる。しかしながら、収束電流がアレイ全体で流れるため、書戻し時の駆動電流が大きく、さらに、フローティングゲートへ電子注入とホール注入が同時に起こるため、メモリセルトランジスタのチャネルコンダクタンスが劣化するという問題がある。
【0045】
次に、上述した従来のサブスレッショルドCHEによる自己選択的な書戻し手法は、ドレインアバランシェゲート電流による自己選択的な書戻し手法と同様に、ビット線の選択が不要で、自己収束的に書戻せるという長所がある。電位発生も、書込時とほぼ同じ設定でよい。また、書戻しが進むにつれてチャネル電流がカットオフされていくため、書戻しが進むにつれて駆動電流が減少していく。さらに、フローティングゲートには電子のみしか注入されないため、上述したドレインアバランシェゲート電流による自己選択的な書戻し手法と比べて、チャネルコンダクタンスが劣化しないという利点がある。
【0046】
しかしながら、上述したチャージポンプ回路の説明において述べたように、書戻しに要する時間および回路構成の観点から所定数の単位で一括して書戻しを行なう際、電圧低下を起こすと収束に至るまでの時間が長くなるという問題点がある。なお、この問題点は、ドレインアバランシェゲート電流による自己選択的な書戻し手法についてもあてはまる。
【0047】
以下、この問題点について詳しく説明する。
図21は、自己選択的な書戻し手法によって所定数のメモリセルトランジスタに対して一括して書戻しを行なう際のリーク電流の総和を概念的に説明するための図である。
【0048】
図21を参照して、横軸は、書戻し対象のメモリセルトランジスタのしきい値電圧を表わし、縦軸は、書戻し対象のすべてのメモリセルトランジスタのリーク電流の総和を表わす。
【0049】
自己選択的な書戻し手法によって所定数のメモリセルトランジスタに対して一括して書戻しを行なう際、リーク電流には2つの電流成分が存在する。すなわち、すべてのメモリセルトランジスタにおいて流れる接合性リーク電流と、低しきい値電圧状態にあるメモリセルトランジスタにおいて流れるチャネル性リーク電流との2つの電流成分が存在する。ここで、接合性リーク電流とは、pn接合部で発生し、印加されたビット線電圧に依存し、しきい値電圧には依存しないリーク電流である。接合性リーク電流は、1メモリセルトランジスタあたり、最大でも数nA程度である。一方、チャネル性リーク電流とは、ソース領域およびドレイン領域間のチャネル領域を流れ、しきい値電圧が低くなるほどその電流量が大きくなるリーク電流である。チャネル性リーク電流は、しきい値電圧が0Vのメモリセルトランジスタで、0.1〜数10μA程度になる。
【0050】
書戻し対象のメモリセルトランジスタのしきい値電圧Vthの分布が高い状態にある場合、リーク電流は、接合性リーク電流が支配的になる。一方、しきい値電圧Vthの分布が低い状態にあると、リーク電流は、チャネル性リーク電流が支配的になる。たとえば、プロセス変動による周辺回路の影響によってもしきい値電圧は変動し、これによって消去状態のしきい値電圧Vthが低めに推移したり、あるいは、書戻し対象のメモリセルトランジスタのしきい値電圧Vthの分布幅が広がった場合などは、チャネル性リーク電流が増大する。
【0051】
上述したように、書戻しに要する時間および回路構成の観点から、書戻し動作は、所定数のメモリセルトランジスタに対して一括して行なわれるのが望ましく、一般的には64kB程度に対応するメモリセルトランジスタに対して一括して書戻しが行なわれる。このとき、しきい値電圧Vthが0.5V以下の低しきい値電圧のメモリセルトランジスタで、平均して1μAのチャネル性リーク電流が流れるとすると、それだけで4mA程度のリーク電流が流れてしまう。一方、ビット線電圧を駆動するチャージポンプ回路の電流駆動能力は、上述したように、書込み動作時の要求能力から一般に3mA程度に設計されることが多く、これ以上の電流駆動能力を備えようとすると、その回路面積が増大する。
【0052】
図22は、書戻し時のリーク電流の総和とチャージポンプ回路の出力電圧との関係を示す図である。
【0053】
図22を参照して、チャージポンプ回路の電流駆動能力が3mAに設計されている場合、リーク電流の総和が電流駆動能力上限の3mAを超えない範囲では、チャージポンプ回路は所定の出力電圧を出力する。一方、リーク電流の総和が電流駆動能力上限の3mAを超えると、チャージポンプ回路の出力電圧は、リーク電流の総和に応じて低下していく。
【0054】
このチャージポンプ回路の出力電圧の低下すなわち印加ドレイン電圧の低下は、メモリセルトランジスタのドレイン領域における高電界領域の発生を妨げ、その結果、CHEの発生効率の低下を招き、過消去状態を救済するサブスレッショルドCHEを起こしにくくなる。
【0055】
すなわち、書戻しの初期段階は、しきい値電圧の低いメモリセルトランジスタが多く存在し、それらのメモリセルトランジスタにおけるチャネル性リーク電流に起因した総リーク電流の増加がチャージポンプ回路の出力電圧を低下させる。そのため、従来の手法では、チャージポンプ回路の出力電圧が低下することによって、過消去状態のメモリセルトランジスタの救済に時間がかかり、さらには、救済自体が機能しなくなるという問題があった。
【0056】
図23は、サブスレッショルドCHEによる書戻しを行なった際の、しきい値電圧の収束の印加ドレイン電圧依存性を示す図である。
【0057】
図23を参照して、丸印、三角印および四角印は、それぞれ印加したドレイン電圧が4V、3Vおよび2Vの場合を示す。ドレイン電圧が低下するにつれて、しきい値電圧の収束に時間がかかることがわかる。
【0058】
そして、再び図18を参照して、曲線▲1▼は、チャージポンプ回路の電流駆動能力が十分であるときの理想的な書戻し収束曲線であるのに対し、曲線▲2▼は、チャージポンプ回路の電流駆動能力が上限にかかった場合の書戻し収束曲線である。このように、従来の書戻し手法では、理想的な書戻し収束曲線▲1▼に対して、実際には曲線▲2▼のように、しきい値電圧Vthは収束に時間がかかり、書戻し不良が発生することがあった。
【0059】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、サブスレッショルドCHEによる自己選択的な書戻し手法において、チャネル性リーク電流の増大による書戻し不良を抑制することができる不揮発性半導体記憶装置を提供することである。
【0060】
【課題を解決するための手段】
この発明によれば、不揮発性半導体記憶装置は、フローティングゲート型の複数のメモリセルトランジスタが行列状に配置されたメモリセルアレイと、所定の一括した単位ごとに行なうメモリセルトランジスタに対する消去動作およびその消去動作後の書戻し動作を制御する制御回路と、外部電源電圧を受けて内部電源電圧を発生し、書戻し動作時、その書戻し動作の対象となる所定の一括した単位のメモリセルトランジスタに内部電源電圧を供給する電圧発生回路と、複数のメモリセルトランジスタのソース線に接続され、ソース線に流れる電流によって一定の電圧降下を生じさせる抵抗回路とを備える。
【0061】
好ましくは、電圧発生回路は、書戻し動作時、その書戻し動作の対象となる所定の一括した単位のメモリセルトランジスタの各々における、抵抗回路によって抑制されたチャネル電流の総和量を駆動するのに十分な電流駆動能力を有する。
【0062】
好ましくは、複数のメモリセルトランジスタの各々は、当該不揮発性半導体記憶装置が形成される半導体基板の表層部において、第1の導電型のチャネル領域を介して対向して形成される第2の導電型の第1および第2の拡散層と、第1の導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する2層ゲート電極と、第1の拡散層と第1の導電型のチャネル領域との間および第2の拡散層と第1の導電型のチャネル領域との間に、2層ゲート電極とはオーバーラップしないように形成される第2の導電型の電界緩和層とを含む。
【0063】
好ましくは、書戻し動作においては、コントロールゲートの電位は不活性レベルに保持され、第1および第2の拡散層の一方は接地電位に設定され、かつ、第1および第2の拡散層の他方は所定の電位に設定されることによって、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しが行なわれる。
【0064】
好ましくは、抵抗回路は、所定の抵抗値を有する抵抗素子を含む。
好ましくは、抵抗回路は、第1のチャネル幅を有し、所定のON抵抗を有するトランジスタを含む。
【0065】
好ましくは、抵抗回路は、第1のチャネル幅よりも広い第2のチャネル幅を有するもう1つのトランジスタをさらに含み、もう1つのトランジスタは、トランジスタと並列してソース線に接続され、トランジスタおよびもう1つのトランジスタは、制御回路からの指令に応じて選択的にON/OFFされる。
【0066】
好ましくは、抵抗回路は、第1のゲート長を有し、所定のON抵抗を有するトランジスタを含む。
【0067】
好ましくは、抵抗回路は、第1のゲート長よりも短い第2のゲート長を有するもう1つのトランジスタをさらに含み、もう1つのトランジスタは、トランジスタと並列してソース線に接続され、トランジスタおよびもう1つのトランジスタは、制御回路からの指令に応じて選択的にON/OFFされる。
【0068】
好ましくは、抵抗回路は、抵抗値の異なる複数の抵抗素子と、複数の抵抗素子に対応して設けられる複数のスイッチ回路とを含み、複数の抵抗素子は、並列してソース線に接続され、複数のスイッチ回路は、制御回路からの指令に応じて、書戻しの初期段階においては高抵抗値の抵抗素子に対応するスイッチ回路が選択的にONし、書戻しの進行に応じて順次低抵抗値の抵抗素子に対応するスイッチ回路が選択的にONする。
【0069】
好ましくは、書戻し動作においては、その書戻し動作の対象となる所定の一括した単位のメモリセルトランジスタに対して内部電源電圧のパルスが複数回与えられることによって書戻しが行なわれ、パルス数の増加に応じて順次低抵抗値の抵抗素子に対応するスイッチ回路が選択的にONする。
【0070】
好ましくは、一定の電圧降下は、0.2V以上である。
上述したように、この発明による不揮発性半導体記憶装置によれば、ソース線に抵抗を付加してソースにバックゲート電圧を加えるようにしたので、書戻し時のチャネル電流が抑制され、チャージポンプ回路の電流駆動能力を超えるようなチャネル性リーク電流の増大による書戻し不良が発生することはない。
【0071】
そして、この不揮発性半導体記憶装置によれば、チャネル電流を抑制するために、従来技術において説明した負の基板電圧を発生させるような特別のチャージポンプ回路を設ける必要がない。また、チャージポンプ回路の電流駆動能力を増大させる必要がなく、すなわちチャージポンプ回路の回路面積を増大させる必要もない。したがって、デバイス面積の増大を抑えることができ、低コスト化を図ることができる。
【0072】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0073】
[実施の形態1]
図1は、この発明による不揮発性半導体記憶装置10の全体構成を示す概略ブロック図である。
【0074】
図1を参照して、不揮発性半導体記憶装置10は、内部にROMを用い、このROMに保持しているプログラムコードに基づいて書込および消去の制御を行なう書込&消去制御部12と、書込&消去制御部12に制御されて出力電圧Vout、ワード線電圧VWLおよびベリファイ電圧Vveを発生する電圧発生部14と、外部からアドレス信号ADRを受けるアドレスバッファ24と、アドレスバッファ24から内部アドレス信号を受け、電圧発生部14から電圧の供給を受けてセレクトゲート線SGL、ワード線WL0,WL1、ソース線SL、およびウェルの各電位を決定するXデコーダ26と、アドレスバッファ24から内部アドレス信号を受けてデコードするYデコーダ28と、データ入出力信号DIOを授受するための入出力バッファ30と、Yデコーダ28の出力に基づいてデータ入出力信号に応じてメインビット線MBLに電圧を印加するコラム系制御回路32と、メモリセルアレイ34とを備える。
【0075】
電圧発生部14は、書込&消去制御部12からチャージポンプ活性化信号PUMPE、スタンバイ信号CXHRDYおよびリセット信号RSTEを受け、これらの信号に応じて出力電圧Voutを発生する電圧発生回路16と、ワード線電圧VWLを発生するワード線ブースト回路18と、ベリファイ電圧Vveを発生するベリファイ電圧発生回路20と、書込&消去制御部12によって制御され、出力電圧Vout、ワード線駆動電圧VWLおよびベリファイ電圧Vveを受けて各内部回路に分配するディストリビュータ22とを含む。
【0076】
電圧発生回路16は、外部電源電圧Vccおよび接地電圧GNDを受けて動作し、出力電圧Voutを発生するチャージポンプ回路からなる。
【0077】
ワード線ブースト回路18は、高速アクセスを実現するために、読出時に選択されたワード線WLおよび選択されたセレクトゲートSGに供給する昇圧電位を発生する。
【0078】
ベリファイ電圧発生回路20は、ベリファイ動作において、ワード線WLに供給するベリファイ電圧Vveを発生する。
【0079】
Xデコーダ26は、図示しないが、ワード線WLを選択するためのWLデコーダと、セレクトゲートSGを選択するためのSGデコーダと、選択されたメモリブロックに対応するウェル領域を選択するためのWELLデコーダと、ソース線SLを選択するためのSLデコーダとを含む。
【0080】
コラム系制御回路32は、読出動作時にデータ読出しを行ない、ベリファイ動作時に選択されたメモリセルトランジスタのしきい値判定を行なうセンスアンプと、ラッチ回路を有し、ラッチしているデータに基づいて書込時にメインビット線MBLに電圧を印加するか否かを決定するページバッファとを含む。
【0081】
メモリセルアレイ34は、分離されたウェルの内部にそれぞれが形成されるメモリブロックMBL0〜MBLnを含む。不揮発性半導体記憶装置10の消去動作は、このメモリブロックMBL0〜MBLnの各々を単位として行なわれる。
【0082】
メモリブロックMBL0は、メモリセル38,40と、セレクトゲート36とを含む。メモリブロックMBL0では、Xデコーダ26によって選択されたセレクトゲート線SGL、ワード線WL0,WL1およびソース線SLに対応するメモリセルが選択される。書込動作においては、選択されたメモリセルは、メインビット線MBLからセレクトゲート36およびサブビット線SBLを介して、データに対応する信号を受けてデータ保持を行なう。
【0083】
なお、図1では、選択されたセレクトゲート線SGL、ワード線WL0,WL1およびソース線SLに対応するメモリセル38,40およびセレクトゲート36が代表的に示されている。
【0084】
すなわち、図1に示したメモリセルアレイ34は、ビット線がメインビット線MBLおよびサブビット線SBLに階層化された、いわゆるDINOR型のメモリセルアレイ構造を有する。
【0085】
なお、便宜上、メモリセルアレイ34は、DINOR型のメモリセルアレイ構成を有するものとしたが、以下の説明で明らかとなるように、本発明は、このような場合に限定されることなく、たとえば、いわゆるNOR型のメモリセルアレイ構成を有する不揮発性半導体記憶装置にも適用可能であって、より一般的には、フローティングゲート構造を有するメモリセルトランジスタで構成される不揮発性半導体記憶装置に適用可能である。
【0086】
図1に示したメモリセルアレイ34に含まれるメモリセルトランジスタ38,40等は、前述したサブスレッショルドCHEによる書戻し動作が可能な構造を有している。
【0087】
図2は、図1に示したメモリセル38の構造を示す概略断面図である。また、図3は、図2において点線の円Xで示した部分を拡大して示す断面図である。
【0088】
図2および図3を参照して、P型半導体基板(半導体基板)1の主表面に、高濃度のP型領域すなわちP+領域(第1の導電型領域)1aが設けられる。このP+領域1a上に、第1のゲート絶縁膜(ゲート絶縁膜)3、多結晶シリコン等により構成されるフローティングゲート4、リーク防止対策のため酸化膜,窒化膜,酸化膜の3層構造を有し、ONOと略称される第2のゲート絶縁膜5および多結晶シリコン等により構成されるコントロールゲート6が積層された後、ゲート形状に加工されている。そのソース側およびドレイン側には、それぞれ絶縁膜であるサイドウォール7a,7bが設けられている。このフローティングゲート4、第2のゲート絶縁膜5およびコントロールゲート6によって2層ゲート電極が構成されている。
【0089】
2層ゲート電極に近接して、高濃度のN型領域すなわちN+領域2b,2b’が設けられる。N+領域2b’は、電界緩和層としてのN+ドレイン領域であり、サイドウォール7a,7bをスペーサとして、さらに高濃度のN型ソース領域およびドレイン領域、すなわちN++ソース領域2aaおよびN++ドレイン領域2bbがそれぞれ設けられる。
【0090】
以下、このメモリセル構造における特徴部分について簡単に説明する。
図2および図3の不純物プロファイルに関しては、トランジスタのホットキャリア劣化(ドレインアバランシェ電流の発生)を抑制するためには、LDD(Lightly Doped Drain)構造を用いればよいことが一般的に知られている。そこで、図1の不揮発性半導体記憶装置10では、CHEにより電子注入を行なうフラッシュメモリのメモリセルにおいて、P+領域1aと接するN+ドレイン領域2bのサイドウォール下部近傍で、N+拡散層の濃度を低下させたN+ドレイン領域2b’を生成し、ドレインアバランシェ電流の発生を抑えるとともに、これに隣接するP+領域1aの濃度を高くしてCHE効率を稼ぐようにしている。
【0091】
図4は、図1に示した不揮発性半導体記憶装置10におけるメモリセルアレイ34の回路構成を模式的に示す回路図である。
【0092】
図4を参照して、メモリセルアレイ34上には、上述したメモリセル構造を有するメモリセルトランジスタが行列状に配置される。なお、図4では、説明の関係上、行列状に配置されるメモリセルトランジスタのうち、1行についてのみが示され、以下の説明では、図4に示された範囲内で説明を行なう。
【0093】
行列状に配置されたメモリセルトランジスタに対応して、ワード線WLm−1〜WLm+1およびビット線BLnが配置される。各メモリセルトランジスタのドレイン、ソースおよびゲートは、それぞれビット線、ソース線およびワード線に接続される。メモリセルトランジスタMT(m,n)を例に説明すると、メモリセルトランジスタMT(m,n)のドレインはビット線BLnに、ソースは各メモリセルトランジスタに共通のソース線SLに、ゲートにはワード線WLmがそれぞれ接続される。
【0094】
各メモリセルトランジスタに共通のソース線SLには、抵抗R1が接続される。抵抗R1の抵抗値をRとし、サブスレッショルドCHEによる書戻し時に各メモリセルトランジスタを流れるチャネル電流の総和をI_CHEとすると、書戻し時にR×I_CHEの自己バイアス電圧がバックゲート電圧として各メモリセルトランジスタのソース領域に加わる。
【0095】
たとえば、上述した64kBの一括書戻しを想定した場合、R=100Ωの抵抗R1を設けると、4mAのリーク電流に対して100Ω×4mA=0.4Vの電圧がソース領域に加えられる(以下、この電圧を「バックゲート電圧」と称する。)。
【0096】
このバックゲート電圧によって、書戻し動作の初期段階において、低しきい値電圧の状態すなわち過消去状態にあるメモリセルトランジスタにおけるチャネル性リーク電流が抑制される。したがって、リーク電流の総和がチャージポンプ回路の電流駆動能力の範囲内に抑えられ、チャージポンプ回路によって電圧降下のないドレイン電圧が供給される。
【0097】
図5は、上述したメモリセル構造を有するメモリセルトランジスタにおいて、バックゲート電圧が変化したときのコントロールゲート電圧Vcgに対するチャネル電流Idの依存性を示す図である。ここで、メモリセルトランジスタのしきい値電圧の初期値は2Vとし、ドレイン電圧Vd=4V、基板電圧Vsub=0Vの条件で、ソース電圧Vsを変化させている。
【0098】
図5を参照して、ソース電圧Vsがいずれの場合においても、コントロールゲート電圧Vcgを負電圧から上昇させていくと、ある電圧からコントロールゲート電圧Vcgの上昇に伴ってチャネル電流Idが増加する。これは、コントロールゲート電圧Vcgの上昇に伴うフローティングゲート電圧の上昇により、メモリセルトランジスタがONすることによる。
【0099】
そして、さらにコントロールゲート電圧Vcgを上昇させていくと、ソース電圧Vsがいずれのケースにおいても、チャネル電流Idは、コントロールゲート電圧Vcgの変化に拘わらず一定となる。これは、ドレイン電圧Vdによってドレイン領域近傍に形成された高電界領域において、チャネル領域を流れる電子がエネルギーが高められてフローティングゲートへ注入され、コントロールゲート電圧Vcgが上昇してもそれに見合う電子がフローティングゲートに注入される結果、フローティングゲート電位がほとんど変化しなくなり、チャネル電流が一定になるものと考えられる(このチャネル電流が一定になった状態を「チャネル電流プラトー」と称する。)。
【0100】
そして、図5からわかるように、バックゲート電圧が0.4Vのとき、チャネル性リーク電流は、バックゲート電圧が加えられないときに比べて約1/3に抑制されている。
【0101】
ここで、バックゲート電圧を加えることによりチャネル電流が抑制される結果、フローティングゲートへのCHEの注入効率も向上することについて、以下説明する。
【0102】
図5において、バックゲート電圧を加えることによって見かけ上のしきい値電圧が上昇しただけであれば、バックゲート電圧の上昇に伴って、コントロールゲート電圧Vcgの上昇によるチャネル電流Idの流れ始めるポイントが高電圧側へシフトするのみで、チャネル電流プラトー状態にあるときの電流値は、バックゲート電圧に拘わらず一定になるとも考えられる。
【0103】
しかしながら、バックゲート電圧に応じてチャネル電流プラトー状態における電流値が低くなっているのは、チャネルを流れる電子の数がバックゲート電圧の上昇によって減少した結果、ドレイン領域近傍の高電界領域においてより効果的に電子のエネルギーが高められる状態が発生し、フローティングゲートへのCHEの注入効率が向上したためと考えられる。すなわち、電子数の減少により電子間の散乱が弱まるため、より効率的に電子のエネルギーが高められ、結果としてCHEの注入効率が向上したものと考えられる。
【0104】
したがって、バックゲート電圧を加えることによって、より少ないチャネル電流状態で、バックゲート電圧を加えない場合に劣らない電子注入を行なうことができると考えられる。
【0105】
ここで、バックゲート電圧を加えることによって抑制される電流プラトー状態における電流レベルは、バックゲート電圧が加えられないときの1/2以下であることが好ましい。これは、チャネル電流が1/2以下に抑えられることに応じてチャージポンプ回路の面積も約1/2以下にすることができるからである。図5において、バックゲート電圧Vsが0.2V以上でこの状態が実現されていることがわかる。したがって、バックゲート電圧を与える抵抗R1としては、0.2V以上のバックゲート電圧が生じるような抵抗値Rを有するものを設ければよい。
【0106】
図6は、バックゲート電圧を加えたときに過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。図6は、従来技術の説明において示した図18において、バックゲート電圧を加えたときのしきい値電圧の収束曲線▲3▼を追加したものである。
【0107】
図6を参照して、バックゲート電圧を加えたときのしきい値電圧Vthの収束の様子を説明すると(曲線▲3▼)、書戻しの初期段階では、バックゲート電圧による効果によってドレイン電圧Vdが確保される結果、ドレイン電圧Vdが低下する曲線▲2▼に対して書戻しが早く進行する。そして、書戻しが進行すると、チャネル性リーク電流の総和が減少するので、自己整合的にバックゲート電圧が小さくなる。その結果、バックゲート電圧がなく、かつ、チャージポンプ回路の能力も十分である場合の理想的な収束曲線▲1▼に急速に近づいていく。
【0108】
したがって、この手法によれば、バックゲート電圧をしきい値電圧の収束の進行に応じて最適化することなく、自己整合的に最適な書戻しが行なわれる。
【0109】
なお、不揮発性半導体記憶装置10において、このバックゲート電圧を与える抵抗R1を使用する場合と使用しない場合とで切替可能な構成としてもよい。
【0110】
図7は、バックゲート電圧を与える抵抗R1を備える不揮発性半導体記憶装置において、抵抗R1の使用/不使用を切替可能なメモリセルアレイの回路構成を模式的に示す回路図である。
【0111】
図7を参照して、このメモリセルアレイは、図4に示したメモリセルアレイの構成において、抵抗R1と直列に接続されるトランジスタTG1と、抵抗R1およびトランジスタTG1に対して並列に接続されるトランジスタTG2とをさらに含む。
【0112】
書戻し時にチャージポンプ回路の電流駆動能力が不充分であって、ソース線SLにバックゲート電圧を加える場合には、トランジスタTG1がONし、トランジスタTG2がOFFする。一方、ソース線SLにバックゲート電圧を加えないで動作させる場合には、トランジスタTG1がOFFし、トランジスタTG2がONする。
【0113】
以上のように、実施の形態1による不揮発性半導体記憶装置10によれば、ソース線SLに抵抗R1を付加してバックゲート電圧を加えるようにしたので、書戻し時のチャネル電流が抑制され、チャージポンプ回路の電流駆動能力を超えるようなチャネル性リーク電流の増大による書戻し不良が発生することはない。
【0114】
そして、この不揮発性半導体記憶装置10によれば、チャネル電流を抑制するために、従来技術において説明した負の基板電圧を発生させるような特別のチャージポンプ回路を設ける必要がない。また、チャージポンプ回路の電流駆動能力を増大させる必要がなく、すなわちチャージポンプ回路の回路面積を増大させる必要もない。したがって、デバイス面積の増大を抑えることができ、低コスト化を図ることができる。
【0115】
[実施の形態2]
実施の形態2では、実施の形態1による不揮発性半導体記憶装置10において用いられた、バックゲート電圧を発生するための抵抗R1に代えて、チャネル幅が絞られたトランジスタが用いられる。
【0116】
実施の形態2による不揮発性半導体記憶装置の全体構成は、図1に示した実施の形態1による不揮発性半導体記憶装置10の全体構成と同じであるので、その説明は繰返さない。また、実施の形態2による不揮発性半導体記憶装置におけるメモリセルの構造は、図2および図3において示したメモリセルの構造と同じであるので、その説明も繰返さない。
【0117】
図8は、実施の形態2による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【0118】
図8を参照して、このメモリセルアレイは、図4に示したメモリセルアレイの構成において、抵抗R1に代えて、並列に接続されるトランジスタTW1,TW2を含む。トランジスタTW1のチャネル幅は、トランジスタTW2のチャネル幅よりも狭く、ON抵抗が大きくなるように設計されている。
【0119】
書戻し時にチャージポンプ回路の電流駆動能力が不充分であって、ソース線SLにバックゲート電圧を加える場合には、チャネル幅が狭くON抵抗の大きいトランジスタTW1がONし、トランジスタTW2はOFFする。一方、バックゲート電圧を小さくして使用する場合には、トランジスタTW1がOFFし、チャネル幅が広くON抵抗の小さいトランジスタTW2がONする。
【0120】
以上のように、実施の形態2による不揮発性半導体記憶装置によれば、バックゲート電圧を与える抵抗として、チャネル幅が狭くON抵抗が大きいトランジスタTW1を備えたので、実施の形態1において説明した効果のほか、特別な抵抗素子を備える必要がなく、低コスト化をさらに図ることができる。
【0121】
[実施の形態3]
実施の形態3では、実施の形態1による不揮発性半導体記憶装置10において用いられた、バックゲート電圧を発生するための抵抗R1に代えて、ゲート長を長くしたトランジスタが用いられる。
【0122】
実施の形態3による不揮発性半導体記憶装置の全体構成は、図1に示した実施の形態1による不揮発性半導体記憶装置10の全体構成と同じであるので、その説明は繰返さない。また、実施の形態3による不揮発性半導体記憶装置におけるメモリセルの構造は、図2および図3において示したメモリセルの構造と同じであるので、その説明も繰返さない。
【0123】
図9は、実施の形態3による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【0124】
図9を参照して、このメモリセルアレイは、図4に示したメモリセルアレイの構成において、抵抗R1に代えて、並列に接続されるトランジスタTL1,TL2を含む。トランジスタTL1のゲート長は、トランジスタTL2のゲート長よりも長く、ON抵抗が大きくなるように設計されている。
【0125】
書戻し時にチャージポンプ回路の電流駆動能力が不充分であって、ソース線SLにバックゲート電圧を加える場合には、ゲート長が長くON抵抗の大きいトランジスタTL1がONし、トランジスタTL2はOFFする。一方、バックゲート電圧を小さくして使用する場合には、トランジスタTL1がOFFし、ゲート長が短くON抵抗の小さいトランジスタTL2がONする。
【0126】
以上のように、実施の形態3による不揮発性半導体記憶装置によれば、バックゲート電圧を与える抵抗として、ゲート長が長くON抵抗が大きいトランジスタTL1を備えたので、実施の形態2と同様に、実施の形態1において説明した効果のほか、特別な抵抗素子を備える必要がなく、低コスト化をさらに図ることができる。
【0127】
[実施の形態4]
実施の形態1では、バックゲート電圧を発生するための抵抗として1つの抵抗R1が備えられるが、実施の形態4では、抵抗値の異なる複数の抵抗が並列に備えられ、それらが選択的に用いられる。
【0128】
実施の形態4による不揮発性半導体記憶装置の全体構成は、図1に示した実施の形態1による不揮発性半導体記憶装置10の全体構成と同じであるので、その説明は繰返さない。また、実施の形態4による不揮発性半導体記憶装置におけるメモリセルの構造は、図2および図3において示したメモリセルの構造と同じであるので、その説明も繰返さない。
【0129】
図10は、実施の形態4による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【0130】
図10を参照して、このメモリセルアレイは、図4に示したメモリセルアレイの構成において、抵抗R1に代えて、抵抗値が異なる複数の抵抗RL,RM,RSを備え、さらに、抵抗RL,RM,RSをそれぞれ選択するためのトランジスタTG3〜TG5を備える。抵抗RL,RM,RSは、並列に接続され、抵抗RL,RM,RSに対応してそれぞれトランジスタTG3,TG4,TG5が設けられている。抵抗RL,RM,RSの抵抗値の大きさは、抵抗RLの抵抗値が最も大きく、続いて抵抗RM,RSの順となっている。
【0131】
書戻しの初期段階では、抵抗値の大きい抵抗をソース線に付加することによって十分なバックゲート電圧を与え、チャージポンプ回路の電流駆動能力が上限にかからないようにチャネル電流を抑制する必要がある。しかしながら、書戻しが進むと、チャネル電流リークの総和は自己調整的に減少するので、チャージポンプ回路の電流駆動能力の問題は解消する。一方、電流駆動能力の問題がなければ、チャネル電流の抑制によるCHE注入効率の向上代があったとしても、チャネル電流の大きいほうが絶対的なCHE発生数が多く、書戻しは早く進行する。そこで、実施の形態4では、書戻し時に書戻し対象のメモリセルに加える電圧を所定のパルス幅を持ったパルスで複数回に分けて加え、与えたパルスの回数に応じてバックゲート電圧を加えるための抵抗を切替えるようにしている。
【0132】
書戻しの初期段階では、トランジスタTG3〜TG5がそれぞれON,OFF,OFFし、抵抗値の大きい抵抗RLが選択される。これによって、チャージポンプ回路の電流駆動能力が上限を超えることなくチャネル電流が抑制され、書戻しが実行される。
【0133】
そして、書戻しパルス数が所定数を超えると、トランジスタTG3〜TG5がそれぞれOFF,ON,OFFし、抵抗RLの抵抗値よりも小さい抵抗値の抵抗RMが選択される。さらに、書戻しパルス数が増加すると、トランジスタTG3〜TG5がそれぞれOFF,OFF,ONし、抵抗RMの抵抗値よりもさらに小さい抵抗値の抵抗RSが選択される。
【0134】
なお、上述の説明では、バックゲート電圧を与えるための抵抗は3つ設けられているが、その数は3つに限られるものではなく、一括して書戻しが行なわれるメモリブロックの容量やチャージポンプ回路の容量などによって、適切な数の抵抗が設けられる。
【0135】
以上のように、実施の形態4による不揮発性半導体記憶装置によれば、バックゲート電圧を与える抵抗として抵抗値の異なる複数の抵抗を備え、書戻しの進行とともに抵抗値の小さな抵抗を順次選択するようにしたので、書戻しの初期段階から終了まで、全期間においてより適切な書戻し動作が実現される。
【0136】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0137】
【発明の効果】
この発明による不揮発性半導体記憶装置によれば、ソース線に抵抗素子を付加してソースにバックゲート電圧を加えるようにしたので、書戻し時のチャネル電流が抑制され、チャージポンプ回路の電流駆動能力を超えるようなチャネル性リーク電流の増大による書戻し不良が発生することはない。
【0138】
また、チャネル電流が抑制されてもCHEの注入効率が向上するので、チャネル電流の抑制による書戻し動作の遅延も発生しない。
【0139】
そして、この不揮発性半導体記憶装置によれば、チャネル電流を抑制するために、従来技術において説明した負の基板電圧を発生させるような特別のチャージポンプ回路を設ける必要がない。また、チャージポンプ回路の電流駆動能力を増大させる必要がなく、すなわちチャージポンプ回路の回路面積を増大させる必要もない。したがって、デバイス面積の増大を抑えることができ、低コスト化を図ることができる。
【図面の簡単な説明】
【図1】この発明による不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図2】図1に示すメモリセルの構造を示す概略断面図である。
【図3】図2において点線の円Xで示した部分を拡大して示す断面図である。
【図4】図1に示す不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図5】バックゲート電圧が変化したときのコントロールゲート電圧に対するチャネル電流の依存性を示す図である。
【図6】バックゲート電圧を加えたときに過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。
【図7】バックゲート電圧を与える抵抗の使用/不使用を切替可能なメモリセルアレイの回路構成を模式的に示す回路図である。
【図8】実施の形態2による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図9】実施の形態3による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図10】実施の形態4による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図11】従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を示す回路図である。
【図12】フローティングゲート型メモリセルトランジスタの構造を模式的に示す断面図である。
【図13】図12に示すフローティングゲート型メモリセルトランジスタにおける、CHEによるデータ書込時の一般的な電圧配置を示す図である。
【図14】消去前のしきい値電圧の分布を示す図である。
【図15】消去途中のしきい値電圧の分布を示す図である。
【図16】消去終了後のしきい値電圧の分布を示す図である。
【図17】単体のメモリセルトランジスタについてドレイン電流のゲート電圧依存性を示す概念図である。
【図18】過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。
【図19】過消去状態にあったメモリセルトランジスタが書戻され、しきい値電圧の分布が狭帯化された様子を示す図である。
【図20】自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【図21】自己選択的な書戻し手法によって所定数のメモリセルトランジスタに対して一括して書戻しを行なう際のリーク電流の総和を概念的に説明するための図である。
【図22】書戻し時のリーク電流の総和とチャージポンプ回路の出力電圧との関係を示す図である。
【図23】サブスレッショルドCHEによる書戻しを行なった際の、しきい値電圧の収束の印加ドレイン電圧依存性を示す図である。
【符号の説明】
1 P型半導体基板、1a P+領域、2aa N++ソース領域、2bb N++ドレイン領域、2b’ N+ドレイン領域、3 第1のゲート絶縁膜、4フローティングゲート、6 コントロールゲート、7a,7b サイドウォール、10 不揮発性半導体記憶装置、12 書込&消去制御部、14 電圧発生部、16 電圧発生回路、18 ワード線ブースト回路、20 ベリファイ電圧発生回路、22 ディストリビュータ、24 アドレスバッファ、26 Xデコーダ、28 Yデコーダ、30 入出力バッファ、32 コラム系制御回路、34 メモリセルアレイ、36 セレクトゲート、38,40 メモリセル、R1,RL,RM,RS 抵抗、TG1〜TG5,TW1,TW2,TL1,TL2
トランジスタ。
Claims (12)
- フローティングゲート型の複数のメモリセルトランジスタが行列状に配置されたメモリセルアレイと、
所定の一括した単位ごとに行なう前記メモリセルトランジスタに対する消去動作およびその消去動作後の書戻し動作を制御する制御回路と、
外部電源電圧を受けて内部電源電圧を発生し、前記書戻し動作時、その書戻し動作の対象となる前記所定の一括した単位のメモリセルトランジスタに前記内部電源電圧を供給する電圧発生回路と、
前記複数のメモリセルトランジスタのソース線に接続され、前記ソース線に流れる電流によって一定の電圧降下を生じさせる抵抗回路とを備える不揮発性半導体記憶装置。 - 前記電圧発生回路は、前記書戻し動作時、その書戻し動作の対象となる前記所定の一括した単位のメモリセルトランジスタの各々における、前記抵抗回路によって抑制されたチャネル電流の総和量を駆動するのに十分な電流駆動能力を有する、請求項1に記載の不揮発性半導体記憶装置。
- 前記複数のメモリセルトランジスタの各々は、
当該不揮発性半導体記憶装置が形成される半導体基板の表層部において、第1の導電型のチャネル領域を介して対向して形成される第2の導電型の第1および第2の拡散層と、
前記第1の導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する2層ゲート電極と、
前記第1の拡散層と前記第1の導電型のチャネル領域との間および前記第2の拡散層と前記第1の導電型のチャネル領域との間に、前記2層ゲート電極とはオーバーラップしないように形成される第2の導電型の電界緩和層とを含む、請求項1に記載の不揮発性半導体記憶装置。 - 前記書戻し動作においては、前記コントロールゲートの電位は不活性レベルに保持され、前記第1および第2の拡散層の一方は接地電位に設定され、かつ、前記第1および第2の拡散層の他方は所定の電位に設定されることによって、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しが行なわれる、請求項3に記載の不揮発性半導体記憶装置。
- 前記抵抗回路は、所定の抵抗値を有する抵抗素子を含む、請求項1に記載の不揮発性半導体記憶装置。
- 前記抵抗回路は、第1のチャネル幅を有し、所定のON抵抗を有するトランジスタを含む、請求項1に記載の不揮発性半導体記憶装置。
- 前記抵抗回路は、前記第1のチャネル幅よりも広い第2のチャネル幅を有するもう1つのトランジスタをさらに含み、
前記もう1つのトランジスタは、前記トランジスタと並列して前記ソース線に接続され、
前記トランジスタおよび前記もう1つのトランジスタは、前記制御回路からの指令に応じて選択的にON/OFFされる、請求項6に記載の不揮発性半導体記憶装置。 - 前記抵抗回路は、第1のゲート長を有し、所定のON抵抗を有するトランジスタを含む、請求項1に記載の不揮発性半導体記憶装置。
- 前記抵抗回路は、前記第1のゲート長よりも短い第2のゲート長を有するもう1つのトランジスタをさらに含み、
前記もう1つのトランジスタは、前記トランジスタと並列して前記ソース線に接続され、
前記トランジスタおよび前記もう1つのトランジスタは、前記制御回路からの指令に応じて選択的にON/OFFされる、請求項8に記載の不揮発性半導体記憶装置。 - 前記抵抗回路は、
抵抗値の異なる複数の抵抗素子と、
前記複数の抵抗素子に対応して設けられる複数のスイッチ回路とを含み、
前記複数の抵抗素子は、並列して前記ソース線に接続され、
前記複数のスイッチ回路は、前記制御回路からの指令に応じて、書戻しの初期段階においては高抵抗値の抵抗素子に対応するスイッチ回路が選択的にONし、前記書戻しの進行に応じて順次低抵抗値の抵抗素子に対応するスイッチ回路が選択的にONする、請求項1に記載の不揮発性半導体記憶装置。 - 前記書戻し動作においては、その書戻し動作の対象となる前記所定の一括した単位のメモリセルトランジスタに対して前記内部電源電圧のパルスが複数回与えられることによって書戻しが行なわれ、前記パルス数の増加に応じて順次前記低抵抗値の抵抗素子に対応するスイッチ回路が選択的にONする、請求項10に記載の不揮発性半導体記憶装置。
- 前記一定の電圧降下は、0.2V以上である、請求項1に記載の不揮発性半導体記憶装置。
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