JP4256736B2 - 不揮発性半導体記憶装置及びその消去方法 - Google Patents

Description

本発明は、チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルトランジスタを行方向及び列方向に夫々複数配列して構成されたメモリアレイを備えてなる不揮発性半導体記憶装置、及び、そのメモリアレイの消去方法に関する。

従来、この種の不揮発性半導体記憶装置として最も一般的なフラッシュメモリとして、例えば、ＥＴＯＸ（ＥＰＲＯＭ Ｔｈｉｎ Ｏｘｉｄｅ、米国インテル社の登録商標）型フラッシュメモリがある。

図６は、ＥＴＯＸ型フラッシュメモリのメモリセルを構成するメモリセルトランジスタの模式的な断面図及びその等価回路である。図６に示すように、半導体基板４５（もしくはウェル内）には、ソース領域４６及びドレイン領域４７が所定距離離間して形成されている。ソース領域４６とドレイン領域４７との間の半導体基板４５（もしくはウェル）上には、ソース領域４６及びドレイン領域４７の端部を覆うようにトンネル酸化膜４３、浮遊ゲート４０、層間絶縁膜４４、及び、制御ゲート４２が半導体基板４５側から順番に形成されている。

次に、ＥＴＯＸ型フラッシュメモリの動作原理について説明する。表１に、ＥＴＯＸ型フラッシュメモリのデータ（情報）書き込み動作モード、データ消去動作モード及びデータ読み出し動作モードにおける夫々の電圧印加条件を示す。

表１に示すように、データ書き込み（プログラム）動作モードでは、制御ゲートにデータ書き込み電圧Ｖｐｐ（例えば９Ｖ）、ソース領域及び半導体基板（もしくはウェル）に基準電圧Ｖｓｓ（例えば０Ｖ）、ドレイン領域に５Ｖの電圧が印加される。尚、データ書き込みを行わないメモリセルトランジスタのドレイン領域には、０Ｖの電圧を印加するか、もしくは開放状態とする。このため、半導体基板内のソース領域とドレイン領域との間のチャネル領域では、大きな電流が流れ、ドレイン領域の電界の高い部分にて、ホットエレクトロンが発生する。これにより、メモリセルトランジスタの浮遊ゲートに電子が注入されデータ書き込み状態となり、メモリセルトランジスタの閾値電圧が上昇する。

図７は、１つのメモリセルに２値情報を記憶する２値フラッシュメモリ内に設けられたメモリセルトランジスタの閾値電圧の分布を示すグラフである。図７の横軸はメモリセルトランジスタの閾値電圧、縦軸はメモリセルの個数を夫々表している。通常、２値フラッシュメモリのメモリセルトランジスタの浮遊ゲートに電子の注入された状態がデータ書き込み（プログラム）状態で、その時のデータをＤａｔａ“０”とする。逆に、メモリセルトランジスタの浮遊ゲートから電子が引き抜かれている状態がデータ消去（イレース）状態で、その時のデータをＤａｔａ“１”とする。図７に示すように、メモリセルトランジスタの閾値電圧が上昇し、閾値電圧が所定の電圧値（例えば５Ｖ）以上になるとデータ書き込み動作が終了する。メモリセルトランジスタの閾値電圧が低下し、閾値電圧が所定の電圧値（例えば３Ｖ）以下になるとデータ消去動作が終了する。

データ消去（イレース）動作モードでは、制御ゲートに電圧Ｖｎｅｇ（例えば−９Ｖ）、ソース領域に電圧Ｖｐｅ（例えば５Ｖ）を印加し、ドレイン領域を開放状態にする。これにより、チャネル領域のソース領域側にて浮遊ゲートからトンネル酸化膜を介して電子を引き抜きメモリセルトランジスタの閾値電圧を低下させる。この場合のメモリセルトランジスタの閾値電圧の分布は、図７のＤａｔａ“１”イレース状態に示すような分布となる。

このデータ消去（イレース）時には、ソース領域と半導体基板との間にＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）電流が流れる。このＢＴＢＴ電流が発生するとホットホール及びホットエレクトロンが同時に発生する。このうち、ホットエレクトロンは、ドレイン領域に流れてしまうが、ホットホールは、トンネル酸化膜側に引き付けられ、トンネル酸化膜内にトラップされる。このトンネル酸化膜にホットホールがトラップされる現象が一般的にメモリセルのデータ保持の信頼性を劣化させると言われている。これを改善する手法の一つとして、表２に示すような電圧印加条件のチャネル消去法がある。

この場合のデータ消去（イレース）動作モードでは、制御ゲートに電圧Ｖｎｅｇ（例えば−９Ｖ）、ソース領域とドレイン領域を開放状態にする。これにより、チャネル領域のソース領域側にて浮遊ゲートからトンネル酸化膜を介して電子を引き抜きメモリセルトランジスタの閾値電圧を低下させる。この場合のメモリセルトランジスタの閾値電圧の分布は、図７のＤａｔａ“１”イレース状態に示すような分布となる。

データ読み出し（リード）動作モードは、ドレイン領域に１Ｖの電圧を印加し、制御ゲートに５Ｖの電圧を印加する。もし、メモリセルがデータ消去（イレース）状態で閾値電圧が低い場合には、メモリセルトランジスタに電流が流れ、図７に示すＤａｔａ”１”と判定される。一方、メモリセルがデータ書き込み（プログラム）状態で閾値電圧が高い場合には、メモリセルトランジスタに電流が流れず、図７に示すＤａｔａ”０”と判定される。これらの判定は、メインアレイのデータ読み出しが行われるメモリセルトランジスタに流れる電流と、メインアレイのメモリセルとは別に設けられ所定の基準閾値電圧が設定されているリファレンスセルに流れる電流とを検出し、これらの電流値を比較することによって行われる。

次に、フラッシュメモリの信頼性について述べる。

フラッシュメモリの信頼性を劣化させる原因のひとつとしては、消去時に発生する酸化膜（トンネル酸化膜のこと。以下、酸化膜とも称す。）への電気的ストレスが挙げられる。従来の上記のチャネル消去方式では、これまでに述べたように、消去パルス印加前には、メモリセルトランジスタの閾値電圧は、例えば、５Ｖ以上になっている（図７を参照。ピークを５．５Ｖと仮定する。）。この状態で、制御ゲートとチャネル領域（半導体基板またはウェル）に各消去電圧が印加されると、当該消去電圧印加後の浮遊ゲート電圧Ｖｆｇは下記の数１で表される。また、この消去時における制御ゲート及びチャネル領域（ウェル）への印加電圧波形を図８に示す。

（数１）
Ｖｆｇ＝Ｒｃｇ×Ｖｇ＋Ｒｃｗ×Ｖｗ＋Ｑｆｇ／Ｃｆｇ

ここで、Ｖｇは制御ゲート電圧、Ｖｗはウェル電圧（チャネル電圧）、Ｒｃｇは消去時の制御ゲートと浮遊ゲート間の容量カップリング比、Ｒｃｗは消去時のチャネル領域と浮遊ゲート間の容量カップリング比、Ｑｆｇは浮遊ゲートの電荷量、Ｃｆｇは浮遊ゲートの全容量である。尚、チャネル消去方式では、ソース及びドレインが開放状態となるため、計算上この部分は浮遊ゲートに接続される容量として考慮しない。

制御ゲートとチャネル領域に各消去電圧が印加される直前の書き込み状態（閾値電圧が５．５Ｖ）における浮遊ゲートの電荷量Ｑｆｇが、当該消去電圧印加前の浮遊ゲート電圧Ｖｆｇ０（＝Ｑｆｇ／Ｃｆｇ）＝−２．８２５Ｖに相当する電荷量であり、表２に示す各消去電圧が印加され、ＲｃｇとＲｃｗを夫々０．７５と０．２５と想定すると、数１に示す消去電圧印加後の浮遊ゲート電圧Ｖｆｇは下記の数２に示すような電圧となり、トンネル酸化膜（膜厚Ｔｏｘ＝１０ｎｍ）に掛かる電界Ｅｏｘは、数３に示すようになる。

（数２）
Ｖｆｇ＝０．７５×（−９Ｖ）＋０．２５×６Ｖ−２．８２５Ｖ
＝−８．０７５Ｖ
（数３）
Ｅｏｘ＝（Ｖｗ−Ｖｆｇ）／Ｔｏｘ
＝（６Ｖ−（−８．０７５Ｖ））／１００×１０^−８ｃｍ
＝１４．０７５ＭＶ／ｃｍ

この電気的ストレス（電界）は、消去電圧が印加される度に、メモリアレイブロック内の全メモリセルに対して印加され、結果として、酸化膜内にトラップやホールトラップが発生し、データリテンション（データ保持特性）の劣化を招く。このデータリテンションの強度は、下記の非特許文献１でも報告されているように、確率論で表すことが可能であり、電気的ストレスを受けるメモリセルが少ない方が、チップ全体として（ブロック全体としての）データリテンションは向上する。

フラッシュメモリの信頼性を向上させる技術のひとつとして、酸化膜に印加される電界強度を低減させながら消去する手法がある（第２の従来技術）。図９にその場合のウェル電圧（チャネル電圧）及びワード線電圧（制御ゲート電圧）の波形を示す。図９に示す電圧波形の場合、酸化膜に印加される電界は以下のように求められる。

先ず、１段階目の消去電圧印加時について述べる。消去動作前のメモリセルトランジスタの閾値電圧はプログラム状態の閾値電圧であり、５Ｖ以上となる（ピークの閾値電圧は５．５Ｖ）。この時の浮遊ゲートの電荷量Ｑｆｇ０は消去電圧印加前の浮遊ゲート電圧Ｖｆｇ０（＝Ｑｆｇ／Ｃｆｇ）＝−２．８２５Ｖに相当する電荷量であるとする。印加する電圧は、ウェル電圧６Ｖ、ワード線電圧−７Ｖであるので、１段階目の消去電圧印加後の浮遊ゲート電圧Ｖｆｇ１の電圧は、数４に示すような電圧となり、トンネル酸化膜（膜厚Ｔｏｘ＝１０ｎｍ）に掛かる電界Ｅｏｘは、数５に示すようになる。

（数４）
Ｖｆｇ１＝０．７５×（−７Ｖ）＋０．２５×６Ｖ−２．８２５Ｖ
＝−６．５７５Ｖ
（数５）
Ｅｏｘ＝（Ｖｗ−Ｖｆｇ１）／Ｔｏｘ
＝（６Ｖ−（−６．５７５Ｖ））／１００×１０^−８ｃｍ
＝１２．５７５ＭＶ／ｃｍ

次に、２段階目の消去電圧印加時においては、１段階目の消去電圧印加によりメモリセルトランジスタの閾値電圧が４．５Ｖまで低下する。この時の浮遊ゲートの電荷量Ｑｆｇ１は２段階目の消去電圧印加前の浮遊ゲート電圧Ｖｆｇ１（＝Ｑｆｇ１／Ｃｆｇ）＝−２．０７５Ｖに相当する電荷量であるとする。印加する電圧は、ウェル電圧６Ｖ、ワード線電圧−８Ｖであるので、２段階目の消去電圧印加後の浮遊ゲート電圧Ｖｆｇ２の電圧は、数６に示すような電圧となり、トンネル酸化膜（膜厚Ｔｏｘ＝１０ｎｍ）に掛かる電界Ｅｏｘは、数７に示すようになる。

（数６）
Ｖｆｇ２＝０．７５×（−８Ｖ）＋０．２５×６Ｖ−２．０７５Ｖ
＝−６．５７５Ｖ
（数７）
Ｅｏｘ＝（Ｖｗ−Ｖｆｇ２）／Ｔｏｘ
＝（６Ｖ−（−６．５７５Ｖ））／１００×１０^−８ｃｍ
＝１２．５７５ＭＶ／ｃｍ

更に、３段階目の消去電圧印加時においては、２段階目の消去電圧印加によりメモリセルトランジスタの閾値電圧が、更に３．５Ｖまで低下する。この時の浮遊ゲートの電荷量Ｑｆｇ２は３段階目の消去電圧印加前の浮遊ゲート電圧Ｖｆｇ２（＝Ｑｆｇ２／Ｃｆｇ）＝−１．３２５Ｖに相当する電荷量であるとする。印加する電圧は、ウェル電圧６Ｖ、ワード線電圧−９Ｖであるので、３段階目の消去電圧印加後の浮遊ゲート電圧Ｖｆｇ３の電圧は、数８に示すような電圧となり、トンネル酸化膜（膜厚Ｔｏｘ＝１０ｎｍ）に掛かる電界Ｅｏｘは、数９に示すようになる。

（数８）
Ｖｆｇ３＝０．７５×（−９Ｖ）＋０．２５×６Ｖ−１．３２５Ｖ
＝−６．５７５Ｖ
（数９）
Ｅｏｘ＝（Ｖｗ−Ｖｆｇ３）／Ｔｏｘ
＝（６Ｖ−（−６．５７５Ｖ））／１００×１０^−８ｃｍ
＝１２．５７５ＭＶ／ｃｍ

以上より、印加する消去電圧が一通りの場合の電界１４．０７５ＭＶ／ｃｍと比較すると、酸化膜への電気的ストレスが、１．５ＭＶ／ｃｍ程度緩和される結果となる。従って、段階的に電子を浮遊ゲートから引き抜くことで酸化膜に掛かる電気的ストレスが低減される。

また、フラッシュメモリにおいて、コスト低減の一般的な手法の１つとして、１つのメモリセルに３値以上の多値情報を記憶する多値フラッシュメモリが挙げられる。ここで、１つのメモリセルに２ビットの情報を記憶する多値フラッシュメモリの閾値電圧分布について述べる。

図１０に示すように、１つのメモリセルトランジスタ内に４つの閾値電圧状態を存在可能とする。この場合の閾値電圧状態は、夫々、Ｄａｔａ“１１”、Ｄａｔａ“１０”、Ｄａｔａ“０１”、Ｄａｔａ“００”に対応する４つの状態がある。ここで、Ｄａｔａ“１１”はイレース状態である。また、Ｄａｔａ“１０”、Ｄａｔａ“０１”、Ｄａｔａ“００”は、夫々の閾値電圧の分布幅を狭くする必要があり、より信頼性の高いフラッシュメモリデバイスを形成することが要求されている。

そこで、上述のような消去電圧を段階的に印加して、酸化膜に印加される電界を緩和させることがより重要となる。その一方法として、図１１に示すように制御ゲートに段階的に印加する消去電圧の電圧ステップの段数を増加し、より細かく徐々に浮遊ゲートから電子を引き抜く手法（第３の従来技術）があり、下記非特許文献２に開示されている。

消去電圧が、図１１に示す電圧波形で印加される場合、初期の閾値電圧状態がＤａｔａ“００”でメモリセルトランジスタの閾値電圧を６Ｖとすると、浮遊ゲート内の電荷量は、当該消去電圧印加前の浮遊ゲート電圧Ｖｆｇ０（＝Ｑｆｇ／Ｃｆｇ）＝−３．２Ｖに相当する電荷量であり、図１１より、初回の消去電圧が、ウェル電圧（チャネル電圧）６Ｖ、ワード線電圧（制御ゲート電圧）−５Ｖであるので、初回の消去電圧印加後の浮遊ゲート電圧Ｖｆｇ１は、下記の数１０に示すような電圧となり、トンネル酸化膜（膜厚Ｔｏｘ＝１０ｎｍ）に掛かる電界Ｅｏｘは、数１１に示すようになる。

（数１０）
Ｖｆｇ１＝０．７５×（−５Ｖ）＋０．２５×６Ｖ−３．２Ｖ
＝−５．４５Ｖ
（数１１）
Ｅｏｘ＝（Ｖｗ−Ｖｆｇ１）／Ｔｏｘ
＝（６Ｖ−（−５．４５Ｖ））／１００×１０^−８ｃｍ
＝１１．４５ＭＶ／ｃｍ

同様にして、各ステップでの最大電界を求めると１１．４５ＭＶ／ｃｍが最大電界となり、これまで述べた方法に比べて酸化膜に印加される電界が緩和される。

次に、図１１に示す電圧波形を実現するための電圧出力回路について述べる。これまで述べたように、消去を行うためには、チャネル領域（半導体基板またはウェル）に正の一定電圧を印加するための回路が必要である。これを実現するためのウェル電圧発生回路を図１２に示す。

一方、ワード線（制御ゲート）に負の電圧を印加するためのワード線電圧発生回路を図１３に示す。図１３から明らかなように、ワード線電圧発生回路には、９種類の異なる負電圧を出力するために、９通りの抵抗分割回路が形成されている。各抵抗分割回路を選択して使用することで−５Ｖ〜−９Ｖまで０．５Ｖ刻みで出力することが可能になる。例えば、−５Ｖを出力する場合、抵抗Ｒ１１は２００ｋΩ、一方、抵抗Ｒ１は６００ｋΩであり、直列接続している選択用のＮＭＯＳトランジスタがオンし、これにより出力電圧Ｖｎｅｇが−５Ｖに調整されて出力される。ここで、負電圧ポンプ回路は、入力が０Ｖのときに出力している負電圧を維持し、入力が正電圧の場合に、出力電圧を更に負方向に大きくするように動作する。更に、−５．５Ｖを出力する場合、６５０ｋΩの抵抗Ｒ２に直列接続している選択用のＮＭＯＳトランジスタがオンし、これにより出力電圧Ｖｎｅｇが−５．５Ｖに調整されて出力される。更に、-９Ｖを出力する場合、１ＭΩの抵抗Ｒ９に直列接続している選択用のＮＭＯＳトランジスタがオンし、これにより出力電圧Ｖｎｅｇが−９Ｖに調整されて出力される。

Ｈａｎｍａｎｔ Ｐ. Ｂｅｌｇａｌ，"Ｎｅｗ Ｒｅｌｉａｂｉｌｉｔｙ Ｍｏｄｅｌ ｆｏｒ Ｐｏｓｔ−Ｃｙｃｌｉｎｇ Ｃｈａｒｇｅ Ｒｅｔｅｎｔｉｏｎ ｏｆ Ｆｌａｓｈ ｍｅｍｏｒｙ，ＩＥＥＥ ４０ｔｈ Ａｎｎｕａｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ，ｐ７〜ｐ２０，２００２年４月 Ａ．Ｙｏｋｏｚａｗａ 他，"Ｌｏｗ−Ｆｉｅｌｄ−Ｓｔｒｅｓｓ Ｅｒａｓｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ Ｈｉｇｈｌｙ−Ｒｅｌｉａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ"，１５ｔｈ Ａｎｎｕａｌ ＩＥＥＥ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ，Ｓｅｓｓｉｏｎ５．５，１９９７年２月

上記非特許文献２に開示された消去方式における問題点について述べる。図１３に示すワード線電圧発生回路の負電圧ポンプは、通常、昇圧効率が悪い。このことは、チップ面積の制約から駆動能力の小さいポンプを用いらざるを得ないためであり、負電圧ポンプを構成するポンプキャパシタ、トランジスタのサイズを小さくしてチップ面積の増大を防止している。また、電圧調整に用いられる抵抗分割回路の抵抗は、直流貫通電流を低減するため（約１０μＡ以下に抑制することが望まれる。）、抵抗値の大きい抵抗を用いる。この場合、使用する抵抗は、ポリシリコン抵抗、Ｎ型ウェル抵抗、Ｐ型ウェル抵抗等を用いるが、何れを用いるにせよ、これらのシート抵抗値は数ｋΩ程度なのでこの抵抗素子の面積が増大し、結果としてチップ面積が増大することになる。

本発明は、上記問題点に鑑みてなされたもので、その目的は、チップ面積の増大を防止しつつ、消去動作時の酸化膜に掛かる電界を緩和できる信頼性の高い不揮発性半導体記憶装置及びその消去方法を提供することにある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルトランジスタを行方向及び列方向に夫々複数配列して構成されたメモリアレイを備えてなる不揮発性半導体記憶装置であって、前記メモリアレイの同一行の前記メモリセルトランジスタの前記制御ゲートを相互に接続して共通のワード線とし、前記ワード線にワード線電圧を供給可能に構成されたワード線電圧供給回路が、複数の消去ワード線電圧候補から選択された一の消去ワード線電圧を消去対象となる前記メモリセルトランジスタに接続する前記ワード線に供給し、前記チャネル領域にチャネル電圧を供給可能に構成されたチャネル電圧供給回路が、複数の消去チャネル電圧候補から選択された一の消去チャネル電圧を消去対象となる前記メモリセルトランジスタの前記チャネル領域に供給する構成であって、消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記消去ワード線電圧候補数と前記消去チャネル電圧候補数の積の数だけ異なる値を採りながら段階的に順次上昇することを第１の特徴とする。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置の消去方法は、チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルトランジスタを行方向及び列方向に夫々複数配列して構成され、同一行の前記メモリセルトランジスタの前記制御ゲートを相互に接続して共通のワード線を形成してなるメモリアレイを備えた不揮発性半導体記憶装置の消去方法であって、消去動作時において、一定期間にわたって、複数の消去ワード線電圧候補から一の消去ワード線電圧を選択して前記メモリセルトランジスタに接続する前記ワード線に供給するとともに、複数の消去チャネル電圧候補から一の消去チャネル電圧を選択して前記メモリセルトランジスタに接続する前記チャネル領域に供給する消去電圧印加工程を有しており、前記消去ワード線電圧または前記消去チャネル電圧の少なくともいずれか一方を変更することで、消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値を段階的に順次上昇させながら、前記消去電圧印加工程を前記消去ワード線電圧候補数と前記消去チャネル電圧候補数の積の回数だけ実行することを第１の特徴とする。

上記第１の特徴を備えた本発明に係る不揮発性半導体記憶装置またはその方法によれば、電荷蓄積領域に蓄積された電荷（電子）をチャネル領域に引き抜き消去動作をさせる場合に必要な制御ゲートとチャネル領域への各消去電圧を、その絶対値が順次上昇可能に各別に印加できるので、制御ゲートとチャネル領域間に掛かる電圧も順次上昇させることができる。また、電圧の上昇過程を制御ゲートとチャネル領域に分けて分担させることで、夫々に必要な電圧調整に係る回路構成を簡略化でき、トータルでチップ面積の増大を抑制することができる。また、電圧の上昇過程を制御ゲートとチャネル領域に分けて分担させることで、制御ゲートとチャネル領域間に掛かる電圧を木目細かく制御でき、その結果として、電荷蓄積領域とチャネル領域間に掛かる電気的ストレスを大幅に緩和することができる。

本発明に係る不揮発性半導体記憶装置及びその消去方法は、更に、前記消去ワード線電圧が負の電圧で、前記消去チャネル電圧が正の電圧であり、前記消去ワード線電圧と前記消去チャネル電圧が印加されている期間中、消去対象の前記メモリセルトランジスタのソース及びドレインが開放状態にあることを第２の特徴とする。

上記第２の特徴を備えた本発明に係る不揮発性半導体記憶装置または消去方法によれば、電荷蓄積領域に蓄積された電荷（電子）をチャネル領域に引き抜いて所謂チャネル消去による消去動作をさせることができる。

本発明に係る不揮発性半導体記憶装置は、更に、前記チャネル電圧供給回路が消去対象となる前記メモリセルトランジスタの前記チャネル領域に前記消去チャネル電圧を段階的に順次上昇させながら供給する場合において、前記消去チャネル電圧が一定値を維持している複数の期間内において、前記ワード線電圧供給回路が、消去対象となる前記メモリセルトランジスタに接続する前記ワード線に供給する前記消去ワード線電圧の絶対値を段階的または連続的に順次上昇させることを第３の特徴とする。

本発明に係る不揮発性半導体記憶装置の消去方法は、更に、前記チャネル電圧上昇工程において、消去対象となる前記メモリセルトランジスタの前記チャネル領域に前記消去チャネル電圧を段階的に順次上昇させながら供給する場合、前記消去チャネル電圧が一定値を維持している複数の期間内において、前記ワード線電圧上昇工程を実行することを第３の特徴とする。

本発明に係る不揮発性半導体記憶装置は、更に、前記ワード線電圧供給回路が消去対象となる前記メモリセルトランジスタに接続する前記ワード線に前記消去ワード線電圧を段階的に順次上昇させながら供給する場合において、前記消去ワード線電圧が一定値を維持している複数の期間内において、前記チャネル電圧供給回路は、消去対象となる前記メモリセルトランジスタの前記チャネル領域に供給する前記消去チャネル電圧の絶対値を段階的または連続的に順次上昇させることを第４の特徴とする。

本発明に係る不揮発性半導体記憶装置の消去方法は、更に、前記ワード線電圧上昇工程において、消去対象となる前記メモリセルトランジスタに接続する前記ワード線に前記消去ワード線電圧を段階的に順次上昇させながら供給する場合、前記消去ワード線電圧が一定値を維持している複数の期間内において、前記チャネル電圧上昇工程を実行することを第４の特徴とする。

本発明に係る不揮発性半導体記憶装置及びその消去方法は、更に、消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記複数の期間内を通して、段階的または連続的に順次上昇することを第５の特徴とする。

上記第３、第４または第５の特徴を備えた本発明に係る不揮発性半導体記憶装置または消去方法によれば、消去ワード線電圧と消去チャネル電圧の何れか一方が、その絶対値が段階的に上昇している過程で、その電圧値が一定値を維持している複数の期間内に他方の絶対値が段階的または連続的に上昇するので、各絶対値の和で表されるワード線に接続する制御ゲートとチャネル領域間の電圧を順次単調に増加させることができる。この結果、制御ゲートとチャネル領域間に掛かる電圧を木目細かく制御でき、電荷蓄積領域とチャネル領域間に掛かる電気的ストレスを大幅に緩和することができる。

本発明に係る不揮発性半導体記憶装置またはその消去方法は、更に、消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記複数の期間内を通して、段階的に順次上昇し、その各段階における前記印加電圧の上昇分が等しく、前記各段階における前記印加電圧の印加期間が同じであることを第６の特徴とする。

上記第６の特徴を備えた本発明に係る不揮発性半導体記憶装置またはその消去方法によれば、電気的ストレスの緩和と消去動作によるメモリセルトランジスタの閾値電圧の低下を各段階で均等に配分でき、その結果、ワード線とチャネル領域に消去電圧が印加される各段階において、電荷蓄積領域とチャネル領域間に掛かる電気的ストレスを等しく減少することできる。つまり、電気的ストレスを最大限に緩和できる。

本発明に係る不揮発性半導体記憶装置及びその消去方法は、更に、前記電荷蓄積領域が、前記チャネル領域の上部で前記制御ゲートの下部に当る位置に夫々絶縁膜を介して導電性材料で周囲と絶縁分離され形成された浮遊ゲートであることを第７の特徴とする。

上記第７の特徴を備えた本発明に係る不揮発性半導体記憶装置またはその消去方法によれば、フラッシュメモリにおいて、上記第１〜第６の特徴による作用効果を奏することができる。

以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置及びその消去方法によれば、チップ面積の増大を防止しつつ、消去動作時の酸化膜に掛かる電界を緩和できる信頼性の高い不揮発性半導体記憶装置を提供できる。

本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）及びその消去方法の一実施の形態につき、図面に基づいて説明する。

図１は、本発明装置１０の一実施の形態の機能的な概略構成を示すブロック構成図である。尚、図１では、アドレス入力信号、データ入力信号、制御信号等の入力回路、データ出力信号等の出力回路、及び、アドレス入力信号のデコーダ回路等の周辺回路の詳細は、公知のフラッシュメモリ等の不揮発性半導体記憶装置と同様であるため、その記載を省略してある。図１は、専ら、本発明装置１０のメモリアレイ１１の消去動作に関係する回路部分を中心に記載してある。

図１に示すように、本発明装置１０は、メモリアレイ１１、メモリアレイ１１のワード線にワード線電圧を供給するワード線電圧供給回路１２、メモリアレイ１１の共通ソース線に共通ソース電圧を供給する共通ソース線電圧供給回路１３、メモリアレイ１１のビット線にビット線電圧を供給するビット線電圧供給回路１４、メモリアレイ１１が形成されるウェル２０にウェル電圧を供給するウェル電圧供給回路１５、複数の負電圧を調整してワード線電圧供給回路１２に対して出力する負電圧調整回路１６、複数の高電圧を調整してウェル電圧供給回路１５に出力する高電圧調整回路１７、及び、上記各回路１２〜１７の動作を制御する制御回路１８を備えて構成される。

図２は、メモリアレイ１１の１ブロック分の回路図である。一般的には、ブロックが複数個集まって、メモリアレイを構成している。本実施の形態では、ブロック単位で消去可能な構成となっており、各ブロックが夫々独立したウェル２０内に形成されている。尚、ブロック単位の消去ではなく、チップ全体で一括消去する構成では、全メモリアレイを１つのウェル内に形成しても構わない。

図２に示すように、メモリアレイ１１はメモリセル１００が行方向及び列方向に夫々複数マトリクス上に配列して構成され、ワード線ＷＬ０には同一行のｍ個のメモリセル１００の制御ゲートが接続され、ワード線ＷＬ１〜ＷＬｎ−１にも同様に夫々同一行のｍ個のメモリセル１００の制御ゲートが接続されている。また、ビット線ＢＬ０には同一列のｎ個のメモリセル１００のドレインが接続され、ビット線ＢＬ１〜ＢＬｍ−１にも同様に夫々同一列のｎ個のメモリセル１００のドレインが接続されている。同一ブロック内のメモリセル１００のソースは、共通ソース線ＳＬに共通に接続されている。

メモリセル１００は、図６に示す浮遊ゲート型のメモリセルトランジスタで構成されており、従来のＥＴＯＸ型フラッシュメモリと同様のトランジスタ構造である。具体的には、図６に示すように、電荷蓄積領域としての浮遊ゲート４０が、チャネル領域４１の上部で制御ゲート４２の下部に当る位置に夫々絶縁膜４３，４４を介して導電性材料で周囲と絶縁分離され形成されている。

尚、メモリアレイ１１内には、データを格納するデータ領域の他に、書き込み時や消去時に行うベリファイ（書き込み動作や消去動作の検証動作）において、メモリセルトランジスタが所定の閾値電圧に到達したか否かを検証するときに比較のために使用する参照用メモリセル（リファレンスメモリセル）もあるが、その記載を省略している。

ワード線電圧供給回路１２は、ワード線ＷＬ０〜ＷＬｎ−１を駆動するために設けてあり、制御回路１８からの制御信号及びアドレス信号（またはそのデコード信号）に基づいて、書き込み動作、消去動作、及び、読み出し動作において、各動作の対象となるメモリセル１００に接続するワード線を選択して、各動作に対応した所定の書き込み電圧、消去電圧、読み出し電圧を選択されたワード線にのみ供給する。ここで、消去動作時には、消去対象ブロック内の全てのワード線が一括して選択され、負電圧調整回路１６から供給される負電圧の消去ワード線電圧を当該ワード線に供給する。負電圧調整回路１６は消去動作時に制御回路１８からの制御信号に基づいて活性化される。

共通ソース線電圧供給回路１３は、制御回路１８からの制御信号及びアドレス信号（またはそのデコード信号）に基づいて、同一ブロック内のメモリセル１００のソースを共通化した共通ソース線ＳＬを選択するとともに、消去動作以外の動作時において、グランド電位（０Ｖ）を供給し、消去動作時は、共通ソース線電圧供給回路１３の出力を高インピーダンス状態として、共通ソース線ＳＬを開放状態とする。

ビット線電圧供給回路１４は、ビット線ＢＬ０〜ＢＬｍ−１を駆動するために設けてあり、制御回路１８からの制御信号及びアドレス信号（またはそのデコード信号）に基づいて、書き込み動作、及び、読み出し動作において、各動作の対象となるメモリセル１００に接続するビット線を選択して、各動作に対応した所定の書き込み電圧、読み出し電圧を選択されたビット線に供給する。尚、消去動作時は、共通ソース線電圧供給回路１３は活性化されず、消去対象ブロック内の全てのビット線は開放状態となる。また、共通ソース線ＳＬの電圧は、後述するウエル電圧と同じ電位を供給しても良い。

ウェル電圧供給回路１５は、制御回路１８からの制御信号及びアドレス信号（またはそのデコード信号）に基づいて、同一ブロック内の全てのメモリセル１００のチャネル領域と電気的に接続するウェル２０を選択するとともに、消去動作以外の動作時にグランド電位（０Ｖ）を供給し、消去動作時に高電圧調整回路１７で調整され出力される高電圧の消去チャネル電圧を供給する。従って、ウェル電圧供給回路１５は、メモリセルトランジスタのチャネル領域にチャネル電圧（ウェル電圧と同電位）を供給可能に構成されたチャネル電圧供給回路に相当する。高電圧調整回路１７は消去動作時に制御回路１８からの制御信号に基づいて活性化される。

このように、消去動作時においては、消去対象ブロック内の全ワード線ＷＬ０〜ＷＬｎ−１とウェル２０に、ワード線電圧供給回路１２とウェル電圧供給回路１５から、夫々、負電圧調整回路１６で調整された負電圧の消去ワード線電圧と高電圧調整回路１７で調整された高電圧の消去チャネル電圧が供給される。また、消去動作時においては、消去対象ブロック内の全てのメモリセル１００のドレイン及びソースは開放状態である。以下、消去対象ブロック内のメモリセル１００に供給される消去ワード線電圧と消去チャネル電圧について、負電圧調整回路１６と高電圧調整回路１７の構成及びその動作とともに説明する。

図３に、消去ワード線電圧と消去チャネル電圧の夫々の電圧波形を示す。図３に示すように、消去ワード線電圧と消去チャネル電圧ともに夫々３通りの異なる電圧値が用意され、その組み合わせの通り数として９段階に分けて夫々ワード線とウェルに供給される。

電圧印加条件の１段階目は、消去チャネル電圧を５Ｖとしてウェルに印加し、消去ワード線電圧を−６Ｖとしてワード線に印加する。続けて２段階目に、ワード線に−６Ｖの消去ワード線電圧の供給を維持した状態で、消去チャネル電圧を５．５Ｖに上昇してウェルに印加する。また、３段階目は、ワード線に−６Ｖの消去ワード線電圧の供給を維持した状態で、消去チャネル電圧を６Ｖに上昇してウェルに印加する。次に、４段階目において、消去ワード線電圧を−７．５Ｖに低下させて（絶対値は上昇させて）ワード線に印加するとともに、消去チャネル電圧を５Ｖに戻してウェルに印加する。５段階目、６段階目は、ワード線に−７．５Ｖの消去ワード線電圧の供給を維持した状態で、２段階目と３段階目と同様に消去チャネル電圧を順次５．５Ｖと６Ｖに上昇させてウェルに印加する。次に、７段階目において、消去ワード線電圧を−９Ｖに低下させて（絶対値は上昇させて）ワード線に印加するとともに、消去チャネル電圧を５Ｖに戻してウェルに印加する。８段階目、９段階目は、ワード線に−９Ｖの消去ワード線電圧の供給を維持した状態で、２段階目（５段階目）と３段階目（６段階目）と同様に消去チャネル電圧を順次５．５Ｖと６Ｖに上昇させてウェルに印加する。

表３に示すように、最初は、消去チャネル電圧５Ｖがウェルに、消去ワード線電圧−６Ｖがワード線に夫々印加され、メモリセルトランジスタの制御ゲートとチャネル領域間には合計１１Ｖの消去電圧が印加され、順次、その電圧が０．５Ｖステップで高くなり、最終的には、消去チャネル電圧６Ｖがウェルに、消去ワード線電圧−９Ｖがワード線に夫々印加され、メモリセルトランジスタの制御ゲートとチャネル領域間には合計１５Ｖの消去電圧が印加されることになる。ここで、９段階に分割された各消去電圧印加期間（時間幅）は、夫々が同じ長さで、メモリセルトランジスタの消去特性に応じて１ミリ秒から１００ミリ秒の時間幅となり、浮遊ゲートとチャネル領域間の酸化膜厚として１０ｎｍ前後を想定した場合６０ミリ秒程度となる。従って、トータルの消去電圧印加時間は、ベリファイ動作を除いて５４０ミリ秒程度となる。

更に、表３には、従来技術（第３の従来技術）として説明した図１１に示すようなワード線電圧を９段階に分割して印加する場合を比較のために表示している。本発明も従来手法も、メモリセルトランジスタの制御ゲートとチャネル領域間に印加される消去電圧は、１１Ｖから１５Ｖまで０．５Ｖ刻みで順次上昇している点は共通している。

次に、浮遊ゲートとチャネル領域間の酸化膜に印加される電界について考察する。これまで述べたように、消去ワード線電圧と消去チャネル電圧が図３に示す電圧波形で印加される場合、初期の閾値電圧状態が書き込み状態（４値の場合はＤａｔａ“００”）、でメモリセルトランジスタの閾値電圧を６Ｖとすると、浮遊ゲート内の電荷量は、当該消去電圧印加前の浮遊ゲート電圧Ｖｆｇ０（＝Ｑｆｇ／Ｃｆｇ）＝−３．２Ｖに相当する電荷量であり、図３または表３より、初回の消去電圧が、消去チャネル電圧５Ｖ、消去ワード線電圧（制御ゲート電圧）−６Ｖであるので、初回の消去電圧印加後の浮遊ゲート電圧Ｖｆｇ１は、下記の数１２に示すような電圧となり、トンネル酸化膜（膜厚Ｔｏｘ＝１０ｎｍ）に掛かる電界Ｅｏｘは、数１２に示すようになる。

（数１２）
Ｖｆｇ１＝０．７５×（−６Ｖ）＋０．２５×５Ｖ−３．２Ｖ
＝−６．４５Ｖ
（数１３）
Ｅｏｘ＝（Ｖｗ−Ｖｆｇ１）／Ｔｏｘ
＝（５Ｖ−（−６．４５Ｖ））／１００×１０^−８ｃｍ
＝１１．４５ＭＶ／ｃｍ

同様にして、各ステップでの最大電界を求めると１１．４５ＭＶ／ｃｍが最大電界となり、消去電圧を９段階に分割印加する従来手法と同様に酸化膜に印加される電界が低減され、信頼性の高いフラッシュメモリを提供することが可能となる。次に、本発明装置１０の場合、消去電圧を９段階に分割して印加するのに用いられる負電圧調整回路１６と高電圧調整回路１７が、従来手法で用いられる同種の回路に比べてトータルで小型化が可能となる点につき説明する。

図４に負電圧調整回路１６、図５に高電圧調整回路１７の各回路図を夫々示す。負電圧調整回路１６は、図１３に示す従来のワード線電圧発生回路に対応する回路であり、基本的に同じ回路構成となっており、出力電圧を切り替えるための抵抗分割回路２１、コンパレータ２２、負電圧ポンプ回路２３で構成されている。しかし、負電圧調整回路１６の場合は、消去ワード線電圧として、−６Ｖ、−７．５Ｖ、−９Ｖの３通りの負電圧の発生が必要であり、図４中の抵抗分割回路２１は３通りでよいことが分かる。従来に比べて抵抗素子数が６個減少する。この場合、必要な抵抗値としては、抵抗Ｒ１１が２００ｋΩ、抵抗Ｒ１が７００ｋΩ、抵抗Ｒ２が８５０ｋΩ、抵抗Ｒ３が１ＭΩとなる。動作は出力電圧Ｖｎｅｇとして−６Ｖを出力する場合、抵抗Ｒ１に直列接続している選択用のＮＭＯＳトランジスタがオンし、これにより出力電圧Ｖｎｅｇが−６Ｖに調整されて出力される。同様に抵抗Ｒ２、Ｒ３を選択することで、−７．５Ｖ、−９Ｖが出力される。ここで、負電圧ポンプ回路２２は、入力が０Ｖのときに出力している負電圧を維持し、入力が正電圧の場合に、出力電圧を更に負方向に大きくするように動作する。

一方、高電圧調整回路１７は、図１６に示す従来のワード線電圧発生回路に対応する回路であり、基本的に同じ回路構成となっており、抵抗分割回路３１、高電圧ポンプ回路３２、コンパレータ３３、ＰＭＯＳトランジスタ３４で構成されている。しかし、高電圧調整回路１７の場合は、消去チャネル電圧として、５Ｖ、５．５Ｖ、６Ｖの３通りの高電圧の発生が必要であるため、図５中の抵抗分割回路３１として３通りの抵抗分割経路が形成されている。従来に比べて必要な抵抗素子数が２個増加する。この結果、出力電圧Ｖｃｈとして５Ｖ、５．５Ｖ、６Ｖの３つの電圧が出力されることになる。この場合の抵抗値は、抵抗Ｒ１１が４００ｋΩ、抵抗Ｒ１が２６６ｋΩ、抵抗Ｒ２が２２８ｋΩ、抵抗Ｒ３が２００ｋΩとなる。最初に５Ｖを出力する場合、抵抗Ｒ１に直列接続される選択用のＮＭＯＳトランジスタがオンし、これにより、出力電圧５Ｖが調整され出力される。同様に抵抗Ｒ２、Ｒ３を選択することで、５．５Ｖ、６Ｖが出力される。

従って、従来の図１２と図１３に示すウェル電圧発生回路とワード線電圧発生回路と比較すると、抵抗素子数の合計が４個減少することになる。従って、本発明装置１０によれば、従来手法に比べてチップ面積を減少させて、信頼性の高いフラッシュメモリを提供することが可能となる。つまり、チップサイズが同じであれば、表３に示す消去電圧の分割印加数を９段階より更に増加させることができ、酸化膜に掛かる電界を更に緩和させて信頼性を向上させることができる。

次に、本発明装置１００の別実施の形態につき説明する。
〈１〉上記実施形態では、図３に示すように、ワード線に印加される消去ワード線電圧が３段階毎に、段階的に電圧値が変化（絶対値が順次上昇）し、チャネル領域に印加される消去チャネル電圧が３段階を１区切りとして１段階毎に段階的に電圧値が変化（絶対値が順次上昇）する場合を説明した。これに対して、チャネル領域に印加される消去チャネル電圧が３段階毎に、段階的に電圧値が変化（絶対値が順次上昇）し、ワード線に印加される消去ワード線電圧が３段階を１区切りとして１段階毎に段階的に電圧値が変化（絶対値が順次上昇）するように、電圧値の変化するタイミング（周期）を、消去ワード線電圧と消去チャネル電圧間で交替させても構わない。

〈２〉上記実施の形態では、図３に示すように、ワード線に印加される消去ワード線電圧が３段階毎に、段階的に電圧値が変化（絶対値が順次上昇）し、チャネル領域に印加される消去チャネル電圧が３段階を１区切りとして１段階毎に段階的に電圧値が変化（絶対値が順次上昇）する場合を説明した。ここで、消去チャネル電圧を段階的に変化させる代わりに、消去ワード線電圧が一定値を維持している期間内に連続的に変化させるようにしても構わない。このことは、消去チャネル電圧の変化するステップ数を３段階より多くして、その極限状態として連続的に変化させることを意味している。ここでも、上記〈１〉と同様に、消去ワード線電圧と消去チャネル電圧の関係を交替させても構わない。つまり、消去ワード線の方を連続的に変化させても構わない。

〈３〉上記実施の形態では、メモリセルを構成するメモリセルトランジスタ構造は、図６に示すような浮遊ゲート型のトランジスタ構造を想定したが、メモリセルトランジスタ構造または電荷蓄積領域の構造はこれに限定されるものではない。例えば、電荷蓄積領域が浮遊ゲート以外にＯＮＯ膜（酸化膜・窒化膜・酸化膜の積層構造）内に形成される電荷蓄積領域であっても、本発明による電荷蓄積領域とチャネル領域間の酸化膜に掛かる電界を緩和させる手法を応用することが可能である。

〈４〉上記実施の形態では、メモリアレイ１１の構成として、図２に示すものを例示したが、メモリアレイ構成は図２に例示の構成に限定されるものではない。図２に示す構成では、同一ブロック内のソースは全て共通化されて共通ソース線に接続されていたが、例えば、同一列のソース線を共通に接続して、ビット線と平行に複数本を配列する仮想グランド線タイプのメモリアレイ構造としても構わない。

〈５〉上記実施の形態において説明した、消去ワード線電圧と消去チャネル電圧の電圧値は、一実施例であり、適宜変更可能であり、その他例示した電圧値、膜厚、時間等の具体的な数値も一例であり適宜変更可能である。

本発明に係る不揮発性半導体記憶装置の一実施の形態の機能的なブロック構成を示すブロック構成図。 本発明に係る不揮発性半導体記憶装置の一実施の形態におけるメモリセル及びメモリアレイの構成を示す回路図。 消去ワード線電圧と消去チャネル電圧の夫々の電圧波形を示すタイミング図。 本発明に係る不揮発性半導体記憶装置の一実施の形態における負電圧調整回路の構成を示す回路図。 本発明に係る不揮発性半導体記憶装置の一実施の形態における高電圧調整回路の構成を示す回路図。 従来の不揮発性半導体記憶装置としてのフラッシュメモリにおけるメモリセルトランジスタ構造を模式的に示す断面図とその等価回路図。 従来の不揮発性半導体記憶装置としてのフラッシュメモリにおけるメモリセルトランジスタの閾値電圧の分布を示す図。 従来の不揮発性半導体記憶装置としてのフラッシュメモリの消去動作時におけるメモリセルトランジスタの制御ゲートとチャネル領域に印加される電圧波形を示すタイミング図。 従来の不揮発性半導体記憶装置としてのフラッシュメモリの消去動作時（第２の従来技術）におけるメモリセルトランジスタの制御ゲートとチャネル領域に印加される電圧波形の一例を示すタイミング図。 従来の不揮発性半導体記憶装置としての４値フラッシュメモリにおけるメモリセルトランジスタの閾値電圧の分布を示す図。 従来の不揮発性半導体記憶装置としてのフラッシュメモリの消去動作時（第３の従来技術）におけるメモリセルトランジスタの制御ゲートとチャネル領域に印加される電圧波形の一例を示すタイミング図。 従来の不揮発性半導体記憶装置としてのフラッシュメモリで使用されるウェル電圧発生回路の一例を示す回路図。 従来の不揮発性半導体記憶装置としてのフラッシュメモリで使用されるワード線電圧発生回路の一例を示す回路図。

符号の説明

１０ ：本発明に係る不揮発性半導体記憶装置
１１ ：メモリアレイ
１２ ：ワード線電圧供給回路
１３ ：共通ソース線電圧供給回路
１４ ：ビット線電圧供給回路
１５ ：ウェル電圧供給回路（チャネル電圧供給回路）
１６ ：負電圧調整回路
１７ ：高電圧調整回路
１８ ：制御回路
２０ ：ウェル
２１ ：抵抗分割回路
２２ ：コンパレータ
２３ ：負電圧ポンプ回路
３１ ：抵抗分割回路
３２ ：高電圧ポンプ回路
３３ ：コンパレータ
３４ ：ＰＭＯＳトランジスタ
４０ ：浮遊ゲート
４１ ：チャネル領域
４２ ：制御ゲート
４３ ：酸化膜（絶縁膜）
４４ ：層間絶縁膜
４５ ：半導体基板（ウェル）
４６ ：ソース領域
４７ ：ドレイン領域
１００：メモリセル
ＳＬ ：共通ソース線
ＷＬ０〜ＷＬｎ−１：ワード線
ＢＬ０〜ＢＬｍ−１：ビット線

Claims (7)

1. チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルトランジスタを行方向及び列方向に夫々複数配列して構成されたメモリアレイを備えてなる不揮発性半導体記憶装置であって、
   前記メモリアレイの同一行の前記メモリセルトランジスタの前記制御ゲートを相互に接続して共通のワード線とし、
   前記ワード線にワード線電圧を供給可能に構成されたワード線電圧供給回路が、複数の消去ワード線電圧候補から選択された一の消去ワード線電圧を消去対象となる前記メモリセルトランジスタに接続する前記ワード線に供給し、
   前記チャネル領域にチャネル電圧を供給可能に構成されたチャネル電圧供給回路が、複数の消去チャネル電圧候補から選択された一の消去チャネル電圧を消去対象となる前記メモリセルトランジスタの前記チャネル領域に供給する構成であって、
   消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記消去ワード線電圧候補数と前記消去チャネル電圧候補数の積の数だけ異なる値を採りながら段階的に順次上昇することを特徴とする不揮発性半導体記憶装置。
2. 前記ワード線電圧供給回路並びに前記チャネル電圧供給回路が、それぞれ一の基準抵抗と、当該基準抵抗に接続された抵抗値のそれぞれ異なる複数の対象抵抗を備える構成であって、前記複数の対象抵抗から一の抵抗を選択し、当該選択された抵抗と前記基準抵抗からなる直列回路の分圧比を変更することで前記消去ワード線電圧並びに前記消去チャネル電圧を決定することを特徴とする請求項１に記載の不揮発性半導体記憶装置
3. 前記チャネル電圧供給回路が消去対象となる前記メモリセルトランジスタの前記チャネル領域に前記消去チャネル電圧を段階的に順次上昇させながら供給する場合において、前記消去チャネル電圧が一定値を維持している複数の期間内において、前記ワード線電圧供給回路が、消去対象となる前記メモリセルトランジスタに接続する前記ワード線に供給する前記消去ワード線電圧の絶対値を段階的に順次上昇させることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記ワード線電圧供給回路が消去対象となる前記メモリセルトランジスタに接続する前記ワード線に前記消去ワード線電圧を段階的に順次上昇させながら供給する場合において、前記消去ワード線電圧が一定値を維持している複数の期間内において、前記チャネル電圧供給回路は、消去対象となる前記メモリセルトランジスタの前記チャネル領域に供給する前記消去チャネル電圧の絶対値を段階的に順次上昇させることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置
5. 消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値が、前記複数の期間内を通して、段階的に順次上昇し、その各段階における前記印加電圧の上昇分が等しく、前記各段階における前記印加電圧の印加期間が同じであることを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
6. チャネル領域と制御ゲート間に絶縁膜を介して形成された電荷蓄積領域を有するメモリセルトランジスタを行方向及び列方向に夫々複数配列して構成され、同一行の前記メモリセルトランジスタの前記制御ゲートを相互に接続して共通のワード線を形成してなるメモリアレイを備えた不揮発性半導体記憶装置の消去方法であって、
   消去動作時において、一定期間にわたって、複数の消去ワード線電圧候補から一の消去ワード線電圧を選択して前記メモリセルトランジスタに接続する前記ワード線に供給するとともに、複数の消去チャネル電圧候補から一の消去チャネル電圧を選択して前記メモリセルトランジスタに接続する前記チャネル領域に供給する消去電圧印加工程を有しており、
   前記消去ワード線電圧または前記消去チャネル電圧の少なくともいずれか一方を変更することで、消去対象となる前記メモリセルトランジスタに接続する前記ワード線とそのメモリセルトランジスタの前記チャネル領域との間の印加電圧の絶対値を段階的に順次上昇させながら、前記消去電圧印加工程を前記消去ワード線電圧候補数と前記消去チャネル電圧候補数の積の回数だけ実行することを特徴とする不揮発性半導体記憶装置の消去方法。
7. 前記消去動作時において、一の基準抵抗に接続された抵抗値のそれぞれ異なる複数の対象抵抗から一の抵抗を選択し、当該選択された抵抗と前記基準抵抗からなる直列回路の分圧比を変更して前記消去ワード線電圧並びに前記消去チャネル電圧を決定することで、前記各消去電圧印加工程間で、前記ワード線と前記チャネル領域との間の印加電圧の絶対値を段階的に順次上昇させることを特徴とする請求項６に記載の不揮発性半導体記憶装置の消去方法。

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