JP5649560B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP5649560B2 JP5649560B2 JP2011285669A JP2011285669A JP5649560B2 JP 5649560 B2 JP5649560 B2 JP 5649560B2 JP 2011285669 A JP2011285669 A JP 2011285669A JP 2011285669 A JP2011285669 A JP 2011285669A JP 5649560 B2 JP5649560 B2 JP 5649560B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory cell
- erase
- well
- preliminary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Landscapes
- Read Only Memory (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
Description
図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、図1の例では、16値のNANDセル型フラッシュメモリを例にとって主要部を示している。
図1において、メモリチップ20には、メモリセルアレイ1、データ回路2、ワード線制御回路3、カラムデコーダ4、アドレスバッファ5、I/Oセンスアンプ6、データ入出力バッファ7、ウェル/ソース線電位制御回路8、電位生成回路9、切替回路11、一括検知回路10、コマンドインターフェイス回路12およびステートマシーン13が設けられている。
図2において、ブロックBi(1≦i≦nの整数)には、h(hは正の整数)本のワード線WL1〜WLh、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1〜Bnには、m(mは正の整数)本のビット線BL1〜BLmが共通に設けられている。
図3において、ウェル111上には電荷蓄積層115およびセレクトゲート電極119、120が配置され、電荷蓄積層115上には制御ゲート電極116が配置されている。なお、ウェル111と電荷蓄積層115とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層115と制御ゲート電極116とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、1個の電荷蓄積層115とその上の制御ゲート電極116とで1個のメモリセルを構成することができる。
図4において、半導体基板121には、メモリセルアレイ1および周辺回路21が形成されている。なお、半導体基板121は、例えば、p型シリコン基板を用いることができる。そして、メモリセルアレイ1において、半導体基板121にはウェル122が形成され、ウェル122にはウェル111が形成され、ウェル111には不純物拡散層112が形成されている。なお、ウェル122はn型ウェル、ウェル111はp型ウェル、不純物拡散層112はn+型拡散層とすることができる。
図5において、予備消去期間H1では、ブロックBiのワード線WL1〜WLhに消去期間H2よりも高いワード線電圧Vwが印加され、ブロックBiのウェル電位が予備消去電圧VPE(例えば、17V)に設定される。なお、この時のワード線電圧Vwは、0Vよりも高い電圧から下りステップ状に0Vまで下降するように制御することができる。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSはフローティングに設定することができる。
図6において、図4のメモリセルアレイ1にはブロックB1〜Bnが設けられ、図4の周辺回路21には周辺ブロックPB1〜PBnが設けられている。ブロックB1〜Bnには、ワード線WL1−1〜WL1−nがそれぞれ設けられるとともに、電荷蓄積層115−1〜115−nがそれぞれ設けられている。そして、電荷蓄積層115−1〜115−nは、浮遊容量C1〜Cnをそれぞれ介してワード線WL1−1〜WL1−nにそれぞれ接続されるとともに、浮遊容量C1´〜Cn´をそれぞれ介してウェル111に接続されている。周辺ブロックPB1〜PBnには、周辺トランジスタPTC1〜PTCnがそれぞれ設けられている。周辺トランジスタPTC1〜PTCnは転送トランジスタであり、図4の周辺トランジスタPTCの構造を用いることができる。ここで、ワード線WL1−1〜WL1−nは、例えば、図2のワード線WL1であり、各ブロックPB1〜PBnにおいて、それぞれ周辺トランジスタPTC1〜PTCnを介して共通のワード線ノードWLCに接続されている。
図7は、第2実施形態に係る不揮発性半導体記憶装置の予備消去動作および消去動作を示すタイミングチャートである。
図7において、予備消去期間H11では、ブロックBiのワード線WL1〜WLhに消去期間H2よりも高いワード線電圧Vwが印加され、ブロックBiのウェル電位が予備消去電圧VPEに設定される。なお、この時のワード線電圧Vwは、0Vよりも高い一定の電圧に設定することができる。また、予備消去電圧VPEは、0Vよりも高い電圧から上りステップ状になるように制御することができる。また、ブロックBiのソース線SCEおよびセレクトゲート線SGD、SGSはフローティングに設定することができる。
Claims (5)
- メモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルのウェル側に消去電圧を印加させることにより、前記メモリセルを消去し、
前記消去時よりも高い正の電圧を前記メモリセルの制御ゲート電極に印加させながら、前記消去前に前記メモリセルのウェル側に正の予備消去電圧を印加させることにより、前記メモリセルを予備消去する制御部とを備えることを特徴とする不揮発性半導体記憶装置。 - 前記制御部は、前記メモリセルの制御ゲート電極に前記消去時よりも高い正の電圧を下りステップ状に印加させながら、前記メモリセルのウェル側に一定の正の前記予備消去電圧を印加させることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記制御部は、前記メモリセルの制御ゲート電極に前記消去時よりも高い一定の正の電圧を印加させながら、前記メモリセルのウェル側に正の前記予備消去電圧を時系列に従って上りステップ状に印加させることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記メモリセルが直列に接続されることによりNANDストリングが構成され、前記メモリセルアレイは前記メモリセルがブロック単位で配置され、前記消去および前記予備消去は前記ブロック単位で実行されることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記制御部は、前記制御ゲート電極の電圧を立ち上げてから、前記ウェル側に前記予備消去電圧の電圧を立ち上げ、
前記予備消去電圧を立ち下げてから、前記制御ゲート電極の電圧を立ち下げることを特徴とする請求項1から4のいずれか1項に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011285669A JP5649560B2 (ja) | 2011-12-27 | 2011-12-27 | 不揮発性半導体記憶装置 |
US13/728,263 US9064586B2 (en) | 2011-12-27 | 2012-12-27 | Non-volatile semiconductor storage device having controller configured to perform preliminary erase operation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011285669A JP5649560B2 (ja) | 2011-12-27 | 2011-12-27 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013134800A JP2013134800A (ja) | 2013-07-08 |
JP5649560B2 true JP5649560B2 (ja) | 2015-01-07 |
Family
ID=48654392
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011285669A Active JP5649560B2 (ja) | 2011-12-27 | 2011-12-27 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9064586B2 (ja) |
JP (1) | JP5649560B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5300798B2 (ja) | 2010-07-28 | 2013-09-25 | 株式会社東芝 | 半導体記憶装置 |
US8885420B2 (en) * | 2013-01-02 | 2014-11-11 | Sandisk Technologies Inc. | Erase for non-volatile storage |
KR102393323B1 (ko) | 2015-08-24 | 2022-05-03 | 삼성전자주식회사 | 재사용 주기를 이용하여 사용자 데이터를 쓰기 위한 워드라인을 결정하는 저장 장치의 동작 방법 |
KR102456104B1 (ko) | 2015-08-24 | 2022-10-19 | 삼성전자주식회사 | 데이터 신뢰성에 따라 동작 조건을 변경하는 저장 장치의 동작 방법 |
KR102333746B1 (ko) | 2015-09-02 | 2021-12-01 | 삼성전자주식회사 | 재사용 주기에 따라 마모도를 관리하는 저장 장치의 동작 방법 |
US10096356B2 (en) * | 2015-12-04 | 2018-10-09 | Toshiba Memory Corporation | Method of operation of non-volatile memory device |
US10978160B2 (en) | 2018-12-31 | 2021-04-13 | Sandisk Technologies Llc | Mitigating grown bad blocks |
CN113409868B (zh) * | 2021-06-30 | 2024-02-02 | 芯天下技术股份有限公司 | 一种低擦除损伤的擦除方法、装置、电子设备及存储介质 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02126498A (ja) * | 1988-07-08 | 1990-05-15 | Hitachi Ltd | 不揮発性半導体記憶装置 |
US6614693B1 (en) * | 2002-03-19 | 2003-09-02 | Taiwan Semiconductor Manufacturing Company | Combination erase waveform to reduce oxide trapping centers generation rate of flash EEPROM |
JP4256736B2 (ja) * | 2003-07-08 | 2009-04-22 | シャープ株式会社 | 不揮発性半導体記憶装置及びその消去方法 |
KR100672125B1 (ko) * | 2005-03-15 | 2007-01-19 | 주식회사 하이닉스반도체 | 사전 소거 검증을 위한 페이지 버퍼를 갖는 불휘발성 메모리 장치 |
JP2005276428A (ja) | 2005-04-11 | 2005-10-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7551492B2 (en) * | 2006-03-29 | 2009-06-23 | Mosaid Technologies, Inc. | Non-volatile semiconductor memory with page erase |
US7995392B2 (en) | 2007-12-13 | 2011-08-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of shortening erase time |
JP2009163782A (ja) | 2007-12-13 | 2009-07-23 | Toshiba Corp | 半導体記憶装置 |
KR100954946B1 (ko) * | 2008-05-20 | 2010-04-27 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 소거 방법 |
JP2010080007A (ja) | 2008-09-26 | 2010-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7907449B2 (en) * | 2009-04-09 | 2011-03-15 | Sandisk Corporation | Two pass erase for non-volatile storage |
JP5450013B2 (ja) | 2009-07-15 | 2014-03-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5300798B2 (ja) | 2010-07-28 | 2013-09-25 | 株式会社東芝 | 半導体記憶装置 |
-
2011
- 2011-12-27 JP JP2011285669A patent/JP5649560B2/ja active Active
-
2012
- 2012-12-27 US US13/728,263 patent/US9064586B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013134800A (ja) | 2013-07-08 |
US9064586B2 (en) | 2015-06-23 |
US20130163338A1 (en) | 2013-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9589660B1 (en) | Semiconductor pillars charged in read operation | |
JP6545649B2 (ja) | メモリデバイス | |
JP5649560B2 (ja) | 不揮発性半導体記憶装置 | |
US8711634B2 (en) | Nonvolatile semiconductor memory device and method for controlling the same | |
US9792996B1 (en) | Semiconductor memory device which applies multiple voltages to the word line | |
JP5565948B2 (ja) | 半導体メモリ | |
JP2008140488A (ja) | 半導体記憶装置 | |
US10290357B2 (en) | Semiconductor memory device and operation method thereof for suppressing floating gate (FG) coupling | |
JP5883494B1 (ja) | 不揮発性半導体記憶装置 | |
JP2010073246A (ja) | 不揮発性半導体記憶装置 | |
JP2013200932A (ja) | 不揮発性半導体記憶装置 | |
US20150348621A1 (en) | Nonvolatile semiconductor memory device and read method thereof | |
JP2012119019A (ja) | 不揮発性半導体記憶装置 | |
US8848446B2 (en) | Nonvolatile semiconductor memory device | |
JP2011150749A (ja) | 不揮発性半導体記憶装置 | |
JP5254413B2 (ja) | 不揮発性半導体記憶装置 | |
US9171637B2 (en) | Nonvolatile semiconductor memory device and method of controlling the same | |
JP4846814B2 (ja) | 不揮発性半導体記憶装置 | |
JP2013161512A (ja) | 不揮発性半導体記憶装置 | |
JP5619038B2 (ja) | 不揮発性半導体記憶装置 | |
JP5814961B2 (ja) | 不揮発性半導体記憶装置 | |
JP5787921B2 (ja) | 不揮発性半導体記憶装置 | |
JP2012203947A (ja) | 不揮発性半導体記憶装置 | |
JP2013198308A (ja) | 電圧生成回路 | |
JP2011222101A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140729 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140924 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141014 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141111 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5649560 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |