JP5619038B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、第1実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、図1の例では、16値のNANDセル型フラッシュメモリを例にとって主要部を示している。
図1において、メモリチップ20には、メモリセルアレイ1、データ回路2、ワード線制御回路3、カラムデコーダ4、アドレスバッファ5、I/Oセンスアンプ6、データ入出力バッファ7、ウェル/ソース線電位制御回路8、電位生成回路9、切替回路11、一括検知回路10、コマンドインターフェイス回路12およびステートマシーン13が設けられている。
図2において、ブロックBi(1≦i≦nの整数)には、h(hは正の整数)本のワード線WL1〜WLh、セレクトゲート線SGD、SGSおよびソース線SCEが設けられている。また、ブロックB1〜Bnには、m(mは正の整数)本のビット線BL1〜BLmが共通に設けられている。
図3(a)において、ウェル111上には電荷蓄積層115およびセレクトゲート電極119、120が配置され、電荷蓄積層115上には制御ゲート電極116が配置されている。なお、ウェル111と電荷蓄積層115とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層115と制御ゲート電極116とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、1個の電荷蓄積層115とその上の制御ゲート電極116とで1個のメモリセルを構成することができる。また、ロウ方向に隣接するメモリセル間で制御ゲート電極116を共有することによりワード線を形成することができる。
図5(a)〜図5(d)は、第2実施形態に係る不揮発性半導体記憶装置の1NANDストリング分の書き込み時のワード線電圧の設定方法を示す断面図、図6は、第2実施形態に係る不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
図2、図5(a)〜図5(d)および図6において、書き込み動作では、ブロックBiの選択ワード線WLkにプログラム電圧VPGM(例えば20V)が印加される(図6の時刻t1)。また、チャネルCHA、CHB間を分離するアイソレーション電圧VISOが非選択ワード線WLpに印加される。また、非選択ワード線WL1〜WLk−1、WLk+1〜WLp−2にはセルトランジスタMT1〜MTk−1、MTk+1〜MTp−2にチャネルCHBを形成させるのに十分な中間電圧VPBが印加される。また、非選択ワード線WLp+2〜WLhにはセルトランジスタMTp+2〜MThにチャネルCHAを形成させるのに十分な中間電圧VPAが印加される。さらに、非選択ワード線WLpの両側に隣接する非選択ワード線WLp−1、WLp+1には、非選択ワード線WLpの近傍のチャネルCHA、CHBの電界を緩和させる電界緩和電圧VGPが印加される(VISO<VGP<VPA≦VPB<VPGM)。
図7は、第3実施形態に係る不揮発性半導体記憶装置の書き込み時のワード線電圧の波形を示す図である。
図2、図3(a)および図7において、書き込み動作では、ブロックBiの選択ワード線WLkにプログラム電圧VPGM(例えば20V)が印加される(図7の時刻t11)。また、チャネルCHA、CHB間を分離するアイソレーション電圧VISOが非選択ワード線WLpに印加される。また、非選択ワード線WL1〜WLk−1、WLk+1〜WLp−1にはセルトランジスタMT1〜MTk−1、MTk+1〜MTp−1にチャネルCHBを形成させるのに十分な中間電圧VPBが印加される。また、非選択ワード線WLp+1〜WLhにはセルトランジスタMTp+1〜MThにチャネルCHAを形成させるのに十分な中間電圧VPAが印加される。
Claims (8)
- NANDストリングを構成するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイと、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
中間電圧を非選択ワード線に印加させながら、選択ワード線にプログラム電圧を印加させることにより、前記選択ワード線に接続された選択メモリセルに書き込みを行う書き込み制御部と、
前記制御部は、前記プログラム電圧の印加時に前記非選択ワード線のいずれかのワード線にアイソレーション電圧を印加させるとともに、前記プログラム電圧の印加後で前記中間電圧が解除される前に前記アイソレーション電圧を上昇するように制御することを特徴とする不揮発性半導体記憶装置。 - 前記制御部は、前記プログラム電圧の印加時に前記アイソレーション電圧が印加されるワード線に隣接するワード線に電界緩和電圧を印加させ、前記プログラム電圧の印加後前記中間電圧が解除される前に前記電界緩和電圧を上昇するように制御することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記制御部は、第1領域と第2領域との間で前記チャネルが切り離されるように、前記アイソレーション電圧が印加されるゲート電極を選択することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記制御部は、前記中間電圧が解除される前に前記アイソレーション電圧を前記中間電圧と等しくすることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記制御部は、前記中間電圧が解除される前に前記アイソレーション電圧が印加されるワード線と前記中間電圧が印加されるワード線とをショートさせることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記制御部は、前記プログラム電圧の印加が解除されるのと同一のタイミングで前記アイソレーション電圧が印加されるワード線と前記プログラム電圧が印加されるワード線とをショートさせることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記プログラム電圧の印加後で前記中間電圧が解除される前に前記アイソレーション電圧を、前記アイソレーション電圧が印加されたメモリセルのチャネルを形成するまで上昇させることを特徴とする請求項1乃至6のいずれか1項に記載の不揮発性半導体記憶装置。
- 前記プログラム電圧の印加後で前記中間電圧が解除される前に前記アイソレーション電圧を、前記第1領域と前記第2領域を接続する正の電圧を与えることを特徴とする請求項3乃至6のいずれか1項に記載の不揮発性半導体記憶装置。
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