JP2019057335A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データ書込みの信頼性を向上させる。【解決手段】一実施形態の半導体記憶装置は、直列に接続された第１メモリセルトランジスタ、第２メモリセルトランジスタ、及び第３メモリセルトランジスタと、上記第３メモリセルトランジスタのゲートに結合されたワード線と、制御部と、を備える。上記制御部は、上記第１メモリセルトランジスタへのデータの書込みの際に、上記ワード線へ印加される電圧の上限値として第１電圧を設定し、上記第２メモリセルトランジスタへのデータの書込みの際に、上記ワード線へ印加される電圧の上限値として上記第１電圧と異なる第２電圧を設定する。【選択図】図６

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。
特開２０１６−１７０８３５号公報 米国特許出願公開第２０１５／０２２８３４５号明細書 米国特許第８２７４８３１号明細書
データ書込みの信頼性を向上させる。
実施形態の半導体記憶装置は、直列に接続された第１メモリセルトランジスタ、第２メモリセルトランジスタ、及び第３メモリセルトランジスタと、上記第３メモリセルトランジスタのゲートに結合されたワード線と、制御部と、を備える。上記制御部は、上記第１メモリセルトランジスタへのデータの書込みの際に、上記ワード線へ印加される電圧の上限値として第１電圧を設定し、上記第２メモリセルトランジスタへのデータの書込みの際に、上記ワード線へ印加される電圧の上限値として上記第１電圧と異なる第２電圧を設定する。
第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための断面図。 第１実施形態に係る半導体記憶装置において下層領域のワード線が選択された場合の書込み動作を説明するためのタイミングチャート。 第１実施形態に係る半導体記憶装置において上層領域のワード線が選択された場合の書込み動作を説明するためのタイミングチャート。 プログラムディスターブを説明するためのダイアグラム。 変形例に係る半導体記憶装置において下層領域のワード線が選択された場合の書込み動作を説明するためのタイミングチャート。 変形例に係る半導体記憶装置において上層領域のワード線が選択された場合の書込み動作を説明するためのタイミングチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１． 第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリを含む。
１．１ 構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ メモリシステムの全体構成について
第１実施形態に係るメモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器（図示せず）からのデータを保持し、また、データをホスト機器に読み出す。
図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置（ＮＡＮＤフラッシュメモリ）２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを不揮発に記憶する。
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏ＜７：０＞を半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞は、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
１．１．２ コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＥＣＣ（Error Check and Correction）回路１３、ＮＡＮＤインタフェース回路１４、バッファメモリ１５、及びホストインタフェース回路１６を備えている。
プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令を半導体記憶装置２０に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、プロセッサ１１は、半導体記憶装置２０からの読出しデータに対して、種々の演算を実行する機能を有する。
内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
ＥＣＣ回路１３は、エラー検出及びエラー訂正処理を行う。より具体的には、データの書込み時には、ホスト機器から受信したデータに基づいて、或る数のデータの組毎にＥＣＣ符号を生成する。また、データの読出し時には、ＥＣＣ符号に基づいてＥＣＣ復号し、エラーの有無を検出する。そしてエラーが検出された際には、そのビット位置を特定し、エラーを訂正する。
ＮＡＮＤインタフェース回路１４は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１４は、プロセッサ１１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１４は、半導体記憶装置２０から読出しデータを受信する。
バッファメモリ１５は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。バッファメモリ１５は、例えば、半導体記憶装置２０からの読出しデータ、及び読出しデータに対する演算結果等を一時的に保持する記憶領域としても使用される。
ホストインタフェース回路１６は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１６は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１５に転送する。
１．１．３ 半導体記憶装置の構成について
次に、第１実施形態に係る半導体記憶装置の構成例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
半導体記憶装置２０は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、及びセンスアンプモジュール２９を備えている。
メモリセルアレイ２１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。ブロックＢＬＫは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含む。ブロックＢＬＫは、例えばデータの消去単位となり、同一のブロックＢＬＫ内のデータは、一括して消去される。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。各ストリングユニットＳＵは、ＮＡＮＤストリングＮＳの集合である。ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタを含む。以下では、メモリセルトランジスタは、単に「セル」とも言う。なお、メモリセルアレイ２１内のブロック数、１ブロックＢＬＫ内のストリングユニット数、及び１ストリングユニットＳＵ内のＮＡＮＤストリング数は、任意の数に設定出来る。
入出力回路２２は、コントローラ１０と信号Ｉ／Ｏ＜７：０＞を送受信する。入出力回路２２は、信号Ｉ／Ｏ＜７：０＞内のコマンドＣＭＤ及びアドレスＡＤＤをレジスタ２４に転送する。入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプモジュール２９と送受信する。
ロジック制御回路２３は、コントローラ１０から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、及び／ＷＰを受信する。また、ロジック制御回路２３は、信号／ＲＢをコントローラ１０に転送して半導体記憶装置２０の状態を外部に通知する。
レジスタ２４は、コマンドＣＭＤ及びアドレスＡＤＤを保持する。レジスタ２４は、アドレスＡＤＤをロウデコーダ２８及びセンスアンプモジュール２９に転送すると共に、コマンドＣＭＤをシーケンサ２５に転送する。
シーケンサ２５は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。
電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。なお、データの書込みの際に電圧生成回路２６内で生成される電圧の上限値として設定される情報は、ロジック制御回路２３から直接転送される。当該電圧の上限値は、例えば、書込み対象のメモリセルトランジスタがいずれのワード線に関連付けられているかに応じて、複数個設定可能である。書込み動作において設定される電圧の上限値については、後述する。
ドライバセット２７は、複数のドライバを含み、レジスタ２４からのアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８及びセンスアンプモジュール２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。
ロウデコーダ２８は、レジスタ２４からアドレスＡＤＤ中のロウアドレスを受取り、例えば当該ロウアドレス内のブロックアドレスに基づいてブロックＢＬＫ等を選択する。そして、選択されたブロックＢＬＫには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。
センスアンプモジュール２９は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路２２に転送する。センスアンプモジュール２９は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール２９は、レジスタ２４からアドレスＡＤＤ中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
１．１．４ メモリセルアレイの構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図３を用いて説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図の一例である。
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば４８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ４７）と、選択トランジスタＳＴ１と、選択トランジスタＳＴ２とを備える。なお、メモリセルトランジスタＭＴの個数は４８個に限られず、８個や１６個、３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２の間に、直列接続される。図３の例では、メモリセルトランジスタＭＴ０は選択トランジスタＳＴ２と隣り合って設けられ、メモリセルトランジスタＭＴ４７は選択トランジスタＳＴ１と隣り合って設けられる場合について示したが、これに限られない。例えば、メモリセルトランジスタＭＴ０と選択トランジスタＳＴ２との間、及びメモリセルトランジスタＭＴ４７と選択トランジスタＳＴ１との間には、データの書き込まれないダミーメモリセルトランジスタ（図示せず）が設けられていてもよい。このようなダミーメモリセルトランジスタのゲートは、例えば、ダミーワード線（図示せず）に接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合も含む。
或るブロックＢＬＫ内において、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に接続される。また、ブロックＢＬＫ内の全てのストリングユニットＳＵの選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。なお、選択ゲート線ＳＧＳは、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ２毎に分割されていて（すなわち、ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ２のゲートがそれぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３（図示せず）に接続されて）もよい。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４７に接続される。すなわち、同じアドレスのワード線ＷＬは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されており、選択ゲート線ＳＧＳは、同一のブロックＢＬＫ内の全てのストリングユニットＳＵに共通接続されている。一方、選択ゲート線ＳＧＤは、同一のブロックＢＬＫ内のストリングユニットＳＵの１つのみに接続される。
また、メモリセルアレイ２１内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、ｍ本のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）（ｍは自然数））のいずれかに接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、同一列のＮＡＮＤストリングＮＳに共通接続される。
また、選択トランジスタＳＴ２の他端は、ソース線ＣＥＬＳＲＣに接続される。ソース線ＣＥＬＳＲＣは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリングＮＳに共通接続される。
上述のとおり、データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、セルユニットＣＵと称される。つまり、セルユニットＣＵは、一括して書込み、又は読み出し動作が実行され得るメモリセルトランジスタＭＴの組である。
なお、１つのメモリセルトランジスタＭＴは、例えば、複数のビットデータを保持可能である。そして、同一のセルユニットＣＵ内において、メモリセルトランジスタＭＴの各々が同位のビットにおいて保持する１ビットの集合を「ページ」と呼ぶ。つまり、「ページ」とは、同一のセルユニットＣＵ内のメモリセルトランジスタＭＴの組に形成されるメモリ空間の一部、と定義することも出来る。
次に、メモリセルアレイ２１の断面構造について図４を用いて説明する。図４は、第１実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図４は、１つのブロックＢＬＫ内の２つのストリングユニットＳＵ０及びＳＵ１に関する部分を示している。具体的には、図４は、２つのストリングユニットＳＵ０及びＳＵ１のそれぞれの２つのＮＡＮＤストリングＮＳと、その周辺の部分と、を示している。そして、図４に示されるＮＡＮＤストリングＮＳの構成が、Ｘ方向及びＹ方向に複数配列されており、例えばＸ方向及びＹ方向に並ぶ複数のＮＡＮＤストリングＮＳの集合が１つのストリングユニットＳＵに相当する。
半導体記憶装置２０は、半導体基板３０上に設けられている。以下の説明では、半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、Ｘ方向とＹ方向は、互いに直交するものとする。
半導体基板３０の上部には、ｎ型ウェル領域３０ｎが設けられ、ｎ型ウェル領域３０ｎの上部には、ｐ型ウェル領域３０ｐが更に設けられる。ｐ型ウェル領域３０ｐ上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ｐ型ウェル領域３０ｐ上には、例えば、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ４７として機能する４８層の配線層３２（ＷＬ０〜ＷＬ４７）、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。配線層３１及び３３は、複数層積層されていてもよい。積層された配線層３１〜３３間には、図示せぬ絶縁膜が設けられる。
配線層３１は、例えば、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ２のゲートに共通接続される。配線層３２は、各層毎に、１つのブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳの各々のメモリセルトランジスタＭＴの制御ゲートに共通接続される。配線層３３は、１つのストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳの各々の選択トランジスタＳＴ１のゲートに共通接続される。
メモリホールＭＨは、配線層３３、３２、３１を通過してｐ型ウェル領域３０ｐに達するように設けられる。メモリホールＭＨの側面上には、ブロック絶縁膜３４、電荷蓄積層（絶縁膜）３５、及びトンネル酸化膜３６が順に設けられる。メモリホールＭＨ内には、半導体ピラー（導電膜）３７が埋め込まれる。半導体ピラー３７は、例えばノンドープのポリシリコンであり、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー３７の上部には、ｎ＋型不純物拡散領域３８が設けられ、ｎ＋型不純物拡散領域３８の上端上には、ビット線ＢＬとして機能する配線層３９が設けられる。
以上のように、ｐ型ウェル領域３０ｐの上方には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
ｐ型ウェル領域３０ｐの上部には、ｎ＋型不純物拡散領域４０が設けられる。ｎ＋型不純物拡散領域４０の上面上には、コンタクトプラグ４１が設けられる。コンタクトプラグ４１の上面上には、ソース線ＣＥＬＳＲＣとして機能する配線層４２が設けられる。
なお、メモリセルアレイ２１の構成については、その他の構成であってもよい。メモリセルアレイ２１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本実施形態では、１つのＮＡＮＤストリングＮＳに含まれる複数のメモリセルトランジスタＭＴを、メモリセルトランジスタＭＴの第１組と、メモリセルトランジスタＭＴの第２組と、に分類する。メモリセルトランジスタＭＴの第１組及び第２組は、連続して設けられた複数のメモリセルトランジスタＭＴにより構成される。具体的には、例えば、メモリセルトランジスタＭＴの第１組は、選択トランジスタＳＴ２と隣り合うメモリセルトランジスタＭＴ（図４の例では、メモリセルトランジスタＭＴ０）を含む、連続して設けられたＬ個（例えば、Ｌは、１≦Ｌ＜４８の整数）のメモリセルトランジスタＭＴを含む。メモリセルトランジスタＭＴの第２組は、メモリセルトランジスタＭＴの第１組の上方に設けられる。すなわち、メモリセルトランジスタＭＴの第２組は、選択トランジスタＳＴ１と隣り合うメモリセルトランジスタＭＴ（図４の例では、メモリセルトランジスタＭＴ４７）を含む、連続して設けられた（４８−Ｌ）個のメモリセルトランジスタＭＴを含む。
以下の説明では、メモリセルトランジスタＭＴの第１組が設けられるＺ方向に沿う領域を「下層領域」と言い、メモリセルトランジスタＭＴの第２組が設けられるＺ方向に沿う領域を「上層領域」と言う。そして、メモリセルトランジスタＭＴの第１組は、例えば、「選択トランジスタＳＴ２側の下層領域のセルの組」又は「下層領域のセルの組」と言い、メモリセルトランジスタＭＴの第２組は、例えば、「選択トランジスタＳＴ１側の上層領域のセルの組」又は「上層領域のセルの組」とも言う。選択トランジスタＳＴ１側の上層領域のセルの組、及び上層領域のセルの組は、ダミーセルトランジスタを含んでいてもよい。
１．２ 書込み動作について
次に、第１実施形態に係る半導体記憶装置の書込み動作について説明する。
以下の説明では、メモリセルトランジスタＭＴ、及び当該メモリセルトランジスタＭＴに接続されたワード線ＷＬがデータの書込み対象である場合、各々の名称に「選択」を付す。また、データの書込み対象でない場合、各々の名称に「非選択」を付す。なお、以下の説明では、ダミーワード線及びダミーセルトランジスタがある場合については、例えば、常に非選択であるものとして説明する。
１．２．１ 書込み動作の概要について、
まず、第１実施形態に係る書込み動作の概要について説明する。
書込み動作は、繰り返し実行される複数のプログラム動作を含む。プログラム動作は、電子を選択メモリセルトランジスタＭＴの電荷蓄積層３５に注入することで閾値電圧を上昇させる、又は電子の注入を禁止することで閾値電圧を維持させる動作のことである。当該プログラム動作を複数回にわたって繰り返すことで、選択メモリセルトランジスタＭＴの閾値電圧が所定の値まで上昇される。このプログラム動作の繰り返し単位は、例えば、「ループ」と呼ばれる。
以下では、当該複数回のプログラム動作を含むデータの書込み動作のうち、選択トランジスタＳＴ２側の下層領域のセルの組のうちの１つのセルへの書込み動作と、選択トランジスタＳＴ１側の上層領域のセルの組のうちの１つのセルへの書込み動作と、がそれぞれに示される。
１．２．２ 下層領域のセルに対する書込み動作について
まず、選択トランジスタＳＴ２側の下層領域のセルに対する書込み動作について説明する。
図５は、第１実施形態の半導体記憶装置において下層領域のセルに対する書込み動作を説明するためのタイミングチャートである。すなわち、図５では、下層領域のセルに接続されたワード線ＷＬが選択されている場合が示される。
図５に示すように、１回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳが印加された後に電圧ＶＰＧＭが印加され、選択メモリセルトランジスタＭＴの電荷蓄積層３５へ電子が注入される。これに伴い、非選択ワード線ＷＬには、電圧ＶＰＡＳＳが印加される。
電圧ＶＰＡＳＳは、電子を注入される選択メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳでは非選択メモリセルトランジスタＭＴへのプログラムを制御しつつ、電子を注入されない選択メモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳでは選択メモリセルトランジスタＭＴでの閾値電圧上昇を抑制できる程度にカップリングによりチャネルの電位を上昇（ブースト）させることができる大きさを有する。電圧ＶＰＧＭは、メモリセルトランジスタＭＴの電荷蓄積層３５に電子を注入するための電圧であり、電圧ＶＰＡＳＳより大きい。
その後、選択ワード線ＷＬには電圧ＶＰＡＳＳが印加される。続いて、選択ワード線ＷＬ及び非選択ワード線ＷＬには共に電圧ＶＳＳが印加され、１回目のプログラム動作が終了する。
２回目のループにおいて、電圧ＶＰＧＭ及びＶＰＡＳＳはそれぞれ、例えば、１回目のループから電圧ＤＶＰＧＭ及びＤＶＰＡＳＳだけステップアップされる。
具体的には、２回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ＋ＤＶＰＡＳＳが印加された後に電圧ＶＰＧＭ＋ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、電圧ＶＰＡＳＳ＋ＤＶＰＡＳＳが印加される。
その後、選択ワード線ＷＬには電圧ＶＰＡＳＳ＋ＤＶＰＡＳＳが印加される。続いて、選択ワード線ＷＬ及び非選択ワード線ＷＬには共に電圧ＶＳＳが印加され、２回目のプログラム動作が終了する。
このように、プログラム動作では、ループ数が大きくなるにつれて、選択ワード線ＷＬ及び非選択ワード線ＷＬに印加される電圧が徐々にステップアップされる。（ｋ−１）回目のループ（ｋは、２以上の自然数）では、例えば、選択ワード線ＷＬには電圧ＶＰＡＳＳ＋（ｋ−２）ＤＶＰＡＳＳが印加された後にＶＰＧＭ＋（ｋ−２）ＤＶＰＧＭが印加され、非選択ワード線ＷＬには電圧ＶＰＡＳＳ＋（ｋ−２）ＤＶＰＡＳＳが印加される。そして、選択ワード線ＷＬに電圧ＶＰＡＳＳ＋（ｋ−２）ＤＶＰＡＳＳが印加された後、選択ワード線ＷＬ及び非選択ワード線ＷＬに共に電圧ＶＳＳが印加される。
続いて、ｋ回目のループにおいて、非選択ワード線ＷＬに印加される電圧は、ステップアップされた結果、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１に達する。電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１は、書込み動作の際にロジック制御回路２３から電圧生成回路２６に転送される情報の１つであり、例えば、電圧ＶＰＡＳＳの上限値である。図５の例では、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１は、電圧ＶＰＡＳＳ＋（ｋ−２）ＤＶＰＡＳＳより大きく、電圧ＶＰＡＳＳ＋（ｋ−１）ＤＶＰＡＳＳ以下の大きさである。これにより、以降のループでは、非選択ワード線ＷＬに印加される電圧は、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１より大きな値にステップアップされない。
すなわち、ｋ回目以降のループ、例えば、ｋ回目、（ｋ＋１）回目、及び（ｋ＋２）回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１が印加された後にそれぞれ電圧ＶＰＧＭ＋（ｋ−１）ＤＶＰＧＭ、ＶＰＧＭ＋ｋＤＶＰＧＭ、及びＶＰＧＭ＋（ｋ＋１）ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１が印加される。そして、選択ワード線ＷＬに電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１が印加された後、選択ワード線ＷＬ及び非選択ワード線ＷＬに共に電圧ＶＳＳが印加され、ｋ回目、（ｋ＋１）回目、及び（ｋ＋２）回目のプログラム動作が終了する。
以上のように動作することにより、選択ゲート線ＳＧＳ側の下層領域のワード線ＷＬが選択された場合の書込み動作が終了する。
１．２．３ 上層領域のセルに対する書込み動作について
続いて、選択トランジスタＳＴ１側の上層領域のセルに対する書込み動作について説明する。
図６は、第１実施形態の半導体記憶装置において上層領域のセルに対する書込み動作を説明するためのタイミングチャートである。すなわち、図６では、上層領域のセルに接続されたワード線ＷＬが選択されている場合が示される。
図６に示すように、（ｋ−１）回目のループまでの動作は、図５において示した下層領域のセルに対する書込み動作と同様であるため、その説明を省略する。
ｋ回目のループにおいて、非選択ワード線ＷＬに印加される電圧は、ステップアップされた結果、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１に達する。しかしながら、シーケンサ２５は、以降のループにおいて電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１より大きな電圧へのステップアップを停止させることなく、引き続き非選択ワード線ＷＬに印加される電圧をステップアップさせる。
具体的には、例えば、ｋ回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ＋（ｋ−１）ＤＶＰＡＳＳが印加された後に電圧ＶＰＧＭ＋（ｋ−１）ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、電圧ＶＰＡＳＳ＋（ｋ−１）ＤＶＰＡＳＳが印加される。その後、選択ワード線ＷＬには電圧ＶＰＡＳＳ＋（ｋ−１）ＤＶＰＡＳＳが印加される。続いて、選択ワード線ＷＬ及び非選択ワード線ＷＬには共に電圧ＶＳＳが印加され、ｋ回目のプログラム動作が終了する。
続いて、（ｋ＋１）回目のループにおいて、非選択ワード線ＷＬに印加される電圧は、ステップアップされた結果、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２に達する。電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２は、書込み動作の際にロジック制御回路２３から電圧生成回路２６に転送される情報の１つであり、例えば、電圧ＶＰＡＳＳに対する電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１と異なる上限値である。
図６の例では、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２は、電圧ＶＰＡＳＳ＋（ｋ−１）ＤＶＰＡＳＳより大きく、電圧ＶＰＡＳＳ＋ｋＤＶＰＡＳＳ以下の大きさである。これにより、以降のループでは、非選択ワード線ＷＬに印加される電圧は、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２より大きな値にステップアップされない。
すなわち、（ｋ＋１）回目以降のループ、例えば、（ｋ＋１）回目、及び（ｋ＋２）回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２が印加された後にそれぞれ電圧ＶＰＧＭ＋ｋＤＶＰＧＭ、及びＶＰＧＭ＋（ｋ＋１）ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２が印加される。そして、選択ワード線ＷＬに電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２が印加された後、選択ワード線ＷＬ及び非選択ワード線ＷＬに共に電圧ＶＳＳが印加され、（ｋ＋１）回目、及び（ｋ＋２）回目のプログラム動作が終了する。
以上のように動作することにより、選択ゲート線ＳＧＤ側の上層領域のワード線ＷＬが選択された場合の書込み動作が終了する。
なお、図５及び図６の例では、非選択ワード線ＷＬに印加される電圧は、ｋ回目のループにおいて電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１に達し、（ｋ＋１）回目のループにおいて電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２に達したが、これに限られない。例えば、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２は、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１より大きければよく、（ｋ＋１）回目以上の任意のループにおいて到達可能な大きさに設定可能である。
また、図５及び図６の例では、非選択ワード線ＷＬに印加される電圧は、選択ワード線ＷＬに印加される電圧と共に、２回目のループからステップアップを開始しているが、これに限らず、任意の回数のループからステップアップを開始しても良い。
また、図５及び図６の例では、全ての非選択ワード線ＷＬに印加される電圧は、１回目のループにおいて同一の電圧ＶＰＡＳＳが印加されているが、これに限られない。例えば、非選択ワード線ＷＬに印加される電圧は、ワード線ＷＬのＺ方向に沿った位置に応じて、異なっていてもよい。
１．３ 本実施形態に係る効果について
第１実施形態によれば、データ書込みの信頼性を向上させることが出来る。本効果につき、以下に説明する。
第１実施形態によれば、書込み動作の際に非選択ワード線ＷＬに印加される電圧は、ループ数の増加に伴ってステップアップされる。ロジック制御回路２３は、データ書込みの際に、電圧生成回路２６に、当該ステップアップされる電圧の上限値を示す情報を転送する。具体的には、電圧生成回路２６には、選択トランジスタＳＴ２側の下層領域のセルが選択された場合、非選択ワード線ＷＬに印加可能な電圧の上限値として、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１が転送される。また、電圧生成回路２６には、選択トランジスタＳＴ１側の上層領域のセルが選択された場合、非選択ワード線ＷＬに印加可能な電圧の上限値として、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２が転送される。電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２は、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１より大きい値が設定される。これにより、上層領域のセルへデータの書込みが実行される場合は、下層領域のセルへデータの書込みが実行される場合よりも、非選択ワード線ＷＬに、より高い電圧を印加することが可能となる。このため、上層領域のセルへデータの書込みが実行される場合に、プログラムディスターブの影響を低減することが出来る。したがって、データ書込みの信頼性を向上させることが出来る。
補足すると、半導体記憶装置２０は、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が半導体基板３０に対して垂直なＺ方向に沿って設けられる構成を有する。このため、１つのブロックＢＬＫ内には、同一のワード線ＷＬを共有する複数のストリングユニットＳＵ０〜ＳＵ３が設けられる。この場合、同一のブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３は、選択トランジスタＳＴ１をオン状態にするかオフ状態にするかに応じて、選択と非選択とが切替え可能となる。一方、上述の通り、同一のブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３は、同一のワード線ＷＬを共有する。このため、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのゲートには、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのゲートと同様の電圧が印加される。
一般に、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴは、フローティング状態のチャネルの電位がワード線ＷＬの電圧とのカップリングによってブーストされることによって、意図しない書込みが抑制される。しかしながら、チャネルの電位のブースト量は、種々の要因によって低下し得る。
例えば、チャネルの電位のブースト量は、選択トランジスタＳＴ２側の非選択メモリセルトランジスタＭＴの電荷蓄積層３５に注入された電子とのカップリングによって、低下し得る。ここで、１つのＮＡＮＤストリングＮＳ内の複数のメモリセルトランジスタＭＴには、選択トランジスタＳＴ２側（ソース側）から選択トランジスタＳＴ１側（ドレイン側）に向けて順に書込みが実行される。これにより、上層領域のメモリセルトランジスタＭＴにデータが書込まれる場合、当該選択メモリセルトランジスタＭＴのソース側に位置するメモリセルトランジスタＭＴの多くには、既にデータが着込まれている可能性が高い。このため、上層領域の選択メモリセルトランジスタＭＴは、下層領域の選択メモリセルトランジスタＭＴよりも、ソース側のメモリセルトランジスタＭＴの電荷蓄積層３５に注入された電子とのカップリングの影響を受けて、チャネルの電位のブースト量が低下しやすい。
また、例えば、上層領域の選択メモリセルトランジスタＭＴは、下層領域の選択メモリセルトランジスタＭＴよりもビット線ＢＬに近い。このため、ブーストされたチャネルの電位がビット線ＢＬにリークし得る。
したがって、書込み動作の際、上層領域の選択メモリセルトランジスタＭＴは、下層領域の選択メモリセルトランジスタＭＴよりも十分な大きさまでチャネルの電位がブーストされにくい場合がある。
図７は、プログラムディスターブを説明するためのダイアグラムである。図７では、横軸に、選択ワード線ＷＬが設定される。また、図７では、縦軸に、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴに生じる閾値電圧の上昇量が設定される。つまり、図７は、選択ワード線ＷＬとプログラムディスターブによる閾値電圧の上昇量の対応関係の一例が示される。
図７に示すように、ワード線ＷＬ０又はその近傍の下層領域に対応するワード線ＷＬが選択された場合、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴに生じる閾値電圧の上昇量は、比較的小さい。しかしながら、選択されるワード線ＷＬが上層に向かうにしたがい、当該閾値電圧の上昇量が増加する。そして、ワード線ＷＬ４７又はその近傍の上層領域に対応するワード線ＷＬが選択された場合、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴに生じる閾値電圧の上昇量は、下層領域に対応するワード線ＷＬが選択された場合よりも、無視できない程度に大きくなり得る。特に、ワード線ＷＬ４７が選択された場合、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴに生じる閾値電圧の上昇量は、他のワード線ＷＬが選択場合より顕著に大きくなり得る。
第１実施形態では、上層領域のメモリセルトランジスタＭＴが書込まれる場合、非選択ワード線ＷＬに印加される電圧の上限値として、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１より大きい電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２を設定する。これにより、上層領域のメモリセルトランジスタＭＴに発生し得るチャネルの電位のブースト量の低下を補償することが出来る。このため、上層領域のメモリセルトランジスタＭＴに対して顕著に表れる閾値電圧の上昇を抑制することが出来る。したがって、データ書込みの信頼性を向上させることが出来る。
なお、非選択ワード線ＷＬに過剰に大きな電圧が印加された場合、当該非選択ワード線ＷＬに接続された非選択メモリセルトランジスタＭＴに意図しないデータの書込みが発生し得る。このため、上述のようなチャネルの電位のブースト量の低下によるプログラムディスターブが発生しない場合、非選択ワード線ＷＬに印加される電圧には、電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１を超えない程度の電圧が印加されることが望ましい。
具体的には、図７に示した通り、下層領域のメモリセルトランジスタＭＴが書込まれる場合、上述のようなブースト量の低下は顕著に表れない。このため、第１実施形態では、下層領域のメモリセルトランジスタＭＴが書込まれる場合、非選択ワード線ＷＬには、電圧ＶＰＡＳＳの上限値として電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２ではなく電圧ＶＰＡＳＳ＿ＬＩＭＩＴ１が設定される。したがって、非選択ワード線ＷＬに電圧ＶＰＡＳＳ＿ＬＩＭＩＴ２が印加されるケースを最小限に抑えることができ、ひいては、非選択メモリセルトランジスタＭＴに意図しないデータの書込みが発生することを抑制することが出来る。
２． 変形例
実施形態は、上述の第１実施形態で述べた形態に限らず、種々の変形が可能である。上述の第１実施形態では、選択ワード線ＷＬが上層領域にあるか否かに応じて、１種類の電圧ＶＰＡＳＳに対して互いに異なる複数の上限値が設定される場合について説明したが、これに限られない。例えば、選択ワード線ＷＬとの位置関係に応じて、非選択ワード線ＷＬに複数種類の異なる電圧が設定されてもよい。また、当該複数種類の異なる電圧の各々について、選択ワード線ＷＬが上層領域にあるか否かに応じて、互いに異なる複数の上限値が設定されてもよい。
以下では、第１実施形態と同様の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 書込み動作について
変形例に係る半導体記憶装置の書込み動作について説明する。
２．１．１ 書込み動作の概要について、
まず、変形例に係る書込み動作の概要について説明する。
変形例に係る書込み動作では、一例として、非選択ワード線ＷＬに印加される電圧として３種類の電圧ＶＰＡＳＳ１、ＶＰＡＳＳ２、及びＶＰＡＳＳ３が設定され、当該電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３がそれぞれステップアップされる。非選択ワード線ＷＬのいずれに電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３が印加されるかは、例えば、非選択ワード線ＷＬと選択ワード線ＷＬとの位置関係に応じて決定される。
電圧ＶＰＡＳＳ３は、例えば、Ｚ方向に沿って、選択メモリセルトランジスタＭＴｘ（変数ｘは、０≦ｘ≦４７の整数）の両隣に設けられるメモリセルトランジスタＭＴ（ｘ±１）に接続される非選択ワード線ＷＬ（ｘ±１）に印加される電圧として設定される。電圧ＶＰＡＳＳ１は、例えば、選択メモリセルトランジスタＭＴｘよりも選択トランジスタＳＴ２側に設けられるメモリセルトランジスタＭＴｙ（変数ｙは、０≦ｙ＜（ｘ−１）の整数）に接続される非選択ワード線ＷＬｙに印加される電圧として設定される。電圧ＶＰＡＳＳ２は、例えば、メモリセルトランジスタＭＴ（ｘ＋１）よりも選択トランジスタＳＴ１側に設けられるメモリセルトランジスタＭＴｚ（変数ｚは、（ｘ＋１）＜ｚ≦４７の整数）に接続される非選択ワード線ＷＬｚに印加される電圧として設定される。
なお、電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３の値の大小関係は、任意に設定可能である。また、電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３には、それぞれ互いに異なる値が設定されてもよく、少なくともいずれか２つに同一の値が設定されてもよい。
また、本実施形態では、電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３は、いずれもステップアップする場合について説明するが、これに限られない。例えば、電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３は、いずれかの電圧がステップアップし、その他の電圧がステップアップしないようにしてもよい。いずれの電圧がステップアップするかは、任意に設定及び変更可能である。
２．１．２ 下層領域のセルに対する書込み動作について
まず、選択トランジスタＳＴ２側の下層領域のセルに対する書込み動作について説明する。
図８は、変形例の半導体記憶装置において下層領域のセルに対する書込み動作を説明するためのタイミングチャートである。図８は、第１実施形態において説明された図５に対応する。すなわち、図８では、下層領域のセルに接続されたワード線ＷＬが選択されている場合が示される。
図８に示すように、１回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ２が印加された後に電圧ＶＰＧＭが印加され、選択メモリセルトランジスタＭＴの電荷蓄積層３５へ電子が注入される。これに伴い、非選択ワード線ＷＬには、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３がそれぞれ印加される。具体的には、選択ワード線ＷＬの両隣の非選択ワード線ＷＬには、電圧ＶＰＡＳＳ３が印加される。選択ワード線ＷＬよりも下層の非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）には、電圧ＶＰＡＳＳ１が印加される。選択ワード線ＷＬよりも上層の非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）には、電圧ＶＰＡＳＳ２が印加される。
その後、選択ワード線ＷＬには電圧ＶＰＡＳＳ２が印加される。続いて、選択ワード線ＷＬ及び非選択ワード線ＷＬには共に電圧ＶＳＳが印加され、１回目のプログラム動作が終了する。
２回目のループにおいて、電圧ＶＰＧＭ、並びにＶＰＡＳＳ１、ＶＰＡＳＳ２、及びＶＰＡＳＳ３はそれぞれ、例えば、１回目のループから電圧ＤＶＰＧＭ、並びにＤＶＰＡＳＳ１、ＤＶＰＡＳＳ２、及びＤＶＰＡＳＳ３だけステップアップされる。電圧ＤＶＰＡＳＳ１〜ＤＶＰＡＳＳ３は、それぞれ互いに異なる値が設定されていてもよく、少なくともいずれか２つに同一の値が設定されてもよい。
具体的には、２回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ２＋ＤＶＰＡＳＳ２が印加された後に電圧ＶＰＧＭ＋ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１＋ＤＶＰＡＳＳ１、ＶＰＡＳＳ２＋ＤＶＰＡＳＳ２、及びＶＰＡＳＳ３＋ＤＶＰＡＳＳ３がそれぞれ印加される。
その後、選択ワード線ＷＬには電圧ＶＰＡＳＳ２＋ＤＶＰＡＳＳ２が印加される。続いて、選択ワード線ＷＬ及び非選択ワード線ＷＬには共に電圧ＶＳＳが印加され、２回目のプログラム動作が終了する。
このように、プログラム動作では、ループ数が大きくなるにつれて、選択ワード線ＷＬ及び非選択ワード線ＷＬに印加される電圧が徐々にステップアップされる。（ｋ−１）回目のループでは、例えば、選択ワード線ＷＬには電圧ＶＰＡＳＳ２＋（ｋ−２）ＤＶＰＡＳＳ２が印加された後にＶＰＧＭ＋（ｋ−２）ＤＶＰＧＭが印加され、非選択ワード線ＷＬには、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１＋（ｋ−２）ＤＶＰＡＳＳ１、ＶＰＡＳＳ２＋（ｋ−２）ＤＶＰＡＳＳ２、及びＶＰＡＳＳ３＋（ｋ−２）ＤＶＰＡＳＳ３がそれぞれ印加される。そして、選択ワード線ＷＬに電圧ＶＰＡＳＳ２＋（ｋ−２）ＤＶＰＡＳＳ２が印加された後、選択ワード線ＷＬ及び非選択ワード線ＷＬに共に電圧ＶＳＳが印加される。
続いて、ｋ回目のループにおいて、非選択ワード線ＷＬに印加される電圧は、ステップアップされた結果、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１、ＶＰＡＳＳ２＿ＬＩＭＩＴ１、及びＶＰＡＳＳ３＿ＬＩＭＩＴ１に達する。電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１は、書込み動作の際にロジック制御回路２３から電圧生成回路２６に転送される情報の１つであり、例えば、それぞれ電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３の上限値である。
図８の例では、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１は、電圧ＶＰＡＳＳ１＋（ｋ−２）ＤＶＰＡＳＳ１より大きく、電圧ＶＰＡＳＳ１＋（ｋ−１）ＤＶＰＡＳＳ１以下の大きさである。電圧ＶＰＡＳＳ２＿ＬＩＭＩＴ１は、電圧ＶＰＡＳＳ２＋（ｋ−２）ＤＶＰＡＳＳ２より大きく、電圧ＶＰＡＳＳ２＋（ｋ−１）ＤＶＰＡＳＳ２以下の大きさである。電圧ＶＰＡＳＳ３＿ＬＩＭＩＴ１は、電圧ＶＰＡＳＳ３＋（ｋ−２）ＤＶＰＡＳＳ３より大きく、電圧ＶＰＡＳＳ３＋（ｋ−１）ＤＶＰＡＳＳ３以下の大きさである。これにより、以降のループでは、非選択ワード線ＷＬに印加される電圧は、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１より大きな値にステップアップされない。
すなわち、ｋ回目以降のループ、例えば、ｋ回目、（ｋ＋１）回目、及び（ｋ＋２）回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ２＿ＬＩＭＩＴ１が印加された後にそれぞれ電圧ＶＰＧＭ＋（ｋ−１）ＤＶＰＧＭ、ＶＰＧＭ＋ｋＤＶＰＧＭ、及びＶＰＧＭ＋（ｋ＋１）ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、いずれのループでも、選択ワード線ＷＬとの位置関係に応じて電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１のいずれかが印加される。そして、選択ワード線ＷＬに電圧ＶＰＡＳＳ２＿ＬＩＭＩＴ１が印加された後、選択ワード線ＷＬ及び非選択ワード線ＷＬに共に電圧ＶＳＳが印加され、ｋ回目、（ｋ＋１）回目、及び（ｋ＋２）回目のプログラム動作が終了する。
以上のように動作することにより、選択ゲート線ＳＧＳ側の下層領域のワード線ＷＬが選択された場合の書込み動作が終了する。
２．１．３ 上層領域のセルに対する書込み動作について
続いて、選択トランジスタＳＴ１側の上層領域のセルに対する書込み動作について説明する。
図９は、変形例の半導体記憶装置において上層領域のセルに対する書込み動作を説明するためのタイミングチャートである。図９は、第１実施形態において説明された図６に対応する。すなわち、図９では、上層領域のセルに接続されたワード線ＷＬが選択されている場合が示される。
図９に示すように、（ｋ−１）回目のループまでの動作は、図８において示した下層領域のセルに対する書込み動作と同様であるため、その説明を省略する。
ｋ回目のループにおいて、非選択ワード線ＷＬに印加される電圧は、ステップアップされた結果、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１に達する。しかしながら、シーケンサ２５は、以降のループにおいて電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１より大きな電圧へのステップアップを停止させることなく、引き続き非選択ワード線ＷＬに印加される電圧をステップアップさせる。
具体的には、例えば、ｋ回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ２＿（ｋ−１）ＤＶＰＡＳＳ２が印加された後に電圧ＶＰＧＭ＋（ｋ−１）ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１＋（ｋ−１）ＤＶＰＡＳＳ１、ＶＰＡＳＳ２＋（ｋ−１）ＤＶＰＡＳＳ２、及びＶＰＡＳＳ３＋（ｋ−１）ＤＶＰＡＳＳ３のいずれかが印加される。その後、選択ワード線ＷＬには電圧ＶＰＡＳＳ２＋（ｋ−１）ＤＶＰＡＳＳ２が印加される。続いて、選択ワード線ＷＬ及び非選択ワード線ＷＬに共に電圧ＶＳＳが印加され、ｋ回目のプログラム動作が終了する。
続いて、（ｋ＋１）回目のループにおいて、選択ワード線ＷＬより下層に設けられた非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）、選択ワード線ＷＬより上層に設けられた非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）、及び選択ワード線ＷＬの両隣の非選択ワード線ＷＬに印加される電圧は、ステップアップされた結果、それぞれ電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２、ＶＰＡＳＳ２＿ＬＩＭＩＴ２、及びＶＰＡＳＳ３＿ＬＩＭＩＴ２に達する。電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２は、書込み動作の際にロジック制御回路２３から電圧生成回路２６に転送される情報の１つである。電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２はそれぞれ、電圧ＶＰＡＳＳ１〜ＶＰＡＳＳ３に対する電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１と異なる上限値である。
図９の例では、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２はそれぞれ、電圧ＶＰＡＳＳ１＋（ｋ−１）ＤＶＰＡＳＳ１〜ＶＰＡＳＳ３＋（ｋ−１）ＤＶＰＡＳＳ３より大きく、電圧ＶＰＡＳＳ１＋ｋＤＶＰＡＳＳ１〜ＶＰＡＳＳ３＋ｋＤＶＰＡＳＳ３以下の大きさである。これにより、以降のループでは、選択ワード線ＷＬより下層に設けられた非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）、選択ワード線ＷＬより上層に設けられた非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）、及び選択ワード線ＷＬの両隣の非選択ワード線ＷＬに印加される電圧はそれぞれ、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２より大きな値にステップアップされない。
すなわち、（ｋ＋１）回目以降のループ、例えば、（ｋ＋１）回目、及び（ｋ＋２）回目のループにおいて、選択ワード線ＷＬには、電圧ＶＰＡＳＳ２＿ＬＩＭＩＴ２が印加された後にそれぞれ電圧ＶＰＧＭ＋ｋＤＶＰＧＭ、及びＶＰＧＭ＋（ｋ＋１）ＤＶＰＧＭが印加される。これに伴い、非選択ワード線ＷＬには、選択ワード線ＷＬとの位置関係に応じて、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２のいずれかが印加される。そして、選択ワード線ＷＬに電圧ＶＰＡＳＳ２＿ＬＩＭＩＴ２が印加された後、選択ワード線ＷＬ及び非選択ワード線ＷＬに共に電圧ＶＳＳが印加され、（ｋ＋１）回目、及び（ｋ＋２）回目のプログラム動作が終了する。
以上のように動作することにより、選択ゲート線ＳＧＤ側の上層領域のワード線ＷＬが選択された場合の書込み動作が終了する。
なお、図８及び図９の例では、選択ワード線ＷＬの両隣、及び下層に設けられた非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）に印加される電圧はそれぞれ、ｋ回目のループにおいて電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１に達し、（ｋ＋１）回目のループにおいて電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２に達したが、これに限られない。例えば、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２はそれぞれ、電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１より大きければよく、（ｋ＋１）回目以上の任意のループにおいて到達可能な大きさに設定可能である。
また、図８及び図９の例では、非選択ワード線ＷＬに印加される電圧は、選択ワード線ＷＬとの位置関係によらず、選択ワード線ＷＬに印加される電圧と共に、２回目のループからステップアップを開始しているが、これに限らず、各々が独立して任意の回数のループからステップアップを開始しても良い。
２．２ 本変形例に係る効果について
本変形例に係る効果について、以下に説明する。
上述の通り、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値電圧の上昇を抑制するためには、当該メモリセルトランジスタＭＴのチャネルの電位を上昇させることが効果的である。しかしながら、全ての非選択ワード線ＷＬに一律に大きな電圧を印加しても、チャネルの電位を上昇させる効果が十分に得られない場合がある。
本変形例によれば、同一のＮＡＮＤストリングＮＳ内において、選択ワード線ＷＬより下層に設けられた非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）には、電圧ＶＰＡＳＳ１が印加される。また、選択ワード線ＷＬより上層に設けられた非選択ワード線ＷＬ（選択ワード線ＷＬに隣り合う非選択ワード線ＷＬを除く）には、電圧ＶＰＡＳＳ２が印加される。また、選択ワード線ＷＬの両隣に設けられた非選択ワード線ＷＬには、電圧ＶＰＡＳＳ３が印加される。
これにより、非選択ワード線ＷＬには、非選択ワード線ＷＬと選択ワード線ＷＬとの位置関係に応じて、同一のループにおいて異なる値の電圧が印加される。このため、非選択ワード線ＷＬに印加される電圧の大きさをワード線ＷＬ毎に適切に設定しつつ、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値電圧の上昇を効果的に抑制することが出来る。
３． その他
なお、上述の変形例では、全ての非選択ワード線ＷＬに対して２つの上限値（電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１〜ＶＰＡＳＳ３＿ＬＩＭＩＴ１、及び電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ２〜ＶＰＡＳＳ３＿ＬＩＭＩＴ２）が設定される場合について説明したが、これに限られない。
例えば、メモリセルトランジスタＭＴの特性によっては、全ての非選択ワード線ＷＬについて、２つの上限値を設定しても、非選択メモリセルトランジスタＭＴへの意図しない書込みを抑制する効果が十分に得られない場合がある。より具体的には、例えば、選択ワード線ＷＬよりも上層の非選択ワード線ＷＬに電圧ＶＰＡＳＳ２＿ＬＩＭＩＴ２を印加した場合、及び選択ワード線ＷＬの両隣の非選択ワード線ＷＬに電圧ＶＰＡＳＳ３＿ＬＩＭＩＴ２を印加した場合は、非選択メモリセルトランジスタＭＴへの意図しない書込みを抑制する効果が十分に得られない場合がある。加えて、非選択ワード線ＷＬに大きな電圧が印加されることによって、かえって非選択メモリセルトランジスタＭＴに意図しないデータの書込みが発生する場合がある。
このような場合、非選択ワード線ＷＬに対して設定される上限値の数は、選択ワード線ＷＬとの位置関係に応じて、１つであっても、複数であってもよい。
例えば、選択ワード線ＷＬよりも上層の非選択ワード線ＷＬについては、選択ワード線ＷＬが上層領域に設けられたワード線ＷＬであるか否かによらず、１種類の電圧ＶＰＡＳＳ２＿ＬＩＭＩＴ１が上限値として設定されてもよい。また、例えば、選択ワード線ＷＬの両隣の非選択ワード線ＷＬについては、選択ワード線ＷＬが上層領域に設けられたワード線ＷＬであるか否かによらず、１種類の電圧ＶＰＡＳＳ３＿ＬＩＭＩＴ１が上限値として設定されてもよい。これに対し、選択ワード線ＷＬよりも下層の非選択ワード線ＷＬについては、選択ワード線ＷＬが上層領域に設けられたワード線ＷＬであるか否かに応じて、それぞれ異なる種類の電圧ＶＰＡＳＳ１＿ＬＩＭＩＴ１及びＶＰＡＳＳ２＿ＬＩＭＩＴ２を上限値として設定してもよい。
これにより、選択ワード線ＷＬによって非選択ワード線ＷＬに設定される電圧の上限値を変更するか否かを、選択ワード線ＷＬとの位置関係に応じて設定することが出来る。このため、非選択ストリングユニットＳＵ内において選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値電圧の上昇を効果的に抑制すると共に、よりデータ書込みの信頼性を向上させることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＥＣＣ回路、１４…ＮＡＮＤインタフェース回路、１５…バッファメモリ、１６…ホストインタフェース回路、２０…半導体記憶装置、２１…メモリセルアレイ、２２…入出力回路、２３…ロジック制御回路、２４…レジスタ、２５…シーケンサ、２６…電圧生成回路、２７…ドライバセット、２８…ロウデコーダ、２９…センスアンプモジュール、３０…半導体基板、３１〜３３、３９、４２…配線層、３４…ブロック絶縁膜、３５…電荷蓄積層、３６…トンネル酸化膜、３７…半導体ピラー、３８、４０…ｎ＋型不純物拡散領域、４１…コンタクトプラグ。

Claims (9)

  1. 直列に接続された第１メモリセルトランジスタ、第２メモリセルトランジスタ、及び第３メモリセルトランジスタと、
    前記第３メモリセルトランジスタのゲートに結合されたワード線と、
    制御部と、
    を備え、
    前記制御部は、
    前記第１メモリセルトランジスタへのデータの書込みの際に、前記ワード線へ印加される電圧の上限値として第１電圧を設定し、
    前記第２メモリセルトランジスタへのデータの書込みの際に、前記ワード線へ印加される電圧の上限値として前記第１電圧と異なる第２電圧を設定する、
    半導体記憶装置。
  2. 前記第１メモリセルトランジスタ、前記第２メモリセルトランジスタ、及び前記第３メモリセルトランジスタを含む、直列に接続された複数のメモリセルトランジスタと、
    前記複数のメモリセルトランジスタに直列に接続され、前記複数のメモリセルトランジスタの上方に設けられた第１選択トランジスタと、
    前記複数のメモリセルトランジスタ及び前記第１選択トランジスタが上方に設けられた基板と、
    を更に備えた、請求項１記載の半導体記憶装置。
  3. 前記複数のメモリセルトランジスタは、連続して設けられたメモリセルトランジスタの第１組と、前記メモリセルトランジスタの第１組の上方において連続して設けられたメモリセルトランジスタの第２組と、を含み、
    前記制御部は、前記第１メモリセルトランジスタが前記メモリセルトランジスタの第１組に含まれ、前記第２メモリセルトランジスタが前記メモリセルトランジスタの第２組に含まれる場合、前記第２電圧に前記第１電圧より大きい値を設定する、
    請求項２記載の半導体記憶装置。
  4. 前記メモリセルトランジスタの第２組は、前記第１選択トランジスタに隣り合って設けられたメモリセルトランジスタを含む、請求項３記載の半導体記憶装置。
  5. 前記第１メモリセルトランジスタは、ダミーメモリセルトランジスタと隣り合う第１端を含む、請求項３記載の半導体記憶装置。
  6. 前記第３メモリセルトランジスタは、前記第１メモリセルトランジスタの下方に設けられた、請求項３記載の半導体記憶装置。
  7. 前記第３メモリセルトランジスタは、前記第１メモリセルトランジスタに隣り合って設けられた、請求項３記載の半導体記憶装置。
  8. 前記第１選択トランジスタのゲートに結合された配線と異なる配線に結合されたゲートを含む第２選択トランジスタと、
    前記第２選択トランジスタに直列に接続され、前記ワード線に結合されたゲートを含む第４メモリセルトランジスタと、
    を更に備える、請求項３記載の半導体記憶装置。
  9. 直列に接続された第１メモリセルトランジスタ、第２メモリセルトランジスタ、及び第３メモリセルトランジスタと、
    前記第３メモリセルトランジスタのゲートに結合されたワード線と、
    制御部と、
    を備え、
    前記制御部は、
    前記第１メモリセルトランジスタへのデータの書込みの際に、前記ワード線へ印加される電圧が第１電圧までステップアップされると、前記ワード線へ印加される電圧のステップアップを停止させ、
    前記第２メモリセルトランジスタへのデータの書込みの際に、前記ワード線へ印加される電圧が前記第１電圧と異なる第２電圧までステップアップされると、前記ワード線へ印加される電圧のステップアップを停止させる、
    半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114162B2 (en) 2019-08-22 2021-09-07 Kioxia Corporation Non-volatile semiconductor memory device including a first memory bunch and a second memory bunch

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20240112645A (ko) * 2023-01-12 2024-07-19 삼성전자주식회사 불휘발성 메모리 장치, 이를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334588A (ja) * 2001-05-11 2002-11-22 Seiko Epson Corp 不揮発性半導体記憶装置のプログラム方法
US7525841B2 (en) * 2006-06-14 2009-04-28 Micron Technology, Inc. Programming method for NAND flash
JP5178167B2 (ja) * 2007-12-04 2013-04-10 株式会社東芝 半導体記憶装置及びそのデータ書き込み方法
US8238161B2 (en) * 2008-11-17 2012-08-07 Samsung Electronics Co., Ltd. Nonvolatile memory device
US9378831B2 (en) * 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
US8274831B2 (en) 2010-05-24 2012-09-25 Sandisk Technologies Inc. Programming non-volatile storage with synchronized coupling
TWI534810B (zh) * 2011-12-09 2016-05-21 Toshiba Kk Nonvolatile semiconductor memory device
US9087601B2 (en) * 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
KR102210328B1 (ko) 2014-02-12 2021-02-01 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
US9286987B1 (en) * 2014-09-09 2016-03-15 Sandisk Technologies Inc. Controlling pass voltages to minimize program disturb in charge-trapping memory
JP6309909B2 (ja) 2015-03-12 2018-04-11 東芝メモリ株式会社 不揮発性半導体記憶装置
JP6154879B2 (ja) * 2015-11-18 2017-06-28 ウィンボンド エレクトロニクス コーポレーション Ｎａｎｄ型フラッシュメモリとそのプログラム方法
JP6538597B2 (ja) * 2016-03-14 2019-07-03 東芝メモリ株式会社 記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114162B2 (en) 2019-08-22 2021-09-07 Kioxia Corporation Non-volatile semiconductor memory device including a first memory bunch and a second memory bunch

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