CN109524043A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够提高数据写入的可靠性的半导体存储装置。一实施方式的半导体存储装置具备：第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；字线，与所述第3存储单元晶体管的栅极耦合；以及控制部。所述控制部在向所述第1存储单元晶体管写入数据时，设定第1电压作为对所述字线施加的电压的上限值，在向所述第2存储单元晶体管写入数据时，设定与所述第1电压不同的第2电压作为对所述字线施加的电压的上限值。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2017-179336号(申请日：2017年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有作为半导体存储装置的NAND(Not And，与非)型闪存。
发明内容
实施方式提供一种能够提高数据写入的可靠性的半导体存储装置。
实施方式的半导体存储装置具备：第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；字线，与所述第3存储单元晶体管的栅极耦合；以及控制部。所述控制部在向所述第1存储单元晶体管写入数据时，设定第1电压作为对所述字线施加的电压的上限值，在向所述第2存储单元晶体管写入数据时，设定与所述第1电压不同的第2电压作为对所述字线施加的电压的上限值。
附图说明
图1是用以说明第1实施方式的存储器系统的构成的框图。
图2是用以说明第1实施方式的半导体存储装置的构成的框图。
图3是用以说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。
图4是用以说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。
图5是用以说明在第1实施方式的半导体存储装置中选择下层区域的字线的情况的写入动作的时序图。
图6是用以说明在第1实施方式的半导体存储装置中选择上层区域的字线的情况的写入动作的时序图。
图7是用以说明程序干扰的图解。
图8是用以说明在变化例的半导体存储装置中选择下层区域的字线的情况的写入动作的时序图。
图9是用以说明在变化例的半导体存储装置中选择上层区域的字线的情况的写入动作的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素标注共通的参照符号。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置例如包括NAND型闪存。
1.1关于构成
首先，对第1实施方式的半导体存储装置的构成进行说明。
1.1.1关于存储器系统的整体构成
利用图1对第1实施方式的存储器系统的构成例进行说明。图1是表示第1实施方式的存储器系统的构成的一例的框图。存储器系统1例如与外部的未图示的主机设备进行通信。存储器系统1保存来自主机设备(未图示)的数据，另外，将数据读取到主机设备。
如图1所示，存储器系统1具备控制器10及半导体存储装置(NAND闪存)20。控制器10从主机设备接收命令，且基于所接收的命令控制半导体存储装置20。具体来说，控制器10将由主机设备指示写入的数据写入到半导体存储装置20，将由主机设备指示读取的数据从半导体存储装置20中读取并发送到主机设备。控制器10通过NAND总线而与半导体存储装置20连接。半导体存储装置20具备多个存储单元，非易失地存储数据。
NAND总线针对按照NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞分别经由个别的信号线进行收发。信号/CE是用以将半导体存储装置20启动的信号。信号CLE是对半导体存储装置20通知在信号CLE为"H(高(High))"电平期间流入到半导体存储装置20的信号I/O＜7：0＞为指令。信号ALE是对半导体存储装置20通知信号ALE为"H"电平期间流入到半导体存储装置20的信号I/O＜7：0＞为地址。信号/WE指示将信号/WE为"L(低(Low))"电平期间流入到半导体存储装置20的信号I/O＜7：0＞撷取到半导体存储装置20。信号/RE指示将信号I/O＜7：0＞输出到半导体存储装置20。信号/WP对半导体存储装置20指示禁止数据写入及删除。信号/RB表示半导体存储装置20为就绪状态(受理来自外部的命令的状态)，抑或是忙碌状态(不受理来自外部的命令的状态)。信号I/O＜7：0＞例如为8比特的信号。信号I/O＜7：0＞是在半导体存储装置20与控制器10之间进行收发的数据的实体，且包括指令CMD、地址ADD、及数据DAT。数据DAT包括写入数据及读取数据。
1.1.2关于控制器的构成
接着，利用图1对第1实施方式的存储器系统的控制器进行说明。控制器10具备处理器(CPU：Central Processing Unit(中央处理器))11、内置存储器(RAM：Random AccessMemory)12、ECC(Error Check and Correction，差错检验与纠正)电路13、NAND接口电路14、缓冲存储器15、及主机接口电路16。
处理器11对控制器10整体的动作进行控制。处理器11例如响应从主机设备接收的数据的读取命令，对半导体存储装置20发布基于NAND接口的读取命令。该动作在写入及删除的情况下也相同。另外，处理器11具有对来自半导体存储装置20的读取数据执行各种运算的功能。
内置存储器12例如为DRAM(Dynamic(RAM)，Dynamic(Random Access Memory)，动态(随机存取存储器))等半导体存储器，且用作处理器11的操作区域。内置存储器12保存用以管理半导体存储装置20的固件、及各种管理表格等。
ECC电路13进行错误检测及错误校正处理。更具体来说，写入数据时，基于从主机设备接收的数据，针对某数的数据的每一组产生ECC码。另外，读取数据时，基于ECC码进行ECC解码，检测有无错误。并且，检测出错误时，特定出其比特位置，并校正错误。
NAND接口电路14经由NAND总线而与半导体存储装置20连接，负责与半导体存储装置20的通信。NAND接口电路14根据处理器11的指示向半导体存储装置20发送指令CMD、地址ADD、及写入数据。另外，NAND接口电路14从半导体存储装置20接收读取数据。
缓冲存储器15暂时保存控制器10从半导体存储装置20及主机设备接收到的数据等。缓冲存储器15例如也用作暂时保存来自半导体存储装置20的读取数据、及对读取数据的运算结果等的存储区域。
主机接口电路16与主机设备连接，负责与主机设备的通信。主机接口电路16例如将从主机设备接收到的命令及数据分别传输到处理器11及缓冲存储器15。
1.1.3关于半导体存储装置的构成
其次，利用图2对第1实施方式的半导体存储装置的构成例进行说明。图2是表示第1实施方式的半导体存储装置的构成的一例的框图。
半导体存储装置20具备存储单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、驱动器组27、行解码器28、及读出放大器模块29。
存储单元阵列21具备多个区块BLK(BLK0、BLK1、…)。区块BLK包含与字线及位线建立关联的多个非易失性存储单元晶体管(未图示)。区块BLK例如成为数据的删除单位，同一区块BLK内的数据统一删除。各区块BLK具备多个串单位(string unit)SU(SU0、SU1、SU2、…)。各串单位SU是NAND串NS的集合。NAND串NS包含多个存储单元晶体管。以下，存储单元晶体管也简称为“单元(cell)”。此外，存储单元阵列21内的区块数、1个区块BLK内的串单位数、及1个串单位SU内的NAND串数可设定为任意数。
输入输出电路22与控制器10收发信号I/O＜7：0＞。输入输出电路22将信号I/O＜7：0＞内的指令CMD及地址ADD传输到寄存器24。输入输出电路22与读出放大器模块29收发写入数据及读取数据。
逻辑控制电路23从控制器10接收信号/CE、CLE、ALE、/WE、/RE、及/WP。另外，逻辑控制电路23将信号/RB传输到控制器10而对外部通知半导体存储装置20的状态。
寄存器24保存指令CMD及地址ADD。寄存器24将地址ADD传输到行解码器28及读出放大器模块29，并且将指令CMD传输到定序器25。
定序器25接收指令CMD，并根据基于接收的指令CMD的顺序对半导体存储装置20的整体进行控制。
电压产生电路26基于来自定序器25的指示，产生数据的写入、读取、及删除等动作所需的电压。电压产生电路26将产生的电压供给到驱动器组27。此外，作为写入数据时在电压产生电路26内产生的电压的上限值而设定的信息直接从逻辑控制电路23传输。该电压的上限值例如可根据将写入对象的存储单元晶体管与哪一条字线建立关联，而设定多个。下文对在写入动作中所设定的电压的上限值进行叙述。
驱动器组27包含多个驱动器，且基于来自寄存器24的地址，将来自电压产生电路26的各种电压供给到行解码器28及读出放大器模块29。驱动器组27例如基于地址中的行地址向行解码器28供给各种电压。
行解码器28从寄存器24接收地址ADD中的行地址，例如基于该行地址中的区块地址来选择区块BLK等。并且，经由行解码器28向所选择的区块BLK传输来自驱动器组27的电压。
读出放大器模块29在读取数据时，读出从存储单元晶体管读取到位线的读取数据，并将读出的读取数据传输到输入输出电路22。读出放大器模块29在写入数据时，经由位线将所写入的写入数据传输到存储单元晶体管。另外，读出放大器模块29从寄存器24接收地址ADD中的列地址，并将基于该列地址的列的数据输出。
1.1.4关于存储单元阵列的构成
其次，利用图3对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明。图3是用以说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图的一例。
如图3所示，NAND串NS各自具备例如48个存储单元晶体管MT(MT0～MT47)、选择晶体管ST1、及选择晶体管ST2。此外，存储单元晶体管MT的个数不限于48个，也可以是8个或16个、32个、64个、96个、128个等，其数量不受限定。存储单元晶体管MT具备包含控制栅极及电荷储存层的积层栅极。各存储单元晶体管MT在选择晶体管ST1与ST2之间串联连接。在图3的例中，示出存储单元晶体管MT0与选择晶体管ST2相邻设置，存储单元晶体管MT47与选择晶体管ST1相邻设置的情况，但并不限于此。例如，也可以在存储单元晶体管MT0与选择晶体管ST2之间、及存储单元晶体管MT47与选择晶体管ST1之间设置着未写入数据的虚设存储单元晶体管(未图示)。这种虚设存储单元晶体管的栅极例如连接于虚设字线(未图示)。此外，在以下的说明中，'连接'也包括其间介置其它可导电的要素的情况。
在某区块BLK内，串单位SU0～SU3的选择晶体管ST1的栅极分别与选择栅极线SGD0～SGD3连接。另外，区块BLK内的所有串单位SU的选择晶体管ST2的栅极与选择栅极线SGS共通连接。此外，选择栅极线SGS也可与选择栅极线SGD相同地，针对各个串单位SU0～SU3的每一个选择晶体管ST2进行分割(也就是说，将串单位SU0～SU3的选择晶体管ST2的栅极分别与选择栅极线SGS0～SGS3(未图示)连接)。同一区块BLK内的存储单元晶体管MT0～MT47的控制栅极分别与字线WL0～WL47连接。也就是说，相同地址的字线WL与同一区块BLK内的所有串单位SU共通连接，选择栅极线SGS与同一区块BLK内的所有串单位SU共通连接。另一方面，选择栅极线SGD仅与同一区块BLK内的串单位SU的1个连接。
另外，在存储单元阵列21内配置成矩阵状的NAND串NS中的位于同一行的NAND串NS的选择晶体管ST1的另一端与m条位线BL(BL0～BL(m－1)(m为自然数))中的任一条连接。另外，位线BL跨及多个区块BLK而与同一列的NAND串NS共通连接。
另外，选择晶体管ST2的另一端与源极线CELSRC连接。源极线CELSRC跨及多个区块BLK而与多个NAND串NS共通连接。
如上所述，数据的删除例如是对位于同一区块BLK内的存储单元晶体管MT统一地进行。与此相对，数据的读取及写入可针对任一区块BLK的任一串单位SU中的与任一字线WL共通连接的多个存储单元晶体管MT统一地进行。这种在1个串单位SU中共有字线WL的存储单元晶体管MT的组例如称为单元单位(cell unit)CU。也就是说，单元单位CU是能够统一执行写入、或读取动作的存储单元晶体管MT的组。
此外，1个存储单元晶体管MT例如能够保存多个比特数据。并且，将在同一单元单位CU内存储单元晶体管MT各自在同位的比特中保存的1比特的集合称为“页”。也就是说，“页”也可以定义为在同一单元单位CU内的存储单元晶体管MT的组形成的存储器空间的一部分。
其次，利用图4对存储单元阵列21的剖面构造进行说明。图4表示第1实施方式的半导体存储装置的存储单元阵列的一部分的剖面构造的一例。尤其是图4表示1个区块BLK内的与2个串单位SU0及SU1相关的部分。具体来说，图4表示2个串单位SU0及SU1各自的2个NAND串NS、及其周边的部分。并且，将图4所示的NAND串NS的构成沿X方向及Y方向排列多个，例如沿X方向及Y方向排列的多个NAND串NS的集合相当于1个串单位SU。
半导体存储装置20设置在半导体衬底30上。在以下的说明中，将与半导体衬底30的表面平行的面设为XY平面，将与XY平面垂直的方向设为Z方向。另外，X方向与Y方向相互正交。
在半导体衬底30的上部设置n型阱区域30n，在n型阱区域30n的上部还设置p型阱区域30p。在p型阱区域30p上设置多个NAND串NS。也就是说，在p型阱区域30p上例如依序积层作为选择栅极线SGS而发挥功能的配线层31、作为字线WL0～WL47而发挥功能的48层配线层32(WL0～WL47)、及作为选择栅极线SGD而发挥功能的配线层33。配线层31及33也可以积层有多层。在所积层的配线层31～33间设置未图示的绝缘膜。
配线层31例如与1个区块BLK内的多个NAND串NS各自的选择晶体管ST2的栅极共通连接。配线层32在每一层与1个区块BLK内的多个NAND串NS各自的存储单元晶体管MT的控制栅极共通连接。配线层33与1个串单位SU内的多个NAND串NS各自的选择晶体管ST1的栅极共通连接。
存储器空洞(memory hole)MH以通过配线层33、32、31到达p型阱区域30p的方式设置。在存储器空洞MH的侧面上依序设置区块绝缘膜34、电荷储存层(绝缘膜)35、及隧道氧化膜36。在存储器空洞MH内埋入半导体支柱(导电膜)37。半导体支柱37例如为非掺杂的多晶硅，作为NAND串NS的电流路径而发挥功能。在半导体支柱37的上部设置n+型杂质扩散区域38，在n+型杂质扩散区域38的上端上设置作为位线BL而发挥功能的配线层39。
如上所述，在p型阱区域30p的上方依序积层着选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1，1个存储器空洞MH对应于1个NAND串NS。
在p型阱区域30p的上部设置n+型杂质扩散区域40。在n+型杂质扩散区域40的上表面上设置接触插塞41。在接触插塞41的上表面上设置作为源极线CELSRC而发挥功能的配线层42。
此外，存储单元阵列21的构成也可以为其它构成。关于存储单元阵列21的构成，例如记载于名为“三维积层非易失性半导体存储器”且在2009年3月19日申请的美国专利申请12/407,403号中。另外，记载于名为“三维积层非易失性半导体存储器”且在2009年3月18日申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法”且在2010年3月25日申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法”且在2009年3月23日申请的美国专利申请12/532,030号中。通过参照将这些专利申请的全部内容引用在本申请说明书中。
在本实施方式中，将在1个NAND串NS中所包含的多个存储单元晶体管MT分类为存储单元晶体管MT的第1组、及存储单元晶体管MT的第2组。存储单元晶体管MT的第1组及第2组是由连续设置的多个存储单元晶体管MT构成。具体来说，例如存储单元晶体管MT的第1组包含包括与选择晶体管ST2相邻的存储单元晶体管MT(在图4的例中为存储单元晶体管MT0)在内的连续设置的L个(例如L为1≦L＜48的整数)存储单元晶体管MT。存储单元晶体管MT的第2组设置在存储单元晶体管MT的第1组的上方。也就是说，存储单元晶体管MT的第2组包含包括与选择晶体管ST1相邻的存储单元晶体管MT(在图4的例中为存储单元晶体管MT47)在内的连续设置的(48－L)个存储单元晶体管MT。
在以下的说明中，将设置存储单元晶体管MT的第1组的沿着Z方向的区域称为“下层区域”，将设置存储单元晶体管MT的第2组的沿着Z方向的区域称为“上层区域”。并且，存储单元晶体管MT的第1组例如称为“选择晶体管ST2侧的下层区域的单元的组”或“下层区域的单元的组”，存储单元晶体管MT的第2组例如也称为“选择晶体管ST1侧的上层区域的单元的组”或“上层区域的单元的组”。选择晶体管ST1侧的上层区域的单元的组、及上层区域的单元的组也可以包含虚设单元晶体管。
1.2关于写入动作
其次，对第1实施方式的半导体存储装置的写入动作进行说明。
在以下的说明中，在存储单元晶体管MT、及与该存储单元晶体管MT连接的字线WL为数据的写入对象的情况下，对各个名称标注“选择”。另外，在并非数据的写入对象的情况下，对各个名称标注“非选择”。此外，在以下的说明中，针对存在虚设字线及虚设单元晶体管的情况，例如视为始终为非选择而进行说明。
1.2.1关于写入动作的概要
首先，对第1实施方式的写入动作的概要进行说明。
写入动作包含反复执行的多个程序动作。程序动作是通过将电子注入到选择存储单元晶体管MT的电荷储存层35而使阈值电压上升、或者通过禁止电子的注入而维持阈值电压的动作。通过反复进行该程序动作多次，而使选择存储单元晶体管MT的阈值电压上升到指定值。该程序动作的重复单位例如称为“循环”。
以下，分别示出包含该多次程序动作的数据的写入动作中的对选择晶体管ST2侧的下层区域的单元的组中的1个单元的写入动作、及对选择晶体管ST1侧的上层区域的单元的组中的1个单元的写入动作。
1.2.2关于对下层区域的单元的写入动作
首先，对针对选择晶体管ST2侧的下层区域的单元的写入动作进行说明。
图5是用以说明在第1实施方式的半导体存储装置中对下层区域的单元的写入动作的时序图。也就是说，图5中，示出选择与下层区域的单元连接的字线WL的情况。
如图5所示，在第1次循环中，对选择字线WL在施加电压VPASS之后施加电压VPGM，向选择存储单元晶体管MT的电荷储存层35注入电子。伴随于此，对非选择字线WL施加电压VPASS。
电压VPASS具有能够通过耦合使信道的电位上升(升压)到如下程度的大小，也就是，能够在包含注入电子的选择存储单元晶体管MT的NAND串NS中控制对非选择存储单元晶体管MT的程序，且在包含不注入电子的选择存储单元晶体管MT的NAND串NS中抑制选择存储单元晶体管MT中的阈值电压上升。电压VPGM是用以将电子注入到存储单元晶体管MT的电荷储存层35的电压，大于电压VPASS。
其后，对选择字线WL施加电压VPASS。继而，对选择字线WL及非选择字线WL一同施加电压VSS，第1次程序动作结束。
在第2次循环中，电压VPGM及VPASS分别例如从第1次循环升高电压DVPGM及DVPASS。
具体来说，在第2次循环中，对选择字线WL在施加电压VPASS+DVPASS之后施加电压VPGM+DVPGM。伴随于此，对非选择字线WL施加电压VPASS+DVPASS。
其后，对选择字线WL施加电压VPASS+DVPASS。继而，对选择字线WL及非选择字线WL一同施加电压VSS，第2次程序动作结束。
这样一来，在程序动作中，随着循环数变大，将对选择字线WL及非选择字线WL施加的电压逐渐升高。在第(k－1)次循环(k为2以上的自然数)中，例如对选择字线WL在施加电压VPASS+(k－2)DVPASS之后施加VPGM+(k－2)DVPGM，对非选择字线WL施加电压VPASS+(k－2)DVPASS。并且，在对选择字线WL施加电压VPASS+(k－2)DVPASS之后，对选择字线WL及非选择字线WL一同施加电压VSS。
继而，在第k次循环中，对非选择字线WL施加的电压升高，结果达到电压VPASS_LIMIT1。电压VPASS_LIMIT1是写入动作时从逻辑控制电路23传输到电压产生电路26的信息之一，例如为电压VPASS的上限值。在图5的例中，电压VPASS_LIMIT1是大于电压VPASS+(k－2)DVPASS且为电压VPASS+(k－1)DVPASS以下的大小。由此，在之后的循环中，对非选择字线WL施加的电压不会升高到大于电压VPASS_LIMIT1的值。
也就是说，在第k次之后的循环、例如第k次、第(k+1)次、及第(k+2)次循环中，对选择字线WL在施加电压VPASS_LIMIT1之后分别施加电压VPGM+(k－1)DVPGM、VPGM+kDVPGM、及VPGM+(k+1)DVPGM。伴随于此，对非选择字线WL施加电压VPASS_LIMIT1。并且，在对选择字线WL施加电压VPASS_LIMIT1之后，对选择字线WL及非选择字线WL一同施加电压VSS，第k次、第(k+1)次、及第(k+2)次程序动作结束。
根据如上所述进行动作，选择了选择栅极线SGS侧的下层区域的字线WL的情况下的写入动作结束。
1.2.3关于对上层区域的单元的写入动作
继而，对针对选择晶体管ST1侧的上层区域的单元的写入动作进行说明。
图6是用以说明在第1实施方式的半导体存储装置中对上层区域的单元的写入动作的时序图。也就是说，图6中，示出选择与上层区域的单元连接的字线WL的情况。
如图6所示，第(k－1)次循环之前的动作因为与在图5中示出的对下层区域的单元的写入动作相同，所以省略其说明。
在第k次循环中，对非选择字线WL施加的电压升高，结果达到电压VPASS_LIMIT1。然而，定序器25在之后的循环中不停止向大于电压VPASS_LIMIT1的电压的升高，而接着使对非选择字线WL施加的电压升高。
具体来说，例如在第k次循环中，对选择字线WL在施加电压VPASS+(k－1)DVPASS之后施加电压VPGM+(k－1)DVPGM。伴随于此，对非选择字线WL施加电压VPASS+(k－1)DVPASS。其后，对选择字线WL施加电压VPASS+(k－1)DVPASS。继而，对选择字线WL及非选择字线WL一同施加电压VSS，第k次程序动作结束。
继而，在第(k+1)次循环中，对非选择字线WL施加的电压升高，结果达到电压VPASS_LIMIT2。电压VPASS_LIMIT2为写入动作时从逻辑控制电路23传输到电压产生电路26的信息之一，例如为针对电压VPASS的与电压VPASS_LIMIT1不同的上限值。
在图6的例中，电压VPASS_LIMIT2是大于电压VPASS+(k－1)DVPASS且电压VPASS+kDVPASS以下的大小。由此，在之后的循环中，对非选择字线WL施加的电压不会升高到大于电压VPASS_LIMIT2的值。
也就是说，在第(k+1)次之后的循环、例如第(k+1)次、及第(k+2)次循环中，对选择字线WL在施加电压VPASS_LIMIT2之后分别施加电压VPGM+kDVPGM、及VPGM+(k+1)DVPGM。伴随于此，对非选择字线WL施加电压VPASS_LIMIT2。并且，在对选择字线WL施加电压VPASS_LIMIT2之后，对选择字线WL及非选择字线WL一同施加电压VSS，第(k+1)次、及第(k+2)次程序动作结束。
通过如上所述进行动作，选择了选择栅极线SGD侧的上层区域的字线WL的情况下的写入动作结束。
此外，在图5及图6的例中，对非选择字线WL施加的电压在第k次循环中达到电压VPASS_LIMIT1，在第(k+1)次循环中达到电压VPASS_LIMIT2，但并不限于此。例如，电压VPASS_LIMIT2大于电压VPASS_LIMIT1即可，可设定为在第(k+1)次以上的任意循环中能够达到的大小。
另外，在图5及图6的例中，对非选择字线WL施加的电压是与对选择字线WL施加的电压一同从第2次循环起开始升高，但并不限于此，也可以从任意次数的循环起开始升高。
另外，在图5及图6的例中，对所有非选择字线WL施加的电压在第1次循环中施加同一电压VPASS，但并不限于此。例如，对非选择字线WL施加的电压也可以根据字线WL的沿着Z方向的位置而不同。
1.3关于本实施方式的效果
根据第1实施方式，能够提高数据写入的可靠性。以下，对本效果进行说明。
根据第1实施方式，写入动作时对非选择字线WL施加的电压是随着循环数的增加而升高。逻辑控制电路23在数据写入时向电压产生电路26传输表示该升高的电压的上限值的信息。具体来说，在选择了选择晶体管ST2侧的下层区域的单元的情况下，对电压产生电路26传输电压VPASS_LIMIT1作为可对非选择字线WL施加的电压的上限值。另外，在选择了选择晶体管ST1侧的上层区域的单元的情况下，对电压产生电路26传输电压VPASS_LIMIT2作为可对非选择字线WL施加的电压的上限值。电压VPASS_LIMIT2设定大于电压VPASS_LIMIT1的值。由此，与对下层区域的单元执行数据的写入的情况相比，对上层区域的单元执行数据的写入的情况能够对非选择字线WL施加更高的电压。因此，在对上层区域的单元执行数据的写入的情况下，能够减少程序干扰的影响。因此，能够提高数据写入的可靠性。
如果进行补充，那么半导体存储装置20具有沿着相对于半导体衬底30垂直的Z方向设置选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1的构成。因此，在1个区块BLK内设置共有同一字线WL的多个串单位SU0～SU3。在该情况下，同一区块BLK内的多个串单位SU0～SU3可根据使选择晶体管ST1为接通状态还是断开状态，而切换选择与非选择。另一方面，如上所述，同一区块BLK内的多个串单位SU0～SU3共有同一字线WL。因此，对非选择串单位SU内的存储单元晶体管MT的栅极施加与选择串单位SU内的存储单元晶体管MT的栅极相同的电压。
一般来说，在非选择串单位SU内与选择字线WL连接的存储单元晶体管MT中，通过浮动状态的信道的电位利用与字线WL的电压的耦合而升压，来抑制非意图的写入。然而，信道的电位的升压量可能因各种因素而降低。
例如，信道的电位的升压量可能因与注入到选择晶体管ST2侧的非选择存储单元晶体管MT的电荷储存层35的电子的耦合而降低。此处，针对1个NAND串NS内的多个存储单元晶体管MT从选择晶体管ST2侧(源极侧)朝向选择晶体管ST1侧(漏极侧)依序执行写入。由此，在对上层区域的存储单元晶体管MT写入数据的情况下，在该选择存储单元晶体管MT的位于源极侧的存储单元晶体管MT的大部分已经写入有数据的可能性较高。因此，上层区域的选择存储单元晶体管MT与下层区域的选择存储单元晶体管MT相比，受到与注入到源极侧的存储单元晶体管MT的电荷储存层35的电子的耦合的影响，信道的电位的升压量更容易降低。
另外，例如上层区域的选择存储单元晶体管MT与下层区域的选择存储单元晶体管MT相比更靠近位线BL。因此，升压后的信道的电位可能向位线BL泄漏。
因此，写入动作时，存在如下情况：上层区域的选择存储单元晶体管MT与下层区域的选择存储单元晶体管MT相比，不易将信道的电位升压到充分的大小。
图7是用以说明程序干扰的图解。图7中，在横轴设定选择字线WL。另外，图7中，在纵轴设定非选择串单位SU内与选择字线WL连接的存储单元晶体管MT中产生的阈值电压的上升量。即，图7表示选择字线WL与因程序干扰所产生的阈值电压的上升量的对应关系的一例。
如图7所示，在选择字线WL0或与其附近的下层区域对应的字线WL的情况下，在非选择串单位SU内与选择字线WL连接的存储单元晶体管MT中产生的阈值电压的上升量相对较小。然而，随着所选择的字线WL朝向上层，该阈值电压的上升量增加。并且，在选择字线WL47或与其附近的上层区域对应的字线WL的情况下，在非选择串单位SU内与选择字线WL连接的存储单元晶体管MT中产生的阈值电压的上升量相比于选择与下层区域对应的字线WL情况，可大到无法忽视的程度。尤其是在选择字线WL47的情况下，在非选择串单位SU内与选择字线WL连接的存储单元晶体管MT中产生的阈值电压的上升量可明显大于选择其它字线WL的情况。
在第1实施方式中，在对上层区域的存储单元晶体管MT进行写入的情况下，设定大于电压VPASS_LIMIT1的电压VPASS_LIMIT2作为对非选择字线WL施加的电压的上限值。由此，能够补偿可能在上层区域的存储单元晶体管MT产生的信道的电位的升压量的降低。因此，能够针对上层区域的存储单元晶体管MT抑制明显表现的阈值电压的上升。因此，能够提高数据写入的可靠性。
此外，在对非选择字线WL施加过大的电压的情况下，可能在与该非选择字线WL连接的非选择存储单元晶体管MT产生非意图的数据的写入。因此，在不产生因如上所述的信道的电位的升压量的降低所导致的程序干扰的情况下，对于施加至非选择字线WL的电压，理想的是施加不超过电压VPASS_LIMIT1的程度的电压。
具体来说，如图7所示，在对下层区域的存储单元晶体管MT进行写入的情况下，如上所述的升压量的降低未明显表现。因此，在第1实施方式中，在对下层区域的存储单元晶体管MT进行写入的情况下，对非选择字线WL设定电压VPASS_LIMIT1而非电压VPASS_LIMIT2作为电压VPASS的上限值。因此，能够将对非选择字线WL施加电压VPASS_LIMIT2的实例抑制到最小限度，进而，能够抑制在非选择存储单元晶体管MT产生非意图的数据的写入。
2.变化例
实施方式不限于所述第1实施方式中叙述的方式，可进行各种变化。在所述第1实施方式中，已说明根据选择字线WL是否位于上层区域而针对1种电压VPASS设定互不相同的多个上限值的情况，但不限于此。例如，也可以根据与选择字线WL的位置关系而对非选择字线WL设定多种不同的电压。另外，也可以针对该多种不同的电压的每一个，根据选择字线WL是否位于上层区域而设定互不相同的多个上限值。
以下，对与第1实施方式相同的构成及动作省略其说明，主要对与第1实施方式不同的构成及动作进行说明。
2.1关于写入动作
对变化例的半导体存储装置的写入动作进行说明。
2.1.1关于写入动作的概要
首先，对变化例的写入动作的概要进行说明。
在变化例的写入动作中，作为一例，设定3种电压VPASS1、VPASS2、及VPASS3作为对非选择字线WL施加的电压，且分别升高该电压VPASS1～VPASS3。对哪一非选择字线WL施加电压VPASS1～VPASS3例如是根据非选择字线WL与选择字线WL的位置关系而决定。
电压VPASS3例如设定为对与沿着Z方向设置在选择存储单元晶体管MTx(变数x为0≦x≦47的整数)的两侧的存储单元晶体管MT(x±1)连接的非选择字线WL(x±1)施加的电压。电压VPASS1例如设定为对与设置在比选择存储单元晶体管MTx更靠选择晶体管ST2侧的存储单元晶体管MTy(变数y为0≦y＜(x－1)的整数)连接的非选择字线WLy施加的电压。电压VPASS2例如设定为对与设置在比存储单元晶体管MT(x+1)更靠选择晶体管ST1侧的存储单元晶体管MTz(变数z为(x+1)＜z≦47的整数)连接的非选择字线WLz施加的电压。
此外，电压VPASS1～VPASS3的值的大小关系可任意设定。另外，对于电压VPASS1～VPASS3可设定彼此互不相同的值，也可对至少任两个设定同一值。
另外，在本实施方式中，对电压VPASS1～VPASS3均升高的情况进行说明，但并不限于此。例如，电压VPASS1～VPASS3也可以为任一电压升高，其它电压不升高。哪一电压升高可任意设定及变更。
2.1.2关于对下层区域的单元的写入动作
首先，对针对选择晶体管ST2侧的下层区域的单元的写入动作进行说明。
图8是用以说明在变化例的半导体存储装置中对下层区域的单元的写入动作的时序图。图8对应于第1实施方式中所说明的图5。也就是说，图8中，示出选择与下层区域的单元连接的字线WL的情况。
如图8所示，在第1次循环中，对选择字线WL在施加电压VPASS2之后施加电压VPGM，向选择存储单元晶体管MT的电荷储存层35注入电子。伴随于此，对非选择字线WL，根据与选择字线WL的位置关系分别施加电压VPASS1～VPASS3。具体来说，对选择字线WL的两侧的非选择字线WL施加电压VPASS3。对比选择字线WL更靠下层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)施加电压VPASS1。对比选择字线WL更靠上层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)施加电压VPASS2。
其后，对选择字线WL施加电压VPASS2。继而，对选择字线WL及非选择字线WL一同施加电压VSS，第1次程序动作结束。
在第2次循环中，电压VPGM、及VPASS1、VPASS2与VPASS3分别例如从第1次循环升高电压DVPGM、及DVPASS1、DVPASS2、与DVPASS3。电压DVPASS1～DVPASS3可设定彼此互不相同的值，也可对至少任两个设定同一值。
具体来说，在第2个循环中，对选择字线WL在施加电压VPASS2+DVPASS2之后施加电压VPGM+DVPGM。伴随于此，对非选择字线WL，根据与选择字线WL的位置关系，分别施加电压VPASS1+DVPASS1、VPASS2+DVPASS2、及VPASS3+DVPASS3。
其后，对选择字线WL施加电压VPASS2+DVPASS2。继而，对选择字线WL及非选择字线WL一同施加电压VSS，第2次程序动作结束。
这样一来，在程序动作中，随着循环数变大，将对选择字线WL及非选择字线WL施加的电压逐渐升高。在第(k－1)次循环中，例如对选择字线WL在施加电压VPASS2+(k－2)DVPASS2之后施加VPGM+(k－2)DVPGM，对非选择字线WL，根据与选择字线WL的位置关系，分别施加电压VPASS1+(k－2)DVPASS1、VPASS2+(k－2)DVPASS2、及VPASS3+(k－2)DVPASS3。并且，在对选择字线WL施加电压VPASS2+(k－2)DVPASS2之后，对选择字线WL及非选择字线WL一同施加电压VSS。
继而，在第k次循环中，对非选择字线WL施加的电压升高，结果根据与选择字线WL的位置关系而达到电压VPASS1_LIMIT1、VPASS2_LIMIT1、及VPASS3_LIMIT1。电压VPASS1_LIMIT1～VPASS3_LIMIT1是在写入动作时从逻辑控制电路23传输到电压产生电路26的信息之一，例如分别为电压VPASS1～VPASS3的上限值。
在图8的例中，电压VPASS1_LIMIT1是大于电压VPASS1+(k－2)DVPASS1且电压VPASS1+(k－1)DVPASS1以下的大小。电压VPASS2_LIMIT1是大于电压VPASS2+(k－2)DVPASS2且电压VPASS2+(k－1)DVPASS2以下的大小。电压VPASS3_LIMIT1是大于电压VPASS3+(k－2)DVPASS3且电压VPASS3+(k－1)DVPASS3以下的大小。由此，在之后的循环中，对非选择字线WL施加的电压根据与选择字线WL的位置关系不会升高到大于电压VPASS1_LIMIT1～VPASS3_LIMIT1的值。
也就是说，在第k次之后的循环、例如第k次、第(k+1)次、及第(k+2)次循环中，对选择字线WL在施加电压VPASS2_LIMIT1之后分别施加电压VPGM+(k－1)DVPGM、VPGM+kDVPGM、及VPGM+(k+1)DVPGM。伴随于此，对非选择字线WL，在任一循环中，均根据与选择字线WL的位置关系而施加电压VPASS1_LIMIT1～VPASS3_LIMIT1中的任一个。并且，在对选择字线WL施加电压VPASS2_LIMIT1之后，对选择字线WL及非选择字线WL一同施加电压VSS，第k次、第(k+1)次、及第(k+2)次程序动作结束。
通过如上所述进行动作，选择了选择栅极线SGS侧的下层区域的字线WL的情况的写入动作结束。
2.1.3关于对上层区域的单元的写入动作
继而，对针对选择晶体管ST1侧的上层区域的单元的写入动作进行说明。
图9是用以说明在变化例的半导体存储装置中对上层区域的单元的写入动作的时序图。图9对应于第1实施方式中所说明的图6。也就是说，图9中，示出选择与上层区域的单元连接的字线WL的情况。
如图9所示，第(k－1)次循环之前的动作因为与在图8中示出的对下层区域的单元的写入动作相同，所以省略其说明。
在第k次循环中，对非选择字线WL施加的电压升高，结果根据与选择字线WL的位置关系而达到电压VPASS1_LIMIT1～VPASS3_LIMIT1。然而，定序器25在之后的循环中不停止向大于电压VPASS1_LIMIT1～VPASS3_LIMIT1的电压的升高，而接着使对非选择字线WL施加的电压升高。
具体来说，例如在第k次循环中，对选择字线WL在施加电压VPASS2_(k－1)DVPASS2之后施加电压VPGM+(k－1)DVPGM。伴随于此，对非选择字线WL，根据与选择字线WL的位置关系而施加电压VPASS1+(k－1)DVPASS1、VPASS2+(k－1)DVPASS2、及VPASS3+(k－1)DVPASS3中的任一个。其后，对选择字线WL施加电压VPASS2+(k－1)DVPASS2。继而，对选择字线WL及非选择字线WL一同施加电压VSS，第k次程序动作结束。
继而，在第(k+1)次循环中，对设置在比选择字线WL更靠下层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)、设置在比选择字线WL更靠上层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)、及选择字线WL的两侧的非选择字线WL施加的电压升高，结果分别达到电压VPASS1_LIMIT2、VPASS2_LIMIT2、及VPASS3_LIMIT2。电压VPASS1_LIMIT2～VPASS3_LIMIT2是在写入动作时从逻辑控制电路23传输到电压产生电路26的信息之一。电压VPASS1_LIMIT2～VPASS3_LIMIT2分别为针对电压VPASS1～VPASS3的与电压VPASS1_LIMIT1～VPASS3_LIMIT1不同的上限值。
在图9的例中，电压VPASS1_LIMIT2～VPASS3_LIMIT2分别是大于电压VPASS1+(k－1)DVPASS1～VPASS3+(k－1)DVPASS3且电压VPASS1+kDVPASS1～VPASS3+kDVPASS3以下的大小。由此，在之后的循环中，对设置在比选择字线WL更靠下层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)、设置在比选择字线WL更靠上层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)、及选择字线WL的两侧的非选择字线WL施加的电压不会分别升高到大于电压VPASS1_LIMIT2～VPASS3_LIMIT2的值。
也就是说，在第(k+1)次之后的循环、例如第(k+1)次、及第(k+2)次循环中，对选择字线WL在施加电压VPASS2_LIMIT2之后分别施加电压VPGM+kDVPGM、及VPGM+(k+1)DVPGM。伴随于此，对非选择字线WL，根据与选择字线WL的位置关系而施加电压VPASS1_LIMIT2～VPASS3_LIMIT2中的任一个。并且，在对选择字线WL施加电压VPASS2_LIMIT2之后，对选择字线WL及非选择字线WL一同施加电压VSS，第(k+1)次、及第(k+2)次程序动作结束。
通过如上所述进行动作，选择了选择栅极线SGD侧的上层区域的字线WL的情况下的写入动作结束。
此外，在图8及图9的例中，对设置在选择字线WL的两侧、及下层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)施加的电压分别在第k次循环中达到电压VPASS1_LIMIT1～VPASS3_LIMIT1，在第(k+1)次循环中达到电压VPASS1_LIMIT2～VPASS3_LIMIT2，但并不限于此。例如，电压VPASS_LIMIT2～VPASS3_LIMIT2分别大于电压VPASS1_LIMIT1～VPASS3_LIMIT1即可，可设定为在第(k+1)次以上的任意循环中能够达到的大小。
另外，在图8及图9的例中，对非选择字线WL施加的电压无关于与选择字线WL的位置关系，而与对选择字线WL施加的电压一同从第2次循环起开始升高，但并不限于此，也可以各自独立地从任意次数的循环起开始升高。
2.2关于本变化例的效果
以下，对本变化例的效果进行说明。
如上所述，因为抑制在非选择串单位SU内与选择字线WL连接的存储单元晶体管MT的阈值电压的上升，所以有效地使该存储单元晶体管MT的信道的电位上升。然而，即便对所有非选择字线WL一律施加较大的电压，也存在无法充分获得使信道的电位上升的效果的情况。
根据本变化例，在同一NAND串NS内，对设置在比选择字线WL更靠下层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)施加电压VPASS1。另外，对设置在比选择字线WL更靠上层的非选择字线WL(除了与选择字线WL相邻的非选择字线WL以外)施加电压VPASS2。另外，对设置在选择字线WL的两侧的非选择字线WL施加电压VPASS3。
由此，对非选择字线WL，根据非选择字线WL与选择字线WL的位置关系而在同一循环中施加不同值的电压。因此，能够一边对每个字线WL恰当地设定对非选择字线WL施加的电压的大小，一边有效地抑制在非选择串单位SU内与选择字线WL连接的存储单元晶体管MT的阈值电压的上升。
3.其它
此外，在所述变化例中，对针对所有非选择字线WL设定2个上限值(电压VPASS1_LIMIT1～VPASS3_LIMIT1、及电压VPASS1_LIMIT2～VPASS3_LIMIT2)的情况进行了说明，但并不限于此。
例如，根据存储单元晶体管MT的特性，即便针对所有非选择字线WL设定2个上限值，也存在无法充分获得抑制对非选择存储单元晶体管MT的非意图的写入的效果的情况。更具体来说，例如，在对比选择字线WL更靠上层的非选择字线WL施加电压VPASS2_LIMIT2的情况下、及对选择字线WL的两侧的非选择字线WL施加电压VPASS3_LIMIT2的情况下，存在无法充分获得抑制对非选择存储单元晶体管MT的非意图的写入的效果的情况。此外，因对非选择字线WL施加较大的电压，反而存在非选择存储单元晶体管MT中产生非意图的数据的写入的情况。
在这种情况下，对非选择字线WL设定的上限值的数量根据与选择字线WL的位置关系，可以为1个，也可以为多个。
例如关于比选择字线WL更靠上层的非选择字线WL，也可以无关于选择字线WL是否为设置在上层区域的字线WL，而设定1种电压VPASS2_LIMIT1作为上限值。另外，例如关于选择字线WL的两侧的非选择字线WL，也可以无关于选择字线WL是否为设置在上层区域的字线WL，而设定1种电压VPASS3_LIMIT1作为上限值。与此相对，关于比选择字线WL更靠下层的非选择字线WL，也可以根据选择字线WL是否为设置在上层区域的字线WL，而将种类各不相同的电压VPASS1_LIMIT1及VPASS2_LIMIT2设定为上限值。
由此，能够根据与选择字线WL的位置关系而设定是否通过选择字线WL来变更对非选择字线WL设定的电压的上限值。因此，能够有效地抑制在非选择串单位SU内与选择字线WL连接的存储单元晶体管MT的阈值电压的上升，并且进一步提高数据写入的可靠性。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些实施方式能够以其它各种方式加以实施，且能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及其均等的范围内。
附图标记
1 存储器系统
10 控制器
11 处理器
12 内置存储器
13 ECC电路
14 NAND接口电路
15 缓冲存储器
16 主机接口电路
20 半导体存储装置
21 存储单元阵列
22 输入输出电路
23 逻辑控制电路
24 寄存器
25 定序器
26 电压产生电路
27 驱动器组
28 行解码器
29 读出放大器模块
30 半导体衬底
31～33、39、42 配线层
34 区块绝缘膜
35 电荷储存层
36 隧道氧化膜
37 半导体支柱
38、40 n+型杂质扩散区域
41 接触插塞

Claims (9)

1.一种半导体存储装置，其特征在于具备：
第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；
字线，与所述第3存储单元晶体管的栅极耦合；以及
控制部；且
所述控制部在向所述第1存储单元晶体管写入数据时，设定第1电压作为对所述字线施加的电压的上限值，
在向所述第2存储单元晶体管写入数据时，设定与所述第1电压不同的第2电压作为对所述字线施加的电压的上限值。
2.根据权利要求1所述的半导体存储装置，其特征在于还具备：
多个存储单元晶体管，包含所述第1存储单元晶体管、所述第2存储单元晶体管、及所述第3存储单元晶体管，且串联连接；
第1选择晶体管，串联连接于所述多个存储单元晶体管，且设置在所述多个存储单元晶体管的上方；以及
衬底，在上方设置着所述多个存储单元晶体管及所述第1选择晶体管。
3.根据权利要求2所述的半导体存储装置，其特征在于：
所述多个存储单元晶体管包含连续设置的存储单元晶体管的第1组、以及连续设置于所述存储单元晶体管的第1组的上方的存储单元晶体管的第2组，且
所述控制部在所述第1存储单元晶体管包含在所述存储单元晶体管的第1组且所述第2存储单元晶体管包含在所述存储单元晶体管的第2组的情况下，对所述第2电压设定比所述第1电压大的值。
4.根据权利要求3所述的半导体存储装置，其特征在于：所述存储单元晶体管的第2组包含与所述第1选择晶体管相邻设置的存储单元晶体管。
5.根据权利要求3所述的半导体存储装置，其特征在于：所述第1存储单元晶体管包含与虚设存储单元晶体管相邻的第1端。
6.根据权利要求3所述的半导体存储装置，其特征在于：所述第3存储单元晶体管设置在所述第1存储单元晶体管的下方。
7.根据权利要求3所述的半导体存储装置，其特征在于：所述第3存储单元晶体管与所述第1存储单元晶体管相邻设置。
8.根据权利要求3所述的半导体存储装置，其特征在于还具备：
第2选择晶体管，包含与配线耦合的栅极，所述配线与耦合于所述第1选择晶体管的栅极的配线不同；以及
第4存储单元晶体管，串联连接于所述第2选择晶体管，且包含与所述字线耦合的栅极。
9.一种半导体存储装置，其特征在于具备：
第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；
字线，与所述第3存储单元晶体管的栅极耦合；以及
控制部；且
所述控制部在向所述第1存储单元晶体管写入数据时，如果将对所述字线施加的电压升高到第1电压，那么使对所述字线施加的电压的升高停止，
在向所述第2存储单元晶体管写入数据时，如果将对所述字线施加的电压升高到与所述第1电压不同的第2电压，那么使对所述字线施加的电压的升高停止。
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