JP2021034529A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】三次元NAND型フラッシュメモリの速度および記憶容量を向上する。
【解決手段】 ソース線と、ソース線と垂直方向に直列接続されたソース側選択ゲートトランジスタと、ソース側選択ゲート線とを有するソース側選択ゲートトランジスタ層と、ソース側選択ゲートトランジスタ層上に位置し、ソース側選択ゲートトランジスタと直列接続された複数の不揮発性メモリセルと、複数のワード線とを有するメモリセル層と、メモリセル層上に位置し、不揮発性メモリセルと直列接続されたドレイン側選択ゲートトランジスタと、ドレイン側選択ゲート線とを有するドレイン側選択ゲートトランジスタ層と、ドレイン側選択ゲートトランジスタ層上に水平方向に位置し、ドレイン側選択ゲートトランジスタと接続されたビット線と、を含むメモリバンチが、1つの半導体基板上に垂直方向に複数配置された半導体記憶装置。
【選択図】 図2
【解決手段】 ソース線と、ソース線と垂直方向に直列接続されたソース側選択ゲートトランジスタと、ソース側選択ゲート線とを有するソース側選択ゲートトランジスタ層と、ソース側選択ゲートトランジスタ層上に位置し、ソース側選択ゲートトランジスタと直列接続された複数の不揮発性メモリセルと、複数のワード線とを有するメモリセル層と、メモリセル層上に位置し、不揮発性メモリセルと直列接続されたドレイン側選択ゲートトランジスタと、ドレイン側選択ゲート線とを有するドレイン側選択ゲートトランジスタ層と、ドレイン側選択ゲートトランジスタ層上に水平方向に位置し、ドレイン側選択ゲートトランジスタと接続されたビット線と、を含むメモリバンチが、1つの半導体基板上に垂直方向に複数配置された半導体記憶装置。
【選択図】 図2
Description
本開示の実施形態は不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置としてNAND型フラッシュメモリが知られている。このNAND型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる三次元NAND型フラッシュメモリが実用化されている。三次元構造により大容量化を図り、ビットコストを抑える技術としてBiCS(Bit Cost Scalable)技術が知られている。
Bit Cost Scalable Technology with PunchandP lugProcess for Ultra High Density FlashMemory 2007 Symposium on VLSI Technology Digestof Technical Papers p14
三次元NAND型フラッシュメモリの速度および記憶容量を向上する。
本実施形態にかかる不揮発性半導体記憶装置は、ソース線と、ソース線と垂直方向に直列接続されたソース側選択ゲートトランジスタと、ソース側選択ゲートトランジスタのゲートに接続されたソース側選択ゲート線と、を有するソース側選択ゲートトランジスタ層と、ソース側選択ゲートトランジスタ層上に位置し、ソース側選択ゲートトランジスタと直列接続された複数の不揮発性メモリセルと、複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線と、を有するメモリセル層と、メモリセル層上に位置し、不揮発性メモリセルと直列接続されたドレイン側選択ゲートトランジスタと、ドレイン側選択ゲートトランジスタのゲートに接続されたドレイン側選択ゲート線と、を有するドレイン側選択ゲートトランジスタ層と、ドレイン側選択ゲートトランジスタ層上に水平方向に位置し、ドレイン側選択ゲートトランジスタと接続されたビット線と、を含むメモリバンチが、1つの半導体基板上に垂直方向に複数配置される。
以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
同一のプロセスにより形成された複数の膜は、同一の層構造を有し、かつ、同一の材料で構成される。本明細書においては、複数の膜がそれぞれ異なる機能又は役割を果たす場合であっても、このように同一のプロセスにより形成された複数の膜は、それぞれ同一の層に存在する膜として扱う。
[第1の実施形態にかかる半導体記憶装置]
まず、第1の実施形態にかかる半導体記憶装置の全体構成について、図1を用いて説明する。図1は、半導体記憶装置の基本的な構成を示すブロック図の一例である。なお、図1では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
まず、第1の実施形態にかかる半導体記憶装置の全体構成について、図1を用いて説明する。図1は、半導体記憶装置の基本的な構成を示すブロック図の一例である。なお、図1では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
図1に示すように、半導体記憶装置(NAND FLASH CHIP)1は、メモリセルアレイ(Cell Allay)100のほかに、コントローラ(Controller)2、入出力回路(I/O Buffer)4、電圧発生回路5、アドレスレジスタ(Address Hold)8、バンチデコーダ及びロウデコーダ(Bunch and Row Dec)19、センスアンプ(Sence Amp)20、データキャッシュ(Data Cache)21、及びカラムデコーダ(Col Dec)22を含む。
入出力回路4は、入出力信号端子I/O、コントローラ2、アドレスレジスタ8、カラムデコーダ22と接続されている。入出力回路4は、半導体記憶装置1の外部から入出力信号端子I/Oを介してデータを受信し、半導体記憶装置1の外部に入出力信号端子I/Oを介してデータを送信する。
半導体記憶装置1の外部と半導体記憶装置1との間の通信は、例えば、NANDインターフェイス規格に従う。入出力信号端子I/Oは、例えば8本ある。入出力回路4は、複数サイクルにわたって、入出力信号端子I/Oに供給されるアドレスデータADD、コマンドデータCMD、書込みデータを受信する。入出力回路4は、入出力信号端子I/Oから供給されたデータの一部であるコマンドデータCMD、書込みデータを、コントローラ2に供給する。
入出力回路4は、入出力信号端子I/Oから供給されたデータの一部であるアドレスデータADDを、アドレスレジスタ8に供給する。入出力回路4はカラムデコーダからデータバス線を介して供給される読出しデータを、複数サイクルにわたって、入出力信号端子I/Oに送出する。
コントローラ2はチップイネーブル信号端子/CE、アドレスラッチイネーブル信号端子ALE、コマンドラッチイネーブル信号端子CLE、ライトイネーブル信号端子/WE、リードイネーブル信号端子/RE、ライトプロテクト信号端子/WP及びレディビジー信号端子/RBと接続されている。コントローラ2は、さらに、電圧発生回路5、センスアンプ20、アドレスレジスタ8と接続されている。
コントローラ2は、チップイネーブル信号端子/CE、アドレスラッチイネーブル信号端子ALE、コマンドラッチイネーブル信号端子CLE、ライトイネーブル信号端子/WE、リードイネーブル信号端子/RE及びライトプロテクト信号端子/WPにおいて受信した各種信号の組み合わせで入出力信号端子I/Oのデータを取り込むとともに、このデータに含まれるコマンドCMDに従って、半導体記憶装置1全体の動作を制御する。
チップイネーブル信号端子/CEに供給される信号によって半導体記憶装置1をイネーブルにする。アドレスラッチイネーブル信号端子ALEに供給される信号によって、受信した入出力信号I/Oがアドレスであることを半導体記憶装置1が通知される。コマンドラッチイネーブル信号端子CLEに供給される信号によって、入出力信号端子I/Oで受信したデータがコマンドであることが半導体記憶装置1に通知される。ライトイネーブル信号端子/WEに供給される信号によって、入出力信号端子I/Oに供給されるデータの入力が半導体記憶装置1に命令される。リードイネーブル信号端子/REに供給される信号によって、入出力信号端子I/Oからの読出しデータの出力が半導体記憶装置1に命令される。ライトプロテクト信号端子/WPに供給される信号によって、データ書込み及び消去の禁止が半導体記憶装置1に指示される。
また、コントローラ2は、レディビジー信号端子/RBに信号を供給して半導体記憶装置1の状態を外部に通知する。レディビジー信号端子/RBには、半導体記憶装置1がレディ状態(外部からの命令を受け付ける状態)であるか、ビジー状態(外部からの命令を受け付けない状態)であるかを示す信号が供給される。
コントローラ2は、入出力回路4から受信したデータDATをセンスアンプ20およびデータキャッシュ21に転送する。
アドレスレジスタ8は、受信したアドレスADDを一時的に保持する。そしてアドレスレジスタ8は、ロウアドレスRADDをバンチデコーダ及びロウデコーダ19へ転送し、カラムアドレスCADDをカラムデコーダ22に転送する。
コントローラ2は、入出力回路4から受信したコマンドCMDに応じて、例えば、電圧発生回路5、バンチデコーダ及びロウデコーダ19、センスアンプ20、データキャッシュ21、アドレスレジスタ8、及びカラムデコーダ22等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
電圧発生回路5は、高電圧発生回路(HV GEN)6および低電圧発生回路(LV GEN)7を含む。高電圧発生回路6は、コントローラ2の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な高電圧を発生させ、発生した高電圧を例えばメモリセルアレイ100、バンチデコーダ及びロウデコーダ19、及びセンスアンプ20等に供給する。バンチデコーダ及びロウデコーダ19及びセンスアンプ20は、低電圧発生回路7より供給された電圧をメモリセルアレイ100内のメモリセルトランジスタに印加する。
バンチデコーダ及びロウデコーダ19は、アドレスレジスタ8及びメモリセルアレイ100に接続されている。バンチデコーダ及びロウデコーダ19は、ロウアドレスRADDをデコードし、デコード結果に基づき、メモリセルアレイ100に、必要な電圧を印加する。
センスアンプ20は、コントローラ2、メモリセルアレイ100及びデータキャッシュ21と接続されている。読み出し動作のときには、メモリセルアレイ100から読み出されたデータをセンスする。そして、センスアンプ20は、読み出しデータをデータキャッシュ21に送信する。また、センスアンプ20は、書き込み動作のときには、書き込みデータをメモリセルアレイ100に送信する。
データキャッシュ21は、センスアンプ20とカラムデコーダ22に接続されている。データキャッシュ21は、複数のラッチ回路を備える。ラッチ回路は、入出力回路4からデータバス及びカラムデコーダ22を介して供給された書き込みデータを一時的に保持するとともに、センスアンプ20によりセンスされた読出しデータを一時的に保持する。
カラムデコーダ22は、アドレスレジスタ8、データキャッシュ21及び入出力回路4に接続されている。例えば書き込み動作及び読み出し動作の際、カラムアドレスCADDをデコードし、デコード結果に応じてデータキャッシュ21内のラッチ回路を選択する。
[メモリセルアレイの回路構成]
次に、メモリセルアレイ100の回路構成について、図2および図3を用いて説明する。図2は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。図3は、本実施形態にかかる半導体記憶装置が備えるメモリバンチの構成を示す回路ブロック図である。メモリセルアレイ100は、複数のバンチ(BUNCH501、BUNCH502・・・)を備えている。
次に、メモリセルアレイ100の回路構成について、図2および図3を用いて説明する。図2は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。図3は、本実施形態にかかる半導体記憶装置が備えるメモリバンチの構成を示す回路ブロック図である。メモリセルアレイ100は、複数のバンチ(BUNCH501、BUNCH502・・・)を備えている。
バンチBUNCHの各々は、複数のブロック(BLKl、BLKl+1・・・lは1以上の整数)を含む。ブロックBLKの各々は、複数のNANDストリングを含む。NANDストリング内では、複数の不揮発性メモリセルトランジスタ(以下、「メモリセル」とも表記する)が直列に接続されている。なお、メモリセルアレイ100内の、バンチBUNCH、ブロックBLK、NANDストリング、メモリセルの数は任意である。
ブロックBLKlは、複数のビット線BL(BLn、BLn+1・・・nは1以上の整数)と接続されている。またブロックBLKlは、ブロックBLKl共通のソース線SLと接続されている。ビット線BLとソース線SLの間には、ビット線BLの各々に対応するNANDストリングが接続される。
NANDストリングの各々は、ドレイン側選択ゲート線SGD−BLKlに接続されるドレイン側選択ゲートトランジスタと、ワード線WLm−BLKl(mは1以上の整数)に接続される多数のメモリセルと、ソース側選択ゲート線SGS−BLKlに接続されるソース側選択ゲートトランジスタと、を直列接続して構成される。
ブロックBLKlに含まれる各NANDストリングのメモリセルは、共通のドレイン側選択ゲート線SGD−BLKl、ワード線WLm−BLKl(mは1以上の整数)、ソース側選択ゲート線SGS−BLKlに接続される。なお、NANDストリング内のドレイン側選択ゲートトランジスタ、メモリセル、ソース側選択ゲートトランジスタの数は任意であり、対応するドレイン側選択ゲート線SGD−BLKl、ワード線WL−BLKl、ソース側選択ゲート線SGS−BLKlの数も任意である。例えば、各ブロックBLKlにおいて、複数の(例えば4の)ドレイン側選択ゲート線SGD−BLKlと、複数の(例えば4の)ソース側選択ゲート線SGS−BLKlが電気的に独立して制御できるように構成されていてもよい。この場合、電気的に独立して制御できるソース側選択ゲート線SGS−BLKlの数は、電気的に独立して制御できるドレイン側選択ゲート線SGD−BLKlの数と同じでもよいし、それより少なくても(例えば1でも)よい。ここではブロックBLKlを例にとって説明したが、他のブロックBLKl+1なども同様の回路である。
バンチBUNCH501において、各NANDストリングはブロックBLK間で共通の対応するビット線BL(BLn−bu501、BLn+1−bu501・・・nは1以上の整数)とそれぞれ接続されている。また、バンチBUNCH501において、すべてのNANDストリングはバンチBUNCH501共通のソース線SL−bu501と接続されている。ここではバンチBUNCH501を例にとって説明したが、他のバンチBUNCH502なども同様の回路である。
メモリセルアレイ100において、各バンチBUNCHにおいて同一列に(Z方向からみて重複する位置に)配置されるビット線BL(BLn−bu501、BLn−bu502・・・)はバンチBUNCH間で共通の対応する共通ビット線CBL(CBLn)と接続されている。各ビット線BL(BLn−bu501、BLn−bu502・・・)と共通ビット線CBL(CBLn)の間にはビット線伝送トランジスタ(BL Transfer Tr.)が接続される。
バンチBUNCH501内のビット線BL(BLn−bu501、BLn+1−bu501・・・nは1以上の整数)に接続されるすべてのビット線伝送トランジスタ(BL Transfer Tr.)は共通のビット線伝送線(BL Transfer−bu501)と接続されている。ここではバンチBUNCH501やビット線BL(BLn−bu501、BLn−bu502・・・)を例にとって説明したが、他のバンチBUNCH502やビット線BL(BLn+1−bu501、BLn+1−bu502・・・)なども同様の回路である。
[メモリセルアレイの構造]
メモリセルアレイ100の構造について、図4から図9を用いて説明する。図4は、一つのバンチBUNCHの基本的な構造を示す模式斜視図である。なお、このバンチBUNCHは同一の半導体基板SUB上に積層形成された複数のバンチBUNCHの一層分に相当する。バンチBUNCHは、下層から順に、それぞれ二酸化シリコン膜等の絶縁膜を介して、ソース線SL、2層のソース側選択ゲート線SGS、ワード線WLx、WLx−1、・・・WL2、WL1、2層のドレイン側選択ゲート線SGDがZ方向に積層されて構成されている。
メモリセルアレイ100の構造について、図4から図9を用いて説明する。図4は、一つのバンチBUNCHの基本的な構造を示す模式斜視図である。なお、このバンチBUNCHは同一の半導体基板SUB上に積層形成された複数のバンチBUNCHの一層分に相当する。バンチBUNCHは、下層から順に、それぞれ二酸化シリコン膜等の絶縁膜を介して、ソース線SL、2層のソース側選択ゲート線SGS、ワード線WLx、WLx−1、・・・WL2、WL1、2層のドレイン側選択ゲート線SGDがZ方向に積層されて構成されている。
ドレイン側選択ゲート線SGD、ワード線WL1、WL2・・・WLx、ソース側選択ゲート線SGSはそれぞれ、X−Y方向に広がった板状に形成される。ドレイン側選択ゲート線SGD、ワード線WL1、WL2・・・WLx、ソース側選択ゲート線SGSはそれぞれ、Z方向に貫通して延びるNANDストリングに接続される。
NANDストリングは、バンチBUNCHを構成するドレイン側選択ゲート線SGD、ワード線WL1、WL2・・・WLx、ソース側選択ゲート線SGSの各層を貫通するメモリホールMH内に形成される。メモリホールMHの側壁には絶縁膜I1及び電荷トラップ膜I2が形成され、メモリホールMHの内部は半導体膜Sで埋められている。ドレイン側選択ゲート線SGD、ワード線WL1、WL2・・・WLx、ソース側選択ゲート線SGSがそれぞれトランジスタのゲート端子に対応し、半導体膜Sがトランジスタのチャネルに対応する。電荷トラップ膜I2にトラップされる電荷の量でトランジスタのしきい値が変化し、しきい値の変化によってデータを記憶する。
各バンチBUNCHにおいて、複数のNANDストリングは、Z方向最下層で共通のソース線SLと接続される。また、各NANDストリングは、Z方向最上層で、さらに絶縁膜を介して、Y方向に並行して走る複数のビット線BLのうち対応する1つと接続される。NANDストリングとビット線BLとの接続は、この絶縁膜に形成された開口に形成されたビット線コンタクトBLCによってなされる。
図4に示すとおり、BUNCHは平面視(XY面)でメモリセルアレイ領域(図4の右側部分)A0と引出領域(図4の左側部分)A1を有する。メモリセルアレイ領域A0においては、上述したNANDストリングが多数垂直に配列されている。引出領域A1においては、ドレイン側選択ゲート線SGD、ワード線WL1、WL2・・・WLx、ソース側選択ゲート線SGS、ソース線SLはそれぞれ、階段状に端子が引き出されて形成されている。そして、それぞれの端子はバンチBUNCH上方から絶縁膜に開口されたコンタクトホールを介して垂直方向のワード線WL(BLKl−WLm、BLKl−WLm+1、BLKl+1−WLm・・・)等と接続されている。これら垂直方向のワード線は積層された最上層のバンチBUNCHのさらに上の層の配線と接続され、ロウ系の各種駆動回路と接続される。
続いて、図5から図9を用いて、積層されたバンチBUNCHからビット線BLが引き出されビット線伝送トランジスタBL Transfer Tr.を介して垂直共通ビット線CBLと接続される態様を示す。
図5は、半導体基板SUB上において積層されたバンチBUNCH501、502、503を含む積層体の断面図(YZ面)である。なお、以下の図面では、半導体基板SUBの図示は、適宜、省略される場合がある。バンチBUNCH501、502、503を含むメモリセルアレイ領域A0に隣接して、それぞれのバンチBUNCHに対応するビット線伝送トランジスタBL Transfer Tr.がビット線伝送トランジスタ領域A2に設けられている。さらに、垂直方向(Z方向)には垂直共通ビット線CBL0、CBL1・・・CBL7が並列して垂直共通ビット線領域A4に設けられている。ビット線伝送トランジスタ領域A2と垂直共通ビット線領域A4とに挟まれて、接続領域A3が設けられている。
本実施形態においてビット線伝送トランジスタBL Transfer Tr.は、ビット線BLの上に配置される。バンチBUNCH503のビット線伝送トランジスタBL Transfer Tr.は、バンチBUNCH503の上段であるバンチBUNCH502のソース側選択ゲートトランジスタ層に隣接してもよい。このとき、バンチBUNCH503のビット線伝送トランジスタBL Transfer Tr.は、バンチBUNCH502のソース側選択ゲートトランジスタと同一のプロセスにより同一の層に形成されてもよい。しかしながらこれに限定されず、ビット線伝送トランジスタBL Transfer Tr.は、ビット線BLより上層の何れかの層と同一のプロセスにより同一の層に形成されてもよく、メモリセルアレイとは独立して形成されてもよい。
図6はバンチBUNCH内のメモリホールの配置及びビット線BLとの接続関係を示した平面図(XY面)である。バンチBUNCHはY方向に複数のブロックBLK(・・・BLKl−1、BLKl、BLKl+1・・・)に区分されており、ドレイン側選択ゲート線SGD、ワード線WL1、WL2・・・WLx、ソース側選択ゲート線SGS等の板状の層を電気的に分離するために複数のブロックBLKの間にはワード線スリットWL−SLITが形成されている。このワード線スリットWL−SLITには絶縁膜が充填されている。
個々のブロックBLKは1/2ピッチずらして千鳥状(Staggered Pattern)に配置された2つのメモリホールMH(NANDストリング)からなるペアがX方向に並列している。
ビット線BLはY方向に並列しており、そのピッチはメモリホールMHの1/4である。図中黒楕円で示した部分がビット線コンタクトBLCである。
図7は各バンチBUNCHに対応したビット線伝送トランジスタBL Transfer Tr.の斜視図である(図5では簡略化のためBL Transfer Gateの層数が2であるものを示しているが、図7は一例として、BL Transfer Gateの層数が4(L1〜L4)であるものを示している。なお、BL Transfer Gateの層数は任意である。)。
ビット線伝送トランジスタBL Transfer Tr.は、メモリホールMHに形成したNANDストリングと同様に、間に絶縁膜を挟んで積層した複数の板状の導電膜L1〜L4を貫通するトランジスタホールTH内に形成される。トランジスタホールTH内の側壁には絶縁膜I1及び電荷トラップ膜I2が形成され、トランジスタホールTHの内部は半導体膜Sで埋められている。それぞれの導電膜L1〜L4がビット線伝送ゲートBL Transfer Gateに対応し、半導体膜Sがトランジスタのチャネルに対応する。ここで、導電膜Lが複数層であるのは、実効的に複数のトランジスタを直列させることによって、ビット線伝送トランジスタBL Transfer Tr.のオフ時のリーク電流を減らすためである。
ビット線伝送トランジスタBL Transfer Tr.はビット線コンタクトBLCu及びコンタクト導電膜Cuによってビット線BLと接続される。さらに、ビット線伝送トランジスタBL Transfer Tr.は共通ビット線コンタクトCBLClによって共通ビット線CBLhに接続される。共通ビット線CBLhはビット線BLと同じピッチでY方向に並行して走っている。
本実施形態においてビット線伝送トランジスタBL Transfer Tr.は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタBL Transfer Tr.は、ゲートがチャネルを包むように位置しダブルゲート構造を形成しているフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ(FD−SOI:Fully−Depleted Silicon On Insulator)であってもよい。
図8は各バンチBUNCHに対応した接続ユニットの斜視図であり、図9はその平面図(XY面)である。この接続ユニットCU1は、ビット線BLと同じピッチでY方向に並行して走っている共通ビット線CBLhの半分を上層の配線へとルーティングし、あたかも高速道路のように、共通ビット線CBLhの残りの半分と上下並行して走らす。そのようにして生まれた領域(共通ビット線CBLhの存在しない領域)において垂直共通ビット線CBLをZ方向に配置する。
共通ビット線CBLhは半分が0層メタル配線M0(CBLhl)で、残りの半分が2層メタル配線M2(CBLhu)であり、両者は接続領域A3内及び垂直共通ビット線領域A4内で上下に並走する。その接続を行うのが接続ユニットCU1であり、接続領域A3内に設けられた1層メタル配線M1で形成する乗換配線によって構成される。乗換配線は共通ビット線CBLhと垂直なX方向にシフトするための導電体のストリップである。乗換配線は0層メタル配線M0の共通ビット線CBLhlとビアホールV0で接続され、2層メタル配線M2の共通ビット線CBLhuとビアホールV1で接続される。
垂直共通ビット線領域A4内をY方向に上下に並走する共通ビット線CBLhl、CBLhuとZ方向に走る垂直共通ビット線CBLとの接続を行うのが接続ユニットCU2である。この接続ユニットCU2も、垂直共通ビット線領域A4内に設けられた1層メタル配線M1で形成する乗換配線によって構成される。乗換配線は0層メタル配線M0の共通ビット線CBLhlとビアホールV0で接続され、2層メタル配線M2の共通ビット線CBLhuとビアホールV1で接続される。
図9は8本の共通ビット線CBL(CBL0〜CBL7)がビット線伝送トランジスタから引き出されて垂直方向に向きを変える様子を示した平面図である。図中の黒楕円はビアホールV0を、図中の白楕円はビアホールV1をそれぞれ示している。接続関係の一例を挙げると、ビット線伝送トランジスタから引き出されたCBL0(M0)は接続領域A3でいったんビアホールV0、乗換配線(M1)、ビアホールV1を経由して上層のメタル配線(M2)に接続され、これが垂直共通ビット線領域A4でビアホールV1、乗換配線(M1)を介して垂直方向に走る共通ビット線CBL0に接続される。ビット線伝送トランジスタから引き出されたCBL4(M0)は下層のメタル配線のまま垂直共通ビット線領域A4でビアホールV0、乗換配線(M1)を介して垂直方向に走る共通ビット線CBL4に接続される。
図10は積層されたバンチBUNCH501、502、503を含む積層体の断面図(XZ面)である。前述したとおりバンチBUNCH501、502、503のメモリセルアレイ領域A0に隣接して引出領域A1が設けられている。引出領域A1においては、ドレイン側選択ゲート線SGD、ワード線WL1、WL2・・・WLx、ソース側選択ゲート線SGS、ソース線SLはそれぞれ、階段状に端子が引き出されて形成されている。そして、それぞれの端子にバンチBUNCH上方から絶縁膜に開口されたコンタクトホールを介して垂直方向のドレイン側選択ゲート線SGD、ソース側選択ゲート線SGS、ソース線SL及びワード線WL等と接続される。これら垂直方向のワード線は積層された最上層のバンチBUNCH501のさらに上の層の配線と接続され、ロウ系の各種駆動回路と接続される。ここでは、バンチBUNCH毎にロウ系の各種制御線(ドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線SL)が異なるため、それぞれのバンチBUNCH毎に垂直制御線配線領域A1−1〜A1−3を設ける必要がある。
[共通ビット線とビット線との対応]
図11及び図12を用いて、共通ビット線とビット線との対応関係を示す。図11は第1の実施形態の図3と対応している。抵抗、容量の回路シンボルは、寄生抵抗、寄生容量を示している。メモリセルアレイはY方向にWL−SLITで複数のブロックBLKに分割されている。図11に示す通り、所属するブロックBLKが異なるメモリストリングは異なるワード線WL、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGDにて制御される。そして、複数のブロックBLK(BLKl、BLKl+1・・・)は共通のビット線BLnに接続されている。そして、複数積層されたバンチBUNCHから引き出されたビット線BLnはビット線伝送トランジスタBL Transfer−bu50k、BL Transfer−bu50k+1・・・を介してひとつの共通ビット線CBLnに接続されている。
図11及び図12を用いて、共通ビット線とビット線との対応関係を示す。図11は第1の実施形態の図3と対応している。抵抗、容量の回路シンボルは、寄生抵抗、寄生容量を示している。メモリセルアレイはY方向にWL−SLITで複数のブロックBLKに分割されている。図11に示す通り、所属するブロックBLKが異なるメモリストリングは異なるワード線WL、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGDにて制御される。そして、複数のブロックBLK(BLKl、BLKl+1・・・)は共通のビット線BLnに接続されている。そして、複数積層されたバンチBUNCHから引き出されたビット線BLnはビット線伝送トランジスタBL Transfer−bu50k、BL Transfer−bu50k+1・・・を介してひとつの共通ビット線CBLnに接続されている。
図12は第1の実施形態のうちX方向に並んだメモリストリングに着目した回路図である。同じブロックBLKlに所属するX方向に並んだメモリストリングは、それぞれ別のビット線BL(BLn−1、BLn、BLn+1・・・)に接続されている。そして、複数積層されたバンチBUNCHから引き出されたビット線BLn(BLn−1、BLn、BLn+1・・・)はそれぞれ複数のビット線伝送トランジスタBL Transfer−bu50k、BL Transfer−bu50k+1・・・を介して複数の共通ビット線CBLn−1、CBLn、CBLn+1に接続されている。
図11及び図12においてビット線伝送トランジスタBL Transfer−bu50kをなくして直接接続させた対応関係は、後述する第2の実施形態及び第3の実施形態においてもあてはまる。
[動作波形の説明(読み出し動作)]
図13は本実施形態にかかる半導体記憶装置において読み出し動作中に各信号線に供給される電圧を示した図である。
図13は本実施形態にかかる半導体記憶装置において読み出し動作中に各信号線に供給される電圧を示した図である。
読み出し動作には、t0からt1、t1からt2、t2からt3の3つのステージがある。t0からt1の間は選択されたバンチBUNCH50kのゲートを開く期間、t1からt2の間はプリチャージ期間、t2からt3の間はメモリセルのデータを判定するための読み出し期間である。
時刻t0で、選択されたバンチBUNCH50kのビット線伝送トランジスタBL Transfer Tr.(BL Transfer−bu50k)に信号を供給し、ゲートを昇圧する。ここで非選択バンチBUNCH50k+1のビット線伝送トランジスタBL Transfer Tr.(BL Transfer−bu50k+1)のゲートは0Vのままとする。
時刻t1で、全ての共通ビット線CBL(CBLn、CBLn+1・・・)を充電する。すると、選択されたバンチBUNCH50kのビット線(BLn−bu50k、BLn+1−bu50k・・・)が充電される。ここで非選択バンチBUNCH50k+1のビット線(BLn−bu50k+1、BLn+1−bu50k+1・・・)は0Vのままとなる。
時刻t2で、ワード線WLを読み出し電圧まで上昇させ、SGゲートを開いたときに、書き込まれたメモリセルとつながるビット線BL(BLn−bu50k)および共通ビット線CBL(CBLn)が放電するか否かをセンスアンプ20によって判定することにより、アクセスしたいバンチBUNCH50kの、指定したブロックBLKlの、ワード線WLmで指定されるメモリセルのしきい値電圧を判定することができる。
[第1の実施形態にかかる半導体記憶装置の効果]
本実施形態に係る半導体記憶装置は、バンチBUNCHが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
本実施形態に係る半導体記憶装置は、バンチBUNCHが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチBUNCHのビット線BLは共有の共通ビット線CBLに接続されることによって、すべてのビット線BLを縦方向に引き出すよりもチップ面積を削減することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
それぞれのバンチBUNCHのビット線BLはビット線伝送トランジスタに接続されることによって、どのブロックのセルアレイと接続をするか選択することができる。このため、上下のバンチのビット線BLと共通ビット線CBLを共有しても、ビット線BLに対しすべてのメモリバンチのビット線BLの寄生容量、寄生抵抗が接続されることはなく、ビット線BL容量を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチBUNCHのビット線BLは、ビット線BLの上に共通ビット線と垂直方向に接続された乗換配線を介して共通ビット線に接続されることによって、共通ビット線CBLを配置する領域を確保することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
[第2の実施形態にかかる半導体記憶装置]
図14から図16を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.を有さないこと以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
図14から図16を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.を有さないこと以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
[メモリセルアレイの回路構成]
本実施形態に係るメモリセルアレイ100Aの回路構成について、図14を用いて説明する。図14は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。メモリセルアレイ100Aは、複数のバンチ(BUNCH501A、BUNCH502A・・・)を備えている。
本実施形態に係るメモリセルアレイ100Aの回路構成について、図14を用いて説明する。図14は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。メモリセルアレイ100Aは、複数のバンチ(BUNCH501A、BUNCH502A・・・)を備えている。
バンチBUNCHの各々は、複数のブロック(BLKl、BLKl+1・・・lは1以上の整数)を含む。ブロックBLKの各々は、複数のNANDストリングを含む。NANDストリングの各々は、対応するビット線BLとソース線SLの間に接続される。ブロックBLKlに含まれる各NANDストリングのメモリセルは、共通のドレイン側選択ゲート線SGD−BLKl、ワード線WL−BLKl、ソース側選択ゲート線SGS−BLKlに接続される。
バンチBUNCH501Aにおいて、各NANDストリングはブロックBLK間で共通の対応するビット線BL(BLn、BLn+1・・・nは1以上の整数)とそれぞれ接続されている。また、バンチBUNCH501Aにおいて、すべてのNANDストリングはバンチBUNCH501A共通のソース線SLと接続されている。メモリセルアレイ100Aにおいて、同一列に配置されるビット線BL(BLn−bu501A、BLn−bu502A・・・)はバンチBUNCH間で共通の対応する共通ビット線CBL(CBLn)と接続されている。共通ビット線CBL(CBLn、CBLn+1・・・)は、センスアンプ20に接続されている。ここではバンチBUNCH501Aやビット線BL(BLn−bu501A、BLn−bu502A・・・)を例にとって説明したが、他のバンチBUNCH502Aやビット線BL(BLn+1−bu501A、BLn+1−bu502A・・・)なども同様の回路である。
[メモリセルアレイの構造]
メモリセルアレイ100Aの構造について、積層されたバンチBUNCHからビット線BLが引き出され垂直共通ビット線CBLと接続される態様を図15および図16を用いて説明する。
メモリセルアレイ100Aの構造について、積層されたバンチBUNCHからビット線BLが引き出され垂直共通ビット線CBLと接続される態様を図15および図16を用いて説明する。
図15は積層されたバンチBUNCH501A、502A、503Aを含む積層体の断面図(YZ面)である。垂直方向(Z方向)には垂直共通ビット線CBL0、CBL1・・・CBL7が並列して垂直共通ビット線領域A4に設けられている。メモリセルアレイ領域A0と垂直共通ビット線領域A4とに挟まれて、接続領域A3が設けられている。
図16は8本のビット線BL(BL0〜BL7)がメモリセルアレイから引き出されて垂直方向に向きを変える様子を示した平面図である。図中の黒楕円はビアホールV0を、図中の白楕円はビアホールV1をそれぞれ示している。接続関係の一例を挙げると、メモリセルアレイから引き出されたBL0(M0)は接続領域A3でいったんビアホールV0、乗換配線(M1)、ビアホールV1を経由して上層のメタル配線(M2)に接続され、これが垂直共通ビット線領域A4でビアホールV1、乗換配線(M1)を介して垂直方向に走る共通ビット線CBL0に接続される。メモリセルアレイから引き出されたCBL4(M0)は下層のメタル配線のまま垂直共通ビット線領域A4でビアホールV0、乗換配線(M1)を介して垂直方向に走る共通ビット線CBL4に接続される。
[第2の実施形態にかかる半導体記憶装置の効果]
本実施形態に係る半導体記憶装置は、バンチBUNCHが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
本実施形態に係る半導体記憶装置は、バンチBUNCHが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチBUNCHのビット線BLは共有の共通ビット線CBLに接続されることによって、すべてのビット線BLを縦方向に引き出すよりもチップ面積を削減することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
それぞれのバンチBUNCHのビット線BLは、ビット線BLの上に共通ビット線と垂直方向に接続された乗換配線を介して共通ビット線に接続されることによって、共通ビット線CBLを配置する領域を確保することができ、単位面積当たりのメモリ記憶容量を増やすことができる。
[第3の実施形態にかかる半導体記憶装置]
図17から図19を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.および共通ビット線CBLを有さないこと以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
図17から図19を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.および共通ビット線CBLを有さないこと以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
[メモリセルアレイの回路構成]
本実施形態に係るメモリセルアレイ100Bの回路構成について、図17を用いて説明する。図17は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。メモリセルアレイ100Bは、複数のバンチ(BUNCH501B、BUNCH502B・・・)を備えている。
本実施形態に係るメモリセルアレイ100Bの回路構成について、図17を用いて説明する。図17は、本実施形態にかかる半導体記憶装置が備えるメモリセルアレイの構成を示す回路ブロック図である。メモリセルアレイ100Bは、複数のバンチ(BUNCH501B、BUNCH502B・・・)を備えている。
バンチBUNCHの各々は、複数のブロック(BLKl、BLKl+1・・・lは1以上の整数)を含む。ブロックBLKの各々は、複数のNANDストリングを含む。NANDストリングの各々は、対応するビット線BLとソース線SLの間に接続される。ブロックBLKlに含まれる各NANDストリングのメモリセルは、共通のドレイン側選択ゲート線SGD−BLKl、ワード線WL−BLKl、ソース側選択ゲート線SGS−BLKlに接続される。
バンチBUNCH501Bにおいて、各NANDストリングはブロックBLK間で共通の対応するビット線BL(BLn、BLn+1・・・nは1以上の整数)とそれぞれ接続されている。また、バンチBUNCH501Bにおいて、すべてのNANDストリングはバンチBUNCH501B共通のソース線SLと接続されている。メモリセルアレイ100Bにおいて、ビット線BL(BLn−bu501B、BLn−bu502B・・・)の各々は、垂直ビット線BLを介してセンスアンプ20に接続されている。ここではバンチBUNCH501Bやビット線BL(BLn−bu501B、BLn−bu502B・・・)を例にとって説明したが、他のバンチBUNCH502Bやビット線BL(BLn+1−bu501B、BLn+1−bu502B・・・)なども同様の回路である。
[メモリセルアレイの構造]
メモリセルアレイ100Bの構造について、積層されたバンチBUNCHからビット線BLが引き出され垂直ビット線BLと接続される態様を図18および図19を用いて説明する。
メモリセルアレイ100Bの構造について、積層されたバンチBUNCHからビット線BLが引き出され垂直ビット線BLと接続される態様を図18および図19を用いて説明する。
図18は積層されたバンチBUNCH501B、502B、503Bを含む積層体の断面図(YZ面)である。垂直方向(Z方向)には垂直ビット線BL0、BL1・・・BL3が並列して垂直ビット線領域A4Bに設けられている。
図19は4本のビット線BL(BL0〜BL3)がメモリセルアレイから引き出されて垂直方向に向きを変える様子を示した平面図である。垂直ビット線領域A4Bは、バンチBUNCH毎に1/2ピッチずらして千鳥状(Staggered Pattern)に配置された2つの垂直ビット線BLからなるペアがX方向に並列している。ビット線BLはY方向に並列しており、そのピッチは垂直ビット線BLの1/4である。図中黒楕円で示した部分がビット線コンタクトBLCである。
[第3の実施形態にかかる半導体記憶装置の効果]
本実施形態に係る半導体記憶装置は、バンチBUNCHが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
本実施形態に係る半導体記憶装置は、バンチBUNCHが積層された積層体構造を有することで、単位面積当たりのメモリ記憶容量を増やすことができ、1枚のシリコンウエハからとれる記憶装置の数を増やすことができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、一度に消去するブロックサイズは変わらず、消去時の負荷容量の増加を抑制することができる。バンチBUNCH毎にビット線が配置されることによって、メモリ層が増えても、メモリセルに流れる電流の減少を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
それぞれのバンチBUNCHのビット線BLは、それぞれ垂直ビット線BLに接続される(ビット線BLを共有しない)ことによって、ビット線BLに対しすべてのメモリバンチのビット線BLの寄生容量、寄生抵抗が接続されることがなく、ビット線BL容量を抑制することができ、データ読み出し、データ書き込み、データ消去の速度を向上することができる。
[第4の実施形態にかかる半導体記憶装置]
図20を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.の位置が異なること以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
図20を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.の位置が異なること以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
本実施形態においてビット線伝送トランジスタBL Transfer Tr.は、ビット線BLの下に配置される。バンチBUNCH501のビット線伝送トランジスタBL Transfer Tr.は、バンチBUNCH501のドレイン側選択ゲートトランジスタ層に隣接してもよい。このとき、バンチBUNCH501のビット線伝送トランジスタBL Transfer Tr.は、バンチBUNCH501のドレイン側選択ゲートトランジスタと同一のプロセスにより同一の層に形成されてもよい。しかしながらこれに限定されず、ビット線伝送トランジスタBL Transfer Tr.は、ビット線BLより下層の何れかの層と同一のプロセスにより同一の層に形成されてもよく、メモリセルアレイとは独立して形成されてもよい。
図20においてビット線伝送トランジスタBL Transfer Tr.は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタBL Transfer Tr.はフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ(FD−SOI:Fully−Depleted Silicon On Insulator)であってもよい。
[第5の実施形態にかかる半導体記憶装置]
図21を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.の位置が異なること以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
図21を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、ビット線伝送トランジスタBL Transfer Tr.の位置が異なること以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
本実施形態においてビット線伝送トランジスタBL Transfer Tr.は、ビット線BLの上に配置される。バンチBUNCH502のビット線伝送トランジスタBL Transfer Tr.は、バンチBUNCH502のビット線BLとバンチBUNCH501のソース線SLの間の層に形成される。バンチBUNCH502のビット線伝送トランジスタBL Transfer Tr.は、バンチBUNCH502のメモリバンチの上に形成されてもよい。すなわち、本実施形態においてビット線伝送トランジスタ領域A2は、メモリセルアレイ領域A0と重畳してもよい。しかしながらこれに限定されず、ビット線伝送トランジスタ領域A2は、メモリセルアレイ領域A0に隣接していてもよい。すなわち、ビット線伝送トランジスタBL Transfer Tr.は、規則的、半規則的、または不規則的なアレイ内の何れかの領域に形成されてもよい。
図21においてビット線伝送トランジスタBL Transfer Tr.は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタBL Transfer Tr.はフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ(FD−SOI:Fully−Depleted Silicon On Insulator)であってもよい。
[第6の実施形態にかかる半導体記憶装置]
図22を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、CMOS回路チップを有すること以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
図22を用いて、本実施形態に係る半導体記憶装置の構成について説明する。なお本実施形態においては、CMOS回路チップを有すること以外、第1実施形態と同様であることから、繰り返しの説明は省略する。
本実施形態において半導体記憶装置は、周辺回路チップ(CMOS)を有する。本実施形態において周辺回路チップと、メモリセルアレイチップとは別の半導体基板上にそれぞれ別体で形成される。メモリセルアレイチップの上面と周辺回路チップ(CMOS)の上面が貼り合わされる。周辺回路チップの上面には電極パッドPCが形成され、メモリセルアレイチップの上面には電極パッドPMが形成される。これら電極パッドPC及びPMが接続されるように貼り合わされる。そのうえで、メモリセルアレイチップの半導体基板側(裏面側)は研磨されて半導体基板が除かれ、そこには表面電極パッドSPMが形成される。
このように、周辺回路チップと、メモリセルアレイチップとを別体で形成することで、周辺回路チップに温度の影響を与えることがなく、半導体記憶装置の信頼性を向上することができる。しかしながらこれに限定されず、図23に示すように、CMOS回路チップの上にメモリセルアレイを一体で形成してもよい。
[第7の実施形態にかかる半導体記憶装置]
第1の実施形態においては、ロウ系の各種制御線(ドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線SL)は、図10に示すとおり、個別に引き出されて周辺回路であるバンチ及びロウデコーダ19に接続されていた。これに対して、本実施形態においては、複数のバンチBUNCHのドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線SLは、それぞれ、共通ドレイン側選択ゲート線CSGD、共通ワード線CWL、共通ソース側選択ゲート線CSGS、共通ソース線CSLに接続されている。
第1の実施形態においては、ロウ系の各種制御線(ドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線SL)は、図10に示すとおり、個別に引き出されて周辺回路であるバンチ及びロウデコーダ19に接続されていた。これに対して、本実施形態においては、複数のバンチBUNCHのドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線SLは、それぞれ、共通ドレイン側選択ゲート線CSGD、共通ワード線CWL、共通ソース側選択ゲート線CSGS、共通ソース線CSLに接続されている。
図24に示す通り、メモリセルアレイCELL ALLAY100には、バンチBUNCH501、BUNCH502・・・が含まれている。第1の実施形態と同様に、バンチBUNCH501からはビット線BLn−bu501、BLn+1−bu501・・・が引き出され、これはビット線伝送信号BL Transfer−bu501、BL Transfer−bu502・・・によってそれぞれ制御されるビット線伝送トランジスタを経由して共通ビット線CBLn、CBLn+1・・・に接続されている。
本実施形態においては、さらに、以下のロウ系制御トランジスタが、メモリセルアレイの内部に形成されている。形成位置は、図5に示した位置、図20に示した位置、図21に示した位置のいずれかであってもよい。
複数のバンチBUNCH501、BUNCH502・・・のドレイン側選択ゲート線SGD−BLKl−bu501、SGD−BLKl−bu502・・・は、それぞれ、バンチ選択伝送信号SGWL Transfer−bu501、SGWL Transfer−bu502・・・によって制御される伝送トランジスタによって、共通ドレイン側選択ゲート線CSGD−BLKlに接続されている。複数のバンチBUNCH501、BUNCH502・・・のソース側選択ゲート線SGS−BLKl−bu501、SGS−BLKl−bu502・・・は、それぞれ、バンチ選択伝送信号SGWL Transfer−bu501、SGWL Transfer−bu502・・・によって制御される伝送トランジスタによって、共通ソース側選択ゲート線CSGS−BLKlに接続されている。複数のバンチBUNCH501、BUNCH502・・・の複数のワード線WLm−BLKl−bu501、WLm−BLKl−bu502・・・は、それぞれ、バンチ選択伝送信号SGWL Transfer−bu501、SGWL Transfer−bu502・・・によって制御される伝送トランジスタによって、共通ソース側選択ゲート線CWLm−BLKlに接続されている。
複数のバンチBUNCH501、BUNCH502・・・のソース線SL−bu501、SL−bu502・・・は、それぞれ、ソース伝送信号SL Transfer−bu501、SL Transfer−bu502・・・によって制御される伝送トランジスタによって、共通ソース線CSLに接続されている。
このように構成することにより、図10のような多数の垂直配線を減らすことが可能になる。本実施形態において垂直配線は、共通ドレイン側選択ゲート線CSGD、共通ワード線CWL、共通ソース側選択ゲート線CSGS、共通ソース線CSLのみの面積で済むためさらにチップ面積を削減することができる。
[第8の実施形態にかかる半導体記憶装置]
本実施形態においては、ロウ系の各種制御線(ドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線SL)を制御するためのバンチ制御回路(BUNCH CONTROLLER)をメモリセルアレイCELL ALLAY100内に形成する。垂直方向には、共通ドレイン側選択ゲート線CSGD、共通ワード線CWL、共通ソース側選択ゲート線CSGS、共通ソース線CSLが配置される点は、第7の実施形態と同様である。
本実施形態においては、ロウ系の各種制御線(ドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線SL)を制御するためのバンチ制御回路(BUNCH CONTROLLER)をメモリセルアレイCELL ALLAY100内に形成する。垂直方向には、共通ドレイン側選択ゲート線CSGD、共通ワード線CWL、共通ソース側選択ゲート線CSGS、共通ソース線CSLが配置される点は、第7の実施形態と同様である。
図25に示すとおり、バンチ制御回路(BUNCH CONTROLLER)は各バンチBUNCH501、502・・・に対応して設けられている。各バンチ制御回路(BUNCH 501 CONTROLLER、BUNCH 502 CONTROLLER・・・)には、それぞれ、対応するバンチイネーブル信号線Bunch−501−ENABLE、Bunch−502−ENABLE・・・及びその他の各種電源線(VDD+Vth、VSS、VRDEC、BSTON)が供給される。
[レベルシフターを有するバンチ制御回路1]
図26は各バンチ制御回路BUNCH 50K CONTROLLER(BUNCH 501 CONTROLLER、BUNCH 502 CONTROLLER・・・)の回路構成を示した図である。バンチ制御回路BUNCH 50K CONTROLLERは、レベルシフター回路LS1、高耐圧トランジスタHVT261、262、263、264、インバータ回路IV273、274から構成される。
図26は各バンチ制御回路BUNCH 50K CONTROLLER(BUNCH 501 CONTROLLER、BUNCH 502 CONTROLLER・・・)の回路構成を示した図である。バンチ制御回路BUNCH 50K CONTROLLERは、レベルシフター回路LS1、高耐圧トランジスタHVT261、262、263、264、インバータ回路IV273、274から構成される。
インバータIV273とインバータIV274は直列接続され、VDD+VthとVSSとで駆動されている。バンチイネーブル信号Bunch−50K-ENABLEがインバータIV273の入力端子に供給され、インバータIV273の出力端子はインバータIV274の入力端子に供給される。インバータIV274の出力はビット線伝送信号BL Transfer−bu50kとなる。
高耐圧トランジスタHVT261は共通ドレイン側選択ゲート線CSGD−BLKlとドレイン側選択ゲート線SGD−BLKl−bu50kとの間に接続され、伝送信号TransferGによって制御される。高耐圧トランジスタHVT262は共通ソース側選択ゲート線CSGS−BLKlとソース側選択ゲート線SGS−BLKl−bu50kとの間に接続され、伝送信号TransferGによって制御される。高耐圧トランジスタHVT263は共通ワード線CWLm−BLKlとワード線WLm−BLKl−bu50kとの間に接続され、伝送信号TransferGによって制御される。高耐圧トランジスタHVT264は共通ソース線CSLとソース線SLとの間に接続され、伝送信号TransferGによって制御される。
レベルシフター回路LS1は、バンチイネーブル信号Bunch−50K-ENABLEが供給される端子と伝送信号TransferGが生成される端子との間に直列に接続された、インバータIV271と、インバータIV272と、低耐圧トランジスタLVT266と、高耐圧トランジスタHVT265とを有する。レベルシフター回路LS1は、さらに、VRDECが供給される端子と伝送信号TransferGが生成される端子との間に直列に接続された高耐圧トランジスタHVT267とHVT268とを有する。インバータIV271とインバータIV272はVDD+VthとVSSとで駆動されている。低耐圧トランジスタLVT266と高耐圧トランジスタHVT265はゲートがBSTON信号で制御される。高耐圧トランジスタHVT267のゲートは伝送信号TransferGが生成される端子に接続され、高耐圧トランジスタHVT268のゲートはインバータIV271の出力端子に接続されている。
図27にバンチ制御回路BUNCH 50K CONTROLLERの動作を示す。時刻t0でバンチイネーブル信号Bunch−50K-ENABLEがハイレベルとなる。これによってインバータIV272の出力もVDD+Vthとなる。続いて、時刻t1でBSTONがハイレベルとなる。これによって、TransferGが徐々にVDD+Vthまで上昇する。続いて、時刻t2でVRDECがVDD+VthからVPPまで上昇する。高電圧トランジスタHVT268はP型でありゲートにVSSが供給されているため、図で示したような正帰還ループが形成され、VRDECに供給されるVPPによってTransferGがVPPまで上昇する。このように生成された高電圧が高耐圧トランジスタHVT261〜264のゲートに供給され、共通ドレイン側選択ゲート線CSGD、共通ワード線CWL、共通ソース側選択ゲート線CSGS、共通ソース線CSLの各電圧が、しきい値落ちすることなく、ドレイン側選択ゲート線SGD、ワード線WL、ソース側選択ゲート線SGS、ソース線CSLに供給される。なお、ここでTransferGの端子に供給されVPPの電圧は、各動作によって異なった値をとる。
[レベルシフターを有するバンチ制御回路2]
図28に各バンチ制御回路BUNCH 50K CONTROLLER(BUNCH 501 CONTROLLER、BUNCH 502 CONTROLLER・・・)の回路構成の変形例を示す。図26の回路と相違する点は、バンチイネーブル信号Bunch−50K-ENABLEを生成するデコード回路275が取り込まれていることである。デコード回路275は例えばANDゲートによって構成する。その他の回路構成は図26と同様のため、説明を省略する。
図28に各バンチ制御回路BUNCH 50K CONTROLLER(BUNCH 501 CONTROLLER、BUNCH 502 CONTROLLER・・・)の回路構成の変形例を示す。図26の回路と相違する点は、バンチイネーブル信号Bunch−50K-ENABLEを生成するデコード回路275が取り込まれていることである。デコード回路275は例えばANDゲートによって構成する。その他の回路構成は図26と同様のため、説明を省略する。
[レベルシフターを有するバンチ制御回路3]
図29に各バンチ制御回路BUNCH 50K CONTROLLER(BUNCH 501 CONTROLLER、BUNCH 502 CONTROLLER・・・)の回路構成のさらなる変形例を示す。図28の回路と相違する点は、ブロックアドレスBLOCK−ADDRESSをデコードしてブロックデコード信号BLDSを生成するデコード回路276が取り込まれていることである。デコード回路276は例えばANDゲートによって構成する。また、レベルシフター回路は同一の回路構成のものが2つあり、ひとつが上述したレベルシフター回路LS1であり、いまひとつはレベルシフター回路LS2である。レベルシフター回路LS2はバンチイネーブル信号Bunch-ENABLEをレベルシフトして高耐圧トランジスタHVT264のゲートを制御する。レベルシフター回路LS1はその他の高耐圧トランジスタHVT261、262、263の各ゲートを制御する。その他の回路構成は図28と同様のため、説明を省略する。
図29に各バンチ制御回路BUNCH 50K CONTROLLER(BUNCH 501 CONTROLLER、BUNCH 502 CONTROLLER・・・)の回路構成のさらなる変形例を示す。図28の回路と相違する点は、ブロックアドレスBLOCK−ADDRESSをデコードしてブロックデコード信号BLDSを生成するデコード回路276が取り込まれていることである。デコード回路276は例えばANDゲートによって構成する。また、レベルシフター回路は同一の回路構成のものが2つあり、ひとつが上述したレベルシフター回路LS1であり、いまひとつはレベルシフター回路LS2である。レベルシフター回路LS2はバンチイネーブル信号Bunch-ENABLEをレベルシフトして高耐圧トランジスタHVT264のゲートを制御する。レベルシフター回路LS1はその他の高耐圧トランジスタHVT261、262、263の各ゲートを制御する。その他の回路構成は図28と同様のため、説明を省略する。
図30は、バンチ制御回路2又は3で用いるデコード回路275がデコード動作を行う様子を示している。バンチアドレスは複数のプリデコード信号(BuA−A、BuA−B、BuA−C、BuA−D、BuA−E、BuA−F)へとプリデコードされる。これらプリデコード信号の一部がANDゲートから構成されるデコード回路275の入力端子に供給される。プリデコード信号(BuA−A、BuA−B、BuA−C、BuA−D、BuA−E、BuA−F)は、メモリセルアレイ内を垂直方向に走る。このようにして、垂直方向に走るロウ系の制御信号線の本数を減らし、チップ面積の縮小化が可能になる。
図31は積層されたバンチBUNCH50K、BUNCH50K+1を含む積層体の断面図(XZ面)である。各バンチに対応するバンチ制御回路BUNCH 50K CONTROLLER(BUNCH 50K CONTROLLER、BUNCH 50K+1 CONTROLLER・・・)を、上下方向に並ぶバンチBUNCHに挟まれるようにして配置している。このようにして、周辺回路の面積を大幅に減らすことが出来るとともに、垂直方向に走るロウ系の制御信号線を大幅に削減することができる(図10と対比)。この結果、チップ面積の削減と単位面積当たりのメモリ記憶容量を増やすことが達成できる。
図31においてビット線伝送トランジスタBL Transfer Tr.は、縦型半導体で示した。しかしながらこれに限定されず、ビット線伝送トランジスタBL Transfer Tr.は、ゲートがチャネルを包むように位置しダブルゲート構造を形成しているフィン型半導体であってもよい。フィン型半導体としては、例えば、埋め込みシリコン酸化膜上の完全空乏型シリコン・オン・インシュレータ(FD−SOI:Fully−Depleted Silicon On Insulator)であってもよい。
Claims (14)
- ソース線と、
前記ソース線と垂直方向に直列接続されたソース側選択ゲートトランジスタと、前記ソース側選択ゲートトランジスタのゲートに接続されたソース側選択ゲート線と、を有するソース側選択ゲートトランジスタ層と、
前記ソース側選択ゲートトランジスタ層上に位置し、ソース側選択ゲートトランジスタと直列接続された複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルのゲートにそれぞれ接続された複数のワード線と、を有するメモリセル層と、
前記メモリセル層上に位置し、不揮発性メモリセルと直列接続されたドレイン側選択ゲートトランジスタと、前記ドレイン側選択ゲートトランジスタのゲートに接続されたドレイン側選択ゲート線と、を有するドレイン側選択ゲートトランジスタ層と、
前記ドレイン側選択ゲートトランジスタ層上に水平方向に位置し、前記ドレイン側選択ゲートトランジスタと接続されたビット線と、
を含むメモリバンチが、1つの半導体基板上に垂直方向に複数配置された半導体記憶装置。 - 請求項1記載の半導体記憶装置において、前記複数のメモリバンチのビット線と垂直方向に接続された共通ビット線をさらに含む半導体記憶装置。
- 請求項2記載の半導体装置において、前記ビット線は、前記ビット線の上に前記共通ビット線と垂直方向に接続された乗換配線を介して前記共通ビット線に接続される半導体記憶装置。
- 請求項2または3記載の半導体装置において、前記ビット線に接続されたビット線伝送トランジスタをさらに含む半導体記憶装置。
- 請求項4記載の半導体記憶装置において、前記ビット線伝送トランジスタは上段のメモリバンチの前記ソース側選択ゲートトランジスタ層に隣接する半導体記憶装置。
- 請求項4記載の半導体記憶装置において、前記ビット線伝送トランジスタは前記ドレイン側選択ゲートトランジスタ層に隣接する半導体記憶装置。
- 請求項4記載の半導体記憶装置において、前記ビット線伝送トランジスタは前記メモリバンチの上に配置される半導体記憶装置。
- 請求項1記載の半導体記憶装置において、前記ビット線と垂直方向に接続された垂直ビット線をさらに含む半導体記憶装置。
- 請求項1乃至8の何れか1記載の半導体記憶装置において、前記複数のメモリバンチのソース側にCMOS制御回路をさらに含む半導体記憶装置。
- 請求項1乃至8の何れか1記載の半導体記憶装置において、前記複数のメモリバンチのドレイン側にCMOS制御回路をさらに含む半導体記憶装置。
- 請求項1乃至10の何れか1記載の半導体記憶装置において、前記複数のメモリバンチそれぞれの間にロウ制御回路をさらに含む半導体記憶装置。
- 請求項11記載の半導体記憶装置において、前記ロウ制御回路は、選択信号を受けてワード線、ソース側選択ゲート線、ドレイン側選択ゲート線を選択し必要な電圧を印加するワード線伝送トランジスタ、ソース側選択ゲート線伝送トランジスタ、ドレイン側選択ゲート線伝送トランジスタを含む半導体記憶装置。
- 請求項12記載の半導体記憶装置において、前記ロウ制御回路はレベルシフト回路をさらに含む半導体記憶装置。
- 請求項13記載の半導体記憶装置において、前記ロウ制御回路はデコード回路をさらに含む半導体記憶装置。
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