WO2024079851A1 - 半導体記憶装置 - Google Patents

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WO2024079851A1
WO2024079851A1 PCT/JP2022/038255 JP2022038255W WO2024079851A1 WO 2024079851 A1 WO2024079851 A1 WO 2024079851A1 JP 2022038255 W JP2022038255 W JP 2022038255W WO 2024079851 A1 WO2024079851 A1 WO 2024079851A1
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memory cell
voltage
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line
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PCT/JP2022/038255
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浩司 細野
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キオクシア株式会社
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • An embodiment of the present invention relates to a semiconductor memory device.
  • NAND flash memory is a well-known semiconductor memory device.
  • a semiconductor memory device that can improve reliability is provided.
  • the semiconductor memory device includes a first chip including a first pillar having a first memory cell and a second memory cell connected in series, a first bit line connected to one end of the first pillar, and a first source line connected to the other end of the first pillar, a second chip including a second pillar having a third memory cell and a fourth memory cell connected in series, a second bit line connected to one end of the second pillar, and a second source line connected to the other end of the second pillar, and a third chip including a sense amplifier to which the first bit line and the second bit line are commonly connected, and a row decoder to which are respectively connected a first word line connected to the gate of the first memory cell, a second word line connected to the gate of the third memory cell, and a third word line connected to each of the gates of the second memory cell and the fourth memory cell.
  • FIG. 1 is a block diagram showing the overall configuration of a memory system including a semiconductor memory device according to the first embodiment.
  • FIG. 2 is a plan view showing a circuit configuration of a memory cell array included in the semiconductor memory device according to the first embodiment.
  • FIG. 3 is a perspective view showing a circuit configuration of a memory cell array included in the semiconductor memory device according to the first embodiment.
  • FIG. 4 is a circuit diagram of a row decoder included in the semiconductor memory device according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing the arrangement of array chips and circuit chips included in the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a perspective view showing the arrangement of array chips and circuit chips included in the semiconductor memory device according to the first embodiment.
  • FIG. 7 is a cross-sectional view of a memory cell array included in the semiconductor memory device according to the first embodiment.
  • FIG. 8 is a diagram showing the configuration of a block included in the semiconductor memory device according to the first embodiment and a change in the data write state due to a sub-block erase operation.
  • FIG. 9 shows a command sequence for a write operation in the semiconductor memory device according to the first embodiment.
  • FIG. 10 is a diagram showing the configuration of memory addresses in the semiconductor memory device according to the first embodiment.
  • FIG. 11 is a diagram showing a data write order based on the memory addresses shown in FIG.
  • FIG. 12 is a diagram showing the configuration of blocks in the semiconductor memory device according to the first embodiment and changes in the data write state due to a write operation in the sub-block SB1.
  • FIG. 13 is a timing chart showing the voltages of the wirings in a write operation of the sub-block SB1 in the semiconductor memory device according to the first embodiment.
  • FIG. 14 is a diagram showing the configuration of blocks in the semiconductor memory device according to the first embodiment and changes in the data write state due to a write operation in the sub-block SB0.
  • FIG. 15 is a timing chart showing the voltages of the wirings in a write operation of the sub-block SB0 in the semiconductor memory device according to the first embodiment.
  • FIG. 16 is a cross-sectional view showing the arrangement of array chips and circuit chips included in a semiconductor memory device according to a first modification of the first embodiment.
  • FIG. 17 is a perspective view showing a circuit configuration of a memory cell array included in a semiconductor memory device according to a first modification of the first embodiment.
  • FIG. FIG. 18 is a circuit diagram of a row decoder included in a semiconductor memory device according to a first modification of the first embodiment.
  • FIG. 19 is a diagram showing the configuration of a block included in a semiconductor memory device according to a first modification of the first embodiment and a data write state by a write operation in the sub-block SB1.
  • FIG. 20 is a diagram showing the configuration of a block included in a semiconductor memory device according to a second modification of the first embodiment and a data write state by a write operation to the sub-block SB1.
  • FIG. 21 is a diagram showing the configuration of memory addresses in the semiconductor memory device according to the second embodiment.
  • FIG. 22 is a diagram showing a data write order based on the memory addresses shown in FIG.
  • FIG. 23 is a diagram showing the configuration of blocks included in the semiconductor memory device according to the second embodiment and a change in the data write state due to a write operation in the sub-block SB0.
  • FIG. 24 is a cross-sectional view of a memory cell array included in a semiconductor memory device according to a first modification of the second embodiment.
  • FIG. 25 is a diagram showing the configuration of a block included in a semiconductor memory device according to a first modification of the second embodiment and a change in the data write state due to a write operation in the sub-block SB0.
  • FIG. 24 is a cross-sectional view of a memory cell array included in a semiconductor memory device according to a first modification of the second embodiment.
  • FIG. 25 is a diagram showing the configuration of a block included in a semiconductor memory device according to a first modification of the second embodiment and a change in the data write state due to a write operation in the sub-block
  • FIG. 26 is a cross-sectional view showing the arrangement of array chips and circuit chips included in a semiconductor memory device according to a third modification of the second embodiment.
  • FIG. 27 is a perspective view showing a circuit configuration of a memory cell array included in a semiconductor memory device according to a second modification of the second embodiment.
  • FIG. 28 is a diagram showing the configuration of a block included in a semiconductor memory device according to a second modification of the second embodiment and a change in the data write state due to a write operation in the sub-block SB0.
  • Fig. 1 is a block diagram showing the overall configuration of a memory system including the semiconductor memory device 1. Note that in Fig. 1, some of the connections between the components are indicated by arrows, but the connections between the components are not limited to these.
  • the memory system includes a semiconductor memory device 1 and a memory controller 2.
  • the semiconductor memory device 1 is, for example, a three-dimensional stacked NAND type flash memory.
  • the three-dimensional stacked NAND type flash memory includes multiple non-volatile memory cell transistors arranged in three dimensions on a semiconductor substrate.
  • the memory controller 2 issues commands to the semiconductor memory device 1 for read operations, write operations, erase operations, etc. based on requests from a host device (not shown).
  • the memory controller 2 also manages the memory space of the semiconductor memory device 1.
  • the semiconductor memory device 1 includes a plurality of external connection terminals PD.
  • the semiconductor memory device 1 is connected to the memory controller 2 via the external connection terminals PD.
  • the semiconductor memory device 1 is supplied with a power supply voltage from the outside via the external connection terminals PD.
  • the semiconductor memory device 1 is configured to be controllable by the memory controller 2. For example, the semiconductor memory device 1 transmits and receives a signal DQ and timing signals DQS and DQSn to and from the memory controller 2.
  • the signal DQ is, for example, data DT, a memory address ADD, or a command CMD.
  • the memory address ADD is information indicating the location of a memory cell transistor in the memory cell array 100.
  • the command CMD includes an instruction to execute a read operation, a write operation, an erase operation, etc.
  • the timing signals DQS and DQSn are timing signals used when inputting and outputting data DT.
  • the timing signal DQSn is an inverted signal of the timing signal DQS.
  • the semiconductor memory device 1 also receives various control signals from the memory controller 2.
  • the control signals include a chip enable signal CEn, a command latch enable signal CLE, an address latch enable signal ALE, a write enable signal WEn, and a read enable signal REn.
  • the chip enable signal CEn is a signal for enabling the semiconductor memory device 1.
  • the command latch enable signal CLE is a signal indicating that the signal DQ is a command.
  • the address latch enable signal ALE is a signal indicating that the signal DQ is an address.
  • the write enable signal WEn is a signal for capturing the signal DQ when the signal DQ is a command CMD or a memory address ADD. Each time the signal WEn is toggled, the command CMD or the memory address ADD is captured by the semiconductor memory device 1.
  • the read enable signal REn is a signal for the memory controller 2 to read data from the semiconductor memory device 1. For example, when outputting data, the semiconductor memory device 1 generates the signals DQS and DQSn based on the signal REn.
  • the semiconductor memory device 1 transmits a ready-busy signal RBn to the memory controller 2.
  • the ready-busy signal RBn is a signal that indicates whether the semiconductor memory device 1 is in a state where it cannot receive a command CMD from the memory controller 2 (busy state) or can receive a command CMD from the memory controller 2 (ready state).
  • the semiconductor memory device 1 includes a plurality of array chips 3 and a circuit chip 4.
  • the semiconductor memory device 1 includes two array chips 3a and 3b. Note that the number of array chips 3 is not limited to two.
  • Array chip 3 is a chip that has an array of non-volatile memory cell transistors.
  • the circuit chip 4 is a chip provided with a circuit that controls the array chip 3.
  • the semiconductor memory device 1 has a structure in which a plurality of array chips 3 and a circuit chip 4 are bonded together (hereinafter also referred to as a "bonded structure").
  • bonded structure a structure in which a plurality of array chips 3 and a circuit chip 4 are bonded together.
  • the semiconductor memory device 1 includes a memory cell array 100.
  • the memory cell array 100 is an area in which non-volatile memory cell transistors are arranged three-dimensionally.
  • the memory cell array 100 is provided in array chips 3a and 3b.
  • the part of the memory cell array 100 provided in array chip 3a will be referred to as "memory cell array 100a”.
  • the part of the memory cell array 100 provided in array chip 3b will be referred to as "memory cell array 100b”.
  • the memory cell array 100 includes memory cell arrays 100a and 100b.
  • the memory cell array 100 includes multiple blocks BLK.
  • the memory cell array 100 includes two blocks BLK0 and BLK1.
  • the block BLK is, for example, a collection of multiple memory cell transistors from which data is erased collectively.
  • one block BLK is provided in an area that combines a part of the memory cell array 100a and a part of the memory cell array 100b. That is, the block BLK includes multiple memory cell transistors provided in the memory cell array 100a and multiple memory cell transistors provided in the memory cell array 100b.
  • the multiple memory cell transistors in the block BLK are associated with rows and columns.
  • a block BLK includes multiple string units SU.
  • a string unit SU is a collection of multiple NAND strings NS that are selected collectively, for example, in a write operation or a read operation.
  • each block BLK includes four string units SU0, SU1, SU2, and SU3.
  • memory cell array 100a (array chip 3a) includes string units SU0 and SU1 of each block BLK.
  • Memory cell array 100b (array chip 3b) includes string units SU2 and SU3 of each block.
  • the arrangement of the string units SU included in array chips 3a and 3b is arbitrary.
  • the string unit SU includes multiple NAND strings NS.
  • the NAND string NS includes a set of multiple memory cell transistors connected in series.
  • the number of blocks BLK in the memory cell array 100 and the number of string units SU in the block BLK are arbitrary.
  • the circuit configuration of the memory cell array 100 will be described later.
  • the circuit chip 4 includes a row decoder 20, a sense amplifier 30, an input/output circuit 40, and a peripheral circuit section 50.
  • the row decoder 20 is a decoding circuit for the row address RA (block address BA).
  • the row decoder 20 is connected to the input/output circuit 40, the address register 51, the row driver 55, and the memory cell array 100.
  • the row decoder 20 selects one of the blocks BLK in the memory cell array 100 based on the result of decoding the row address RA (block address BA).
  • the row decoder 20 applies a voltage to the row-direction wiring (word lines and select gate lines, described later) of the selected block BLK.
  • the sense amplifier 30 is a circuit that writes and reads data DT.
  • the sense amplifier 30 is connected to the input/output circuit 40, the address register 51, the column driver 56, and the memory cell array 100.
  • the sense amplifier 30 reads data DT from the memory cell array 100.
  • the sense amplifier 30 supplies a voltage based on the write data DT to the memory cell array 100.
  • the sense amplifier 30 can apply a voltage to wiring in the column direction (bit lines, described later).
  • the input/output circuit 40 is a circuit that inputs and outputs the signal DQ and various control signals.
  • the input/output circuit 40 is connected to the memory controller 2 via the external connection terminal PD.
  • the input/output circuit 40 is also connected to the address register 51, the command register 52, the sequencer 53, and the sense amplifier 30.
  • the input/output circuit 40 When the input signal DQ is data DT (write data), the input/output circuit 40 receives the input signal DQ based on the timing signals DQS and DQSn. Then, the input/output circuit 40 transmits the data DT to the sense amplifier 30. The input/output circuit 40 also outputs the data DT (read data) to the memory controller 2 together with the timing signals DQS and DQSn.
  • the input/output circuit 40 sends the memory address ADD to the address register 51. If the input signal DQ is a command CMD, the input/output circuit 40 sends the command CMD to the command register 52.
  • the input/output circuit 40 transmits various control signals received from the memory controller 2 to the sequencer 53.
  • the input/output circuit 40 transmits the ready/busy signal RBn received from the sequencer 53 to the memory controller 2.
  • the peripheral circuit unit 50 controls the operation of the memory cell array 100.
  • the peripheral circuit unit 50 includes an address register 51, a command register 52, a sequencer 53, a voltage generation circuit 54, a row driver 55, and a column driver 56.
  • the address register 51 is a register that temporarily stores the memory address ADD.
  • the address register 51 is connected to the input/output circuit 40, the row driver 55, the row decoder 20, and the sense amplifier 30.
  • the address register 51 receives the memory address ADD from the input/output circuit 40.
  • the memory address ADD includes a row address RA and a column address CA.
  • the row address RA is an address that specifies the row-direction wiring of the memory cell array 100.
  • the column address CA is an address that specifies the column-direction wiring of the memory cell array 100.
  • the row address RA includes a block address BA and a page address PA.
  • the block address BA is used to select a block BLK.
  • the selected block BLK is referred to as a "selected block BLK”.
  • an unselected block BLK is referred to as an "unselected block BLK”.
  • the page address PA is used to select the row-direction wiring (word lines and select gate lines).
  • the column address CA is used to select the column-direction wiring (bit lines).
  • the address register 51 transmits a page address PA to the row driver 55.
  • the address register 51 transmits a block address BA to the row decoder 20.
  • the address register 51 transmits a column address CA to the sense amplifier 30.
  • the command register 52 is a register that temporarily stores the command CMD.
  • the command register 52 is connected to the input/output circuit 40 and the sequencer 53.
  • the command register 52 transfers the command CMD to the sequencer 53.
  • the sequencer 53 is a circuit that controls the overall operation of the semiconductor memory device 1.
  • the sequencer 53 can function as a controller for the semiconductor memory device 1.
  • the sequencer 53 is connected to the input/output circuit 40, the voltage generation circuit 54, the row driver 55, the column driver 56, the row decoder 20, and the sense amplifier 30.
  • the sequencer 53 controls the voltage generation circuit 54, the row driver 55, the column driver 56, the row decoder 20, and the sense amplifier 30.
  • the sequencer 53 executes a write operation, a read operation, an erase operation, etc. based on the command CMD.
  • the voltage generation circuit 54 generates voltages used for write operations, read operations, and erase operations under the control of the sequencer 53.
  • the voltage generation circuit 54 is connected to the sequencer 53, the row driver 55, and the column driver 56.
  • the voltage generation circuit 54 supplies voltages to the row driver 55 and the column driver 56.
  • the row driver 55 is a driver that supplies a voltage to the row decoder 20.
  • the row driver 55 is connected to the sequencer 53, the voltage generating circuit 54, and the row decoder 20.
  • the row driver 55 supplies a voltage to the row decoder 20 based on the row address RA (page address PA).
  • the column driver 56 is a driver that supplies a voltage to the sense amplifier 30.
  • the column driver 56 is connected to the sequencer 53, the voltage generation circuit 54, and the sense amplifier 30.
  • the column driver 56 supplies a voltage to the sense amplifier 30.
  • FIG. 2 is a plan view showing the circuit configuration of the memory cell array 100.
  • FIG. 3 is a perspective view showing the circuit configuration of the memory cell array 100. Note that the examples of FIG. 2 and FIG. 3 show the circuit configuration of the block BLK0, but the other blocks BLK are similar.
  • the direction in which the word lines WL extend in each array chip 3 is referred to as the X direction.
  • the direction in which the bit lines BL extend, intersecting the X direction is referred to as the Y direction.
  • the direction in which the array chips 3a and 3b and the circuit chip 4 are stacked, intersecting the X direction and the Y direction, is referred to as the Z direction.
  • block BLK0 includes four string units SU0 to SU3. More specifically, memory cell array 100a includes string units SU0 and SU1 of block BLK0. Memory cell array 100b includes string units SU2 and SU3 of block BLK0.
  • Each string unit SU includes multiple NAND strings NS.
  • the NAND string NS includes multiple memory cell transistors MC and select transistors ST1 and ST2.
  • the NAND string NS includes 192 memory cell transistors MC0 to MC191.
  • the number of memory cell transistors MC included in the NAND string NS is arbitrary.
  • the memory cell transistor MC stores data in a non-volatile manner.
  • the memory cell transistor MC includes a control gate and a charge storage layer.
  • the memory cell transistor MC may be of the MONOS (Metal-Oxide-Nitride-Oxide-Silicon) type or the FG (Floating Gate) type.
  • the MONOS type uses an insulating layer for the charge storage layer.
  • the FG type uses a conductor for the charge storage layer. The following describes the case where the memory cell transistor MC is of the MONOS type.
  • the selection transistors ST1 and ST2 are used to select a string unit SU during various operations.
  • a selected string unit SU will be referred to as a "selected string unit SU.”
  • a string unit SU that is not selected will be referred to as a “non-selected string unit SU.”
  • the number of selection transistors ST1 and ST2 is arbitrary. It is sufficient that the NAND string NS includes at least one each of the selection transistors ST1 and ST2.
  • the current paths of the memory cell transistor MC and the select transistors ST1 and ST2 in each NAND string NS are connected in series.
  • the current paths of the select transistor ST1, memory cell transistors MC0 to MC191, and select transistor ST2 are connected in series. That is, from the bit line BL to the source line SL, the select transistor ST1, memory cell transistors MC0 to MC191, and select transistor ST2 are connected in that order.
  • the drain of the select transistor ST1 is connected to one of the bit lines BL.
  • the source of the select transistor ST2 is connected to the source line SL.
  • each block BLK includes a word line WL connected to the memory cell transistors MC of the memory cell array 100a, a word line WL connected to the memory cell transistors MC of the memory cell array 100b, and a word line WL commonly connected to the memory cell transistors MC of the memory cell array 100a and the memory cell transistors MC of the memory cell array 100b.
  • the memory cell array 100a (array chip 3a) and the memory cell array 100b (array chip 3b) share some of the word lines WL.
  • the word line WL provided individually for each array chip 3 is referred to as an "individual word line WL".
  • a word line WL When limiting a word line WL that is connected to the memory cell transistor MC of the memory cell array 100a (array chip 3a) and is not connected to the memory cell transistor MC of the memory cell array 100b (array chip 3b), it is referred to as an "individual word line WLa”.
  • a word line WLb When limiting a word line WL that is connected to the memory cell transistor MC of the memory cell array 100b (array chip 3b) and is not connected to the memory cell transistor MC of the memory cell array 100a (array chip 3a), it is referred to as an "individual word line WLb”.
  • a word line WL that is commonly connected to the memory cell transistor MC of the memory cell array 100a (array chip 3a) and the memory cell transistor MC of the memory cell array 100b (array chip 3b)
  • a common word line WLc When limiting a word line WL that is commonly connected to the memory cell transistor MC of the memory cell array 100a (array chip 3a) and the memory cell transistor MC of the memory cell array 100b (array chip 3b), it is referred to as a "common word line WLc".
  • the individual word line WLa connects the array chip 3a and the row decoder 20.
  • the individual word line WLb connects the array chip 3b and the row decoder 20.
  • the common word line WLc connects the array chips 3a and 3b to the row decoder 20.
  • the multiple memory cell transistors MC0 of the string units SU0 and SU1 of the block BLK0 provided in the memory cell array 100a are commonly connected to the individual word line WLa0.
  • the multiple memory cell transistors MC0 of the string units SU2 and SU3 of the block BLK0 provided in the memory cell array 100b are commonly connected to the individual word line WLb0.
  • the multiple memory cell transistors MC1 of the string units SU0 to SU3 of the block BLK0 provided in the memory cell arrays 100a and 100b are commonly connected to the common word line WLc1.
  • the other memory cell transistors MC are also connected to the corresponding common word lines WLc.
  • the multiple memory cell transistors MC191 of the string units SU0 to SU3 are commonly connected to the common word line WLc191.
  • the memory cell array 100a (array chip 3a) and the memory cell array 100b (array chip 3b) do not share the word line WL0 but share the word lines WL1 to WL191. That is, the memory cell transistors MC arranged on the source line SL side of the NAND string NS are connected to the common word line WLc, and the memory cell transistors MC arranged on the bit line BL side are connected to the individual word line WL.
  • the number of common word lines WLc in each block BLK and the arrangement of the target common word lines WLc are arbitrary. In other words, the number and arrangement of the individual word lines WLa and WLb in each block BLK are arbitrary.
  • the gates of the multiple select transistors ST1 in the string unit SU are commonly connected to one select gate line SGD.
  • the gates of the multiple select transistors ST1 in the string unit SU0 are commonly connected to a select gate line SGD0.
  • the gates of the multiple select transistors ST1 in the string unit SU1 are commonly connected to a select gate line SGD1.
  • the gates of the multiple select transistors ST1 in the string unit SU2 are commonly connected to a select gate line SGD2.
  • the gates of the multiple select transistors ST1 in the string unit SU3 are commonly connected to a select gate line SGD3.
  • the gates of the multiple select transistors ST2 in the multiple string units SU of the memory cell array 100a are commonly connected to one select gate line SGS.
  • the gates of the multiple select transistors ST2 in the multiple string units SU of the memory cell array 100b are commonly connected to one select gate line SGS.
  • the select gate line SGS that is connected to the select transistor ST2 of the memory cell array 100a and is not connected to the select transistor ST2 of the memory cell array 100b is referred to as the "select gate line SGSa".
  • the select gate line SGS that is connected to the select transistor ST2 of the memory cell array 100b and is not connected to the select transistor ST2 of the memory cell array 100a is referred to as the "select gate line SGSb".
  • the gates of the multiple select transistors ST2 in the string units SU0 and SU1 are commonly connected to the select gate line SGDa.
  • the gates of the multiple select transistors ST2 in the string units SU2 and SU3 are commonly connected to the select gate line SGDb. That is, the memory cell arrays 100a and 100b do not share the select gate line SGS.
  • the memory cell arrays 100a and 100b may share the select gate line SGS.
  • a select gate line SGS may be provided for each string unit SU, similar to the select gate line SGD.
  • the individual word lines WLa and WLb, the common word line WLc, and the selection gate lines SGD and SGS are each connected to a row decoder 20.
  • the row decoder 20 can apply different voltages to the individual word lines WLa and WLb.
  • each string unit SU includes n+1 NAND strings NS (n is an integer equal to or greater than 0). That is, the string unit SU includes n+1 selection transistors ST1.
  • the drains of the n+1 selection transistors ST1 in the string unit SU are connected to n+1 bit lines BL0 to BLn, respectively.
  • the bit lines BL0 to BLn are each connected to the sense amplifier 30.
  • the string units SU of the blocks BLK of the memory cell array 100a are commonly connected to one source line SL. That is, the sources of the select transistors ST2 in the memory cell array 100a are commonly connected to one source line SL.
  • the string units SU of the blocks BLK of the memory cell array 100b are commonly connected to one source line SL. That is, the sources of the select transistors ST2 in the memory cell array 100b are commonly connected to one source line SL.
  • source line SL that is connected to the select transistor ST2 of the memory cell array 100a and is not connected to the select transistor ST2 of the memory cell array 100b is limited, it is written as "source line SLa".
  • source line SL When the source line SL that is connected to the select transistor ST2 of the memory cell array 100b and is not connected to the select transistor ST2 of the memory cell array 100a is limited, it is written as "source line SLb".
  • the memory cell array 100a and the memory cell array 100b may share the source line SL.
  • a set of multiple memory cell transistors MC connected to one word line WL within one string unit SU will be referred to as a "cell unit CU.”
  • the storage capacity of the cell unit CU is defined as "one page of data.”
  • the cell unit CU may have a storage capacity of two or more pages of data.
  • the array region (string units SU2 and SU3) of block BLK0 of memory cell array 100b is arranged above the array region (string units SU0 and SU1) of block BLK0 of memory cell array 100a. That is, the NAND string NS of memory cell array 100a and the NAND string NS of memory cell array 100b arranged above the NAND string NS are included in the same block BLK.
  • multiple memory cell transistors MC arranged side by side in the X direction and the Y direction are commonly connected to one word line WL.
  • the NAND strings NS arranged side by side in the Y direction are commonly connected to a bit line BL. Furthermore, the NAND strings NS of memory cell array 100a and the NAND strings NS of memory cell array 100b arranged side by side in the Z direction are commonly connected to one bit line BL.
  • Fig. 4 is a circuit diagram of the row decoder 20.
  • the source and drain of a transistor when the source and drain of a transistor are not specified, either the source or the drain of the transistor will be referred to as "one end of the transistor", and the other of the source or the drain of the transistor will be referred to as "the other end of the transistor”.
  • the row decoder 20 includes a plurality of row decoder units 200 provided for each block BLK. Note that in the example of FIG. 4, the row decoder unit 200 corresponding to block BLK0 is shown, but the row decoder units 200 corresponding to the other blocks BLK also have the same configuration.
  • the row decoder unit 200 includes a block decoder 201, a level shifter 202, a WL switch circuit group WLSW, an SGD switch circuit group SGDSW, and an SGS switch circuit group SGSSW.
  • the block decoder 201 decodes the block address BA.
  • the block decoder 201 is connected to the level shifter 202 and the SGD switch circuit group SGDSW.
  • the block decoder 201 transmits the result (signal) of decoding the block address BA to the level shifter 202 and the SGD switch circuit group SGDSW.
  • the block decoder 201 is connected to a plurality of switch circuits (transistors T2) of the SGD switch circuit group SGDSW via signal lines RDECn.
  • the transistors T2 of the SGD switch circuit group SGDSW are controlled based on the voltage of the signal applied to the signal line RDECn.
  • the signal line RDECn may be connected to the level shifter 202.
  • the level shifter 202 level-shifts the potential of the signal received from the block decoder 201. For example, the level shifter 202 level-shifts the voltage (potential) of a high-level signal received from the block decoder 201 to a voltage VRDEC.
  • the level shifter 202 is connected to a plurality of switch circuits (transistor T3) of the WL switch circuit group WLSW, a plurality of switch circuits (transistor T1) of the SGD switch circuit group SGDSW, and a plurality of switch circuits (transistor T4) of the SGS switch circuit group SGSSW via a signal line TG.
  • the transistor T3 of the WL switch circuit group WLSW, the transistor T1 of the SGD switch circuit group SGDSW, and the transistor T3 of the SGS switch circuit group SGSSW are controlled based on the voltage of the signal applied to the signal line TG.
  • the SGD switch circuit group SGDSW is a collection of multiple switch circuits that control the connection between the row driver 55 and multiple select gate lines SGD.
  • the SGD switch circuit group SGDSW includes multiple high-voltage n-channel MOS transistors T1 and T2.
  • the transistors T1 and T2 each function as a switch circuit that controls the connection between the row driver 55 and the select gate lines SGD.
  • the SGD switch circuit group SGDSW includes transistors T1_0 to T1_3 and T2_0 to T2_3.
  • the number and arrangement of the transistors T1 and T2 are designed based on the configuration of the select gate lines SGD.
  • transistor T1_0 One end of transistor T1_0 is connected to the selection gate line SGD0. The other end of transistor T1_0 is connected to the row driver 55 via line SGD0_SEL. The gate of transistor T1_0 is connected to the signal line TG.
  • transistor T2_0 One end of transistor T2_0 is connected to the selection gate line SGD0. The other end of transistor T2_0 is connected to the row driver 55 via line SGD0_USEL. The gate of transistor T2_0 is connected to signal line RDECn.
  • One end of the transistor T1_1 is connected to the selection gate line SGD1.
  • the other end of the transistor T1_1 is connected to the row driver 55 via the line SGD1_SEL.
  • the gate of the transistor T1_1 is connected to the signal line TG.
  • transistor T2_1 One end of transistor T2_1 is connected to the selection gate line SGD1. The other end of transistor T2_1 is connected to the row driver 55 via line SGD1_USEL. The gate of transistor T2_1 is connected to signal line RDECn.
  • transistor T1_2 One end of transistor T1_2 is connected to a selection gate line SGD2. The other end of transistor T1_2 is connected to the row driver 55 via line SGD2_SEL. The gate of transistor T1_2 is connected to a signal line TG.
  • transistor T2_2 One end of transistor T2_2 is connected to the selection gate line SGD2. The other end of transistor T2_2 is connected to the row driver 55 via line SGD2_USEL. The gate of transistor T2_2 is connected to signal line RDECn.
  • One end of the transistor T1_3 is connected to the selection gate line SGD3.
  • the other end of the transistor T1_3 is connected to the row driver 55 via the line SGD3_SEL.
  • the gate of the transistor T1_3 is connected to the signal line TG.
  • transistor T2_3 One end of transistor T2_3 is connected to a selection gate line SGD3. The other end of transistor T2_3 is connected to the row driver 55 via a line SGD3_USEL. The gate of transistor T2_3 is connected to a signal line RDECn.
  • the row driver 55 applies a voltage corresponding to the selected block BLK to the lines SGD0_SEL to SGD3_SEL.
  • the row driver 55 also applies a voltage corresponding to the unselected block BLK to the lines SGD0_USEL to SGD3_USEL.
  • the WL switch circuit group WLSW is a set of multiple switch circuits that control the connection between the row driver 55 and multiple word lines WL.
  • the WL switch circuit group WLSW includes multiple high-voltage n-channel MOS transistors T3.
  • the transistors T3 function as switch circuits that control the connection between the row driver 55 and the word lines WL.
  • the WL switch circuit group WLSW includes transistors T3_a0, T3_b0, ..., T3_k (k is an integer of 1 or more), ..., T3_191.
  • the variable k indicates the boundary between the transistor T3 corresponding to the individual word line WL and the transistor T3 corresponding to the common word line WLc.
  • the transistors T3_a0 to T3_a(k-1) correspond to the individual word lines WLa0 to WLa(k-1), respectively.
  • the transistors T3_b0 to T3_b(k-1) correspond to the individual word lines WLb0 to WLb(k-1), respectively.
  • Transistors T3_k to T3_191 correspond to common word lines WLck to WLc191, respectively.
  • the number and arrangement of transistors T3 are designed based on the configuration of the word lines WL.
  • transistor T3_a0 One end of transistor T3_a0 is connected to individual word line WLa0. The other end of transistor T3_a0 is connected to row driver 55 via wiring CGa0. The gate of transistor T3_a0 is connected to signal line TG.
  • transistor T3_b0 One end of transistor T3_b0 is connected to individual word line WLb0. The other end of transistor T3_b0 is connected to row driver 55 via wiring CGb0. The gate of transistor T3_b0 is connected to signal line TG. In other words, individual word line WLa0 and individual word line WLb0 are connected to different switch circuits (transistor T3).
  • One end of the transistor T3_k is connected to a common word line WLck.
  • the other end of the transistor T3_k is connected to the row driver 55 via the wiring CGk.
  • the gate of the transistor T3_k is connected to the signal line TG.
  • transistor T3_191 One end of transistor T3_191 is connected to a common word line WLc191. The other end of transistor T3_191 is connected to row driver 55 via wiring CG191. The gate of transistor T3_191 is connected to signal line TG.
  • the row driver 55 applies a voltage corresponding to the selected block BLK to the lines CGa0, CGb0, and CG1 to CG191.
  • the SGS switch circuit group SGSSW is a collection of multiple switch circuits that control the connection between the row driver 55 and multiple select gate lines SGS.
  • the SGS switch circuit group SGSSW includes multiple high-voltage n-channel MOS transistors T4.
  • the transistors T4 function as switch circuits that control the connection between the row driver 55 and the select gate lines SGS.
  • the SGS switch circuit group SGSSW includes two high-voltage n-channel MOS transistors T4_a and T4_b. The number and arrangement of the transistors T4 are designed based on the configuration of the select gate lines SGS.
  • One end of the transistor T4_a is connected to the selection gate line SGSa.
  • the other end of the transistor T4_a is connected to the row driver 55 via the line GSGSa.
  • the gate of the transistor T4_a is connected to the signal line TG.
  • One end of the transistor T4_b is connected to the selection gate line SGSb.
  • the other end of the transistor T4_b is connected to the row driver 55 via the line GSGSb.
  • the gate of the transistor T4_b is connected to the signal line TG.
  • the row driver 55 applies a voltage corresponding to the selected block BLK to the lines GSGSa and GSGSb.
  • the block decoder 201 transmits a high-level signal to the level shifter 202 and applies a low-level voltage (e.g., ground voltage Vss) to the signal line RDECn. This causes the level shifter 202 to apply the voltage VRDEC as a high-level voltage to the signal line TG. Also, if the block address BA does not match the corresponding block BLK0, the block decoder 201 transmits a low-level signal to the level shifter 202 and applies a high-level voltage to the signal line RDECn.
  • a low-level voltage e.g., ground voltage Vss
  • the transistors T1, T3, and T4 are turned on.
  • the transistor T2 is turned on. Note that the "H" level voltage applied to the signal line RDECn is lower than the "H" level voltage (voltage VRDEC) applied to the signal line TG.
  • Fig. 5 is a cross-sectional view showing the layout of the array chips 3a and 3b and the circuit chip 4.
  • a common word line WLc is shown.
  • the selection gate lines SGD and SGS, and the source line SL are omitted.
  • the Z1 direction the direction from the array chip 3 toward the circuit chip 4
  • the Z2 direction the direction opposite to the Z1 direction
  • the array chip 3a is attached on top of the circuit chip 4 in the Z2 direction.
  • the array chip 3b is attached on top of the array chip 3a.
  • the circuit chip 4 is attached to the surface of the array chip 3a facing in the Z1 direction.
  • the array chip 3b is attached to the surface of the array chip 3a facing in the Z2 direction. That is, the circuit chip 4, array chip 3a, and array chip 3b are stacked in this order in the Z2 direction.
  • a row decoder 20 and a sense amplifier 30 are provided on the semiconductor substrate 400 of the circuit chip 4.
  • Array chips 3a and 3b are provided with memory cell arrays 100a and 100b, respectively.
  • a block BLK is formed by a part of the memory cell array 100a and a part of the memory cell array 100b arranged side by side in the Z direction.
  • the common word line WLc is shared by the memory cell array 100a and the memory cell array 100b.
  • the individual word line WLa is connected to the memory cell transistors MC of the memory cell array 100a, but is not connected to the memory cell transistors MC of the memory cell array 100b.
  • the individual word line WLb is connected to the memory cell transistors MC of the memory cell array 100b, but is not connected to the memory cell transistors MC of the memory cell array 100a.
  • the bit line BL is shared between memory cell array 100a and memory cell array 100b.
  • Fig. 6 is a perspective view showing the arrangement of the array chips 3a and 3b and the circuit chip 4.
  • each of the individual word lines WLa and WLb, the common word line WLc, the bit line BL, and the signal line (for example, the signal line for transferring the signal DQ) is shown.
  • the selection gate lines SGD and SGD, and the source line SL are omitted.
  • array chip 3a includes memory cell array 100a, WL connection portion 110a, BL connection portion 120a, and signal connection portion 130a.
  • array chip 3b includes memory cell array 100b, WL connection portion 110b, BL connection portion 120b, and signal connection portion 130b.
  • the WL connection parts 110a and 110b are regions where contact plugs and wiring, etc., are provided to connect the word lines WL and the selection gate lines SGD and SGS to the row decoder 20.
  • the WL connection portion 110a is disposed adjacent to the memory cell array 100a in the X-direction.
  • the word lines WL provided in the memory cell array 100a are drawn out to the WL connection portion 110a.
  • the word lines WL provided in the memory cell array 100a are connected to contact plugs electrically connected to the row decoder 20 at the WL connection portion 110a.
  • the WL connection portion 110a may be disposed in any manner. For example, multiple WL connection portions 110a may be provided.
  • the WL connection portion 110a may also be provided within the memory cell array 100a.
  • the WL connection portion 110b is disposed adjacent to the memory cell array 100b in the X-direction. Furthermore, the WL connection portion 110b is disposed above the WL connection portion 110a. The word lines WL provided in the memory cell array 100b are drawn out to the WL connection portion 110b. The word lines WL provided in the memory cell array 100b are connected to contact plugs electrically connected to the row decoder 20 at the WL connection portion 110b.
  • the WL connection portion 110b may be disposed in any manner. For example, multiple WL connection portions 110b may be provided. The WL connection portion 110b may also be provided within the memory cell array 100b.
  • the individual word line WLa is connected to the row decoder 20 via the WL connection part 110a.
  • the individual word line WLb is connected to the row decoder 20 via the WL connection parts 110a and 110b.
  • the individual word line WLb is not electrically connected to the word line WL provided in the memory cell array 100a at the WL connection part 110a.
  • the common word line WLc is connected to the row decoder 20 via WL connection parts 110a and 110b.
  • the word line WL of the memory cell array 100a and the word line WL of the memory cell array 100b are electrically connected at the WL connection part 110a.
  • the BL connection parts 120a and 120b are areas where contact plugs and wiring that connect the bit lines BL and the sense amplifier 30 are provided.
  • the BL connection portion 120a is disposed adjacent to the memory cell array 100a in the Y direction.
  • the bit lines BL provided in the memory cell array 100a are drawn out to the BL connection portion 120a.
  • the bit lines BL provided in the memory cell array 100a are connected to contact plugs electrically connected to the sense amplifier 30 at the BL connection portion 120a.
  • the BL connection portion 120a may be disposed in any position. For example, multiple BL connection portions 120a may be provided.
  • the BL connection portion 120b is disposed adjacent to the memory cell array 100b in the Y direction. Furthermore, the BL connection portion 120b is disposed above the BL connection portion 120a. The bit lines BL provided in the memory cell array 100b are drawn out to the BL connection portion 120b. The bit lines BL provided in the memory cell array 100b are connected to contact plugs electrically connected to the sense amplifier 30 at the BL connection portion 120b.
  • the BL connection portion 120b may be disposed in any position. For example, multiple BL connection portions 120b may be provided.
  • the bit lines BL are connected to the sense amplifier 30 via BL connection parts 120a and 120b.
  • the bit lines BL of the memory cell array 100a and the bit lines BL of the memory cell array 100b are electrically connected at the BL connection part 120a.
  • the signal connection parts 130a and 130b are regions where signal lines (contact plugs, wiring, etc.) that connect the external connection terminals PD and the input/output circuit 40 are provided.
  • the signal connection part 130a is provided at the end of the array chip 3a in the Y direction.
  • the signal connection part 130b is provided at the end of the array chip 3b in the Y direction.
  • the input/output circuit 40 and the signal connection parts 130a and 130b are arranged along the Z direction.
  • the signal connection parts 130a and 130b may be arranged arbitrarily. For example, multiple signal connection parts 130a and 130b may be provided.
  • the signal connection section 130b is provided with an external connection terminal PD.
  • the external connection terminal PD is connected to the input/output circuit 40 via a signal line provided in the signal connection sections 130a and 130b.
  • the signal line is not electrically connected to the memory cell arrays 100a and 100b.
  • the circuit chip 4 includes, for example, a WL hookup portion 21 and a BL hookup portion 31.
  • the WL hookup section 21 is an area in which contact plugs and wirings for connecting the row decoder 20 to the word lines WL and the select gate lines SGD and SGS are provided.
  • the word lines WL and the select gate lines SGD and SGS are connected to the row decoder 20 via the WL hookup section 21.
  • the WL hookup section 21 and the WL connection sections 110a and 110b are arranged along the Z direction.
  • the row decoder 20 is also arranged adjacent to the WL hookup section 21.
  • the WL switch circuit group WLSW, the SGD switch circuit group SGDSW, and the SGS switch circuit group SGSSW of the row decoder 20 described with reference to FIG. 4 may be arranged in the WL hookup section 21.
  • the BL hook-up portion 31 is an area where contact plugs and wiring for connecting the sense amplifier 30 and the bit line BL are provided.
  • the bit line BL is connected to the sense amplifier 30 via the BL hook-up portion 31.
  • the BL hook-up portion 31 and the BL connection portions 120a and 120b are arranged along the Z direction.
  • the sense amplifier 30 is arranged adjacent to the BL hook-up portion 31.
  • FIG. 7 is a cross-sectional view of the memory cell array 100.
  • array chip 3a includes an individual word line WLa0 and common word lines WLc1 to WLc4.
  • array chip 3b includes an individual word line WLb0 and common word lines WLc1 to WLc4.
  • the semiconductor memory device 1 has a laminated structure in which array chips 3a and 3b are laminated to a circuit chip 4.
  • the chips are electrically connected to each other via electrodes provided on each chip.
  • Array chip 3a includes a memory cell array 100a and various wiring layers for connecting to other chips.
  • Array chip 3a includes insulating layers 301, 305, 310, and 313, wiring layers 302, 304, and 308, semiconductor layer 303, and conductors 306, 307, 309, 311, 312, and 314.
  • multiple insulating layers 301 and multiple wiring layers 302 are stacked alternately one by one.
  • seven wiring layers 302 that function as the select gate line SGD, the word lines WL0a0 and WLc1 to WLc4, and the select gate line SGS are stacked in order in the Z2 direction.
  • the insulating layer 301 may include, for example, silicon oxide (SiO).
  • the wiring layer 302 includes a conductive material.
  • the conductive material may include a metal material, an n-type semiconductor, or a p-type semiconductor.
  • a titanium nitride (TiN)/tungsten (W) laminate structure is used as the conductive material of the wiring layer 302.
  • the TiN is formed so as to cover the W.
  • the wiring layer 302 may include a high dielectric constant material such as aluminum oxide (AlO). In this case, the high dielectric constant material is formed so as to cover the conductive material.
  • the multiple wiring layers 302 are separated into blocks BLK by members SLT extending in the X direction.
  • the members SLT include an insulating layer 305.
  • the insulating layer 305 may include SiO.
  • the members SLT may include a conductor that is electrically connected to the semiconductor layer 303 and is not electrically connected to the wiring layer 302.
  • the insulating layer 305 is formed to surround the side surfaces of the members SLT. The inside of the insulating layer 305 is then filled with a conductor.
  • a semiconductor layer 303 is provided above a wiring layer 302 that functions as a select gate line SGS.
  • An insulating layer 301 is provided between the wiring layer 302 and the semiconductor layer 303.
  • the semiconductor layer 303 functions as a source line SL.
  • a wiring layer 304 is provided above the semiconductor layer 303.
  • the wiring layer 304 is used as a wiring layer for electrically connecting the semiconductor layer 303 to another chip.
  • the wiring layer 304 includes a conductive material.
  • the conductive material may include a metal material, an n-type semiconductor, or a p-type semiconductor.
  • the wiring layer 304 includes aluminum (Al).
  • the memory cell array 100a is provided with a plurality of memory pillars MP.
  • the memory pillar MP has a generally cylindrical shape extending in the Z direction.
  • One memory pillar MP corresponds to one NAND string NS.
  • the memory pillar MP penetrates (passes through) a plurality of wiring layers 302. The end of the memory pillar MP in the Z2 direction contacts the semiconductor layer 303.
  • a conductor 306 is provided on the end of the memory pillar MP.
  • the conductor 306 has a substantially cylindrical shape.
  • the conductor 306 functions as a contact plug.
  • a conductor 307 is provided on the conductor 306.
  • the conductor 307 has a substantially cylindrical shape.
  • the conductor 307 functions as a contact plug.
  • a plurality of wiring layers 308 are provided above the memory pillar MP.
  • the wiring layer 308 extends in the Y direction.
  • the plurality of wiring layers 308 are arranged side by side in the X direction.
  • the wiring layer 308 functions as a bit line BL.
  • the wiring layer 308 is electrically connected to one of the memory pillars MP via the conductors 306 and 307.
  • Conductors 306 and 307 and wiring layer 308 may include metal materials such as W, Al, or copper (Cu).
  • a conductor 309 is provided on the wiring layer 308.
  • the wiring layer 308 (bit line BL) is connected to the conductor 309.
  • the conductor 309 has a substantially cylindrical shape.
  • the conductor 309 functions as a contact plug.
  • the conductor 309 may include a metal material such as W, Al, or Cu.
  • an insulating layer 310 is provided on the insulating layer 301.
  • the insulating layer 310 may contain SiO.
  • a number of conductors 311 are provided in the same layer as the insulating layer 310.
  • the conductors 311 function as electrodes for electrical connection to other chips.
  • the conductors 311 may contain Cu.
  • conductor 311 is provided on conductor 309.
  • multiple wiring layers may be provided between the conductor 311 and the wiring layer 308.
  • a conductor 312 is provided on the wiring layer 308.
  • the wiring layer 308 (bit line BL) is connected to the conductor 312.
  • the conductor 312 has a substantially cylindrical shape.
  • the conductor 312 functions as a contact plug.
  • the conductor 312 may include a metal material such as W, Al, or Cu.
  • an insulating layer 313 is provided on the wiring layer 304 and the insulating layer 301.
  • the insulating layer 313 may contain SiO.
  • a plurality of conductors 314 are provided in the same layer as the insulating layer 313.
  • the conductors 314 function as electrodes for electrical connection to other chips.
  • the conductors 314 may contain Cu.
  • conductor 314 is provided on top of conductor 312.
  • the memory pillar MP includes a block insulating film 320, a charge storage layer 321, a tunnel insulating film 322, a semiconductor layer 323, a core layer 324, and a cap layer 325.
  • a memory hole MH is provided that penetrates (passes through) a plurality of wiring layers 302.
  • the memory hole MH corresponds to the memory pillar MP.
  • the Z2-direction end of the memory hole MH reaches the semiconductor layer 303.
  • a block insulating film 320, a charge storage layer 321, and a tunnel insulating film 322 are stacked in this order from the outside.
  • the block insulating film 320, the charge storage layer 321, and the tunnel insulating film 322 each have a cylindrical shape.
  • the semiconductor layer 323 is provided so as to contact the side surface of the tunnel insulating film 322.
  • the Z2-direction end of the semiconductor layer 323 contacts the semiconductor layer 303.
  • the semiconductor layer 323 is a region in which the channels of the memory cell transistor MC and the select transistors ST1 and ST2 are formed. Therefore, the semiconductor layer 323 functions as a signal line that connects the current paths of the select transistor ST2, the memory cell transistors MC0 to MC4, and the select transistor ST1.
  • the inside of the semiconductor layer 323 is filled with a core layer 324.
  • a cap layer 325 is provided on the Z1-direction ends of the semiconductor layer 323 and the core layer 324, with the side surfaces contacting the tunnel insulating film 322. That is, the memory pillar MP includes a semiconductor layer 323 that passes through the insides of the multiple wiring layers 302 and extends in the Z direction.
  • the block insulating film 320, the tunnel insulating film 322, and the core layer 324 may include SiO.
  • the charge storage layer 321 may include silicon nitride (SiN).
  • the semiconductor layer 323 and the cap layer 325 may include, for example, polysilicon.
  • the memory cell transistor MC is formed by combining the memory pillar MP with the wiring layer 302 that functions as the word line WL.
  • the memory cell transistors MC0 to MC5 are formed by combining the memory pillar MP with the wiring layer 302 that functions as the word lines WL0a0 and WLc1 to WLc4.
  • the memory cell transistors MC0 to MC5 are formed by combining the memory pillar MP with the wiring layer 302 that functions as the word lines WL0b0 and WLc1 to WLc4.
  • the select transistor ST1 is formed by combining the memory pillar MP with the wiring layer 302 that functions as the select gate line SGD.
  • the select transistor ST2 is formed by combining the memory pillar MP with the wiring layer 302 that functions as the select gate line SGS.
  • the memory pillar MP has the memory cell transistor MC and the select transistors ST1 and ST2.
  • array chip 3b Next, the internal configuration of array chip 3b will be described. Below, we will focus on the differences from array chip 3a.
  • array chip 3b In array chip 3b, conductors 312 and 314 described in the configuration of array chip 3a are eliminated. The other configuration is the same as that of array chip 3a.
  • seven wiring layers 302 functioning as select gate line SGD, word lines WL0b0 and WLc1 to WLc4, and select gate line SGS are stacked in order in the Z2 direction.
  • Wiring layer 308 of array chip 3b is electrically connected to wiring layer 308 of array chip 3a via conductors 309 and 311 of array chip 3b and conductors 312 and 314 of array chip 3a.
  • the circuit chip 4 includes multiple transistors Tr and various wiring layers.
  • the multiple transistors Tr are used in the row decoder 20 and the sense amplifier 30, etc.
  • the circuit chip 4 includes a semiconductor substrate 400, insulating layers 401, 402, and 410, a gate insulating film 403, a gate electrode 404, conductors 405, 407, 409, and 411, and wiring layers 406 and 408.
  • An element isolation region is provided near the surface of the semiconductor substrate 400.
  • the element isolation region electrically isolates, for example, an n-type well region and a p-type well region provided near the surface of the semiconductor substrate 400.
  • the element isolation region is filled with an insulating layer 401.
  • the insulating layer 401 may contain SiO.
  • the insulating layer 402 is provided on the semiconductor substrate 400.
  • the insulating layer 402 may contain SiO.
  • the transistor Tr includes a gate insulating film 403 provided on the semiconductor substrate 400, a gate electrode 404 provided on the gate insulating film 403, and a source and drain (not shown) formed on the semiconductor substrate 400.
  • the source and drain are each electrically connected to a wiring layer 406 via a conductor 405.
  • the conductor 405 extends in the Z2 direction.
  • the conductor 405 functions as a contact plug.
  • a conductor 407 is provided on the wiring layer 406.
  • the conductor 407 extends in the Z2 direction.
  • the conductor 407 functions as a contact plug.
  • a wiring layer 408 is provided on the conductor 407.
  • a conductor 409 is provided on the wiring layer 408.
  • the conductor 409 extends in the Z2 direction.
  • the conductor 409 functions as a contact plug.
  • the wiring layers 406 and 408 are made of a conductive material.
  • the conductors 405, 407, and 409 and the wiring layers 406 and 408 may include a metal material, a p-type semiconductor, or an n-type semiconductor.
  • the number of wiring layers provided on the circuit chip 4 is arbitrary.
  • an insulating layer 410 is provided on the insulating layer 402.
  • the insulating layer 410 may contain SiO.
  • a number of conductors 411 are provided in the same layer as the insulating layer 410.
  • the conductors 411 function as electrodes for electrically connecting to other chips.
  • one conductor 411 is provided on one conductor 409.
  • the conductor 411 may include a metal material such as Cu.
  • the conductor 411 of the circuit chip 4 contacts (is electrically connected to) the conductor 311 of the array chip 3a.
  • the erase operation in this embodiment includes a block erase operation and a sub-block erase operation.
  • the block erase operation one block BLK is selected and an erase operation is performed.
  • the sub-block erase operation one sub-block SB in the block BLK is selected and an erase operation is performed.
  • the block BLK can be divided into a plurality of sub-blocks SB, each of which has a plurality of word lines WL as one unit.
  • FIG. 8 is a diagram showing the configuration of block BLK and the change in the data write state due to a sub-block erase operation.
  • the example in FIG. 8 shows the sub-block erase operation of sub-block SB1.
  • the other sub-blocks SB are similar.
  • one circle represents one cell unit CU.
  • a black circle represents a state in which data has been written to the cell unit CU (a state in which valid data is stored).
  • a white circle represents a state in which the data in the cell unit CU has been erased (a state in which no valid data is stored).
  • block BLK0 includes six string units SU0 to SU5.
  • String units SU0 to SU2 are provided in memory cell array 100a.
  • String units SU3 to SU5 are provided in memory cell array 100b.
  • Each of memory cell arrays 100a and 100b is provided with 192 word lines WL0 to WL191.
  • string units SU0 to SU2 of memory cell array 100a are connected to individual word lines WLa0 to WLa63 and common word lines WLc64 to WLc191.
  • String units SU3 to SU5 of memory cell array 100b are connected to individual word lines WLb0 to WLb63 and common word lines WLc64 to WLc191.
  • memory cell arrays 100a and 100b do not share word lines WL0 to WL63, but share word lines WL64 to WL191.
  • a set of cell units CU of string units SU0-SU2 of memory cell array 100a connected to individual word lines WLa0-WLa63 and cell units CU of string units SU3-SU5 of memory cell array 100b connected to individual word lines WLb0-WLb63 is set as sub-block SB0.
  • a set of cell units CU of string units SU0-SU2 of memory cell array 100a connected to common word lines WLc64-WLc127 and cell units CU of string units SU3-SU5 of memory cell array 100b is set as sub-block SB1.
  • a set of cell units CU of string units SU0-SU2 of memory cell array 100a connected to common word lines WLc128-WLc191 and cell units CU of string units SU3-SU5 of memory cell array 100b is set as sub-block SB2.
  • FIG. 8 shows a state in which data has been written to all cell units CU in block BLK0. In this state, for example, a subblock erase operation is performed on subblock SB1. Then, as shown in (b) in Figure 8, the data in the cell units CU in subblock SB1 of memory cell arrays 100a and 100b is erased.
  • the write operation includes a program operation and a program verify operation.
  • the program operation is an operation for increasing the threshold voltage of the memory cell transistor MC by injecting electrons into the charge storage layer (or for maintaining the threshold voltage by injecting almost no electrons into the charge storage layer).
  • the memory cell transistor MC for which the threshold voltage is increased is referred to as the "memory cell transistor MC to be programmed".
  • the memory cell transistor MC for which the threshold voltage is not increased is referred to as the "memory cell transistor MC that is inhibited from being programmed”.
  • each memory cell transistor MC is set to be programmed or inhibited from being programmed based on the write data stored in the sense amplifier 30. For example, if the write data is "0", the memory cell transistor MC is set to be programmed. Also, if the write data is "1", the memory cell transistor MC is set to be inhibited from being programmed.
  • the program verify operation is an operation in which data is read after the program operation, and whether or not the threshold voltage of the memory cell transistor MC has reached the target level (the state to be written) is determined.
  • the number of memory cell transistors MC whose threshold voltage has reached the target level is equal to or greater than a preset number, it is referred to as "verify passed”
  • the number of memory cell transistors MC whose threshold voltage has reached the target level is less than a preset number
  • the memory cell transistor MC that has not reached the threshold voltage of the state to be written is set as the memory cell transistor MC to be programmed. Also, the memory cell transistor MC that has reached the threshold voltage of the state to be written is set as the memory cell transistor MC to be programmed.
  • program loop By repeating the combination of program operation and program verify operation (hereinafter referred to as the "program loop"), the threshold voltage of the memory cell transistor MC is raised to the target level.
  • Fig. 9 shows the command sequence of a write operation.
  • signals CEn, CLE, ALE, WEn, and REn other than the signal DQ and the signal RBn are omitted.
  • commands are indicated by circular frames
  • memory addresses are indicated by rectangular frames
  • data are indicated by hexagonal frames.
  • the memory controller 2 first transmits the command "80h” to the semiconductor memory device 1.
  • the command "80h” is a command notifying that a write operation will be performed.
  • the memory controller 2 transmits the memory address ADD, the data DT, and the command "10h” to the semiconductor memory device 1.
  • the command "10h” is a command to execute a write operation. Note that the memory address ADD can be transmitted in multiple cycles based on the configuration of the memory cell array 100.
  • the sequencer 53 When the sequencer 53 receives the command "10h", it sets the ready-busy signal RBn to the "L” level and executes the write operation.
  • the sequencer 53 sets the ready busy signal RBn to the "H" level.
  • Fig. 10 is a configuration diagram of the memory address ADD.
  • the memory address ADD includes a block address BA, a page address PA, and a column address CA.
  • the column address CA is set on the lower address side
  • the block address BA is set on the upper address side.
  • the column address CA is, for example, an area represented by a 16-bit binary number from address CA0 to address CA15.
  • the number of bits in the column address CA is set arbitrarily based on the number of bit lines BL (the data length of one page of data).
  • the page address PA is, for example, an area represented by an 11-bit binary number from address RA0 to address RA10.
  • the number of bits of the page address PA is set arbitrarily based on, for example, the configuration of the block BLK.
  • the block address BA is, for example, an area indicated by addresses RA11 to RAi (i is an integer greater than 11).
  • the number of bits of the block address BA is set arbitrarily based on, for example, the number of blocks BLK.
  • the page address PA includes, from the lower address side, a string unit address, an array address, a word line address, and a subblock address.
  • the selection order of the cell units CU in a write operation or a read operation is based on the order of the addresses in the page address PA.
  • the string unit address is address information used to select a string unit SU, i.e., a selection gate line SGD. For example, if one array chip 3 includes four string units SU, the string unit address is indicated by two-bit addresses RA0 and RA1. The number of bits of the string unit address is set arbitrarily based on, for example, the number of string units SU included in one array chip 3.
  • the array address is address information used to select an array chip 3. For example, when the semiconductor memory device 1 includes two array chips 3a and 3b, that is, when the memory cell array 100 includes memory cell arrays 100a and 100b, the array address is indicated by a one-bit address RA2. The number of bits of the array address is set arbitrarily based on, for example, the number of array chips 3.
  • the word line address is address information used to select a word line WL in a sub-block SB. If the sub-block SB includes 64 word lines WL, the word line address is indicated by a 6-bit address RA3 to RA8. The number of bits of the word line address is set arbitrarily based on, for example, the number of word lines WL included in the sub-block SB.
  • the subblock address is address information used to select a subblock SB within a block BLK.
  • the subblock address is indicated by two-bit addresses RA9 and RA10.
  • the number of bits of the subblock address is set arbitrarily based on, for example, the number of subblocks SB included in the block BLK.
  • FIG. 11 is a diagram showing a data write order based on the memory address ADD shown in FIG. 10.
  • the example of FIG. 11 shows a schematic cross-sectional configuration of a string unit SU in a block BLK0.
  • One square in each string unit SU represents one cell unit CU corresponding to one word line WL. That is, one square corresponds to one write operation.
  • the numbers in the squares in FIG. 11 indicate the data write order (selection order) of the cell units CU.
  • block BLK0 includes eight string units SU0 to SU7.
  • String units SU0 to SU3 are provided in memory cell array 100a.
  • String units SU4 to SU7 are provided in memory cell array 100b.
  • the string unit address of the lower address is incremented. That is, string units SU0 to SU3 of memory cell array 100a are selected in order (write order "1" to "4").
  • the array address of the upper address is incremented, and array chip 3b (memory cell array 100b) is selected.
  • the string unit address of the lower address is incremented. That is, string units SU4 to SU7 of memory cell array 100b are selected in order (write order "5" to "8").
  • the word line address located at the upper end of the array address is incremented. This selects word line WL1.
  • word lines WL0 and string units SU0 to SU3 of memory cell array 100a As in the case of word line WL0, string units SU0 to SU3 of memory cell array 100a (write order “9” to “12") and string units SU4 to SU7 of memory cell array 100b (write order "13” to “16") are selected in order. Similarly, the word lines WL and string units SU are selected below.
  • Fig. 12 is a diagram showing the configuration of a block BLK and changes in the data write state due to a write operation of the sub-block SB1.
  • one circle represents one cell unit CU.
  • a black circle represents a state in which data has been written to the cell unit CU (a state in which valid data is stored).
  • a white circle represents a state in which data has been erased from the cell unit CU (a state in which no valid data is stored).
  • a double circle represents a selected cell unit CU.
  • block BLK0 The configuration of block BLK0 is the same as that described in FIG. 8.
  • Sub-block SB0 does not share word lines WL.
  • Sub-blocks SB1 and SB2 share word lines WL.
  • string units SU0 to SU2 of memory cell array 100a are connected to individual word lines WLa0 to WLa63 and common word lines WLc64 to WLc191.
  • Cell units CU corresponding to individual word lines WLa0 to WLa63 are included in sub-block SB0.
  • Cell units CU corresponding to common word lines WLc64 to WLc127 are included in sub-block SB1.
  • Cell units CU corresponding to common word lines WLc128 to WLc191 are included in sub-block SB2.
  • the string units SU3 to SU5 of the memory cell array 100b are connected to the individual word lines WLb0 to WLb63 and the common word lines WLc64 to WLc191.
  • the cell units CU corresponding to the individual word lines WLb0 to WLb63 are included in the sub-block SB0.
  • the cell units CU corresponding to the common word lines WLc64 to WLc127 are included in the sub-block SB1.
  • the cell units CU corresponding to the common word lines WLc128 to WLc191 are included in the sub-block SB2.
  • FIG. 12 shows the state in which data has been erased from sub-block SB1 by a sub-block erase operation. For example, in this state, a write operation is performed on sub-block SB1. Then, as shown in (b) in Figure 12, data is written in order starting from the cell units CU of string unit SU0 of memory cell array 100a connected to common word line WLc64. In the case of a write operation on sub-block SB1, cell units CU in a data write state are present on the bit line BL side and source line SL side of the selected cell unit CU.
  • FIG. 13 is a timing chart showing the voltage of each wiring in a write operation of the sub-block SB1.
  • the example of FIG. 13 shows one program loop.
  • the word line WL selected as the target of the write operation is written as "selected word line WL_sel”.
  • unselected word lines WL When limiting the word lines WL that have been erased from the word lines WL that have not been selected as the target of the write operation (hereinafter, referred to as "unselected word lines WL”), they are written as "unselected word lines WL_unsel_e".
  • the common word line WLc64 of the sub-block SB1 is selected.
  • the common word line WLc64 is the selected word line WL_sel.
  • the common word lines WLc65 to WLc127 are unselected word lines WL_unsel_e.
  • the individual word lines WLa0 to WLa63, WLb0 to WLb63, and WLc128 to WLc191 are unselected word lines WL_unsel_p.
  • the period from time T0 to T3 is the precharge period for the channel of the selected memory cell transistor MC (hereinafter referred to as the "selected memory cell transistor MC").
  • a precharge is performed to inhibit writing to the channel of each NAND string NS in the selected block BLK. More specifically, the sense amplifier 30 applies a voltage Vddsa to the bit line BL.
  • the voltage Vddsa is a positive voltage higher than the voltage Vss.
  • the voltage Vsrc_p is applied to the source line SL (source lines SLa and SLb).
  • the voltage Vsrc_p is a voltage intended to precharge the channel and improve the cut-off characteristics of the select transistor ST2.
  • the voltage Vsrc_p is a positive voltage higher than the voltage Vss.
  • the voltage Vsrc_p may have the same voltage value as the voltage Vddsa.
  • the row decoder 20 applies a voltage Vsgd_p to the select gate line SGD corresponding to the selected string unit SU.
  • the voltage Vsgd_p is a voltage higher than the threshold voltage of the select transistor ST1.
  • the select transistor ST1 is turned on.
  • the voltage of the bit line BL which is equal to or higher than the voltage Vss, is applied to the channel of the NAND string NS in the selected string unit SU.
  • the row decoder 20 applies the voltage Vsg to the select gate line SGS and the select gate line SGD corresponding to the unselected string unit SU.
  • the voltage Vsg is a voltage higher than the voltage Vddsa.
  • the row decoder 20 applies the voltage Vpre1 to the unselected word line WL_unsel_p.
  • the voltage Vpre1 is a voltage higher than the threshold voltage of the memory cell transistor MC to which data has been written.
  • the memory cell transistor MC to which data has been written is turned on.
  • the row decoder 20 applies the voltage Vss to the unselected word line WL_unsel_e.
  • the threshold voltage of the memory cell transistor MC from which data has been erased is lower than the voltage Vss.
  • the row decoder 20 applies the voltage Vss to the selected word line WL_sel.
  • the selected memory cell transistor MC is turned on because data has been erased.
  • the row decoder 20 may also apply the voltage Vpre_sel to the selected word line WL_sel.
  • the voltage Vpre_sel is a voltage higher than the voltage Vss.
  • the row decoder 20 applies a voltage Vss to the select gate line SGS and the select gate line SGD corresponding to the unselected string unit SU.
  • the select transistor ST2 and the select transistor ST1 corresponding to the unselected string unit SU are turned off. This causes the channels of each NAND string NS in the unselected string unit SU to be in a floating state.
  • the sense amplifier 30 applies voltage Vss to the bit line BL corresponding to data "0", i.e., the bit line BL corresponding to the selected memory cell transistor MC to be programmed. As a result, voltage Vss is applied to the channel corresponding to the selected memory cell transistor MC to be programmed in the selected string unit SU (the channel is discharged). On the other hand, the sense amplifier 30 continues to apply voltage Vddsa to the bit line BL corresponding to data "1", i.e., the bit line BL corresponding to the selected memory cell transistor MC that is inhibited from being programmed. As a result, the select transistor ST1 corresponding to the selected memory cell transistor MC that is inhibited from being programmed is turned off.
  • the channel corresponding to the selected memory cell transistor MC that is inhibited from being programmed in the selected string unit SU is put into a floating state.
  • each channel in the unselected string unit SU and the channel corresponding to the selected memory cell transistor MC that is inhibited from being programmed in the selected string unit SU are put into a floating state.
  • the row decoder 20 applies voltage Vss to the unselected word line WL_unsel_p.
  • Times T3 to T7 are the period during which the write pulse is applied.
  • the row decoder 20 applies voltage Vpass_e to the selected word line WL_sel and unselected word line WL_unsel_e.
  • the row decoder 20 applies voltage Vpass-pa to the individual word line WLa of the unselected word line WL_unsel_p.
  • the row decoder 20 applies voltage Vpass-pb to the individual word line WLb of the unselected word line WL_unsel_p.
  • the row decoder 20 applies voltage Vpass-p to the common word line WLc of the unselected word line WL_unsel_p.
  • Voltage Vpass_e is a voltage applied to memory cell transistors MC in the erased state.
  • Voltage Vpass_e is a voltage that can be set regardless of the threshold voltage of memory cell transistors MC in the written state.
  • the voltages Vpass_p, Vpass_pa, and Vpass_pb are voltages applied to the memory cell transistor MC in the written state.
  • the voltages Vpass_p, Vpass_pa, and Vpass_pb are voltages that turn on the memory cell transistor MC regardless of the threshold voltage of the memory cell transistor MC.
  • the voltages Vpass_p, Vpass_pa, and Vpass_pb are higher than the voltage Vpre1.
  • the voltages Vpass_p, Vpass_pa, and Vpass_pb have a relationship of Vpass_pa ⁇ Vpass_p ⁇ Vpass_pb.
  • the voltages Vpass_p, Vpass_pa, and Vpass_pb have a relationship of Vpass_pa>Vpass_p>Vpass_pb. Note that voltages Vpass_e, Vpass_p, Vpass_pa, and Vpass_pb may be different for each word line WL.
  • Each channel in the unselected string unit SU and the channel corresponding to the program-inhibited selected memory cell transistor MC in the selected string unit SU are in a floating state.
  • the potential of the word line WL rises, the potential of these channels rises due to coupling (hereinafter referred to as "channel boost").
  • the channel boost limits the potential difference between the word line WL and the channel to a range where writing does not occur.
  • all string units SU are in an unselected state. That is, the channels of each NAND string NS in the unselected array chip 3 are in a floating state.
  • the voltage (for example, voltage Vpass_pb) of the individual word line WL corresponding to the unselected word line WL_unsel_p on the unselected array chip 3 side is set higher than the voltage Vpass_p of the other unselected word lines WL_unsel_p.
  • the potential difference between the word line WL on the unselected array chip 3 side and the channel is further reduced. This reduces the influence of write disturbance on the unselected array chip 3 side. That is, the shift in the threshold voltage of the memory cell transistor MC that is not the programming target is suppressed.
  • the voltage of the individual word line WL corresponding to the unselected word line WL_unsel_p (for example, voltage Vpass_pa) is set lower than the voltage Vpass_p of the other unselected word lines WL_unsel_p.
  • Voltage Vss is applied to the channel corresponding to the selected memory cell transistor MC to be programmed. Therefore, the potential difference between the word line WL and the channel on the selected array chip 3 side is further reduced. This reduces the effects of write disturbance on the selected array chip 3 side.
  • the voltage waveform applied to the unselected word line WL_unsel_p can be considered to be equivalent to the dotted line shown in FIG. 13 during the period from time T2 to T4.
  • the row decoder 20 may continue to apply voltage Vpre1 to the unselected word line WL_unsel_p without applying voltage Vss to the unselected word line WL_unsel_p.
  • voltage Vss is applied to the unselected word line WL_unsel_p at time T2 (voltage Vpre1 is discharged). Therefore, the potential of the precharged channel drops during the period from time T2 to T3.
  • the potential applied to the unselected word line WL_unsel_p rises to voltage Vpre1 during the period from time T3 to T4, the potential of the channel recovers to the precharge potential during the period from time T1 to T2. Then, the potential of the channel is boosted by approximately the difference between the voltage Vpass_p and the voltage Vpre1. In this case, the potential of the channel corresponding to the unselected word line WL_unsel_p can be lower than the potential of the channel corresponding to the unselected word line WL_unsel_e.
  • the row decoder 20 applies a voltage Vpgm to the selected word line WL_sel.
  • the voltage Vpgm is a high voltage for injecting electrons into the charge storage layer of the selected memory cell transistor MC to be programmed.
  • the voltage Vpgm is higher than the voltages Vpass_e, Vpass_e, Vpass_pa, and Vpass_pb.
  • the potential difference between the selected word line WL_sel and the channel is smaller than that of the memory cell transistor MC to be programmed due to channel boost.
  • the threshold voltage of the memory cell transistor MC is maintained (the threshold voltage does not change to the extent that the state of the write target transitions to a higher distribution).
  • the row decoder 20 applies the voltage Vpass-e to the selected word line WL_sel. In other words, the voltage Vpgm is discharged.
  • the row decoder 20 discharges the voltage applied to the selected word line WL_sel, the unselected word line WL_unsel_e, and the unselected word line WL_unsel_p.
  • the potentials of the selected word line WL_sel, the unselected word line WL_unsel_e, and the unselected word line WL_unsel_p drop to voltage Vp2v.
  • Voltage Vp2v is a voltage higher than voltage Vss.
  • the row decoder 20 applies voltage Vss to the select gate lines SGD and SGS. Voltage Vss is also applied to the source line SL. This completes the program operation.
  • the row decoder 20 applies a voltage Vvfy to the selected word line WL_sel.
  • the voltage Vvfy is a verify voltage.
  • the voltage Vvfy is based on the target level of the write operation (the state to be written).
  • the sequencer 53 determines whether the verify has passed or failed based on the result of comparing the threshold voltage of the memory cell transistor MC with the voltage Vvfy.
  • the row decoder 20 applies a voltage Vread to the unselected word line WL_unsel_e and the unselected word line WL_unsel_p.
  • the voltage Vread is higher than the voltage Vvfy and is a voltage that turns on the memory cell transistor MC regardless of the threshold voltage of the memory cell transistor MC.
  • the row decoder 20 applies a voltage Vsg to the select gate line SGS and the select gate line SGD corresponding to the selected string unit SU.
  • the row decoder 20 also applies the voltage Vss to the select gate line SGD corresponding to the unselected string unit SU.
  • the select transistor ST1 in the selected string unit SU is turned on.
  • the select transistor ST1 in the unselected string unit SU is turned off.
  • the row decoder 20 may apply a voltage higher than the voltage Vss to the select gate line SGD corresponding to the unselected string unit SU immediately after time T8, and then apply the voltage Vss.
  • the select transistor ST1 is turned on. By turning on the select transistor ST1 of the unselected string unit SU, the channel of the NAND string NS of the unselected string unit SU is discharged.
  • the sense amplifier 30 applies a voltage Vbl_r to the bit line.
  • the voltage Vbl_r is a positive voltage higher than the voltage Vss.
  • the voltage Vsrc_r is applied to the source line SL.
  • the voltage Vsrc_r is higher than the voltage Vss and lower than the voltage Vbl_r.
  • the sense amplifier 30 reads the data of the selected memory cell transistor MC.
  • the row decoder 20 applies voltage Vss to the selected word line WL_sel, the unselected word line WL_unsel_e, the unselected word line WL_unsel_p, and the select gate lines SGD and SGS.
  • the sense amplifier 30 applies voltage Vss to the bit line BL. Voltage Vss is applied to the source line SL. This completes the program verify operation.
  • Fig. 14 is a diagram showing the configuration of a block BLK and changes in the data write state due to a write operation of the sub-block SB0.
  • block BLK0 is the same as that in FIG. 12.
  • FIG. 14 shows a state in which data in subblock SB0 has been erased by a subblock erase operation. For example, in this state, a write operation is performed on subblock SB0. Then, data is written in order starting with the cell units CU of string unit SU0 of memory cell array 100a connected to individual word line WLa0.
  • the example in (b) in FIG. 14 shows a state in which cell unit CU of string unit SU0 of memory cell array 100a connected to individual word line WLa63 is selected.
  • cell units CU in a data-written state may exist on the bit line BL side and source line SL side of the selected cell unit CU.
  • Fig. 15 is a timing chart showing the voltage of each line in a write operation of the sub-block SB0.
  • the example of Fig. 15 shows one program loop.
  • the voltages applied to the unselected word lines WL_unsel_e, WL_unsel_p, WL_unsel_pa, and WL_unsel_pb, the select gate lines SGD and SGS, and the source line SL are the same as those in FIG. 13.
  • the voltage applied to the selected word line WL_sel during the period from time T0 to T4 is the same as that shown in FIG. 13.
  • the row decoder 20 applies different voltages to each individual word line WL in the pair of individual word lines WL (individual word lines WLa and WLb) corresponding to the selected word line WL_sel.
  • the row decoder 20 applies voltage Vpgm to the selected word line WL_sel (individual word line WL) on the selected array chip 3 side.
  • the row decoder 20 also applies voltage Vpass_e to the selected word line WL_sel (individual word line WL) on the unselected array chip 3 side.
  • the row decoder 20 applies voltage Vpagm to individual word line WLa63, and applies voltage Vpass_e to individual word line WLb63 that is paired with individual word line WLa63.
  • voltage Vpass_e not applying voltage Vpagm
  • the effects of write disturbance on the unselected array chip 3 side are reduced.
  • the voltage applied to the selected word line WL_sel during the period from time T6 to T8 is the same as in FIG. 13.
  • the row decoder 20 applies different voltages to each individual word line WL in the pair of individual word lines WL (individual word lines WLa and WLb) corresponding to the selected word line WL_sel.
  • the row decoder 20 applies a voltage Vvfy to the selected word line WL_sel (individual word line WL) on the selected array chip 3 side.
  • the row decoder 20 also applies a voltage Vread to the selected word line WL_sel (individual word line WL) on the unselected array chip 3 side.
  • the row decoder 20 applies a voltage Vvfy to the individual word line WLa63, and applies a voltage Vread to the individual word line WLb63 that is paired with the individual word line WLa63.
  • a method of stacking multiple memory cell arrays is known to increase the integration density of semiconductor memory devices.
  • the word lines WL of each memory cell array are separately connected to a circuit chip, the number of word lines WL connected to the row decoder increases.
  • the circuit scale of the row decoder increases with an increase in the number of memory cell arrays. This causes the area of the circuit chip to increase.
  • a portion of the word lines WL can be shared among the array chips 3 stacked above the circuit chip 4.
  • a common word line WLc can be provided. This makes it possible to suppress an increase in the circuit scale of the row decoder 20. As a result, an increase in the chip area of the semiconductor memory device 1 can be suppressed.
  • some of the multiple word lines can be provided individually in the multiple array chips 3. That is, individual word lines WL can be provided. As a result, some of the multiple word lines WL connected to each array chip 3 can be controlled for each array chip 3. In a write operation, different voltages can be applied to the individual word lines WL of each array chip 3. This makes it possible to reduce the effects of write disturbance. That is, it is possible to suppress a shift in the threshold voltage of the memory cell transistor MC due to write disturbance. Therefore, erroneous reads can be suppressed, and the reliability of the semiconductor memory device 1 can be improved.
  • Figure 16 is a plan view showing the circuit configuration of the memory cell array 100.
  • Figure 17 is a perspective view showing the circuit configuration of the memory cell array 100. Note that although the examples of Figures 16 and 17 show the circuit configuration of block BLK0, the other blocks BLK have the same circuit configuration.
  • the multiple memory cell transistors MC0 of the string units SU0 and SU1 of the memory cell array 100a and the string units SU2 and SU3 of the memory cell array 100b are commonly connected to the common word line WLc0.
  • the multiple memory cell transistors MC191 of the string units SU0 and SU1 of the memory cell array 100a are commonly connected to the individual word line WLa191.
  • the multiple memory cell transistors MC191 of the string units SU2 and SU3 of the memory cell array 100b are commonly connected to the individual word line WLb191.
  • the memory cell transistors MC arranged on the source line SL side of the NAND string NS are connected to the individual word line WL, and the memory cell transistors MC arranged on the bit line BL side are connected to the common word line WLc.
  • the other configurations are the same as those in FIG. 2 and FIG. 3 of the first embodiment.
  • Fig. 18 is a circuit diagram of the row decoder 20.
  • the WL switch circuit group WLSW includes transistors T3_0, T3_0, T3_1, T3_a 191, and T3_b 191.
  • the number and arrangement of the transistors T3 are designed based on the arrangement of the word lines WL.
  • transistor T3_0 One end of transistor T3_0 is connected to a common word line WLc0. The other end of transistor T3_0 is connected to row driver 55 via wiring CG0. The gate of transistor T3_0 is connected to signal line TG.
  • transistor T3_a191 One end of transistor T3_a191 is connected to individual word line WLa191. The other end of transistor T3_a191 is connected to row driver 55 via wiring CG0. The gate of transistor T3_a191 is connected to signal line TG.
  • One end of the transistor T3_b191 is connected to the individual word line WLb191.
  • the other end of the transistor T3_b191 is connected to the row driver 55 via the wiring CGb191.
  • the gate of the transistor T3_b191 is connected to the signal line TG.
  • the individual word line WLa191 and the individual word line WLb191 are connected to different switch circuits.
  • the row driver 55 applies a voltage corresponding to the selected block BLK to the lines CG0, CG1, CGa191, and CGb191.
  • Fig. 19 is a diagram showing the configuration of a block BLK and the data write state by a write operation to the sub-block SB1.
  • block BLK0 includes six string units SU0 to SU5.
  • String units SU0 to SU2 are provided in memory cell array 100a.
  • String units SU3 to SU5 are provided in memory cell array 100b.
  • Sub-blocks SB0 and SB1 share a word line WL.
  • Sub-block SB2 does not share a word line WL.
  • the string units SU0 to SU2 of the memory cell array 100a are connected to the common word lines WLc0 to WLc127 and the individual word lines WLa128 to WLa191.
  • the cell units CU corresponding to the common word lines WLc0 to WLc63 are included in the sub-block SB0.
  • the cell units CU corresponding to the common word lines WLc64 to WLc127 are included in the sub-block SB1.
  • the cell units CU corresponding to the individual word lines WLa128 to WLa191 are included in the sub-block SB2.
  • the string units SU3 to SU5 of the memory cell array 100b are connected to the common word lines WLc0 to WLc127 and the individual word lines WLb128 to WLb191.
  • the cell units CU corresponding to the common word lines WLc0 to WLc63 are included in the sub-block SB0.
  • the cell units CU corresponding to the common word lines WLc64 to WLc127 are included in the sub-block SB1.
  • the cell units CU corresponding to the individual word lines WLb128 to WLb191 are included in the sub-block SB2.
  • subblock SB1 data is written in sequence starting from the cell unit CU of string unit SU0 of memory cell array 100a connected to common word line WLc64, as in FIG. 12(b) of the first embodiment.
  • the voltages described using FIG. 13 of the first embodiment are applied to each wiring.
  • FIG. 20 is a diagram showing the data write state by a write operation in subblock SB1.
  • block BLK0 includes six string units SU0 to SU5.
  • String units SU0 to SU2 are provided in memory cell array 100a.
  • String units SU3 to SU5 are provided in memory cell array 100b.
  • individual word lines WL are provided near the ends of each subblock SB, and a common word line WL is provided in the center.
  • the string units SU0 to SU2 of the memory cell array 100a are connected to the individual word lines WLa0, WLa63, WLa64, WLa127, WLa128, and WLa191, and the common word lines WLc1 to WLc62, WLc65 to WLc126, and WLc129 to WLc190.
  • the cell units CU corresponding to the individual word lines WLa0 and WLa63 and the common word lines WLc1 to WLc62 are included in the sub-block SB0.
  • the cell units CU corresponding to the individual word lines WLa64 and WLa127 and the common word lines WLc65 to WLc126 are included in the sub-block SB1.
  • the cell units CU corresponding to the individual word lines WLa128 and WLa191 and the common word lines WLc129 to WLc190 are included in the sub-block SB2.
  • the string units SU3 to SU5 of the memory cell array 100b are connected to the individual word lines WLb0, WLb63, WLb64, WLb127, WLb128, and WLb191, and the common word lines WLc1 to WLc62, WLc65 to WLc126, and WLc129 to WLc190.
  • the cell units CU corresponding to the individual word lines WLb0 and WLb63 and the common word lines WLc1 to WLc62 are included in the sub-block SB0.
  • the cell units CU corresponding to the individual word lines WLb64 and WLb127 and the common word lines WLc65 to WLc126 are included in the sub-block SB1.
  • the cell units CU corresponding to the individual word lines WLb128 and WLb191 and the common word lines WLc129 to WLc190 are included in the sub-block SB2.
  • subblock SB1 data is first written in sequence starting from the cell unit CU of string unit SU0 of memory cell array 100a connected to individual word line WLa64.
  • the voltages described with reference to FIG. 15 of the first embodiment are applied to each wiring.
  • hot carrier injection type write disturbance in which hot carriers generated due to a potential difference between the source and drain of a memory cell transistor MC jump into the charge storage layer. For example, these tend to occur in memory cell transistors MC near the physically discontinuous select gate lines SGD and SGS in the NAND string NS, and in parts where the characteristics of the memory cell transistor MC change significantly due to changes in the processed shape of the memory hole MH (for example, the diameter of the memory hole MH, etc.). Therefore, there is a possibility that write disturbances may easily occur physically or electrically near the ends of the subblock SB.
  • individual word lines WL can be provided near the ends of the subblock SB. This makes it possible to suppress write disturbances.
  • Second embodiment Next, a second embodiment will be described. In the second embodiment, a different write order will be described. The following description will focus on the differences from the first embodiment.
  • Fig. 21 is a configuration diagram of a memory address ADD.
  • the memory address ADD includes a block address BA, a page address PA, and a column address CA.
  • the page address PA includes, from the lower address side, a string unit address, a word line address, and an array address.
  • the example of FIG. 21 does not include a sub-block address.
  • the array address is located above the word line address. Therefore, for example, when array chip 3a is selected in the array address, the word line address is incremented. Then, after the word line address has been incremented to its final value, the array address is incremented and array chip 3a is selected. Therefore, memory cell array 100b is selected after writing to memory cell array 100a is completed.
  • Fig. 22 is a diagram showing a data write order based on the memory address ADD shown in Fig. 21.
  • block BLK0 includes eight string units SU0 to SU7. String units SU0 to SU3 are provided in memory cell array 100a. String units SU4 to SU7 are provided in memory cell array 100b. In the example of FIG. 22, block BLK0 includes word lines WL0 to WL2.
  • the string unit address of the lower address is incremented. That is, the string units SU0 to SU3 of the memory cell array 100a are selected in order (write order "1" to "4").
  • the word line address is incremented, and the word line WL1 is selected.
  • the string unit address is incremented. That is, the string units SU0 to SU3 are selected in order (write order "5" to "8").
  • the word line address is incremented.
  • the word line WL2 is selected. In this state, the string unit address is incremented.
  • the string units SU0 to SU3 are selected in order (write order "9" to "12").
  • the array address which is the upper address, is incremented.
  • the array chip 3b is selected.
  • the memory cell array 100b is selected.
  • the string unit address is incremented. That is, the string units SU4 to SU7 are selected in order (write order "13" to "16”).
  • the word line address is incremented, and the word line WL1 is selected. In this state, the string unit address is incremented.
  • FIG. 23 is a diagram showing the configuration of the block BLK and the change in the data write state due to the write operation of the sub-block SB0.
  • block BLK0 includes six string units SU0 to SU5.
  • String units SU0 to SU2 are provided in memory cell array 100a.
  • String units SU3 to SU5 are provided in memory cell array 100b.
  • Each of memory cell arrays 100a and 100b is provided with 192 word lines WL0 to WL191.
  • memory cell array 100a is set in subblock SB0.
  • the string units SU0 to SU2 of memory cell array 100a are connected to common word lines WLc0 to WLc127 and individual word lines WLa128 to WLa191.
  • word lines WLa128 to WLa191 are provided on the source line SL side.
  • Memory cell array 100b is set in sub-block SB1.
  • String units SU3 to SU5 of memory cell array 100b are connected to common word lines WLc0 to WLc127 and individual word lines WLb128 to WLb191.
  • individual word lines WLb128 to WLb191 are provided on the source line SL side.
  • FIG. 23 shows a state in which data in subblock SB0, i.e., memory cell array 100a, has been erased by a subblock erase operation. For example, in this state, a write operation is performed on subblock SB0. Then, data is written in order starting with the cell unit CU of string unit SU0 connected to common word line WLc0.
  • the example in (b) in Figure 23 shows a state in which the cell unit CU of string unit SU0 connected to common word line WLc63 has been selected.
  • Fig. 24 is a cross-sectional view of the memory cell array 100.
  • the example of Fig. 24 shows one memory pillar MP of array chip 3a. Note that the configuration of the memory pillar MP of array chip 3b is similar. Note that in the example of Fig. 24, some of the multiple wiring layers 302 are omitted.
  • the memory pillar MP includes three memory pillars LMP, MMP, and UMP.
  • the memory pillars LMP, MMP, and UMP are stacked in the Z1 direction to form one memory pillar MP.
  • the memory pillar LMP has a substantially cylindrical shape.
  • the memory pillar LMP extends in the Z direction.
  • the memory pillar LMP penetrates (passes through) a plurality of wiring layers 302 that function as word lines WL128 to WL191 and select gate lines SGS.
  • the end of the memory pillar LMP in the Z2 direction contacts the semiconductor layer (source line SL) 303.
  • the memory pillar MMP has a generally cylindrical shape.
  • the memory pillar MMP extends in the Z direction.
  • the memory pillar MMP penetrates (passes through) a plurality of wiring layers 302 that function as word lines WL64 to WL127, respectively.
  • the end of the memory pillar LMP in the Z2 direction contacts the memory pillar LMP.
  • the memory pillar UMP has a substantially cylindrical shape.
  • the memory pillar UMP extends in the Z direction.
  • the memory pillar UMP penetrates (passes through) a plurality of wiring layers 302 that function as the select gate line SGD and the word lines WL0 to WL63, respectively.
  • the end of the memory pillar UMP in the Z2 direction contacts the memory pillar UMP.
  • the word lines WL0, WL63, WL64, WL127, WL128, and WL191 located at the ends of the memory pillars LMP, MMP, and UMP are considered to be individual word lines WLa.
  • the word lines WL1 to WL62, WL65 to WL126, and WL129 to WL190 located in the center of the memory pillars LMP, MMP, and UMP are considered to be common word lines WLc.
  • Fig. 25 is a diagram showing the configuration of a block BLK and changes in the data write state due to a write operation of the sub-block SB0.
  • individual word lines WL are provided near the ends of the memory pillars LMP, MMP, and UMP, and a common word line WL is provided in the center.
  • string units SU0 to SU2 of memory cell array 100a are connected to individual word lines WLa0, WLa63, WLa64, WLa127, WLa128, and WLa191, and common word lines WLc1 to WLc62, WLc65 to WLc126, and WLc129 to WLc190.
  • the string units SU3 to SU5 of the memory cell array 100b are connected to the individual word lines WLb0, WLb63, WLb64, WLb127, WLb128, and WLb191, and the common word lines WLc1 to WLc62, WLc65 to WLc126, and WLc129 to WLc190.
  • Figure 26 is a plan view showing the circuit configuration of the memory cell array 100.
  • Figure 27 is a perspective view showing the circuit configuration of the memory cell array 100. Note that although the examples of Figures 26 and 27 show the circuit configuration of block BLK0, the other blocks BLK have the same circuit configuration.
  • the current paths of the select transistor ST2, memory cell transistors MC0 to MC191, and select transistor ST1 are connected in series in this order.
  • the select transistor ST2, memory cell transistors MC0 to MC191, and select transistor ST1 are connected in this order from the source line SL to the bit line BL.
  • the multiple memory cell transistors MC0 of the string units SU0 and SU1 of the memory cell array 100a and the string units SU2 and SU3 of the memory cell array 100b are commonly connected to a common word line WLc0.
  • the multiple memory cell transistors MC0 of the string units SU0 and SU1 of the memory cell array 100a and the string units SU2 and SU3 of the memory cell array 100b are commonly connected to a common word line WLc1.
  • the multiple memory cell transistors MC191 of the string units SU0 and SU1 of the memory cell array 100a are commonly connected to an individual word line WLa191.
  • the multiple memory cell transistors MC191 of the string units SU2 and SU3 of the memory cell array 100b are commonly connected to an individual word line WLb191. That is, the memory cell transistors MC arranged on the source line SL side of the NAND string NS are connected to the common word line WLc, and the memory cell transistors MC arranged on the bit line BL side are connected to the individual word line WL.
  • the other configuration is the same as that of the first embodiment shown in Figures 2 and 3.
  • Fig. 28 is a diagram showing the configuration of a block BLK and changes in the data write state due to a write operation of the sub-block SB0.
  • the string units SU0 to SU2 of the memory cell array 100a are connected to the common word lines WLc0 to WLc127 and the individual word lines WLa128 to WLa191.
  • the individual word lines WLa128 to WLa191 are provided on the bit line BL side.
  • the string units SU3 to SU5 of the memory cell array 100b are connected to the common word lines WLc0 to WLc127 and the individual word lines WLb128 to WLb191.
  • the individual word lines WLb128 to WLb191 are provided on the bit line BL side.
  • sub-block SB0 Similar to the second embodiment, in a write operation of sub-block SB0, if a cell unit CU connected to any of the common word lines WLc0 to WLc127 is to be programmed, the voltages described using FIG. 13 of the first embodiment are applied to each wiring. If a cell unit CU connected to any of the individual word lines WLa128 to WLa191 is to be programmed, the voltages described using FIG. 15 of the first embodiment are applied to each wiring. The same applies to a write operation of sub-block SB1.
  • the semiconductor memory device includes a first chip (3a) including a first pillar (MP) having a first memory cell (MC63) and a second memory cell (MC64) connected in series, a first bit line (BL) connected to one end of the first pillar, and a first source line (SL) connected to the other end of the first pillar, a second pillar (MP) having a third memory cell (MC63) and a fourth memory cell (MC64) connected in series, a second bit line (BL) connected to one end of the second pillar, and a first source line (SL) connected to the other end of the first pillar.
  • a first chip (3a) including a first pillar (MP) having a first memory cell (MC63) and a second memory cell (MC64) connected in series, a first bit line (BL) connected to one end of the first pillar, and a first source line (SL) connected to the other end of the first pillar.
  • the memory cell includes a second chip (3b) including a second source line (SL) connected to the other end of the first bit line, a sense amplifier (30) to which the first bit line and the second bit line are commonly connected, and a third chip (4) including a row decoder (20) to which are connected a first word line (WLa63) connected to the gate of the first memory cell, a second word line (WLb63) connected to the gate of the third memory cell, and a third word line (WLc64) connected to the gates of the second memory cell and the fourth memory cell.
  • a second chip including a second source line (SL) connected to the other end of the first bit line, a sense amplifier (30) to which the first bit line and the second bit line are commonly connected
  • a third chip (4) including a row decoder (20) to which are connected a first word line (WLa63) connected to the gate of the first memory cell, a second word line (WLb63) connected to the gate of the third memory cell, and a third word line (WLc
  • connection also includes an indirect connection through something else, such as a transistor or resistor.

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Abstract

実施形態によれば、半導体記憶装置は、直列に接続された第１メモリセルと第２メモリセルとを有する第１ピラーを含む第１チップと、直列に接続された第３メモリセルと第４メモリセルとを有する第２ピラーを含む第２チップと、第１メモリセルのゲートに接続された第１ワード線と、第３メモリセルのゲートに接続された第２ワード線と、第２メモリセル及び第４メモリセルの各々のゲートに接続された第３ワード線とがそれぞれ接続されたロウデコーダとを含む第３チップとを含む。

Description

半導体記憶装置
　本発明の実施形態は、半導体記憶装置に関する。
　半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第１０８１１３９３号明細書 米国特許第１０７９７０２８号明細書 米国特許第８５８４０６１号明細書
　本発明の一実施形態では、信頼性を向上できる半導体記憶装置を提供する。
　実施形態に係る半導体記憶装置は、直列に接続された第１メモリセルと第２メモリセルとを有する第１ピラーと、第１ピラーの一端に接続された第１ビット線と、第１ピラーの他端に接続された第１ソース線とを含む第１チップと、直列に接続された第３メモリセルと第４メモリセルとを有する第２ピラーと、第２ピラーの一端に接続された第２ビット線と、第２ピラーの他端に接続された第２ソース線とを含む第２チップと、第１ビット線及び第２ビット線が共通に接続されたセンスアンプと、第１メモリセルのゲートに接続された第１ワード線と、第３メモリセルのゲートに接続された第２ワード線と、第２メモリセル及び第４メモリセルの各々のゲートに接続された第３ワード線とがそれぞれ接続されたロウデコーダとを含む第３チップとを含む。
図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの全体構成を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す平面図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す斜視図である。 図４は、第１実施形態に係る半導体記憶装置の備えるロウデコーダの回路図である。 図５は、第１実施形態に係る半導体記憶装置の備えるアレイチップ及び回路チップの配置を示す断面図である。 図６は、第１実施形態に係る半導体記憶装置の備えるアレイチップ及び回路チップの配置を示す斜視図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図８は、第１実施形態に係る半導体記憶装置の備えるブロックの構成とサブブロック消去動作によるデータの書き込み状態の変化を示す図である。 図９は、第１実施形態に係る半導体記憶装置における書き込み動作のコマンドシーケンスである。 図１０は、第１実施形態に係る半導体記憶装置におけるメモリアドレスの構成図である。 図１１は、図１０に示すメモリアドレスに基づくデータの書き込み順序を示す図である。 図１２は、第１実施形態に係る半導体記憶装置におけるブロックの構成とサブブロックＳＢ１の書き込み動作によるデータの書き込み状態の変化を示す図である。 図１３は、第１実施形態に係る半導体記憶装置におけるサブブロックＳＢ１の書き込み動作における各配線の電圧を示すタイミングチャートである。 図１４は、第１実施形態に係る半導体記憶装置におけるブロックの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。 図１５は、第１実施形態に係る半導体記憶装置におけるサブブロックＳＢ０の書き込み動作における各配線の電圧を示すタイミングチャートである。 図１６は、第１実施形態の第１変形例に係る半導体記憶装置の備えるアレイチップ及び回路チップの配置を示す断面図である。 図１７は、第１実施形態の第１変形例に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す斜視図である。 図１８は、第１実施形態の第１変形例に係る半導体記憶装置の備えるロウデコーダの回路図である。 図１９は、第１実施形態の第１変形例に係る半導体記憶装置の備えるブロックの構成とサブブロックＳＢ１の書き込み動作によるデータの書き込み状態を示す図である。 図２０は、第１実施形態の第２変形例に係る半導体記憶装置の備えるブロックの構成とサブブロックＳＢ１の書き込み動作によるデータの書き込み状態を示す図である。 図２１は、第２実施形態に係る半導体記憶装置におけるメモリアドレスの構成図である。 図２２は、図２１に示すメモリアドレスに基づくデータの書き込み順序を示す図である。 図２３は、第２実施形態に係る半導体記憶装置の備えるブロックの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。 図２４は、第２実施形態の第１変形例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図２５は、第２実施形態の第１変形例に係る半導体記憶装置の備えるブロックの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。 図２６は、第２実施形態の第３変形例に係る半導体記憶装置の備えるアレイチップ及び回路チップの配置を示す断面図である。 図２７は、第２実施形態の第２変形例に係る半導体記憶装置の備えるメモリセルアレイの回路構成を示す斜視図である。 図２８は、第２実施形態の第２変形例に係る半導体記憶装置の備えるブロックの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。
　以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１．第１実施形態
　第１実施形態に係る半導体記憶装置について説明する。
　１．１　構成
　１．１．１　半導体記憶装置の全体構成
　まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１を含むメモリシステムの全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
　図１に示すように、メモリシステムは、半導体記憶装置１、及びメモリコントローラ２を含む。
　半導体記憶装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
　メモリコントローラ２は、ホストデバイス（不図示）からの要求に基づいて、半導体記憶装置１に読み出し動作、書き込み動作、及び消去動作等を命令する。また、メモリコントローラ２は、半導体記憶装置１のメモリ空間を管理する。
　半導体記憶装置１は、複数の外部接続端子ＰＤを含む。半導体記憶装置１は、外部接続端子ＰＤを介して、メモリコントローラ２と接続される。また、半導体記憶装置１は、外部接続端子ＰＤを介して、外部より電源電圧を供給される。
　半導体記憶装置１は、メモリコントローラ２によって制御可能に構成される。例えば、半導体記憶装置１は、メモリコントローラ２と、信号ＤＱ並びにタイミング信号ＤＱＳ及びＤＱＳｎの送受信を行う。信号ＤＱは、例えばデータＤＴ、メモリアドレスＡＤＤ、またはコマンドＣＭＤである。メモリアドレスＡＤＤは、メモリセルアレイ１００におけるメモリセルトランジスタの場所を示す情報である。例えば、コマンドＣＭＤは、読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。タイミング信号ＤＱＳ及びＤＱＳｎは、データＤＴの入出力の際に用いられるタイミング信号である。タイミング信号ＤＱＳｎは、タイミング信号ＤＱＳの反転信号である。
　また、半導体記憶装置１は、メモリコントローラ２から、各種制御信号を受信する。例えば、制御信号には、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎが含まれる。
　チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、信号ＤＱがコマンドＣＭＤまたはメモリアドレスＡＤＤである場合に、信号ＤＱを取り込むための信号である。信号ＷＥｎがトグルされる度に、コマンドＣＭＤまたはメモリアドレスＡＤＤが半導体記憶装置１に取り込まれる。リードイネーブル信号ＲＥｎは、メモリコントローラ２が、半導体記憶装置１からデータを読み出すための信号である。例えば、半導体記憶装置１は、データ出力の際、信号ＲＥｎに基づいて、信号ＤＱＳ及びＤＱＳｎを生成する。
　半導体記憶装置１は、メモリコントローラ２にレディビジー信号ＲＢｎを送信する。レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からコマンドＣＭＤを受信不可能な状態（ビジー状態）か可能な状態（レディ状態）かを示す信号である。
　次に、半導体記憶装置１の内部構成について説明する。
　半導体記憶装置１は、複数のアレイチップ３と、回路チップ４とを含む。図１に示す例では、半導体記憶装置１は、２つのアレイチップ３ａ及び３ｂを含む。なお、アレイチップ３の個数は、２個に限定されない。
　アレイチップ３は、不揮発性のメモリセルトランジスタのアレイが設けられたチップである。
　回路チップ４は、アレイチップ３を制御する回路が設けられたチップである。例えば、半導体記憶装置１は、複数のアレイチップ３と、回路チップ４とを貼り合わせた構造（以下、「貼合構造」とも表記する）を有する。以下、アレイチップ３と回路チップ４とのいずれかを限定しない場合は、単に「チップ」と表記する。
　半導体記憶装置１は、メモリセルアレイ１００を含む。メモリセルアレイ１００は、不揮発のメモリセルトランジスタが三次元に配列された領域である。メモリセルアレイ１００は、アレイチップ３ａ及び３ｂに設けられる。以下、アレイチップ３ａに設けられたメモリセルアレイ１００の一部を、「メモリセルアレイ１００ａ」と表記する。アレイチップ３ｂに設けられたメモリセルアレイ１００の一部を、「メモリセルアレイ１００ｂ」と表記する。すなわち、メモリセルアレイ１００は、メモリセルアレイ１００ａ及び１００ｂを含む。
　メモリセルアレイ１００は、複数のブロックＢＬＫを含む。図１の例では、メモリセルアレイ１００は、２つのブロックＢＬＫ０及びＢＬＫ１を含む。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。本実施形態では、メモリセルアレイ１００ａの一部とメモリセルアレイ１００ｂの一部とを合わせた領域に１つのブロックＢＬＫが設けられる。すなわち、ブロックＢＬＫは、メモリセルアレイ１００ａに設けられた複数のメモリセルトランジスタと、メモリセルアレイ１００ｂに設けられた複数のメモリセルトランジスタとを含む。ブロックＢＬＫ内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。
　ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のＮＡＮＤストリングＮＳの集合である。図１の例では、各ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。例えば、メモリセルアレイ１００ａ（アレイチップ３ａ）は、各ブロックＢＬＫのストリングユニットＳＵ０及びＳＵ１を含む。メモリセルアレイ１００ｂ（アレイチップ３ｂ）は、各ブロックのストリングユニットＳＵ２及びストリングユニットＳＵ３を含む。なお、アレイチップ３ａ及び３ｂに含まれるストリングユニットＳＵの配置は任意である。
　ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合を含む。
　なお、メモリセルアレイ１００内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。メモリセルアレイ１００の回路構成については後述する。
　次に、回路チップ４について説明する。回路チップ４は、ロウデコーダ２０、センスアンプ３０、入出力回路４０、及び周辺回路部５０を含む。
　ロウデコーダ２０は、ロウアドレスＲＡ（ブロックアドレスＢＡ）のデコード回路である。ロウデコーダ２０は、入出力回路４０、アドレスレジスタ５１、ロウドライバ５５、及びメモリセルアレイ１００に接続される。ロウデコーダ２０は、ロウアドレスＲＡ（ブロックアドレスＢＡ）のデコード結果に基づいて、メモリセルアレイ１００内のいずれかのブロックＢＬＫを選択する。ロウデコーダ２０は、選択したブロックＢＬＫのロウ方向の配線（後述するワード線及び選択ゲート線）に電圧を印加する。
　センスアンプ３０は、データＤＴの書き込み及び読み出しを行う回路である。センスアンプ３０は、入出力回路４０、アドレスレジスタ５１、カラムドライバ５６、及びメモリセルアレイ１００に接続される。センスアンプ３０は、読み出し動作時に、メモリセルアレイ１００からデータＤＴを読み出す。また、センスアンプ３０は、書き込み動作時に、書き込みデータＤＴに基づく電圧をメモリセルアレイ１００に供給する。センスアンプ３０は、カラム方向の配線（後述するビット線）に、電圧を印加し得る。
　入出力回路４０は、信号ＤＱ及び各種制御信号の入出力を行う回路である。入出力回路４０は、外部接続端子ＰＤを介して、メモリコントローラ２に接続される。また、入出力回路４０は、アドレスレジスタ５１、コマンドレジスタ５２、シーケンサ５３、及びセンスアンプ３０に接続される。
　入出力回路４０は、入力信号ＤＱがデータＤＴ（書き込みデータ）である場合、タイミング信号ＤＱＳ及びＤＱＳｎに基づいて、入力信号ＤＱを受信する。そして、入出力回路４０は、データＤＴを、センスアンプ３０に送信する。また、入出力回路４０は、データＤＴ（読み出しデータ）を、タイミング信号ＤＱＳ及びＤＱＳｎとともに、メモリコントローラ２に出力する。
　入出力回路４０は、入力信号ＤＱがメモリアドレスＡＤＤである場合、メモリアドレスＡＤＤをアドレスレジスタ５１に送信する。また、入出力回路４０は、入力信号ＤＱがコマンドＣＭＤである場合、コマンドＣＭＤをコマンドレジスタ５２に送信する。
　入出力回路４０は、メモリコントローラ２から受信した各種制御信号を、シーケンサ５３に送信する。
　入出力回路４０は、シーケンサ５３から受信したレディ／ビジー信号ＲＢｎを、メモリコントローラ２に送信する。
　周辺回路部５０は、メモリセルアレイ１００における動作を制御する。周辺回路部５０は、アドレスレジスタ５１、コマンドレジスタ５２、シーケンサ５３、電圧発生回路５４、ロウドライバ５５、及びカラムドライバ５６を含む。
　アドレスレジスタ５１は、メモリアドレスＡＤＤを一時的に記憶するレジスタである。アドレスレジスタ５１は、入出力回路４０、ロウドライバ５５、ロウデコーダ２０、及びセンスアンプ３０に接続される。アドレスレジスタ５１は、入出力回路４０からメモリアドレスＡＤＤを受信する。例えば、メモリアドレスＡＤＤは、ロウアドレスＲＡとカラムアドレスＣＡとを含む。ロウアドレスＲＡは、メモリセルアレイ１００のロウ方向の配線を指定するアドレスである。カラムアドレスＣＡは、メモリセルアレイ１００のカラム方向の配線を指定するアドレスである。例えば、ロウアドレスＲＡは、ブロックアドレスＢＡ及びページアドレスＰＡを含む。例えば、ブロックアドレスＢＡは、ブロックＢＬＫの選択に使用される。以下、選択されたブロックＢＬＫを「選択ブロックＢＬＫ」と表記する。また、選択されていないブロックＢＬＫを「非選択ブロックＢＬＫ」と表記する。ページアドレスＰＡは、ロウ方向の配線（ワード線及び選択ゲート線）の選択に使用される。カラムアドレスＣＡは、カラム方向の配線（ビット線）の選択に使用される。例えば、アドレスレジスタ５１は、ロウドライバ５５に、ページアドレスＰＡを送信する。アドレスレジスタ５１は、ロウデコーダ２０に、ブロックアドレスＢＡを送信する。アドレスレジスタ５１は、センスアンプ３０に、カラムアドレスＣＡを送信する。
　コマンドレジスタ５２は、コマンドＣＭＤを一時的に記憶するレジスタである。コマンドレジスタ５２は、入出力回路４０及びシーケンサ５３に接続される。コマンドレジスタ５２は、コマンドＣＭＤをシーケンサ５３に転送する。
　シーケンサ５３は、半導体記憶装置１の全体の動作を制御する回路である。シーケンサ５３は、半導体記憶装置１のコントローラとして機能し得る。例えば、シーケンサ５３は、入出力回路４０、電圧発生回路５４、ロウドライバ５５、カラムドライバ５６、ロウデコーダ２０、及びセンスアンプ３０に接続される。例えば、シーケンサ５３は、電圧発生回路５４、ロウドライバ５５、カラムドライバ５６、ロウデコーダ２０、及びセンスアンプ３０を制御する。例えば、シーケンサ５３は、コマンドＣＭＤに基づいて、書き込み動作、読み出し動作、及び消去動作等を実行する。
　電圧発生回路５４は、シーケンサ５３の制御に基づいて、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を発生させる。電圧発生回路５４は、シーケンサ５３、ロウドライバ５５、及びカラムドライバ５６に接続される。電圧発生回路５４は、ロウドライバ５５及びカラムドライバ５６に、電圧を供給する。
　ロウドライバ５５は、ロウデコーダ２０に電圧を供給するドライバである。ロウドライバ５５は、シーケンサ５３、電圧発生回路５４、及びロウデコーダ２０に接続される。例えば、ロウドライバ５５は、ロウアドレスＲＡ（ページアドレスＰＡ）に基づいて、ロウデコーダ２０に電圧を供給する。
　カラムドライバ５６は、センスアンプ３０に電圧を供給するドライバである。カラムドライバ５６は、シーケンサ５３、電圧発生回路５４、及びセンスアンプ３０に接続される。例えば、カラムドライバ５６は、センスアンプ３０に電圧を供給する。
　１．１．２　メモリセルアレイの回路構成
　次に、図２及び図３を参照して、メモリセルアレイ１００の回路構成の一例について説明する。図２は、メモリセルアレイ１００の回路構成を示す平面図である。図３は、メモリセルアレイ１００の回路構成を示す斜視図である。なお、図２及び図３の例は、ブロックＢＬＫ０の回路構成を示しているが、他のブロックＢＬＫも同様である。以下、各アレイチップ３においてワード線ＷＬが延伸する方向をＸ方向と表記する。Ｘ方向と交差し、ビット線ＢＬが延伸する方向をＹ方向と表記する。Ｘ方向及びＹ方向と交差し、アレイチップ３ａ及び３ｂ並びに回路チップ４が積層されている方向をＺ方向と表記する。
　図２に示すように、例えば、ブロックＢＬＫ０は、４つのストリングユニットＳＵ０～ＳＵ３を含む。より具体的には、メモリセルアレイ１００ａは、ブロックＢＬＫ０のストリングユニットＳＵ０及びＳＵ１を含む。メモリセルアレイ１００ｂは、ブロックＢＬＫ０のストリングユニットＳＵ２及びＳＵ３を含む。
　各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
　ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を含む。図２の例では、ＮＡＮＤストリングＮＳは、１９２個のメモリセルトランジスタＭＣ０～ＭＣ１９１を含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの個数は、任意である。
　メモリセルトランジスタＭＣは、データを不揮発に記憶する。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積層に絶縁層を用いる。ＦＧ型は、電荷蓄積層に導電体を用いる。以下では、メモリセルトランジスタＭＣがＭＯＮＯＳ型である場合について説明する。
　選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。以下、選択されたストリングユニットＳＵを「選択ストリングユニットＳＵ」と表記する。また、選択されていないストリングユニットＳＵを「非選択ストリングユニットＳＵ」と表記する。選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
　各ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の電流経路は、直列に接続される。図２の例では、紙面下側から上側に向かって、選択トランジスタＳＴ１、メモリセルトランジスタＭＣ０～ＭＣ１９１、及び選択トランジスタＳＴ２の順に、各々の電流経路は、直列に接続される。すなわち、ビット線ＢＬからソース線ＳＬに向かって、選択トランジスタＳＴ１、メモリセルトランジスタＭＣ０～ＭＣ１９１、及び選択トランジスタＳＴ２が、順に接続される。選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
　ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０～ＭＣ１９１の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１９１に共通に接続される。本実施形態では、各ブロックＢＬＫは、メモリセルアレイ１００ａのメモリセルトランジスタＭＣに接続されるワード線ＷＬと、メモリセルアレイ１００ｂのメモリセルトランジスタＭＣに接続されるワード線ＷＬと、メモリセルアレイ１００ａのメモリセルトランジスタＭＣ及びメモリセルアレイ１００ｂのメモリセルトランジスタＭＣに共通に接続されるワード線ＷＬとを含む。すなわち、メモリセルアレイ１００ａ（アレイチップ３ａ）とメモリセルアレイ１００ｂ（アレイチップ３ｂ）とは、一部のワード線ＷＬを共有する。
　以下、アレイチップ３毎に個別に設けられているワード線ＷＬを「個別ワード線ＷＬ」と表記する。メモリセルアレイ１００ａ（アレイチップ３ａ）のメモリセルトランジスタＭＣに接続され、且つメモリセルアレイ１００ｂ（アレイチップ３ｂ）のメモリセルトランジスタＭＣに接続されていないワード線ＷＬを限定する場合、「個別ワード線ＷＬａ」と表記する。メモリセルアレイ１００ｂ（アレイチップ３ｂ）のメモリセルトランジスタＭＣに接続され、且つメモリセルアレイ１００ａ（アレイチップ３ａ）のメモリセルトランジスタＭＣに接続されていないワード線ＷＬを限定する場合、「個別ワード線ＷＬｂ」と表記する。メモリセルアレイ１００ａ（アレイチップ３ａ）のメモリセルトランジスタＭＣ及びメモリセルアレイ１００ｂ（アレイチップ３ｂ）のメモリセルトランジスタＭＣに共通に接続されるワード線ＷＬを限定する場合、「共通ワード線ＷＬｃ」と表記する。換言すると、個別ワード線ＷＬａは、アレイチップ３ａとロウデコーダ２０とを接続する。個別ワード線ＷＬｂは、アレイチップ３ｂとロウデコーダ２０とを接続する。共通ワード線ＷＬｃは、アレイチップ３ａ及び３ｂとロウデコーダ２０とを接続する。
　図２の例では、メモリセルアレイ１００ａに設けられたブロックＢＬＫ０のストリングユニットＳＵ０及びＳＵ１の複数のメモリセルトランジスタＭＣ０は、個別ワード線ＷＬａ０に共通に接続される。メモリセルアレイ１００ｂに設けられたブロックＢＬＫ０のストリングユニットＳＵ２及びＳＵ３の複数のメモリセルトランジスタＭＣ０は、個別ワード線ＷＬｂ０に共通に接続される。メモリセルアレイ１００ａ及び１００ｂに設けられたブロックＢＬＫ０のストリングユニットＳＵ０～ＳＵ３の複数のメモリセルトランジスタＭＣ１は、共通ワード線ＷＬｃ１に共通に接続される。他のメモリセルトランジスタＭＣも同様に、対応する共通ワード線ＷＬｃにそれぞれ接続される。例えば、ストリングユニットＳＵ０～ＳＵ３の複数のメモリセルトランジスタＭＣ１９１は、共通ワード線ＷＬｃ１９１に共通に接続される。換言すれば、メモリセルアレイ１００ａ（アレイチップ３ａ）とメモリセルアレイ１００ｂ（アレイチップ３ｂ）とは、ワード線ＷＬ０を共有せずに、ワード線ＷＬ１～ＷＬ１９１を共有する。すなわち、ＮＡＮＤストリングＮＳのソース線ＳＬ側に配置されたメモリセルトランジスタＭＣは、共通ワード線ＷＬｃに接続され、ビット線ＢＬ側に配置されたメモリセルトランジスタＭＣは、個別ワード線ＷＬに接続される。なお、各ブロックＢＬＫにおける共通ワード線ＷＬｃの本数及び対象となる共通ワード線ＷＬｃの配置は、任意である。換言すれば、各ブロックＢＬＫにおける個別ワード線ＷＬａ及びＷＬｂの本数及び配置は、任意である。
　各ブロックＢＬＫにおいて、ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。図２の例では、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
　各ブロックＢＬＫにおいて、メモリセルアレイ１００ａ（アレイチップ３ａ）の複数のストリングユニットＳＵ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。同様に、メモリセルアレイ１００ｂ（アレイチップ３ｂ）の複数のストリングユニットＳＵ内の複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通に接続される。以下、メモリセルアレイ１００ａの選択トランジスタＳＴ２に接続され、且つメモリセルアレイ１００ｂの選択トランジスタＳＴ２に接続されない選択ゲート線ＳＧＳを、「選択ゲート線ＳＧＳａ」と表記する。メモリセルアレイ１００ｂの選択トランジスタＳＴ２に接続され、且つメモリセルアレイ１００ａの選択トランジスタＳＴ２に接続されない選択ゲート線ＳＧＳを、「選択ゲート線ＳＧＳｂ」と表記する。図２の例では、ストリングユニットＳＵ０及びＳＵ１内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＤａに共通に接続される。同様に、ストリングユニットＳＵ２及びＳＵ３内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＤｂに共通に接続される。すなわち、メモリセルアレイ１００ａとメモリセルアレイ１００ｂとは、選択ゲート線ＳＧＳを共有しない。なお、メモリセルアレイ１００ａとメモリセルアレイ１００ｂとは、選択ゲート線ＳＧＳを共有してもよい。あるいは、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に、選択ゲート線ＳＧＳが設けられてもよい。
　個別ワード線ＷＬａ及びＷＬｂ、共通ワード線ＷＬｃ、並びに選択ゲート線ＳＧＤ及びＳＧＳは、ロウデコーダ２０にそれぞれ接続される。ロウデコーダ２０は、個別ワード線ＷＬａと個別ワード線ＷＬｂとに異なる電圧を印加し得る。
　ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬに接続される。換言すれば、ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。すなわち、メモリセルアレイ１００ａとメモリセルアレイ１００ｂは、ビット線ＢＬを共有する。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスＣＡが割り当てられる。図２の例では、各ストリングユニットＳＵは、ｎ＋１個（ｎは０以上の整数）のＮＡＮＤストリングＮＳを含む。すなわち、ストリングユニットＳＵは、ｎ＋１個の選択トランジスタＳＴ１を含む。ストリングユニットＳＵ内のｎ＋１個の選択トランジスタＳＴ１のドレインは、ｎ＋１本のビット線ＢＬ０～ＢＬｎにそれぞれ接続される。ビット線ＢＬ０～ＢＬｎは、センスアンプ３０にそれぞれ接続される。
　メモリセルアレイ１００ａ（アレイチップ３ａ）の複数のブロックＢＬＫの複数のストリングユニットＳＵは、１つのソース線ＳＬに共通に接続される。すなわち、メモリセルアレイ１００ａ内の複数の選択トランジスタＳＴ２のソースは、１つのソース線ＳＬに共通に接続される。同様に、メモリセルアレイ１００ｂ（アレイチップ３ｂ）の複数のブロックＢＬＫの複数のストリングユニットＳＵは、１つのソース線ＳＬに共通に接続される。すなわち、メモリセルアレイ１００ｂ内の複数の選択トランジスタＳＴ２のソースは、１つのソース線ＳＬに共通に接続される。以下、メモリセルアレイ１００ａの選択トランジスタＳＴ２に接続され、且つメモリセルアレイ１００ｂの選択トランジスタＳＴ２に接続されないソース線ＳＬを限定する場合、「ソース線ＳＬａ」と表記する。メモリセルアレイ１００ｂの選択トランジスタＳＴ２に接続され、且つメモリセルアレイ１００ａの選択トランジスタＳＴ２に接続されないソース線ＳＬを限定する場合、「ソース線ＳＬｂ」と表記する。なお、メモリセルアレイ１００ａとメモリセルアレイ１００ｂとは、ソース線ＳＬを共有してもよい。
　以下、１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、「セルユニットＣＵ」と表記する。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、「１ページデータ」として定義される。メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、セルユニットＣＵは、２ページデータ以上の記憶容量を有し得る。
　図３に示すように、Ｚ方向において、メモリセルアレイ１００ｂのブロックＢＬＫ０のアレイ領域（ストリングユニットＳＵ２及びＳＵ３）は、メモリセルアレイ１００ａのブロックＢＬＫ０のアレイ領域（ストリングユニットＳＵ０及びＳＵ１）の上方に配置される。すなわち、メモリセルアレイ１００ａのＮＡＮＤストリングＮＳと、当該ＮＡＮＤストリングＮＳの上方に配置されたメモリセルアレイ１００ｂのＮＡＮＤストリングＮＳとは、同じブロックＢＬＫに含まれる。図３の例では、１つのブロックＢＬＫにおいて、Ｘ方向及びＹ方向に並んで配置された複数のメモリセルトランジスタＭＣは、１つのワード線ＷＬに共通に接続される。メモリセルアレイ１００ａ及び１００ｂの各々において、Ｙ方向に並んで配置されたＮＡＮＤストリングＮＳは、ビット線ＢＬに共通に接続される。更に、Ｚ方向に並んで配置されたメモリセルアレイ１００ａのＮＡＮＤストリングＮＳとメモリセルアレイ１００ｂのＮＡＮＤストリングＮＳとは、１つのビット線ＢＬに共通に接続される。
　１．１．３　ロウデコーダの回路構成
　次に、図４を参照して、ロウデコーダ２０の回路構成について説明する。図４は、ロウデコーダ２０の回路図である。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
　図４に示すように、ロウデコーダ２０は、ブロックＢＬＫ毎に設けられた複数のロウデコーダユニット２００を含む。なお、図４の例では、ブロックＢＬＫ０に対応したロウデコーダユニット２００を示しているが、他のブロックＢＬＫに対応するロウデコーダユニット２００も同じ構成である。
　ロウデコーダユニット２００は、ブロックデコーダ２０１、レベルシフタ２０２、ＷＬスイッチ回路群ＷＬＳＷ、ＳＧＤスイッチ回路群ＳＧＤＳＷ、及びＳＧＳスイッチ回路群ＳＧＳＳＷを含む。
　ブロックデコーダ２０１は、ブロックアドレスＢＡをデコードする。ブロックデコーダ２０１は、レベルシフタ２０２及びＳＧＤスイッチ回路群ＳＧＤＳＷに接続される。ブロックデコーダ２０１は、ブロックアドレスＢＡをデコードした結果（信号）をレベルシフタ２０２及びＳＧＤスイッチ回路群ＳＧＤＳＷに送信する。ブロックデコーダ２０１は、信号線ＲＤＥＣｎを介して、ＳＧＤスイッチ回路群ＳＧＤＳＷの複数のスイッチ回路（トランジスタＴ２）に接続される。ＳＧＤスイッチ回路群ＳＧＤＳＷのトランジスタＴ２は、信号線ＲＤＥＣｎに印加された信号の電圧に基づいて制御される。なお、信号線ＲＤＥＣｎは、レベルシフタ２０２に接続されてもよい。
　レベルシフタ２０２は、ブロックデコーダ２０１から受信した信号の電位をレベルシフトさせる。例えば、レベルシフタ２０２は、ブロックデコーダ２０１から受信したＨｉｇｈ（“Ｈ”）レベルの信号の電圧（電位）を電圧ＶＲＤＥＣにレベルシフトさせる。レベルシフタ２０２は、信号線ＴＧを介して、ＷＬスイッチ回路群ＷＬＳＷの複数のスイッチ回路（トランジスタＴ３）、ＳＧＤスイッチ回路群ＳＧＤＳＷの複数のスイッチ回路（トランジスタＴ１）、及びＳＧＳスイッチ回路群ＳＧＳＳＷの複数のスイッチ回路（トランジスタＴ４）に接続される。ＷＬスイッチ回路群ＷＬＳＷのトランジスタＴ３、ＳＧＤスイッチ回路群ＳＧＤＳＷのトランジスタＴ１、及びＳＧＳスイッチ回路群ＳＧＳＳＷのトランジスタＴ３は、信号線ＴＧに印加された信号の電圧に基づいて制御される。
　ＳＧＤスイッチ回路群ＳＧＤＳＷは、ロウドライバ５５と複数の選択ゲート線ＳＧＤとの接続を制御する複数のスイッチ回路の集合である。ＳＧＤスイッチ回路群ＳＧＤＳＷは、複数の高耐圧ｎチャネルＭＯＳトランジスタＴ１及びＴ２を含む。トランジスタＴ１及びＴ２は、ロウドライバ５５と選択ゲート線ＳＧＤとの接続を制御するスイッチ回路としてそれぞれ機能する。図４の例では、ＳＧＤスイッチ回路群ＳＧＤＳＷは、トランジスタＴ１＿０～Ｔ１＿３及びＴ２＿０～Ｔ２＿３を含む。なお、トランジスタＴ１及びＴ２の個数及び配置は、選択ゲート線ＳＧＤの構成に基づいて設計される。
　トランジスタＴ１＿０の一端は、選択ゲート線ＳＧＤ０に接続される。トランジスタＴ１＿０の他端は、配線ＳＧＤ０＿ＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ１＿０のゲートは、信号線ＴＧに接続される。
　トランジスタＴ２＿０の一端は、選択ゲート線ＳＧＤ０に接続される。トランジスタＴ２＿０の他端は、配線ＳＧＤ０＿ＵＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ２＿０のゲートは、信号線ＲＤＥＣｎに接続される。
　トランジスタＴ１＿１の一端は、選択ゲート線ＳＧＤ１に接続される。トランジスタＴ１＿１の他端は、配線ＳＧＤ１＿ＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ１＿１のゲートは、信号線ＴＧに接続される。
　トランジスタＴ２＿１の一端は、選択ゲート線ＳＧＤ１に接続される。トランジスタＴ２＿１の他端は、配線ＳＧＤ１＿ＵＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ２＿１のゲートは、信号線ＲＤＥＣｎに接続される。
　トランジスタＴ１＿２の一端は、選択ゲート線ＳＧＤ２に接続される。トランジスタＴ１＿２の他端は、配線ＳＧＤ２＿ＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ１＿２のゲートは、信号線ＴＧに接続される。
　トランジスタＴ２＿２の一端は、選択ゲート線ＳＧＤ２に接続される。トランジスタＴ２＿２の他端は、配線ＳＧＤ２＿ＵＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ２＿２のゲートは、信号線ＲＤＥＣｎに接続される。
　トランジスタＴ１＿３の一端は、選択ゲート線ＳＧＤ３に接続される。トランジスタＴ１＿３の他端は、配線ＳＧＤ３＿ＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ１＿３のゲートは、信号線ＴＧに接続される。
　トランジスタＴ２＿３の一端は、選択ゲート線ＳＧＤ３に接続される。トランジスタＴ２＿３の他端は、配線ＳＧＤ３＿ＵＳＥＬを介して、ロウドライバ５５に接続される。トランジスタＴ２＿３のゲートは、信号線ＲＤＥＣｎに接続される。
　ロウドライバ５５は、配線ＳＧＤ０＿ＳＥＬ～ＳＧＤ３＿ＳＥＬに、選択ブロックＢＬＫに対応した電圧を印加する。また、ロウドライバ５５は、配線ＳＧＤ０＿ＵＳＥＬ～ＳＧＤ３＿ＵＳＥＬに、非選択ブロックＢＬＫに対応した電圧を印加する。
　ＷＬスイッチ回路群ＷＬＳＷは、ロウドライバ５５と複数のワード線ＷＬとの接続を制御する複数のスイッチ回路の集合である。ＷＬスイッチ回路群ＷＬＳＷは、複数の高耐圧ｎチャネルＭＯＳトランジスタＴ３を含む。トランジスタＴ３は、ロウドライバ５５とワード線ＷＬとの接続を制御するスイッチ回路として機能する。図４の例では、ＷＬスイッチ回路群ＷＬＳＷは、トランジスタＴ３＿ａ０、Ｔ３＿ｂ０、…、Ｔ３＿ｋ（ｋは１以上の整数）、…、Ｔ３＿１９１を含む。例えば、変数ｋは、個別ワード線ＷＬに対応するトランジスタＴ３と、共通ワード線ＷＬｃに対応するトランジスタＴ３の境界を示す。例えば、トランジスタＴ３＿ａ０～Ｔ３＿ａ（ｋ－１）は、個別ワード線ＷＬａ０～ＷＬａ（ｋ－１）にそれぞれ対応する。トランジスタＴ３＿ｂ０～Ｔ３＿ｂ（ｋ－１）は、個別ワード線ＷＬｂ０～ＷＬｂ（ｋ－１）にそれぞれ対応する。トランジスタＴ３＿ｋ～Ｔ３＿１９１は、共通ワード線ＷＬｃｋ～ＷＬｃ１９１にそれぞれ対応する。なお、トランジスタＴ３の個数及び配置は、ワード線ＷＬの構成に基づいて設計される。
　トランジスタＴ３＿ａ０の一端は、個別ワード線ＷＬａ０に接続される。トランジスタＴ３＿ａ０の他端は、配線ＣＧａ０を介して、ロウドライバ５５に接続される。トランジスタＴ３＿ａ０のゲートは、信号線ＴＧに接続される。
　トランジスタＴ３＿ｂ０の一端は、個別ワード線ＷＬｂ０に接続される。トランジスタＴ３＿ｂ０の他端は、配線ＣＧｂ０を介して、ロウドライバ５５に接続される。トランジスタＴ３＿ｂ０のゲートは、信号線ＴＧに接続される。すなわち、個別ワード線ＷＬａ０と個別ワード線ＷＬｂ０とは、異なるスイッチ回路（トランジスタＴ３）に接続される。
　トランジスタＴ３＿ｋの一端は、共通ワード線ＷＬｃｋに接続される。トランジスタＴ３＿ｋの他端は、配線ＣＧｋを介して、ロウドライバ５５に接続される。トランジスタＴ３＿ｋのゲートは、信号線ＴＧに接続される。
　トランジスタＴ３＿１９１の一端は、共通ワード線ＷＬｃ１９１に接続される。トランジスタＴ３＿１９１の他端は、配線ＣＧ１９１を介して、ロウドライバ５５に接続される。トランジスタＴ３＿１９１のゲートは、信号線ＴＧに接続される。
　ロウドライバ５５は、配線ＣＧａ０、ＣＧｂ０、ＣＧ１～ＣＧ１９１に、選択ブロックＢＬＫに対応した電圧を印加する。
　ＳＧＳスイッチ回路群ＳＧＳＳＷは、ロウドライバ５５と複数の選択ゲート線ＳＧＳとの接続を制御する複数のスイッチ回路の集合である。ＳＧＳスイッチ回路群ＳＧＳＳＷは、複数の高耐圧ｎチャネルＭＯＳトランジスタＴ４を含む。トランジスタＴ４は、ロウドライバ５５と選択ゲート線ＳＧＳとの接続を制御するスイッチ回路として機能する。図４の例では、ＳＧＳスイッチ回路群ＳＧＳＳＷは、２つの高耐圧ｎチャネルＭＯＳトランジスタＴ４＿ａ及びＴ４＿ｂを含む。なお、トランジスタＴ４の個数及び配置は、選択ゲート線ＳＧＳの構成に基づいて設計される。
　トランジスタＴ４＿ａの一端は、選択ゲート線ＳＧＳａに接続される。トランジスタＴ４＿ａの他端は、配線ＧＳＧＳａを介して、ロウドライバ５５に接続される。トランジスタＴ４＿ａのゲートは、信号線ＴＧに接続される。
　トランジスタＴ４＿ｂの一端は、選択ゲート線ＳＧＳｂに接続される。トランジスタＴ４＿ｂの他端は、配線ＧＳＧＳｂを介して、ロウドライバ５５に接続される。トランジスタＴ４＿ｂのゲートは、信号線ＴＧに接続される。
　ロウドライバ５５は、配線ＧＳＧＳａ及びＧＳＧＳｂに、選択ブロックＢＬＫに対応した電圧を印加する。
　例えば、書き込み動作、読み出し動作、あるいは消去動作において、ブロックアドレスＢＡが対応するブロックＢＬＫ０と一致している場合、ブロックデコーダ２０１は、レベルシフタ２０２に“Ｈ”レベルの信号を送信し、信号線ＲＤＥＣｎにＬｏｗ（“Ｌ”）レベルの電圧（例えば接地電圧Ｖｓｓ）を印加する。これにより、レベルシフタ２０２は、信号線ＴＧに“Ｈ”レベルの電圧として電圧ＶＲＤＥＣを印加する。また、ブロックアドレスＢＡが対応するブロックＢＬＫ０に一致しなかった場合、ブロックデコーダ２０１は、レベルシフタ２０２に“Ｌ”レベルの信号を送信し、信号線ＲＤＥＣｎに“Ｈ”レベルの電圧を印加する。これにより、レベルシフタ２０２は、信号線ＴＧに“Ｌ”レベルの電圧を印加する。信号線ＴＧに“Ｈ”レベルの電圧が印加された場合、トランジスタＴ１、Ｔ３、及びＴ４がオン状態とされる。また、信号線ＲＤＥＣｎに“Ｈ”レベルの電圧が印加された場合、トランジスタＴ２がオン状態とされる。なお、信号線ＲＤＥＣｎに印加される“Ｈ”レベルの電圧は、信号線ＴＧに印加される“Ｈ”レベルの電圧（電圧ＶＲＤＥＣ）よりも低い。
　１．１．４　チップの配置
　次に、図５を参照して、各チップの配置の一例について説明する。図５は、アレイチップ３ａ及び３ｂ並びに回路チップ４の配置を示す断面図である。なお、図５の例では、説明を簡略化するため、各々１つの個別ワード線ＷＬａ及びＷＬｂ、共通ワード線ＷＬｃ、並びにビット線ＢＬが示されている。そして、選択ゲート線ＳＧＤ及びＳＧＳ並びにソース線ＳＬは、省略されている。
　以下、Ｚ方向を限定する場合、アレイチップ３から回路チップ４に向かう方向をＺ１方向と表記し、Ｚ１方向に対向する方向をＺ２方向と表記する。
　図５に示すように、Ｚ２方向に向かって、回路チップ４の上にアレイチップ３ａが貼り合わせられている。そして、アレイチップ３ａの上にアレイチップ３ｂが貼り合わせられている。換言すれば、アレイチップ３ａのＺ１方向を向いた面に回路チップ４が貼り合わせられている。そして、アレイチップ３ａのＺ２方向を向いた面にアレイチップ３ｂが貼り合わせられている。すなわち、Ｚ２方向に向かって、回路チップ４、アレイチップ３ａ、及びアレイチップ３ｂが順に積層されている。
　回路チップ４の半導体基板４００の上には、ロウデコーダ２０及びセンスアンプ３０が設けられている。
　アレイチップ３ａ及び３ｂには、メモリセルアレイ１００ａ及び１００ｂがそれぞれ設けられている。
　Ｚ方向に並んで配置されたメモリセルアレイ１００ａの一部と、メモリセルアレイ１００ｂの一部とにより、ブロックＢＬＫが構成される。共通ワード線ＷＬｃは、メモリセルアレイ１００ａとメモリセルアレイ１００ｂとで共有される。個別ワード線ＷＬａは、メモリセルアレイ１００ａのメモリセルトランジスタＭＣに接続され、メモリセルアレイ１００ｂのメモリセルトランジスタＭＣには接続されない。個別ワード線ＷＬｂは、メモリセルアレイ１００ｂのメモリセルトランジスタＭＣに接続され、メモリセルアレイ１００ａのメモリセルトランジスタＭＣには接続されない。
　ビット線ＢＬは、メモリセルアレイ１００ａとメモリセルアレイ１００ｂとで共有される。
　１．１．５　メモリセルアレイの配置
　次に、図６を参照して、メモリセルアレイ１００の配置の一例について説明する。図６は、アレイチップ３ａ及び３ｂ並びに回路チップ４の配置を示す斜視図である。なお、図６の例では、説明を簡略化するため、各々１つの個別ワード線ＷＬａ及びＷＬｂ、共通ワード線ＷＬｃ、ビット線ＢＬ、並びに信号線（例えば、信号ＤＱを転送する信号線）が示されている。また、選択ゲート線ＳＧＤ及びＳＧＤ並びにソース線ＳＬは、省略されている。
　図６に示すように、アレイチップ３ａは、メモリセルアレイ１００ａ、ＷＬ接続部１１０ａ、ＢＬ接続部１２０ａ、及び信号接続部１３０ａを含む。同様に、アレイチップ３ｂは、メモリセルアレイ１００ｂ、ＷＬ接続部１１０ｂ、ＢＬ接続部１２０ｂ、及び信号接続部１３０ｂを含む。
　ＷＬ接続部１１０ａ及び１１０ｂは、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳとロウデコーダ２０とを接続するためのコンタクトプラグ及び配線等が設けられる領域である。
　図６の例では、ＷＬ接続部１１０ａは、メモリセルアレイ１００ａとＸ方向に隣り合って配置される。メモリセルアレイ１００ａに設けられたワード線ＷＬは、ＷＬ接続部１１０ａに引き出される。メモリセルアレイ１００ａに設けられたワード線ＷＬは、ＷＬ接続部１１０ａにおいて、ロウデコーダ２０に電気的に接続されるコンタクトプラグと、接続される。なお、ＷＬ接続部１１０ａの配置に任意である。例えば、ＷＬ接続部１１０ａは、複数設けられてもよい。また、ＷＬ接続部１１０ａは、メモリセルアレイ１００ａ内に設けられてもよい。
　同様に、ＷＬ接続部１１０ｂは、メモリセルアレイ１００ｂとＸ方向に隣り合って配置される。更に、ＷＬ接続部１１０ｂは、ＷＬ接続部１１０ａの上方に配置される。メモリセルアレイ１００ｂに設けられたワード線ＷＬは、ＷＬ接続部１１０ｂに引き出される。メモリセルアレイ１００ｂに設けられたワード線ＷＬは、ＷＬ接続部１１０ｂにおいて、ロウデコーダ２０に電気的に接続されるコンタクトプラグと、接続される。なお、ＷＬ接続部１１０ｂの配置に任意である。例えば、ＷＬ接続部１１０ｂは、複数設けられてもよい。また、ＷＬ接続部１１０ｂは、メモリセルアレイ１００ｂ内に設けられてもよい。
　例えば、個別ワード線ＷＬａは、ＷＬ接続部１１０ａを介して、ロウデコーダ２０に接続される。
　例えば、個別ワード線ＷＬｂは、ＷＬ接続部１１０ａ及び１１０ｂを介して、ロウデコーダ２０に接続される。個別ワード線ＷＬｂは、ＷＬ接続部１１０ａにおいて、メモリセルアレイ１００ａに設けられたワード線ＷＬとは電気的に接続されない。
　例えば、共通ワード線ＷＬｃは、ＷＬ接続部１１０ａ及び１１０ｂを介して、ロウデコーダ２０に接続される。メモリセルアレイ１００ａのワード線ＷＬと、メモリセルアレイ１００ｂのワード線ＷＬとが、ＷＬ接続部１１０ａにおいて電気的に接続される。
　ＢＬ接続部１２０ａ及び１２０ｂは、ビット線ＢＬとセンスアンプ３０とを接続するコンタクトプラグ及び配線等が設けられる領域である。
　図６の例では、ＢＬ接続部１２０ａは、メモリセルアレイ１００ａとＹ方向に隣り合って配置される。メモリセルアレイ１００ａに設けられたビット線ＢＬは、ＢＬ接続部１２０ａに引き出される。メモリセルアレイ１００ａに設けられたビット線ＢＬは、ＢＬ接続部１２０ａにおいて、センスアンプ３０に電気的に接続されるコンタクトプラグと、接続される。なお、ＢＬ接続部１２０ａの配置に任意である。例えば、ＢＬ接続部１２０ａは、複数設けられてもよい。
　同様に、ＢＬ接続部１２０ｂは、メモリセルアレイ１００ｂとＹ方向に隣り合って配置される。更に、ＢＬ接続部１２０ｂは、ＢＬ接続部１２０ａの上方に配置される。メモリセルアレイ１００ｂに設けられたビット線ＢＬは、ＢＬ接続部１２０ｂに引き出される。メモリセルアレイ１００ｂに設けられたビット線ＢＬは、ＢＬ接続部１２０ｂにおいて、センスアンプ３０に電気的に接続されるコンタクトプラグと、接続される。なお、ＢＬ接続部１２０ｂの配置に任意である。例えば、ＢＬ接続部１２０ｂは、複数設けられてもよい。
　ビット線ＢＬは、ＢＬ接続部１２０ａ及び１２０ｂを介して、センスアンプ３０に接続される。メモリセルアレイ１００ａのビット線ＢＬと、メモリセルアレイ１００ｂのビット線ＢＬとが、ＢＬ接続部１２０ａにおいて電気的に接続される。
　信号接続部１３０ａ及び１３０ｂは、外部接続端子ＰＤと入出力回路４０とを接続する信号線（コンタクトプラグ及び配線等）が設けられる領域である。図６の例では、信号接続部１３０ａは、アレイチップ３ａのＹ方向における端部に設けられている。同様に、信号接続部１３０ｂは、アレイチップ３ｂのＹ方向における端部に設けられている。例えば、Ｚ方向に沿って、入出力回路４０並びに信号接続部１３０ａ及び１３０ｂは、配置される。なお、信号接続部１３０ａ及び１３０ｂの配置は任意である。例えば、信号接続部１３０ａ及び１３０ｂは、それぞれ複数設けられてもよい。
　信号接続部１３０ｂには、外部接続端子ＰＤが設けられている。例えば、外部接続端子ＰＤは、信号接続部１３０ａ及び１３０ｂに設けられた信号線を介して、入出力回路４０に接続される。信号線は、メモリセルアレイ１００ａ及び１００ｂとは、電気的に接続されていない。
　回路チップ４は、例えば、ＷＬフックアップ部２１及びＢＬフックアップ部３１を含む。
　ＷＬフックアップ部２１は、ロウデコーダ２０とワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳとを接続するためのコンタクトプラグ及び配線等が設けられる領域である。回路チップ４において、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳは、ＷＬフックアップ部２１を介して、ロウデコーダ２０に接続される。Ｚ方向に沿って、ＷＬフックアップ部２１並びにＷＬ接続部１１０ａ及び１１０ｂは、配置される。また、ＷＬフックアップ部２１に隣接して、ロウデコーダ２０が配置される。例えば、ＷＬフックアップ部２１に、図４を用いて説明したロウデコーダ２０のＷＬスイッチ回路群ＷＬＳＷ、ＳＧＤスイッチ回路群ＳＧＤＳＷ、及びＳＧＳスイッチ回路群ＳＧＳＳＷが配置されてもよい。
　ＢＬフックアップ部３１は、センスアンプ３０とビット線ＢＬとを接続するためのコンタクトプラグ及び配線等が設けられる領域である。回路チップ４において、ビット線ＢＬは、ＢＬフックアップ部３１を介して、センスアンプ３０に接続される。Ｚ方向に沿って、ＢＬフックアップ部３１並びにＢＬ接続部１２０ａ及び１２０ｂは、配置される。また、ＢＬフックアップ部３１に隣接して、センスアンプ３０が配置される。
　１．１．６　メモリセルアレイの断面構成
　次に、図７を参照して、メモリセルアレイ１００の断面構成の一例について説明する。図７は、メモリセルアレイ１００の断面図である。図７の例では、各アレイチップ３に、５つのワード線ＷＬ０～ＷＬ４が設けられている場合について説明する。より具体的には、図７の例では、アレイチップ３ａは、個別ワード線ＷＬａ０及び共通ワード線ＷＬｃ１～ＷＬｃ４を含む。また、アレイチップ３ｂは、個別ワード線ＷＬｂ０及び共通ワード線ＷＬｃ１～ＷＬｃ４を含む。
　図７に示すように、半導体記憶装置１は、アレイチップ３ａ及び３ｂと回路チップ４とが貼り合された貼合構造を有する。各々のチップは、各々のチップに設けられた電極を介して、互いに電気的に接続される。
　まず、アレイチップ３ａの内部構成について説明する。
　アレイチップ３ａは、メモリセルアレイ１００ａと、他のチップに接続するための各種配線層とを含む。
　アレイチップ３ａは、絶縁層３０１、３０５、３１０、及び３１３、配線層３０２、３０４、３０８、半導体層３０３、並びに導電体３０６、３０７、３０９、３１１、３１２、及び３１４を含む。
　メモリセルアレイ１００ａ内では、複数の絶縁層３０１と複数の配線層３０２とが、１層ずつ交互に積層されている。図７の例では、選択ゲート線ＳＧＤ、ワード線ＷＬ０ａ０及びＷＬｃ１～ＷＬｃ４、並びに選択ゲート線ＳＧＳとして機能する７層の配線層３０２が、Ｚ２方向に向かって順に積層されている。
　絶縁層３０１は、例えば、酸化シリコン（ＳｉＯ）を含み得る。配線層３０２は、導電性材料を含む。導電性材料は、金属材料、ｎ型半導体、またはｐ型半導体を含み得る。配線層３０２の導電性材料として、例えば、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。この場合、ＴｉＮは、Ｗを覆うように形成される。なお、配線層３０２は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電性材料を覆うように形成される。
　例えば、複数の配線層３０２は、Ｘ方向に延伸する部材ＳＬＴにより、ブロックＢＬＫ毎に分離されている。部材ＳＬＴは、絶縁層３０５を含む。絶縁層３０５は、ＳｉＯを含み得る。なお、部材ＳＬＴは、半導体層３０３に電気的に接続され、且つ配線層３０２に電気的に接続されていない導電体を含み得る。この場合、部材ＳＬＴの側面を囲むように絶縁層３０５が形成される。そして、絶縁層３０５の内部が導電体により埋め込まれる。
　Ｚ２方向において、選択ゲート線ＳＧＳとして機能する配線層３０２の上方に、半導体層３０３が設けられている。配線層３０２と半導体層３０３との間には、絶縁層３０１が設けられている。半導体層３０３は、ソース線ＳＬとして機能する。Ｚ２方向において、半導体層３０３の上に、配線層３０４が設けられている。配線層３０４は、半導体層３０３と他のチップとを電気的に接続するための配線層として用いられる。配線層３０４は、導電性材料を含む。導電性材料は、金属材料、ｎ型半導体、またはｐ型半導体を含み得る。例えば、配線層３０４は、アルミニウム（Ａｌ）を含む。
　メモリセルアレイ１００ａには、複数のメモリピラーＭＰが設けられている。例えば、メモリピラーＭＰは、Ｚ方向に延伸する略円筒形状を有する。１つのメモリピラーＭＰが、１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、複数の配線層３０２を貫通（通過）する。メモリピラーＭＰのＺ２方向の端部は、半導体層３０３に接する。
　Ｚ１方向において、メモリピラーＭＰの端部の上には、導電体３０６が設けられている。例えば、導電体３０６は、略円柱形状を有する。導電体３０６は、コンタクトプラグとして機能する。導電体３０６の上には、導電体３０７が設けられている。例えば、導電体３０７は、略円柱形状を有する。導電体３０７は、コンタクトプラグとして機能する。Ｚ１方向において、メモリピラーＭＰの上方には、複数の配線層３０８が設けられている。配線層３０８は、Ｙ方向に延伸する。複数の配線層３０８は、Ｘ方向に並んで配置されている。配線層３０８は、ビット線ＢＬとして機能する。配線層３０８は、導電体３０６及び３０７を介して、いずれかのメモリピラーＭＰに電気的に接続される。すなわち、メモリピラーＭＰの一端は、ソース線ＳＬに接続される。メモリピラーＭＰの他端は、ビット線ＢＬに接続される。導電体３０６及び３０７並びに配線層３０８は、Ｗ、Ａｌ、または銅（Ｃｕ）等の金属材料を含み得る。
　Ｚ１方向において、配線層３０８の上には、導電体３０９が設けられている。換言すれば、ＢＬ接続部１２０ａにおいて、配線層３０８（ビット線ＢＬ）は、導電体３０９に接続される。例えば、導電体３０９は、略円柱形状を有する。導電体３０９は、コンタクトプラグとして機能する。導電体３０９は、Ｗ、Ａｌ、またはＣｕ等の金属材料を含み得る。
　Ｚ１方向において、絶縁層３０１の上に、絶縁層３１０が設けられている。絶縁層３１０は、ＳｉＯを含み得る。
　絶縁層３１０と同層には、複数の導電体３１１が設けられている。導電体３１１は、他のチップと電気的に接続するための電極として機能する。導電体３１１は、Ｃｕを含み得る。
　Ｚ１方向において、導電体３０９の上には、導電体３１１が設けられている。
　なお、導電体３１１と配線層３０８との間に、複数の配線層が設けられていてもよい。
　Ｚ２方向において、配線層３０８の上には、導電体３１２が設けられている。換言すれば、ＢＬ接続部１２０ａにおいて、配線層３０８（ビット線ＢＬ）は、導電体３１２に接続される。例えば、導電体３１２は、略円柱形状を有する。導電体３１２は、コンタクトプラグとして機能する。導電体３１２は、Ｗ、Ａｌ、またはＣｕ等の金属材料を含み得る。
　Ｚ２方向において、配線層３０４及び絶縁層３０１の上に、絶縁層３１３が設けられている。絶縁層３１３は、ＳｉＯを含み得る。
　絶縁層３１３と同層には、複数の導電体３１４が設けられている。導電体３１４は、他のチップと電気的に接続するための電極として機能する。導電体３１４は、Ｃｕを含み得る。
　Ｚ２方向において、導電体３１２の上には、導電体３１４が設けられている。
　次に、メモリピラーＭＰの内部構成について説明する。
　メモリピラーＭＰは、ブロック絶縁膜３２０、電荷蓄積層３２１、トンネル絶縁膜３２２、半導体層３２３、コア層３２４、及びキャップ層３２５を含む。
　より具体的には、複数の配線層３０２を貫通（通過）するメモリホールＭＨが設けられている。メモリホールＭＨは、メモリピラーＭＰに対応する。メモリホールＭＨのＺ２方向の端部は、半導体層３０３に達する。メモリホールＭＨの側面には、外側から順に、ブロック絶縁膜３２０、電荷蓄積層３２１、及びトンネル絶縁膜３２２が積層されている。例えば、メモリホールＭＨが円筒形状の場合、ブロック絶縁膜３２０、電荷蓄積層３２１、及びトンネル絶縁膜３２２は、それぞれ円筒形状を有する。トンネル絶縁膜３２２の側面に接するように半導体層３２３が設けられている。半導体層３２３のＺ２方向の端部は、半導体層３０３に接する。半導体層３２３は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層３２３は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ４、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層３２３の内部は、コア層３２４により埋め込まれている。半導体層３２３及びコア層３２４のＺ１方向の端部の上には、側面がトンネル絶縁膜３２２に接するキャップ層３２５が設けられている。すなわち、メモリピラーＭＰは、複数の配線層３０２の内部を通過し、Ｚ方向に延伸する半導体層３２３を含む。
　ブロック絶縁膜３２０、トンネル絶縁膜３２２、及びコア層３２４は、ＳｉＯを含み得る。電荷蓄積層３２１は、窒化シリコン（ＳｉＮ）を含み得る。半導体層３２３及びキャップ層３２５は、例えば、ポリシリコンを含み得る。
　メモリピラーＭＰと、ワード線ＷＬとして機能する配線層３０２とが組み合わされることにより、メモリセルトランジスタＭＣが構成される。図７の例では、アレイチップ３ａにおいて、メモリピラーＭＰと、ワード線ＷＬ０ａ０及びＷＬｃ１～ＷＬｃ４として機能する配線層３０２とがそれぞれ組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ５が構成される。同様に、アレイチップ３ｂにおいて、メモリピラーＭＰと、ワード線ＷＬ０ｂ０及びＷＬｃ１～ＷＬｃ４として機能する配線層３０２とがそれぞれ組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ５が構成される。また、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層３０２とが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層３０２とが組み合わされることにより、選択トランジスタＳＴ２が構成される。換言すると、メモリピラーＭＰは、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を有する。
　次に、アレイチップ３ｂの内部構成について説明する。以下では、アレイチップ３ａと異なる点を中心に説明する。
　アレイチップ３ｂでは、アレイチップ３ａの構成で説明した導電体３１２及び３１４が廃されている。他の構成は、アレイチップ３ａと同様である。図７の例では、選択ゲート線ＳＧＤ、ワード線ＷＬ０ｂ０及びＷＬｃ１～ＷＬｃ４、並びに選択ゲート線ＳＧＳとして機能する７層の配線層３０２が、Ｚ２方向に向かって順に積層されている。アレイチップ３ｂの配線層３０８は、アレイチップ３ｂの導電体３０９及び３１１並びにアレイチップ３ａの導電体３１２及び３１４を介して、アレイチップ３ａの配線層３０８と電気的に接続される。
　次に、回路チップ４について説明する。
　回路チップ４は、複数のトランジスタＴｒと、各種配線層とを含む。複数のトランジスタＴｒは、ロウデコーダ２０及びセンスアンプ３０等に用いられる。
　より具体的には、回路チップ４は、半導体基板４００、絶縁層４０１、４０２、及び４１０、ゲート絶縁膜４０３、ゲート電極４０４、導電体４０５、４０７、４０９、及び４１１、並びに配線層４０６及び４０８を含む。
　半導体基板４００の表面近傍には、素子分離領域が設けられている。素子分離領域は、例えば、半導体基板４００の表面近傍に設けられたｎ型ウェル領域とｐ型ウェル領域とを電気的に分離する。素子分離領域内は、絶縁層４０１により埋め込まれている。絶縁層４０１は、ＳｉＯを含み得る。
　半導体基板４００の上には、絶縁層４０２が設けられている。絶縁層４０２は、ＳｉＯを含み得る。
　トランジスタＴｒは、半導体基板４００上に設けられたゲート絶縁膜４０３、ゲート絶縁膜４０３上に設けられたゲート電極４０４、半導体基板４００に形成された図示せぬソース及びドレインを含む。ソース及びドレインは、導電体４０５を介して、配線層４０６に電気的にそれぞれ接続される。導電体４０５は、Ｚ２方向に延伸する。導電体４０５は、コンタクトプラグとして機能する。配線層４０６上には、導電体４０７が設けられる。導電体４０７は、Ｚ２方向に延伸する。導電体４０７は、コンタクトプラグとして機能する。導電体４０７の上には、配線層４０８が設けられている。配線層４０８の上には、導電体４０９が設けられている。導電体４０９は、Ｚ２方向に延伸する。導電体４０９は、コンタクトプラグとして機能する。配線層４０６及び４０８は、導電性材料により構成される。導電体４０５、４０７、及び４０９、並びに配線層４０６及び４０８は、金属材料、ｐ型半導体、またはｎ型半導体を含み得る。なお、回路チップ４に設けられる配線層の層数は、任意である。
　Ｚ２方向において、絶縁層４０２の上には、絶縁層４１０が設けられている。絶縁層４１０は、ＳｉＯを含み得る。
　絶縁層４１０と同層には、複数の導電体４１１が設けられている。導電体４１１は、他のチップと電気的に接続するための電極として機能する。例えば、１つの導電体４０９の上に、１つの導電体４１１が設けられている。導電体４１１は、Ｃｕ等の金属材料を含み得る。回路チップ４の導電体４１１は、アレイチップ３ａの導電体３１１と接する（電気的に接続される）。
　１．２　消去動作
　次に、消去動作について説明する。本実施形態の消去動作は、ブロック消去動作とサブブロック消去動作とを含む。ブロック消去動作では、１つのブロックＢＬＫを選択して消去動作が実行される。サブブロック消去動作では、ブロックＢＬＫ内の１つのサブブロックＳＢを選択して消去動作が実行される。ブロックＢＬＫは、複数のワード線ＷＬを１つのユニットとした複数のサブブロックＳＢに分割され得る。
　次に、図８を参照して、サブブロック消去動作の具体例について説明する。図８は、ブロックＢＬＫの構成とサブブロック消去動作によるデータの書き込み状態の変化を示す図である。図８の例は、サブブロックＳＢ１のサブブロック消去動作を示している。他のサブブロックＳＢも同様である。
　図８に示すように、１つの丸が１つのセルユニットＣＵを示している。黒丸は、セルユニットＣＵにデータが書き込まれている状態（有効データを記憶している状態）を示している。白丸は、セルユニットＣＵのデータが消去済みである状態（有効データを記憶していない状態）を示している。
　図８の例では、ブロックＢＬＫ０は、６つのストリングユニットＳＵ０～ＳＵ５を含む。ストリングユニットＳＵ０～ＳＵ２は、メモリセルアレイ１００ａ内に設けられている。ストリングユニットＳＵ３～ＳＵ５は、メモリセルアレイ１００ｂ内に設けられている。メモリセルアレイ１００ａ及び１００ｂの各々には、１９２本のワード線ＷＬ０～ＷＬ１９１が設けられている。
　より具体的には、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２は、個別ワード線ＷＬａ０～ＷＬａ６３及び共通ワード線ＷＬｃ６４～ＷＬｃ１９１に接続される。メモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５は、個別ワード線ＷＬｂ０～ＷＬｂ６３及び共通ワード線ＷＬｃ６４～ＷＬｃ１９１に接続される。すなわち、メモリセルアレイ１００ａ及び１００ｂは、ワード線ＷＬ０～ＷＬ６３を共有せずに、ワード線ＷＬ６４～ＷＬ１９１を共有している。
　例えば、個別ワード線ＷＬａ０～ＷＬａ６３に接続されたメモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２のセルユニットＣＵと、個別ワード線ＷＬｂ０～ＷＬｂ６３に接続されたメモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５のセルユニットＣＵとの集合が、サブブロックＳＢ０として設定される。共通ワード線ＷＬｃ６４～ＷＬｃ１２７に接続された、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２のセルユニットＣＵとメモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５のセルユニットＣＵとの集合が、サブブロックＳＢ１として設定される。共通ワード線ＷＬｃ１２８～ＷＬｃ１９１に接続された、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２のセルユニットＣＵとメモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５のセルユニットＣＵとの集合が、サブブロックＳＢ２として設定される。
　図８の（ａ）は、ブロックＢＬＫ０内の全てのセルユニットＣＵにデータが書き込まれている状態を示している。この状態において、例えば、サブブロックＳＢ１のサブブロック消去動作を実行する。すると、図８の（ｂ）に示すように、メモリセルアレイ１００ａ及び１００ｂのサブブロックＳＢ１内のセルユニットＣＵのデータが消去される。
　１．３　書き込み動作
　次に、書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。
　プログラム動作は、電荷蓄積層に電子を注入することによりメモリセルトランジスタＭＣの閾値電圧を上昇させる（または、電荷蓄積層に電子をほとんど注入させないことで閾値電圧を維持させる）動作のことである。以下、閾値電圧を上昇させるメモリセルトランジスタＭＣを「プログラム対象のメモリセルトランジスタＭＣ」と表記する。また、閾値電圧を上昇させないメモリセルトランジスタＭＣを「プログラム禁止のメモリセルトランジスタＭＣ」と表記する。プログラム動作では、センスアンプ３０に記憶された書き込みデータに基づいて、各メモリセルトランジスタＭＣは、プログラム対象またはプログラム禁止に設定される。例えば、書き込みデータが“０”である場合、メモリセルトランジスタＭＣは、プログラム対象に設定される。また、書き込みデータが“１”である場合、メモリセルトランジスタＭＣは、プログラム禁止に設定される。
　プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベル（書き込み目標のステート）に達したか否かを判定する動作である。以下、閾値電圧がターゲットレベルに達しているメモリセルトランジスタＭＣの個数が予め設定された個数以上である場合を、「ベリファイをパスした」と表記し、閾値電圧がターゲットレベルに達しているメモリセルトランジスタＭＣの個数が予め設定された個数未満である場合を、「ベリファイをフェイルした」と表記する。より具体的には、例えば、プログラムベリファイ動作において、読み出されたデータのフェイルビット数が予め設定された基準値未満である場合、「ベリファイをパスした」と判定される。他方で、読み出されたデータのフェイルビット数が予め設定された基準値以上である場合、「ベリファイをフェイルした」と判定される。プログラムベリファイ動作の結果、書き込み目標のステートの閾値電圧に到達していないメモリセルトランジスタＭＣは、プログラム対象のメモリセルトランジスタＭＣに設定される。また、書き込み目標のステートの閾値電圧に到達しているメモリセルトランジスタＭＣは、プログラム禁止のメモリセルトランジスタＭＣに設定される。
　プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と表記する）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。
　１．３．１　書き込み動作のコマンドシーケンス
　次に、図９を参照して、書き込み動作のコマンドシーケンスの一例について説明する。図９は、書き込み動作のコマンドシーケンスである。図９の例では、説明を簡略化するため、信号ＤＱ及び信号ＲＢｎ以外の信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及び信号ＲＥｎ等は、省略されている。以下、信号ＤＱにおいて、コマンドは丸枠で示し、メモリアドレスは四角枠で示し、データは六角枠で示す。
　図９に示すように、メモリコントローラ２は、まず、半導体記憶装置１に、コマンド“８０ｈ”を送信する。コマンド“８０ｈ”は、書き込み動作を行うことを通知するコマンドである。
　次に、メモリコントローラ２は、半導体記憶装置１に、メモリアドレスＡＤＤと、データＤＴと、コマンド“１０ｈ”とを、送信する。コマンド“１０ｈ”は、書き込み動作の実行を指示するコマンドである。なお、メモリアドレスＡＤＤは、メモリセルアレイ１００の構成に基づいて、複数のサイクルで送信され得る。
　シーケンサ５３は、コマンド“１０ｈ”を受信すると、レディビジー信号ＲＢｎを“Ｌ”レベルとして、書き込み動作を実行する。
　シーケンサ５３は、書き込み動作が終了すると、レディビジー信号ＲＢｎを“Ｈ”レベルにする。
　１．３．２　メモリアドレス
　次に、図１０を参照して、メモリアドレスＡＤＤの一例について説明する。図１０は、メモリアドレスＡＤＤの構成図である。
　図１０に示すように、メモリアドレスＡＤＤは、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。図１０の例では、カラムアドレスＣＡが下位アドレス側に設定され、ブロックアドレスＢＡが上位アドレス側に設定される。
　カラムアドレスＣＡは、例えば、アドレスＣＡ０からアドレスＣＡ１５までの１６ビットの２進数で示される領域である。例えば、カラムアドレスＣＡのビット数は、ビット線ＢＬの本数（１ページデータのデータ長）に基づいて、任意に設定される。
　ページアドレスＰＡは、例えば、アドレスＲＡ０からアドレスＲＡ１０までの１１ビットの２進数で示される領域である。ページアドレスＰＡのビット数は、例えば、ブロックＢＬＫの構成に基づいて、任意に設定される。
　ブロックアドレスＢＡは、例えば、アドレスＲＡ１１からアドレスＲＡｉ（ｉは、１１より大きい整数）で示される領域である。ブロックアドレスＢＡのビット数は、例えば、ブロックＢＬＫの個数に基づいて、任意に設定される。
　次に、ページアドレスＰＡの構成の詳細について説明する。
　図１０の例では、ページアドレスＰＡは、下位アドレス側から、ストリングユニットアドレス、アレイアドレス、ワード線アドレス、及びサブブロックアドレスを含む。例えば、書き込み動作または読み出し動作におけるセルユニットＣＵの選択順序は、ページアドレスＰＡのアドレスの順序に基づく。
　ストリングユニットアドレスは、ストリングユニットＳＵ、すなわち、選択ゲート線ＳＧＤの選択に用いられるアドレス情報である。例えば、１つのアレイチップ３が４つのストリングユニットＳＵを含む場合、ストリングユニットアドレスは、２ビットのアドレスＲＡ０及びアドレスＲＡ１により示される。なお、ストリングユニットアドレスのビット数は、例えば、１つのアレイチップ３に含まれるストリングユニットＳＵの個数に基づいて、任意に設定される。
　アレイアドレスは、アレイチップ３の選択に用いられるアドレス情報である。例えば、半導体記憶装置１が２つのアレイチップ３ａ及び３ｂを含む場合、すなわち、メモリセルアレイ１００がメモリセルアレイ１００ａ及び１００ｂを含む場合、アレイアドレスは、１ビットのアドレスＲＡ２により示される。なお、アレイアドレスのビット数は、例えば、アレイチップ３の個数に基づいて、任意に設定される。
　ワード線アドレスは、サブブロックＳＢ内のワード線ＷＬの選択に用いられるアドレス情報である。サブブロックＳＢが６４本のワード線ＷＬを含む場合、ワード線アドレスは、６ビットのアドレスＲＡ３～ＲＡ８により示される。なお、ワード線アドレスのビット数は、例えば、サブブロックＳＢに含まれるワード線ＷＬの本数に基づいて、任意に設定される。
　サブブロックアドレスは、ブロックＢＬＫ内のサブブロックＳＢの選択に用いられるアドレス情報である。ブロックＢＬＫが３つまたは４つのサブブロックＳＢを含む場合、サブブロックアドレスは、２ビットのアドレスＲＡ９及びＲＡ１０により示される。なお、サブブロックアドレスのビット数は、例えば、ブロックＢＬＫに含まれるサブブロックＳＢの個数に基づいて、任意に設定される。
　１．３．３　データの書き込み順序
　次に、図１１を参照して、データの書き込み順序の一例について説明する。図１１は、図１０に示すメモリアドレスＡＤＤに基づくデータの書き込み順序を示す図である。図１１の例は、ブロックＢＬＫ０におけるストリングユニットＳＵの断面構成を模式的に示している。各ストリングユニットＳＵ内の１つの四角は、１つのワード線ＷＬに対応する１つのセルユニットＣＵを表している。すなわち、１つの四角が、１回の書き込み動作に対応している。また、図１１の四角の中の番号は、セルユニットＣＵのデータの書き込み順序（選択順序）を示している。
　図１１に示すように、例えば、ブロックＢＬＫ０は、８つのストリングユニットＳＵ０～ＳＵ７を含む。ストリングユニットＳＵ０～ＳＵ３は、メモリセルアレイ１００ａ内に設けられている。ストリングユニットＳＵ４～ＳＵ７は、メモリセルアレイ１００ｂ内に設けられている。
　例えば、まず、ワード線ＷＬ０及びアレイチップ３ａ（メモリセルアレイ１００ａ）が選択された状態において、下位アドレスのストリングユニットアドレスがインクリメントされる。すなわち、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ３が順に選択される（書き込み順序“１”～“４”）。次に、上位アドレスのアレイアドレスがインクリメントされ、アレイチップ３ｂ（メモリセルアレイ１００ｂ）が選択される。この状態において、下位アドレスのストリングユニットアドレスがインクリメントされる。すなわち、メモリセルアレイ１００ｂのストリングユニットＳＵ４～ＳＵ７が順に選択される（書き込み順序“５”～“８”）。次に、アレイアドレスの上位に位置するワード線アドレスがインクリメントされる。これにより、ワード線ＷＬ１が選択される。ワード線ＷＬ０の場合と同様に、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ３（書き込み順序“９”～“１２”）と、メモリセルアレイ１００ｂのストリングユニットＳＵ４～ＳＵ７（書き込み順序“１３”～“１６”）とが順に選択される。以下、同様に、ワード線ＷＬ及びストリングユニットＳＵが選択される。
　１．３．４　選択セルユニットが共通ワード線に接続されている具体例
　次に、書き込み動作において、選択されたセルユニットＣＵ（以下、「選択セルユニットＣＵ」と表記する）が共通ワード線ＷＬｃに接続されている具体例について説明する。
　１．３．４．１　ブロックの構成とデータの書き込み状態
　まず、図１２を参照して、ブロックＢＬＫの構成とデータの書き込み状態について説明する。図１２は、ブロックＢＬＫの構成とサブブロックＳＢ１の書き込み動作によるデータの書き込み状態の変化を示す図である。
　図１２に示すように、１つの丸が１つのセルユニットＣＵを示している。黒丸は、セルユニットＣＵにデータが書き込まれている状態（有効データを記憶している状態）を示している。白丸は、セルユニットＣＵのデータが消去済みである状態（有効データを記憶していない状態）を示している。二重丸は、選択セルユニットＣＵを示している。
　ブロックＢＬＫ０の構成は、図８の説明と同様である。サブブロックＳＢ０は、ワード線ＷＬを共有していない。サブブロックＳＢ１及びＳＢ２は、ワード線ＷＬを共有している。
　より具体的には、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２は、個別ワード線ＷＬａ０～ＷＬａ６３及び共通ワード線ＷＬｃ６４～ＷＬｃ１９１に接続される。個別ワード線ＷＬａ０～ＷＬａ６３に対応するセルユニットＣＵが、サブブロックＳＢ０に含まれる。共通ワード線ＷＬｃ６４～ＷＬｃ１２７に対応するセルユニットＣＵが、サブブロックＳＢ１に含まれる。共通ワード線ＷＬｃ１２８～ＷＬｃ１９１に対応するセルユニットＣＵが、サブブロックＳＢ２に含まれる。
　メモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５は、個別ワード線ＷＬｂ０～ＷＬｂ６３及び共通ワード線ＷＬｃ６４～ＷＬｃ１９１に接続される。個別ワード線ＷＬｂ０～ＷＬｂ６３に対応するセルユニットＣＵは、サブブロックＳＢ０に含まれる。共通ワード線ＷＬｃ６４～ＷＬｃ１２７に対応するセルユニットＣＵは、サブブロックＳＢ１に含まれる。共通ワード線ＷＬｃ１２８～ＷＬｃ１９１に対応するセルユニットＣＵは、サブブロックＳＢ２に含まれる。
　図１２の（ａ）は、サブブロック消去動作により、サブブロックＳＢ１のデータが消去された状態を示している。例えば、この状態において、サブブロックＳＢ１の書き込み動作を実行する。すると、図１２の（ｂ）に示すように、共通ワード線ＷＬｃ６４に接続されたメモリセルアレイ１００ａのストリングユニットＳＵ０のセルユニットＣＵから順にデータが書き込まれる。サブブロックＳＢ１の書き込み動作の場合、選択セルユニットＣＵのビット線ＢＬ側及びソース線ＳＬ側に、データ書き込み状態のセルユニットＣＵが存在する。
　１．３．４．２　書き込み動作における各配線の電圧
　次に、図１３を参照して、書き込み動作における各配線の電圧について説明する。図１３は、サブブロックＳＢ１の書き込み動作における各配線の電圧を示すタイミングチャートである。図１３の例は、１つのプログラムループを示している。以下の説明において、書き込み動作の対象として選択されたワード線ＷＬを、「選択ワード線ＷＬ＿ｓｅｌ」と表記する。書き込み動作の対象として選択されていないワード線ＷＬ（以下、「非選択ワード線ＷＬ」と表記する）のうち、データ消去済みのワード線ＷＬを限定する場合、「非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅ」と表記する。非選択ワード線ＷＬのうち、データ書き込み済みのワード線ＷＬを限定する場合、「非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐ」と表記する。図１２の（ｂ）の例では、サブブロックＳＢ１の共通ワード線ＷＬｃ６４が選択されている。この場合、共通ワード線ＷＬｃ６４は、選択ワード線ＷＬ＿ｓｅｌである。共通ワード線ＷＬｃ６５～ＷＬｃ１２７は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅである。個別ワード線ＷＬａ０～ＷＬａ６３、ＷＬｂ０～ＷＬｂ６３、及びＷＬｃ１２８～ＷＬｃ１９１は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐである。
　図１３に示すように、まず、時刻Ｔ０～Ｔ８のプログラム動作について説明する。
　プログラム動作において、時刻Ｔ０～Ｔ３の期間は、選択されたメモリセルトランジスタＭＣ（以下、「選択メモリセルトランジスタＭＣ」と表記する）のチャネルのプリチャージ期間である。
　時刻Ｔ０において、選択ブロックＢＬＫ内の各ＮＡＮＤストリングＮＳのチャネルに書き込みを禁止するプリチャージを行う。より具体的には、センスアンプ３０は、ビット線ＢＬに電圧Ｖｄｄｓａを印加する。電圧Ｖｄｄｓａは、電圧Ｖｓｓより高い正の電圧である。ソース線ＳＬ（ソース線ＳＬａ及びＳＬｂ）には、電圧Ｖｓｒｃ＿ｐが印加される。電圧Ｖｓｒｃ＿ｐは、チャネルのプリチャージと選択トランジスタＳＴ２のカットオフ特性の改善とを目的とした電圧である。電圧Ｖｓｒｃ＿ｐは、電圧Ｖｓｓより高い正の電圧である。なお、電圧Ｖｓｒｃ＿ｐは、電圧Ｖｄｄｓａと同じ電圧値であってもよい。ロウデコーダ２０は、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに、電圧Ｖｓｇｄ＿ｐを印加する。電圧Ｖｓｇｄ＿ｐは、選択トランジスタＳＴ１の閾値電圧よりも高い電圧である。選択トランジスタＳＴ１はオン状態とされる。これにより、電圧Ｖｓｓ以上のビット線ＢＬの電圧が、選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルに印加される。ロウデコーダ２０は、選択ゲート線ＳＧＳと、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤとに、電圧Ｖｓｇを印加する。電圧Ｖｓｇは、電圧Ｖｄｄｓａよりも高い電圧である。これにより、ビット線ＢＬまたはソース線ＳＬから、非選択ストリングユニットＳＵ内のＮＡＮＤストリングＮＳのチャネルに、ビット線ＢＬやソース線ＳＬに印加された電圧の範囲でより高い電圧を印加することができる。また、ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに、電圧Ｖｐｒｅ１を印加する。電圧Ｖｐｒｅ１は、書き込み済みのメモリセルトランジスタＭＣの閾値電圧よりも高い電圧である。これにより、データ書き込み済みのメモリセルトランジスタＭＣは、オン状態とされる。ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅには、電圧Ｖｓｓを印加する。データ消去済みのメモリセルトランジスタＭＣの閾値電圧は、電圧Ｖｓｓよりも低い。このため、データ消去済みのメモリセルトランジスタＭＣの閾値電圧は、オン状態とされる。ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌに電圧Ｖｓｓを印加する。選択されたメモリセルトランジスタＭＣは、データ消去済みであるため、オン状態とされる。なお、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌに、電圧Ｖｐｒｅ＿ｓｅｌを印加してもよい。電圧Ｖｐｒｅ＿ｓｅｌは、電圧Ｖｓｓよりも高い電圧である。これらの動作により、選択ブロックＢＬＫ内の各ＮＡＮＤストリングＮＳのチャネルに、ビット線ＢＬまたはソース線ＳＬからプリチャージが実行される。
　時刻Ｔ１において、ロウデコーダ２０は、選択ゲート線ＳＧＳ及び非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧Ｖｓｓを印加する。選択トランジスタＳＴ２及び非選択ストリングユニットＳＵに対応する選択トランジスタＳＴ１は、オフ状態とされる。これにより、非選択ストリングユニットＳＵ内の各ＮＡＮＤストリングＮＳのチャネルは、フローティング状態とされる。
　この状態において、センスアンプ３０は、“０”データに対応するビット線ＢＬ、すなわち、プログラム対象の選択メモリセルトランジスタＭＣに対応するビット線ＢＬに、電圧Ｖｓｓを印加する。これにより、選択ストリングユニットＳＵ内のプログラム対象の選択メモリセルトランジスタＭＣに対応するチャネルに、電圧Ｖｓｓが印加される（チャネルが放電される）。他方で、センスアンプ３０は、“１”データに対応するビット線ＢＬ、すなわち、プログラム禁止の選択メモリセルトランジスタＭＣに対応するビット線ＢＬに、引き続き電圧Ｖｄｄｓａを印加する。このため、プログラム禁止の選択メモリセルトランジスタＭＣに対応する選択トランジスタＳＴ１は、オフ状態とされる。これにより、選択ストリングユニットＳＵ内のプログラム禁止の選択メモリセルトランジスタＭＣに対応するチャネルは、フローティング状態とされる。すなわち、非選択ストリングユニットＳＵ内の各チャネル及び選択ストリングユニットＳＵ内のプログラム禁止の選択メモリセルトランジスタＭＣに対応するチャネルは、フローティング状態とされる。
　時刻Ｔ２において、ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに、電圧Ｖｓｓを印加する。
　時刻Ｔ３～Ｔ７は、書き込みパルスを印加する期間である。
　時刻Ｔ３において、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌ及び非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅに、電圧Ｖｐａｓｓ＿ｅを印加する。ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐのうち、個別ワード線ＷＬａに電圧Ｖｐａｓｓ－ｐａを印加する。ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐのうち、個別ワード線ＷＬｂに電圧Ｖｐａｓｓ－ｐｂを印加する。ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐのうち、共通ワード線ＷＬｃに電圧Ｖｐａｓｓ－ｐを印加する。電圧Ｖｐａｓｓ＿ｅは、消去状態のメモリセルトランジスタＭＣに印加される電圧である。電圧Ｖｐａｓｓ＿ｅは、書き込み状態のメモリセルトランジスタＭＣの閾値電圧に関係なく設定可能な電圧である。電圧Ｖｐａｓｓ＿ｐ、Ｖｐａｓｓ＿ｐａ、及びＶｐａｓｓ＿ｐｂは、書き込み状態のメモリセルトランジスタＭＣに印加される電圧である。電圧Ｖｐａｓｓ＿ｐ、Ｖｐａｓｓ＿ｐａ、及びＶｐａｓｓ＿ｐｂは、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをオン状態にする電圧である。また、電圧Ｖｐａｓｓ＿ｐ、Ｖｐａｓｓ＿ｐａ、及びＶｐａｓｓ＿ｐｂは、電圧Ｖｐｒｅ１よりも高い電圧である。例えば、メモリセルアレイ１００ａ（アレイチップ３ａ）のセルユニットＣＵが選択されている場合、電圧Ｖｐａｓｓ＿ｐ、Ｖｐａｓｓ＿ｐａ、及びＶｐａｓｓ＿ｐｂは、Ｖｐａｓｓ＿ｐａ＜Ｖｐａｓｓ＿ｐ＜Ｖｐａｓｓ＿ｐｂの関係にある。また、例えば、メモリセルアレイ１００ｂ（アレイチップ３ｂ）のセルユニットＣＵが選択されている場合、電圧Ｖｐａｓｓ＿ｐ、Ｖｐａｓｓ＿ｐａ、及びＶｐａｓｓ＿ｐｂは、Ｖｐａｓｓ＿ｐａ＞Ｖｐａｓｓ＿ｐ＞Ｖｐａｓｓ＿ｐｂの関係にある。なお、電圧Ｖｐａｓｓ＿ｅ、Ｖｐａｓｓ＿ｐ、Ｖｐａｓｓ＿ｐａ、及びＶｐａｓｓ＿ｐｂは、ワード線ＷＬ毎に異なっていてもよい。
　非選択ストリングユニットＳＵ内の各チャネル及び選択ストリングユニットＳＵ内のプログラム禁止の選択メモリセルトランジスタＭＣに対応するチャネルは、フローティング状態にある。これらのチャネルの電位は、ワード線ＷＬの電位が上昇すると、カップリングにより上昇する（以下、「チャネルブースト」と表記する）。チャネルブーストにより、ワード線ＷＬとチャネルとの電位差は、書き込みが生じない範囲に制限される。
　このとき、選択セルユニットＣＵを含まないアレイチップ３（以下、「非選択アレイチップ３」と表記する）では、全てのストリングユニットＳＵが非選択状態とされる。すなわち、非選択アレイチップ３内の各ＮＡＮＤストリングＮＳのチャネルは、フローティング状態とされる。この状態において、非選択アレイチップ３側の非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに該当する個別ワード線ＷＬの電圧（例えば、電圧Ｖｐａｓｓ＿ｐｂ）を、他の非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐの電圧Ｖｐａｓｓ＿ｐよりも高く設定する。すると、非選択アレイチップ３側のワード線ＷＬとチャネルとの電位差は、より低減される。これにより、非選択アレイチップ３側の書き込みディスターブの影響が低減される。すなわち、プログラム対象ではないメモリセルトランジスタＭＣの閾値電圧のシフトが抑制される。
　また、選択アレイチップ３では、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＣの閾値電圧のシフトを抑制するため、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに該当する個別ワード線ＷＬの電圧（例えば、電圧Ｖｐａｓｓ＿ｐａ）を、他の非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐの電圧Ｖｐａｓｓ＿ｐよりも低く設定する。プログラム対象の選択メモリセルトランジスタＭＣに対応するチャネルには電圧Ｖｓｓが印加されている。このため、選択アレイチップ３側のワード線ＷＬとチャネルとの電位差は、より低減される。これにより、選択アレイチップ３側の書き込みディスターブの影響が低減される。
　ここで、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに印加される電圧波形は、時刻Ｔ２～Ｔ４の期間において、図１３に示す点線と等価な波形と考えることができる。時刻Ｔ２において、ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに電圧Ｖｓｓを印加せずに、電圧Ｖｐｒｅ１を引き続き印加してもよい。非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐの実線の波形では、時刻Ｔ２において、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに電圧Ｖｓｓが印加される（電圧Ｖｐｒｅ１が放電される）。このため、プリチャージされたチャネルの電位は、時刻Ｔ２～Ｔ３の期間に低下する。時刻Ｔ３～Ｔ４の期間に、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに印加される電位が電圧Ｖｐｒｅ１まで上昇すると、チャネルの電位は、時刻Ｔ１～Ｔ２の期間のプリチャージ電位まで回復する。そして、その後は、電圧Ｖｐａｓｓ＿ｐと電圧Ｖｐｒｅ１との差分程度だけチャネルの電位はブーストされる。この場合、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに対応するチャネルの電位は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅに対応するチャネルの電位よりも低くなり得る。
　時刻Ｔ４において、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌに電圧Ｖｐｇｍを印加する。電圧Ｖｐｇｍは、プログラム対象の選択メモリセルトランジスタＭＣの電荷蓄積層に電子を注入するための高電圧である。電圧Ｖｐｇｍは、電圧Ｖｐａｓｓ＿ｅ、Ｖｐａｓｓ＿ｅ、Ｖｐａｓｓ＿ｐａ、及び電圧Ｖｐａｓｓ＿ｐｂよりも高い電圧である。これにより、プログラム対象の選択メモリセルトランジスタＭＣでは、選択ワード線ＷＬ＿ｓｅｌとチャネルとの間の電位差（Ｖｐｇｍ－Ｖｓｓ）が大きくなる。その結果、電荷蓄積層に電子が注入されて、選択メモリセルトランジスタＭＣの閾値電圧が上昇される。他方で、プログラム禁止の選択メモリセルトランジスタＭＣでは、チャネルブーストにより、選択ワード線ＷＬ＿ｓｅｌとチャネルとの間の電位差が、プログラム対象のメモリセルトランジスタＭＣよりも小さい。その結果、電荷蓄積層に電子がほとんど注入されず、メモリセルトランジスタＭＣの閾値電圧は維持される（書き込み目標のステートがより高い分布に遷移するほどには閾値電圧は変動しない）。
　時刻Ｔ５において、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌに、電圧Ｖｐａｓｓ－ｅを印加する。すなわち、電圧Ｖｐｇｍが放電される。
　時刻Ｔ６～Ｔ８の期間に、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅ、及び非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに印加されている電圧を放電する。例えば、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅ、及び非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐの電位は、電圧Ｖｐ２ｖまで低下する。電圧Ｖｐ２ｖは、電圧Ｖｓｓよりも高い電圧である。
　時刻Ｔ７において、ロウデコーダ２０は、選択ゲート線ＳＧＤ及びＳＧＳに電圧Ｖｓｓを印加する。また、ソース線ＳＬに、電圧Ｖｓｓが印加される。これにより、プログラム動作が終了する。
　次に、時刻Ｔ８～Ｔ９のプログラムベリファイ動作について説明する。
　時刻Ｔ８において、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌに、電圧Ｖｖｆｙを印加する。電圧Ｖｖｆｙは、ベリファイ電圧である。電圧Ｖｖｆｙは、書き込み動作のターゲットレベル（書き込み目標のステート）に基づく。シーケンサ５３は、メモリセルトランジスタＭＣの閾値電圧と電圧Ｖｖｆｙとを比較した結果に基づいて、ベリファイをパスしたかフェイルしたかを判定する。ロウデコーダ２０は、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅ及び非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐに、電圧Ｖｒｅａｄを印加する。電圧Ｖｒｅａｄは、電圧Ｖｖｆｙより高く、メモリセルトランジスタＭＣの閾値電圧によらず、メモリセルトランジスタＭＣをオン状態にする電圧である。これにより、非選択メモリセルトランジスタＭＣは、オン状態とされる。ロウデコーダ２０は、選択ゲート線ＳＧＳ、及び選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧Ｖｓｇを印加する。また、ロウデコーダ２０は、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧Ｖｓｓを印加する。これにより、選択ストリングユニットＳＵでは、選択トランジスタＳＴ１がオン状態とされる。また、非選択ストリングユニットＳＵでは、選択トランジスタＳＴ１がオフ状態とされる。なお、ロウデコーダ２０は、時刻Ｔ８の直後に、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧Ｖｓｓよりも高い電圧を一旦印加してから、電圧Ｖｓｓを印加してもよい。これにより、選択トランジスタＳＴ１は、一旦オン状態にされる。非選択ストリングユニットＳＵの選択トランジスタＳＴ１を一旦オン状態にすることにより、非選択ストリングユニットＳＵのＮＡＮＤストリングＮＳのチャネルが放電される。
　センスアンプ３０は、ビット線に、電圧Ｖｂｌ＿ｒを印加する。電圧Ｖｂｌ＿ｒは、電圧Ｖｓｓよりも高い正の電圧である。ソース線ＳＬには、電圧Ｖｓｒｃ＿ｒが印加される。電圧Ｖｓｒｃ＿ｒは、電圧Ｖｓｓよりも高く、電圧Ｖｂｌ＿ｒよりも低い電圧である。時刻Ｔ８～Ｔ９の期間に、センスアンプ３０は、選択メモリセルトランジスタＭＣのデータを読み出す。
　時刻Ｔ９において、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅ、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｐ、選択ゲート線ＳＧＤ及びＳＧＳに電圧Ｖｓｓを印加する。センスアンプ３０は、ビット線ＢＬに電圧Ｖｓｓを印加する。ソース線ＳＬには、電圧Ｖｓｓが印加する。これにより、プログラムベリファイ動作が終了する。
　１．３．５　選択セルユニットが個別ワード線に接続されている具体例
　次に、書き込み動作において、選択セルユニットＣＵが個別ワード線ＷＬに接続されている具体例について説明する。以下、選択セルユニットＣＵが共通ワード線ＷＬｃに接続されている場合と異なる点に着目して説明する。
　１．３．５．１　ブロックの構成とデータの書き込み状態
　まず、図１４を参照して、ブロックＢＬＫの構成とデータの書き込み状態について説明する。図１４は、ブロックＢＬＫの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。
　図１４に示すように、ブロックＢＬＫ０の構成は、図１２と同様である。
　図１４の（ａ）は、サブブロック消去動作により、サブブロックＳＢ０のデータが消去された状態を示している。例えば、この状態において、サブブロックＳＢ０の書き込み動作を実行する。すると、個別ワード線ＷＬａ０に接続されたメモリセルアレイ１００ａのストリングユニットＳＵ０のセルユニットＣＵから順にデータが書き込まれる。図１４の（ｂ）の例は、個別ワード線ＷＬａ６３に接続されたメモリセルアレイ１００ａのストリングユニットＳＵ０のセルユニットＣＵが選択された状態を示している。このように、サブブロックＳＢ０の書き込み動作においても、サブブロックＳＢ１の書き込み動作と同様に、選択セルユニットＣＵのビット線ＢＬ側及びソース線ＳＬ側に、データ書き込み状態のセルユニットＣＵが存在する場合がある。
　１．３．５．２　書き込み動作における各配線の電圧
　次に、図１５を参照して、書き込み動作における各配線の電圧について説明する。図１５は、サブブロックＳＢ０の書き込み動作における各配線の電圧を示すタイミングチャートである。図１５の例は、１つのプログラムループを示している。
　図１５に示すように、非選択ワード線ＷＬ＿ｕｎｓｅｌ＿ｅ、ＷＬ＿ｕｎｓｅｌ＿ｐ、ＷＬ＿ｕｎｓｅｌ＿ｐａ、及びＷＬ＿ｕｎｓｅｌ＿ｐｂ、選択ゲート線ＳＧＤ及びＳＧＳ、並びにソース線ＳＬに印加される電圧は、図１３と同様である。
　時刻Ｔ０～Ｔ４の期間に、選択ワード線ＷＬ＿ｓｅｌに印加される電圧は、図１３と同様である。
　時刻Ｔ４において、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌに対応する個別ワード線ＷＬの組（個別ワード線ＷＬａ及びＷＬｂ）において、各々の個別ワード線ＷＬに異なる電圧を印加する。ロウデコーダ２０は、選択アレイチップ３側の選択ワード線ＷＬ＿ｓｅｌ（個別ワード線ＷＬ）に電圧Ｖｐｇｍを印加する。また、ロウデコーダ２０は、非選択アレイチップ３側の選択ワード線ＷＬ＿ｓｅｌ（個別ワード線ＷＬ）に電圧Ｖｐａｓｓ＿ｅを印加する。より具体的には、例えば、個別ワード線ＷＬａ６３が選択されている場合、ロウデコーダ２０は、個別ワード線ＷＬａ６３に、電圧Ｖｐａｇｍを印加し、個別ワード線ＷＬａ６３の組となる個別ワード線ＷＬｂ６３に、電圧Ｖｐａｓｓ＿ｅを印加する。非選択アレイチップ３側の個別ワード線ＷＬに、電圧Ｖｐａｓｓ＿ｅを印加する（電圧Ｖｐａｇｍを印加しない）ことにより、非選択アレイチップ３側の書き込みディスターブの影響が低減される。
　時刻Ｔ６～Ｔ８の期間に、選択ワード線ＷＬ＿ｓｅｌに印加される電圧は、図１３と同様である。
　時刻Ｔ８において、ロウデコーダ２０は、選択ワード線ＷＬ＿ｓｅｌに対応する個別ワード線ＷＬの組（個別ワード線ＷＬａ及びＷＬｂ）において、各々の個別ワード線ＷＬに異なる電圧を印加する。ロウデコーダ２０は、選択アレイチップ３側の選択ワード線ＷＬ＿ｓｅｌ（個別ワード線ＷＬ）に電圧Ｖｖｆｙを印加する。また、ロウデコーダ２０は、非選択アレイチップ３側の選択ワード線ＷＬ＿ｓｅｌ（個別ワード線ＷＬ）に電圧Ｖｒｅａｄを印加する。より具体的には、例えば、個別ワード線ＷＬａ６３が選択されている場合、ロウデコーダ２０は、個別ワード線ＷＬａ６３に、電圧Ｖｖｆｙを印加し、個別ワード線ＷＬａ６３の組となる個別ワード線ＷＬｂ６３に、電圧Ｖｒｅａｄを印加する。
　１．４　本実施形態に係る効果
　本実施形態に係る構成であれば、半導体記憶装置１の信頼性を向上できる。本効果につき、詳述する。
　例えば、半導体記憶装置を高集積化するために、複数のメモリセルアレイ（アレイチップ）を積層する方法が知られている。各メモリセルアレイのワード線ＷＬが別々に回路チップに接続されると、ロウデコーダに接続されるワード線ＷＬの本数が増加する。ロウデコーダの回路規模は、メモリセルアレイの個数の増加にともない大きくなる。このため、回路チップの面積が増加する。
　これに対し、本実施形態に係る構成であれば、回路チップ４の上方に積層された複数のアレイチップ３において、複数のワード線ＷＬの一部を共有することができる。すなわち、共通ワード線ＷＬｃを設けることができる。これにより、ロウデコーダ２０の回路規模の増加を抑制できる。よって、半導体記憶装置１のチップの面積の増加を抑制できる。
　更に、本実施形態に係る構成であれば、複数のアレイチップ３において、複数のワード線の一部を個別に設けることができる。すなわち、個別ワード線ＷＬを設けることができる。これにより、各アレイチップ３に接続された複数のワード線ＷＬの一部は、アレイチップ３毎に制御できる。書き込み動作において、各アレイチップ３の個別ワード線ＷＬに異なる電圧を印加できる。これにより、書き込みディスターブの影響を低減できる。すなわち、書き込みディスターブによるメモリセルトランジスタＭＣの閾値電圧のシフトを抑制できる。よって、誤読み出しを抑制でき、半導体記憶装置１の信頼性を向上できる。
　１．５　第１実施形態の変形例
　次に、第１実施形態の変形例について説明する。以下、第１実施形態と異なる点を中心に説明する。
　１．５．１　第１変形例
　まず、第１実施形態の第１変形例について説明する。第１変形例では、共通ワード線ＷＬｃ及び個別ワード線ＷＬの配置が第１実施形態と異なる場合について説明する。
　１．５．１．１　メモリセルアレイの回路構成
　まず、図１６及び図１７を参照して、メモリセルアレイ１００の回路構成の一例について説明する。図１６は、メモリセルアレイ１００の回路構成を示す平面図である。図１７は、メモリセルアレイ１００の回路構成を示す斜視図である。なお、図１６及び図１７の例は、ブロックＢＬＫ０の回路構成を示しているが、他のブロックＢＬＫも同様である。
　図１６及び図１７に示すように、本例では、メモリセルアレイ１００ａのストリングユニットＳＵ０及びＳＵ１並びにメモリセルアレイ１００ｂのストリングユニットＳＵ２及びＳＵ３の複数のメモリセルトランジスタＭＣ０は、共通ワード線ＷＬｃ０に共通に接続される。メモリセルアレイ１００ａのストリングユニットＳＵ０及びＳＵ１の複数のメモリセルトランジスタＭＣ１９１は、個別ワード線ＷＬａ１９１に共通に接続される。メモリセルアレイ１００ｂのストリングユニットＳＵ２及びＳＵ３の複数のメモリセルトランジスタＭＣ１９１は、個別ワード線ＷＬｂ１９１に共通に接続される。すなわち、ＮＡＮＤストリングＮＳのソース線ＳＬ側に配置されたメモリセルトランジスタＭＣは、個別ワード線ＷＬに接続され、ビット線ＢＬ側に配置されたメモリセルトランジスタＭＣは、共通ワード線ＷＬｃに接続される。他の構成は、第１実施形態の図２及び図３と同様である。
　１．５．１．２　ロウデコーダの回路構成
　次に、図１８を参照して、ロウデコーダ２０の回路構成について説明する。図１８は、ロウデコーダ２０の回路図である。
　図１８に示すように、ＷＬスイッチ回路群ＷＬＳＷは、トランジスタＴ３＿０、Ｔ３＿０、Ｔ３＿１、Ｔ３＿ａ１９１、及びＴ３＿ｂ１９１を含む。なお、トランジスタＴ３の個数及び配置は、ワード線ＷＬの配置に基づいて設計される。
　トランジスタＴ３＿０の一端は、共通ワード線ＷＬｃ０に接続される。トランジスタＴ３＿０の他端は、配線ＣＧ０を介して、ロウドライバ５５に接続される。トランジスタＴ３＿０のゲートは、信号線ＴＧに接続される。
　トランジスタＴ３＿ａ１９１の一端は、個別ワード線ＷＬａ１９１に接続される。トランジスタＴ３＿ａ１９１の他端は、配線ＣＧ０を介して、ロウドライバ５５に接続される。トランジスタＴ３＿ａ１９１のゲートは、信号線ＴＧに接続される。
　トランジスタＴ３＿ｂ１９１の一端は、個別ワード線ＷＬｂ１９１に接続される。トランジスタＴ３＿ｂ１９１の他端は、配線ＣＧｂ１９１を介して、ロウドライバ５５に接続される。トランジスタＴ３＿ｂ１９１のゲートは、信号線ＴＧに接続される。すなわち、個別ワード線ＷＬａ１９１と個別ワード線ＷＬｂ１９１とは、異なるスイッチ回路に接続される。
　ロウドライバ５５は、配線ＣＧ０、ＣＧ１、ＣＧａ１９１、及びＣＧｂ１９１に、選択ブロックＢＬＫに対応した電圧を印加する。
　他の回路構成は、第１実施形態の図４と同様である。
　１．５．１．３　ブロックの構成とデータの書き込み状態
　まず、図１９を参照して、ブロックＢＬＫの構成とデータの書き込み状態について説明する。図１９は、ブロックＢＬＫの構成とサブブロックＳＢ１の書き込み動作によるデータの書き込み状態を示す図である。
　図１９に示すように、ブロックＢＬＫ０は、６つのストリングユニットＳＵ０～ＳＵ５を含む。ストリングユニットＳＵ０～ＳＵ２は、メモリセルアレイ１００ａ内に設けられている。ストリングユニットＳＵ３～ＳＵ５は、メモリセルアレイ１００ｂ内に設けられている。サブブロックＳＢ０及びＳＢ１は、ワード線ＷＬを共有している。サブブロックＳＢ２は、ワード線ＷＬを共有していない。
　より具体的には、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２は、共通ワード線ＷＬｃ０～ＷＬｃ１２７及び個別ワード線ＷＬａ１２８～ＷＬａ１９１に接続される。共通ワード線ＷＬｃ０～ＷＬｃ６３に対応するセルユニットＣＵが、サブブロックＳＢ０に含まれる。共通ワード線ＷＬｃ６４～ＷＬｃ１２７に対応するセルユニットＣＵが、サブブロックＳＢ１に含まれる。個別ワード線ＷＬａ１２８～ＷＬａ１９１に対応するセルユニットＣＵが、サブブロックＳＢ２に含まれる。
　メモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５は、共通ワード線ＷＬｃ０～ＷＬｃ１２７及び個別ワード線ＷＬｂ１２８～ＷＬｂ１９１に接続される。共通ワード線ＷＬｃ０～ＷＬｃ６３に対応するセルユニットＣＵは、サブブロックＳＢ０に含まれる。共通ワード線ＷＬｃ６４～ＷＬｃ１２７に対応するセルユニットＣＵは、サブブロックＳＢ１に含まれる。個別ワード線ＷＬｂ１２８～ＷＬｂ１９１に対応するセルユニットＣＵは、サブブロックＳＢ２に含まれる。
　例えば、サブブロックＳＢ１の書き込み動作において、第１実施形態の図１２の（ｂ）と同様に、共通ワード線ＷＬｃ６４に接続されたメモリセルアレイ１００ａのストリングユニットＳＵ０のセルユニットＣＵから順にデータが書き込まれる。この場合、各配線には、第１実施形態の図１３を用いて説明した電圧が印加される。
　１．５．２　第２変形例
　次に、第１実施形態の第２変形例について説明する。第２変形例では、共通ワード線ＷＬｃ及び個別ワード線ＷＬの配置が第１実施形態及び第１実施形態の第１変形例と異なる場合について説明する。
　図２０を参照して、ワード線ＷＬの配置の具体例について説明する。図２０は、サブブロックＳＢ１の書き込み動作によるデータの書き込み状態を示す図である。
　図２０に示すように、ブロックＢＬＫ０は、６つのストリングユニットＳＵ０～ＳＵ５を含む。ストリングユニットＳＵ０～ＳＵ２は、メモリセルアレイ１００ａ内に設けられている。ストリングユニットＳＵ３～ＳＵ５は、メモリセルアレイ１００ｂ内に設けられている。本例では、各サブブロックＳＢの端部近傍に個別ワード線ＷＬが設けられ、中央部に共通ワード線ＷＬが設けられている。
　より具体的には、例えば、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２は、個別ワード線ＷＬａ０、ＷＬａ６３、ＷＬａ６４、ＷＬａ１２７、ＷＬａ１２８、及びＷＬａ１９１、並びに共通ワード線ＷＬｃ１～ＷＬｃ６２、ＷＬｃ６５～ＷＬｃ１２６、及びＷＬｃ１２９～ＷＬｃ１９０に接続される。個別ワード線ＷＬａ０及びＷＬａ６３並びに共通ワード線ＷＬｃ１～ＷＬｃ６２に対応するセルユニットＣＵが、サブブロックＳＢ０に含まれる。個別ワード線ＷＬａ６４及びＷＬａ１２７並びに共通ワード線ＷＬｃ６５～ＷＬｃ１２６に対応するセルユニットＣＵが、サブブロックＳＢ１に含まれる。個別ワード線ＷＬａ１２８及びＷＬａ１９１並びに共通ワード線ＷＬｃ１２９～ＷＬｃ１９０に対応するセルユニットＣＵが、サブブロックＳＢ２に含まれる。
　メモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５は、個別ワード線ＷＬｂ０、ＷＬｂ６３、ＷＬｂ６４、ＷＬｂ１２７、ＷＬｂ１２８、及びＷＬｂ１９１、並びに共通ワード線ＷＬｃ１～ＷＬｃ６２、ＷＬｃ６５～ＷＬｃ１２６、及びＷＬｃ１２９～ＷＬｃ１９０に接続される。個別ワード線ＷＬｂ０及びＷＬｂ６３並びに共通ワード線ＷＬｃ１～ＷＬｃ６２に対応するセルユニットＣＵが、サブブロックＳＢ０に含まれる。個別ワード線ＷＬｂ６４及びＷＬｂ１２７並びに共通ワード線ＷＬｃ６５～ＷＬｃ１２６に対応するセルユニットＣＵが、サブブロックＳＢ１に含まれる。個別ワード線ＷＬｂ１２８及びＷＬｂ１９１並びに共通ワード線ＷＬｃ１２９～ＷＬｃ１９０に対応するセルユニットＣＵが、サブブロックＳＢ２に含まれる。
　例えば、サブブロックＳＢ１の書き込み動作において、まず、個別ワード線ＷＬａ６４に接続されたメモリセルアレイ１００ａのストリングユニットＳＵ０のセルユニットＣＵから順にデータが書き込まれる。個別ワード線ＷＬａ６４に接続されたストリングユニットＳＵ０のセルユニットＣＵへの書き込み動作の場合、各配線には、第１実施形態の図１５を用いて説明した電圧が印加される。
　１．５．３　第１実施形態の変形例に係る効果
　第１変形例及び第２変形例に係る構成であれば、第１実施形態と同様の効果が得られる。
　書き込みディスターブには、制御ゲート－チャネル間の電界不足による書き込みディスターブ、制御ゲート－チャネル間の電界が強すぎる場合の書き込みディスターブの他に、メモリセルトランジスタＭＣのソース－ドレイン間に生じる電位差が原因となって、そこに発生したホットキャリアが電荷蓄積層に飛び込むホットキャリア注入型の書き込みディスターブもある。例えば、これらは、ＮＡＮＤストリングＮＳにおいて、物理的に不連続となる選択ゲート線ＳＧＤ及びＳＧＳの近傍のメモリセルトランジスタＭＣや、メモリホールＭＨの加工形状（例えばメモリホールＭＨの直径等）の変化によりメモリセルトランジスタＭＣの特性が大きく変化する部分などで、生じやすい。したがって、サブブロックＳＢの端部付近においても、物理的、あるいは電気的に生じやすい可能性がある。これに対し、第１実施形態の第２変形例に係る構成であれば、サブブロックＳＢの端部近傍に個別ワード線ＷＬを設けることができる。これにより、書き込みディスターブが抑制できる。
　２．第２実施形態
　次に、第２実施形態について説明する。第２実施形態では、異なる書き込み順序について説明する。以下、第１実施形態と異なる点を中心に説明する。
　２．１　メモリアドレス
　まず、図２１を参照して、メモリアドレスＡＤＤの一例について説明する。図２１は、メモリアドレスＡＤＤの構成図である。
　図２１に示すように、メモリアドレスＡＤＤは、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。図２１の例では、ページアドレスＰＡは、下位アドレス側から、ストリングユニットアドレス、ワード線アドレス、及びアレイアドレスを含む。図２１の例は、サブブロックアドレスを含まない。
　本例では、アレイアドレスが、ワード線アドレスの上位に位置している。このため、例えば、アレイアドレスにおいてアレイチップ３ａが選択された状態において、ワード線アドレスがインクリメントされる。そして、ワード線アドレスのインクリメントが最後まで達してから、アレイアドレスがインクリメントされ、アレイチップ３ａが選択される。従って、メモリセルアレイ１００ａにおける書き込みが終了してからメモリセルアレイ１００ｂが選択される。
　２．２　データの書き込み順序
　次に、図２２を参照して、データの書き込み順序の一例について説明する。図２２は、図２１に示すメモリアドレスＡＤＤに基づくデータの書き込み順序を示す図である。
　図２１に示すように、ブロックＢＬＫ０は、８つのストリングユニットＳＵ０～ＳＵ７を含む。ストリングユニットＳＵ０～ＳＵ３は、メモリセルアレイ１００ａ内に設けられている。ストリングユニットＳＵ４～ＳＵ７は、メモリセルアレイ１００ｂ内に設けられている。図２２の例では、ブロックＢＬＫ０は、ワード線ＷＬ０～ＷＬ２を含む。
　例えば、まず、アレイチップ３ａ（メモリセルアレイ１００ａ）及びワード線ＷＬ０が選択された状態において、下位アドレスのストリングユニットアドレスがインクリメントされる。すなわち、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ３が順に選択される（書き込み順序“１”～“４”）。次に、ワード線アドレスがインクリメントされ、ワード線ＷＬ１が選択される。この状態において、ストリングユニットアドレスがインクリメントされる。すなわち、ストリングユニットＳＵ０～ＳＵ３が順に選択される（書き込み順序“５”～“８”）。次に、ワード線アドレスがインクリメントされる。これにより、ワード線ＷＬ２が選択される。この状態において、ストリングユニットアドレスがインクリメントされる。すなわち、ストリングユニットＳＵ０～ＳＵ３が順に選択される（書き込み順序“９”～“１２”）。ワード線アドレスのインクリメントが最後まで達すると、上位アドレスであるアレイアドレスがインクリメントされる。これにより、アレイチップ３ｂが選択される。換言すると、メモリセルアレイ１００ａにおける書き込み動作が終了すると、メモリセルアレイ１００ｂが選択される。アレイチップ３ａと同様に、まず、ワード線ＷＬ０が選択された状態において、ストリングユニットアドレスがインクリメントされる。すなわち、ストリングユニットＳＵ４～ＳＵ７が順に選択される（書き込み順序“１３”～“１６”）。次に、ワード線アドレスがインクリメントされ、ワード線ＷＬ１が選択される。この状態において、ストリングユニットアドレスがインクリメントされる。すなわち、ストリングユニットＳＵ４～ＳＵ７が順に選択される（書き込み順序“１７”～“２０”）。次に、ワード線アドレスがインクリメントされる。これにより、ワード線ＷＬ２が選択される。この状態において、ストリングユニットアドレスがインクリメントされる。すなわち、ストリングユニットＳＵ４～ＳＵ７が順に選択される（書き込み順序“２１”～“２４”）。これにより、メモリセルアレイ１００ｂにおける書き込み動作が終了する
　２．３　ブロックの構成とデータの書き込み状態の具体例
　次に、図２３を参照して、ブロックＢＬＫの構成とデータの書き込み状態の具体例について説明する。図２３は、ブロックＢＬＫの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。
　図２３に示すように、ブロックＢＬＫ０は、６つのストリングユニットＳＵ０～ＳＵ５を含む。ストリングユニットＳＵ０～ＳＵ２は、メモリセルアレイ１００ａ内に設けられている。ストリングユニットＳＵ３～ＳＵ５は、メモリセルアレイ１００ｂ内に設けられている。メモリセルアレイ１００ａ及び１００ｂの各々には、１９２本のワード線ＷＬ０～ＷＬ１９１が設けられている。
　より具体的には、例えば、メモリセルアレイ１００ａがサブブロックＳＢ０に設定される。メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２は、共通ワード線ＷＬｃ０～ＷＬｃ１２７及び個別ワード線ＷＬａ１２８～ＷＬａ１９１に接続される。すなわち、ソース線ＳＬ側にワード線ＷＬａ１２８～ＷＬａ１９１が設けられている。
　メモリセルアレイ１００ｂがサブブロックＳＢ１に設定される。メモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５は、共通ワード線ＷＬｃ０～ＷＬｃ１２７及び個別ワード線ＷＬｂ１２８～ＷＬｂ１９１に接続される。すなわち、ソース線ＳＬ側に個別ワード線ＷＬｂ１２８～ＷＬｂ１９１が設けられている。
　図２３の（ａ）は、サブブロック消去動作により、サブブロックＳＢ０、すなわち、メモリセルアレイ１００ａのデータが消去された状態を示している。例えば、この状態において、サブブロックＳＢ０の書き込み動作を実行する。すると、共通ワード線ＷＬｃ０に接続されたストリングユニットＳＵ０のセルユニットＣＵから順にデータが書き込まれる。図２３の（ｂ）の例は、共通ワード線ＷＬｃ６３に接続されたストリングユニットＳＵ０のセルユニットＣＵが選択された状態を示している。
　図２３の（ｂ）に示すように、サブブロックＳＢ０の書き込み動作を実行する際に、サブブロックＳＢ１（アレイチップ３ｂ）側は、データを書き込み済みの状態である場合がある。このような場合、非選択アレイチップ３ｂにおける書き込みディスターブを抑制するため、各配線に、第１実施形態の図１３及び図１５を用いて説明した電圧が印加される。より具体的には、サブブロックＳＢ０の書き込み動作において、共通ワード線ＷＬｃ０～ＷＬｃ１２７のいずれかに接続されたセルユニットＣＵがプログラム対象である場合、各配線に、第１実施形態の図１３を用いて説明した電圧が印加される。個別ワード線ＷＬａ１２７～ＷＬａ１９１のいずれかに接続されたセルユニットＣＵがプログラム対象である場合、各配線に、第１実施形態の図１５を用いて説明した電圧が印加される。サブブロックＳＢ１の書き込み動作も同様である。
　２．４　本実施形態に係る効果
　本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
　２．５　第２実施形態の変形例
　次に、第２実施形態の変形例について説明する。以下、第２実施形態と異なる点を中心に説明する。
　２．５．１　第１変形例
　まず、第２実施形態の第１変形例について説明する。第１変形例では、共通ワード線ＷＬｃ及び個別ワード線ＷＬの配置が第２実施形態と異なる場合について説明する。
　２．５．１．１　メモリセルアレイの断面構成
　まず、図２４を参照して、メモリセルアレイ１００の断面構成の一例について説明する。図２４は、メモリセルアレイ１００の断面図である。図２４の例は、アレイチップ３ａの１つのメモリピラーＭＰを示す。なお、アレイチップ３ｂのメモリピラーＭＰの構成も同様である。なお、図２４の例では、複数の配線層３０２の一部が省略されている。
　図２４に示すように、例えば、メモリピラーＭＰは、３つのメモリピラーＬＭＰ、ＭＭＰ、及びＵＭＰを含む。メモリピラーＬＭＰ、ＭＭＰ、及びＵＭＰがＺ１方向に積層されて１つのメモリピラーＭＰが構成される。
　メモリピラーＬＭＰは、略円筒形状を有する。メモリピラーＬＭＰは、Ｚ方向に延伸する。メモリピラーＬＭＰは、ワード線ＷＬ１２８～ＷＬ１９１及び選択ゲート線ＳＧＳとしてそれぞれ機能する複数の配線層３０２を貫通（通過）する。メモリピラーＬＭＰのＺ２方向の端部は、半導体層（ソース線ＳＬ）３０３に接する。
　メモリピラーＭＭＰは、略円筒形状を有する。メモリピラーＭＭＰは、Ｚ方向に延伸する。メモリピラーＭＭＰは、ワード線ＷＬ６４～ＷＬ１２７としてそれぞれ機能する複数の配線層３０２を貫通（通過）する。メモリピラーＬＭＰのＺ２方向の端部は、メモリピラーＬＭＰに接する。
　メモリピラーＵＭＰは、略円筒形状を有する。メモリピラーＵＭＰは、Ｚ方向に延伸する。メモリピラーＵＭＰは、選択ゲート線ＳＧＤ及びワード線ＷＬ０～ＷＬ６３としてそれぞれ機能する複数の配線層３０２を貫通（通過）する。メモリピラーＵＭＰのＺ２方向の端部は、メモリピラーＵＭＰに接する。
　例えば、メモリピラーＬＭＰ、ＭＭＰ、ＵＭＰの端部に位置するワード線ＷＬ０、ＷＬ６３、ＷＬ６４、ＷＬ１２７、ＷＬ１２８、及びＷＬ１９１が、個別ワード線ＷＬａとされる。そして、メモリピラーＬＭＰ、ＭＭＰ、ＵＭＰの中央に位置するワード線ＷＬ１～ＷＬ６２、ＷＬ６５～ＷＬ１２６、及びＷＬ１２９～ＷＬ１９０が、共通ワード線ＷＬｃとされる。
　２．５．１．２　ブロックの構成とデータの書き込み状態の具体例
　次に、図２５を参照して、ブロックＢＬＫの構成とデータの書き込み状態の具体例について説明する。図２５は、ブロックＢＬＫの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。
　図２５に示すように、本例では、メモリピラーＬＭＰ、ＭＭＰ、及びＵＭＰの端部近傍に個別ワード線ＷＬが設けられ、中央部に共通ワード線ＷＬが設けられている。
　より具体的には、例えば、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２は、個別ワード線ＷＬａ０、ＷＬａ６３、ＷＬａ６４、ＷＬａ１２７、ＷＬａ１２８、及びＷＬａ１９１、並びに共通ワード線ＷＬｃ１～ＷＬｃ６２、ＷＬｃ６５～ＷＬｃ１２６、及びＷＬｃ１２９～ＷＬｃ１９０に接続される。
　メモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５は、個別ワード線ＷＬｂ０、ＷＬｂ６３、ＷＬｂ６４、ＷＬｂ１２７、ＷＬｂ１２８、及びＷＬｂ１９１、並びに共通ワード線ＷＬｃ１～ＷＬｃ６２、ＷＬｃ６５～ＷＬｃ１２６、及びＷＬｃ１２９～ＷＬｃ１９０に接続される。
　第２実施形態と同様に、サブブロックＳＢ０の書き込み動作において、共通ワード線ＷＬｃ１～ＷＬｃ６２、ＷＬｃ６５～ＷＬｃ１２６、及びＷＬｃ１２９～ＷＬｃ１９０のいずれかに接続されたセルユニットＣＵがプログラム対象である場合、各配線に、第１実施形態の図１３を用いて説明した電圧が印加される。個別ワード線ＷＬａ０、ＷＬａ６３、ＷＬａ６４、ＷＬａ１２７、ＷＬａ１２８、及びＷＬａ１９１のいずれかに接続されたセルユニットＣＵがプログラム対象である場合、各配線に、第１実施形態の図１５を用いて説明した電圧が印加される。サブブロックＳＢ１の書き込み動作も同様である。
　２．５．２　第２変形例
　次に、第２実施形態の第２変形例について説明する。第２変形例では、共通ワード線ＷＬｃ及び個別ワード線ＷＬの配置が第２実施形態及び第２実施形態の第１変形例と異なる場合について説明する。
　２．５．２．１　メモリセルアレイの回路構成
　まず、図２６及び図２７を参照して、メモリセルアレイ１００の回路構成の一例について説明する。図２６は、メモリセルアレイ１００の回路構成を示す平面図である。図２７は、メモリセルアレイ１００の回路構成を示す斜視図である。なお、図２６及び図２７の例は、ブロックＢＬＫ０の回路構成を示しているが、他のブロックＢＬＫも同様である。
　図１６及び図１７に示すように、本例では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ１９１、及び選択トランジスタＳＴ１の順に、各々の電流経路は、直列に接続される。すなわち、ソース線ＳＬからビット線ＢＬに向かって、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ１９１、及び選択トランジスタＳＴ１が、順に接続される。
　メモリセルアレイ１００ａのストリングユニットＳＵ０及びＳＵ１並びにメモリセルアレイ１００ｂのストリングユニットＳＵ２及びＳＵ３の複数のメモリセルトランジスタＭＣ０は、共通ワード線ＷＬｃ０に共通に接続される。メモリセルアレイ１００ａのストリングユニットＳＵ０及びＳＵ１並びにメモリセルアレイ１００ｂのストリングユニットＳＵ２及びＳＵ３の複数のメモリセルトランジスタＭＣ０は、共通ワード線ＷＬｃ１に共通に接続される。メモリセルアレイ１００ａのストリングユニットＳＵ０及びＳＵ１の複数のメモリセルトランジスタＭＣ１９１は、個別ワード線ＷＬａ１９１に共通に接続される。メモリセルアレイ１００ｂのストリングユニットＳＵ２及びＳＵ３の複数のメモリセルトランジスタＭＣ１９１は、個別ワード線ＷＬｂ１９１に共通に接続される。すなわち、ＮＡＮＤストリングＮＳのソース線ＳＬ側に配置されたメモリセルトランジスタＭＣは、共通ワード線ＷＬｃに接続され、ビット線ＢＬ側に配置されたメモリセルトランジスタＭＣは、個別ワード線ＷＬに接続される。他の構成は、第１実施形態の図２及び図３と同様である。
　２．５．２．２　ブロックの構成とデータの書き込み状態の具体例
　次に、図２８を参照して、ブロックＢＬＫの構成とデータの書き込み状態の具体例について説明する。図２８は、ブロックＢＬＫの構成とサブブロックＳＢ０の書き込み動作によるデータの書き込み状態の変化を示す図である。
　図２８に示すように、本例では、メモリセルアレイ１００ａのストリングユニットＳＵ０～ＳＵ２は、共通ワード線ＷＬｃ０～ＷＬｃ１２７及び個別ワード線ＷＬａ１２８～ＷＬａ１９１に接続される。すなわち、ビット線ＢＬ側に個別ワード線ＷＬａ１２８～ＷＬａ１９１が設けられている。
　メモリセルアレイ１００ｂのストリングユニットＳＵ３～ＳＵ５は、共通ワード線ＷＬｃ０～ＷＬｃ１２７及び個別ワード線ＷＬｂ１２８～ＷＬｂ１９１に接続される。すなわち、ビット線ＢＬ側に個別ワード線ＷＬｂ１２８～ＷＬｂ１９１が設けられている。
　第２実施形態と同様に、サブブロックＳＢ０の書き込み動作において、共通ワード線ＷＬｃ０～ＷＬｃ１２７のいずれかに接続されたセルユニットＣＵがプログラム対象である場合、各配線に、第１実施形態の図１３を用いて説明した電圧が印加される。個別ワード線ＷＬａ１２８～ＷＬａ１９１のいずれかに接続されたセルユニットＣＵがプログラム対象である場合、各配線に、第１実施形態の図１５を用いて説明した電圧が印加される。サブブロックＳＢ１の書き込み動作も同様である。
　２．５．３　本実施形態に係る効果
　本実施形態に係る構成であれば、第２実施形態と同様の効果が得られる。
　３．その他
　上記実施形態に係る半導体記憶装置は、直列に接続された第１メモリセル（ＭＣ６３）と第２メモリセル（ＭＣ６４）とを有する第１ピラー（ＭＰ）と、第１ピラーの一端に接続された第１ビット線（ＢＬ）と、第１ピラーの他端に接続された第１ソース線（ＳＬ）とを含む第１チップ（３ａ）と、直列に接続された第３メモリセル（ＭＣ６３）と第４メモリセル（ＭＣ６４）とを有する第２ピラー（ＭＰ）と、第２ピラーの一端に接続された第２ビット線（ＢＬ）と、第２ピラーの他端に接続された第２ソース線（ＳＬ）とを含む第２チップ（３ｂ）と、第１ビット線及び第２ビット線が共通に接続されたセンスアンプ（３０）と、第１メモリセルのゲートに接続された第１ワード線（ＷＬａ６３）と、第３メモリセルのゲートに接続された第２ワード線（ＷＬｂ６３）と、第２メモリセル及び第４メモリセルの各々のゲートに接続された第３ワード線（ＷＬｃ６４）とがそれぞれ接続されたロウデコーダ（２０）とを含む第３チップ（４）とを含む。
　上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
　なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
　上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　

Claims (13)

  1. 　　直列に接続された第１メモリセルと第２メモリセルとを有する第１ピラーと、
    　　前記第１ピラーの一端に接続された第１ビット線と、
    　　前記第１ピラーの他端に接続された第１ソース線と
    　を含む第１チップと、
    　　直列に接続された第３メモリセルと第４メモリセルとを有する第２ピラーと、
    　　前記第２ピラーの一端に接続された第２ビット線と、
    　　前記第２ピラーの他端に接続された第２ソース線と
    　を含む第２チップと、
    　　前記第１ビット線及び前記第２ビット線が共通に接続されたセンスアンプと、
    　　前記第１メモリセルのゲートに接続された第１ワード線と、前記第３メモリセルのゲートに接続された第２ワード線と、前記第２メモリセル及び前記第４メモリセルの各々のゲートに接続された第３ワード線とがそれぞれ接続されたロウデコーダと
    　を含む第３チップと
    　を備える半導体記憶装置。
  2. 　前記第１メモリセルの書き込み動作において、前記ロウデコーダは、前記第１ワード線に第１電圧を印加し、前記第２ワード線に前記第１電圧より低い第２電圧を印加し、前記第３ワード線に、前記第１電圧より低い第３電圧を印加する、
    　請求項１に記載の半導体記憶装置。
  3. 　前記第１ピラーは、前記第１メモリセル及び前記第２メモリセルと直列に接続された第５メモリセルを更に有し、
    　前記第２ピラーは、前記第３メモリセル及び前記第４メモリセルと直列に接続された第６メモリセルを更に有し、
    　前記第５メモリセルのゲートは、第４ワード線を介して、前記ロウデコーダに接続され、
    　前記第６メモリセルのゲートは、第５ワード線を介して、前記ロウデコーダに接続され、
    　前記第１メモリセルの前記書き込み動作において、前記ロウデコーダは、前記第４ワード線に前記第１電圧より低い第４電圧を印加し、前記第５ワード線に、前記第４電圧より高く前記第１電圧より低い第５電圧を印加する、
    　請求項２に記載の半導体記憶装置。
  4. 　前記第１メモリセルの前記書き込み動作において、前記ロウデコーダは、第１期間に前記第２ワード線に第６電圧を印加し且つ前記第３乃至第５ワード線に前記第６電圧よりも高い第７電圧を印加した後、第２期間に前記第２ワード線に前記第２電圧を印加し、前記第３ワード線に前記第３電圧を印加し、前記第４ワード線に前記第４電圧を印加し、前記第５ワード線に前記第５電圧を印加する、
    　請求項３に記載の半導体記憶装置。
  5. 　前記第２メモリセルの書き込み動作において、前記ロウデコーダは、前記第３ワード線に第８電圧を印加し、前記第１ワード線に前記第８電圧より低い第９電圧を印加し、前記第２ワード線に、前記第９電圧より高く前記第８電圧より低い第１０電圧を印加する、
    　請求項１に記載の半導体記憶装置。
  6. 　前記第１ピラーは、前記第１メモリセル及び前記第２メモリセルと直列に接続された第７メモリセルを更に有し、
    　前記第２ピラーは、前記第３メモリセル及び前記第４メモリセルと直列に接続された第８メモリセルを更に有し、
    　前記第７メモリセルのゲート及び前記第８メモリセルのゲートは、第６ワード線を介して、前記ロウデコーダに共通に接続され、
    　前記第２メモリセルの前記書き込み動作において、前記ロウデコーダは、前記第６ワード線に、前記第９電圧より高く前記第１０電圧より低い第１１電圧を印加する、
    　請求項５に記載の半導体記憶装置。
  7. 　前記第３チップは、前記ロウデコーダに電圧を供給するドライバ回路を更に含み、
    　前記ロウデコーダは、
    　　前記第１ワード線と前記ドライバ回路との間に接続された第１スイッチ回路と、
    　　前記第２ワード線と前記ドライバ回路との間に接続された第２スイッチ回路と、
    　　前記第３ワード線と前記ドライバ回路との間に接続された第３スイッチ回路と、
    　を含む、
    　請求項１に記載の半導体記憶装置。
  8. 　前記第１ピラーは、前記第１メモリセル及び前記第２メモリセルと直列に接続され、ゲートが第１選択ゲート線を介して前記ロウデコーダに接続された第１選択トランジスタを更に有し、
    　前記第２ピラーは、前記第３メモリセル及び前記第４メモリセルと直列に接続され、ゲートが第２選択ゲート線を介して前記ロウデコーダに接続された第２選択トランジスタを更に有する、
    　請求項１に記載の半導体記憶装置。
  9. 　前記第１メモリセルの書き込み動作において、前記ロウデコーダは、前記第１選択ゲート線に第１２電圧を印加し、前記第２選択ゲート線に前記第１２電圧よりも低い第１３電圧を印加する、
    　請求項８に記載の半導体記憶装置。
  10. 　書き込み動作は、プログラム動作とプログラムベリファイ動作とを含み、
    　前記第１メモリセルの前記書き込み動作における前記プログラムベリファイ動作において、前記ロウデコーダは、前記第１ワード線に第１４電圧を印加し、前記第２ワード線に前記第１４電圧よりも高い第１５電圧を印加し、前記第３ワード線に前記第１４電圧よりも高い第１６電圧を印加する、
    　請求項１に記載の半導体記憶装置。
  11. 　書き込み動作は、プログラム動作とプログラムベリファイ動作を含み、
    　前記第２メモリセルの前記書き込み動作における前記プログラムベリファイ動作において、前記ロウデコーダは、前記第３ワード線に第１７電圧を印加し、前記第１ワード線及び前記第２ワード線に前記第１７電圧よりも高い第１８電圧を印加する、
    　請求項１に記載の半導体記憶装置。
  12. 　前記第１ピラー及び前記第２ピラーは、第１方向にそれぞれ延伸し、前記第１方向に並んで配置される、
    　請求項１に記載の半導体記憶装置。
  13. 　前記第１チップの第１面に前記第２チップが貼り合わされ、前記第１チップの前記第１面と向かい合う第２面に前記第３チップが貼り合わされる、
    　請求項１に記載の半導体記憶装置。
     
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