JP2012226794A - 半導体装置、及び半導体装置の制御方法。 - Google Patents
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Abstract
【解決手段】半導体装置10は、それぞれ内部信号MAを生成する第1及び第2のコアチップCC0,CC1を備え、第1及び第2のコアチップCC0,CC1のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第2及び第3のノードN2,N3を設け、この第2及び第3のノードN2,N3を介して、観測対象の内部信号MAを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号MAを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。
【選択図】図1
Description
IF インターフェースチップ
IP インターポーザ
N1〜N5 ノード
TSV,TSV1〜TSV3 貫通電極
4〜6 内部回路
10 半導体装置
11a,11b クロック端子
11c クロックイネーブル端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a,15b データストローブ端子
16 キャリブレーション端子
17a,17b 電源端子
21 クロック発生回路
22 DLL回路
23 入出力バッファ回路
24 キャリブレーション回路
25 データラッチ回路
31 コマンド入力バッファ
32 コマンドデコーダ
33 不良チップ情報保持回路
41 アドレス入力バッファ
42 モードレジスタ
43 パワーオン検出回路
44 層アドレス設定回路
45 層アドレスコントロール回路
46 層アドレス発生回路
47 層アドレス比較回路
50 メモリセルアレイ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
54 データコントロール回路
55 入出力回路
61 ロウ制御回路
62 カラム制御回路
63 コントロールロジック回路
64 モードレジスタ
65 コマンドデコーダ
70 内部電圧発生回路
71 パワーオン検出回路
72 プロセスモニタ
73 TSV救済回路
80 シリコン基板
81 層間絶縁膜
82 絶縁リング
83,86 貫通電極の端部
84 裏面バンプ
85 表面バンプ
91 電極
92 スルーホール電極
93 再配線層
94 NCF
95 リードフレーム
96 アンダーフィル
97 封止樹脂
100,102 DFT回路
101 テスト回路
103 制御回路
104 出力バッファコントロール回路
Claims (18)
- それぞれ通常モード時には外部へ出力されない内部信号を生成する第1及び第2のコアチップと、
テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、を備え、
前記第1及び第2のコアチップのそれぞれは、第1乃至第3のノードと制御回路とを含み、
前記第1のコアチップの前記第1のノードと、前記第2のコアチップの前記第1のノードとは、貫通電極を介して互いに電気的に接続し、
前記第1のコアチップの前記第2のノードが、貫通電極を介して前記第2のコアチップの前記第3のノードと互いに電気的に接続するとともに、前記第1のコアチップの前記第3のノードが、貫通電極を介して前記第2のコアチップの前記第2のノードと互いに電気的に接続し、これらによって前記第1及び第2のコアチップそれぞれの前記第2及び第3のノードはスパイラルに接続し、
前記テスト回路は、前記コアチップ用テスト信号を、前記第1のコアチップの前記第1のノードに供給し、
前記第1のコアチップの前記制御回路は、対応する前記第1のノードに供給される前記コアチップ用テスト信号に応じて、前記第1のコアチップの前記内部信号を、前記第1のコアチップの前記第2のノードに出力し、
前記第2のコアチップの前記制御回路は、前記第1のコアチップの前記第1のノードを介して前記第2のコアチップに設けられる前記第1のノードに供給される前記コアチップ用テスト信号に応じて、前記第2のコアチップの前記内部信号を、前記第2のコアチップの前記第2のノードに出力し、
前記テスト回路は、前記第1のコアチップの前記第2のノードから出力される前記第1のコアチップの前記内部信号及び前記第1のコアチップの前記第3のノードから出力される前記第2のコアチップの前記内部信号を示す複数の内部信号を、外部に出力する、半導体装置。 - 更に、前記テスト回路と、複数のデータ信号を出力する出力回路とを含み、かつ外部端子と通信するインターフェースチップを備え、
前記テスト回路は、更に、テストモードにエントリしている場合に活性化されるインターフェースチップ用テスト信号を生成して、前記出力回路に供給し、
前記出力回路は、前記インターフェースチップ用テスト信号に応じて、前記複数のデータ信号と前記複数の内部信号とのうちのいずれか一方を、前記外部端子を介して外部に出力する、請求項1に記載の半導体装置。 - 前記複数のデータ信号は、前記第1及び第2のコアチップのいずれかから供給される、請求項2に記載の半導体装置。
- 前記第1及び第2のコアチップのそれぞれは、更に、第4のノードと、前記複数のデータ信号を生成して前記第4のノードに供給するコア出力回路と、を含み、
前記第1のコアチップの前記第4のノードと、前記第2のコアチップの前記第4のノードとは、貫通電極を介して互いに電気的に接続し、
前記出力回路は、前記第1のコアチップの前記第4のノードを介して前記複数のデータ信号を取得する、請求項3に記載の半導体装置。 - 更に、前記テスト回路と、第5のノードと、を含むインターフェースチップを備え、
前記第5のノードは、貫通電極を介して前記第1のコアチップの前記第1のノードと互いに電気的に接続し、
前記テスト回路は、前記コアチップ用テスト信号を、前記第5のノードを介して前記第1のコアチップの前記第1のノードに供給する、請求項1乃至4のいずれか一項に記載の半導体装置。 - 更に、前記テスト回路とコマンドデコーダとを含み、かつ外部端子と通信するインターフェースチップを備え、
前記コマンドデコーダは、前記外部端子を介して供給される第1のコマンドに基づいて前記テストモードへのエントリを認識する、請求項1乃至4のいずれか一項に記載の半導体装置。 - 前記インターフェースチップは、更に、前記テストモードへのエントリを示す情報を格納するモードレジスタを含む、請求項6に記載の半導体装置。
- 前記インターフェースチップは、更に、複数のデータ信号を外部に出力する出力回路を含み、
前記コマンドデコーダは、更に、前記外部端子を介して、前記第1のコマンドに続いて、前記複数のデータ信号を外部へ出力する第2のコマンドの供給を受け、
前記テスト回路は、前記第1のコマンドに続いて前記第2のコマンドが供給される場合には、前記コアチップ用テスト信号を活性化し、前記複数のデータ信号に代えて前記複数の内部信号を、前記出力回路を介して外部に出力する、請求項6又は7に記載の半導体装置。 - 前記インターフェースチップは、更に、コマンドデコーダを含み、
前記コマンドデコーダは、前記外部端子を介して、前記第1のコマンドに続いて、前記複数のデータ信号を前記外部端子へ出力する第2のコマンドの供給を受け、
前記出力回路は、前記インターフェースチップ用テスト信号が活性化されており、かつ前記コマンドデコーダに前記第2のコマンドが供給されたことに応じて、前記複数のデータ信号に代えて前記複数の内部信号を、前記外部端子を介して外部に出力する、請求項2乃至4のいずれか一項に記載の半導体装置。 - 前記内部信号は第1及び第2の内部信号を含み、
前記コアチップ用テスト信号は第1及び第2のコアチップ用テスト信号を含み、
前記第1のコアチップの前記制御回路及び前記第2のコアチップの前記制御回路のそれぞれは、前記第1のコアチップ用テスト信号が活性化されている場合に、対応する前記第1の内部信号を対応する前記第2のノードに出力し、前記第2のコアチップ用テスト信号が活性化されている場合に、対応する前記第2の内部信号を対応する前記第2のノードに出力する、請求項1乃至9のいずれか一項に記載の半導体装置。 - 外部端子と、前記外部端子と通信するインターフェースチップと、前記インターフェースチップに積層され、互いに積層された第1及び第2のコアチップと、を備え、
前記第1及び第2のコアチップはそれぞれ第1及び第2の貫通電極を含み、
前記第1のコアチップに含まれる前記第1の貫通電極と、前記第2のコアチップに含まれる前記第1の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第1のコアチップに含まれる前記第2の貫通電極と、前記第2のコアチップに含まれる前記第2の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第1のコアチップの前記第1の貫通電極は、前記第2のコアチップの前記第2の貫通電極と互いに電気的に接続し、
前記第1のコアチップの前記第2の貫通電極は、前記第2のコアチップの前記第1の貫通電極と互いに電気的に接続し、
前記インターフェースチップは、テストモードにエントリしている場合に活性化されるコアチップ用テスト信号を生成するテスト回路と、前記外部端子と電気的に接続される出力回路とを含み、
前記第1及び第2のコアチップのそれぞれは、前記コアチップ用テスト信号が活性化している場合に、当該コアチップ内で発生した通常モード時には外部へ出力されない内部信号を、対応する前記第1の貫通電極に出力し、
前記出力回路は、前記第1のコアチップの前記第1の貫通電極から出力される前記第1のコアチップの前記内部信号及び前記第1のコアチップの前記第2の貫通電極から出力される前記第2のコアチップの前記内部信号を示す複数の内部信号を、前記外部端子を通じて外部に出力する、半導体装置。 - 前記第1及び第2のコアチップのそれぞれは、第3の貫通電極を含み、
前記第1のコアチップに含まれる前記第3の貫通電極と、前記第2のコアチップに含まれる前記第3の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第1のコアチップの前記第3の貫通電極は、前記第2のコアチップの前記第3の貫通電極と互いに電気的に接続し、
前記テスト回路は、前記第1のコアチップの前記第3の貫通電極を介して、前記第1及び第2のコアチップのそれぞれに前記コアチップ用テスト信号を供給する、請求項11に記載の半導体装置。 - 前記第1及び第2のコアチップのそれぞれは、第4の貫通電極を含み、
前記第1のコアチップに含まれる前記第4の貫通電極と、前記第2のコアチップに含まれる前記第4の貫通電極とは、積層方向から見て互いに重なる位置に配置され、
前記第1のコアチップの前記第4の貫通電極は、前記第2のコアチップの前記第4の貫通電極と互いに電気的に接続し、
前記テスト回路は、更に、テストモードにエントリしている場合に活性化されるインターフェースチップ用テスト信号を生成し、
前記第1及び第2のコアチップはそれぞれ、互いに異なるタイミングで、当該コアチップ内で発生したデータ信号を、対応する前記第4の貫通電極に出力し、
前記出力回路は、前記インターフェースチップ用テスト信号に応じて、前記第1のコアチップの前記第4の貫通電極から出力される前記データ信号と、前記複数の内部信号と、のうちのいずれか一方を外部に出力する、請求項11又は12に記載の半導体装置。 - インターフェースチップは、
外部から供給される第1のコマンドに対応して、テストモードへエントリし、
前記テストモードへのエントリに対応して、コアチップ用テスト信号を活性化し、
前記コアチップ用テスト信号を、貫通電極を介して、第1及び第2のコアチップの第1のノードへ供給し、
第1及び第2のコアチップは、
前記コアチップ用テスト信号に対応して、前記第1及び第2のコアチップの信号であり通常モード時には外部へ出力されない複数の内部信号を、それぞれ対応する第1及び第2のコアチップの第2のノードに供給し、且つ、それぞれ異なる複数の貫通電極を介して前記インターフェースチップへ供給し、
前記インターフェースチップは、更に、前記異なる複数の貫通電極を介して供給された前記複数の内部信号を、外部へ出力する、半導体装置の制御方法。 - 前記インターフェースチップは、更に、
前記第1のコマンドに応じて、インターフェースチップ用テスト信号を活性化し、
前記インターフェースチップ用テスト信号に対応して、複数のデータ信号と前記複数の内部信号とのうちのいずれか一方を外部に出力する、請求項14に記載の半導体装置の制御方法。 - 前記複数のデータ信号は、前記第1及び第2のコアチップのいずれかから供給される、請求項15に記載の半導体装置の制御方法。
- 前記インターフェースチップは、更に、
前記第1のコマンドに続いて供給される前記複数のデータ信号を外部へ出力する第2のコマンドに対応して、前記コアチップ用テスト信号を活性化し、
前記複数のデータ信号に代えて前記複数の内部信号を、出力回路を介して外部に出力する、請求項15または16に記載の半導体装置の制御方法。 - 前記インターフェースチップは、更に、
前記第1のコマンドに続く前記第2のコマンドに対応して、前記インターフェースチップ用テスト信号を活性化し、
前記複数のデータ信号に代えて前記複数の内部信号を、前記出力回路を介して外部に出力する、請求項17に記載の半導体装置の制御方法。
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