KR20210081753A - 반도체 장치 및 이의 테스트 방법 - Google Patents

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KR20210081753A
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김지환
오상묵
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Abstract

본 발명은 반도체 장치에 관한 것으로, 제 1 내지 제 n 관통 전극; 상기 제 1 내지 제 n 관통 전극을 제 1 전압 레벨로 충전하거나 제 2 전압 레벨로 방전하는 제 1 내지 제 n 관통 전극 구동 회로; 및 상기 제 1 내지 제 n 관통 전극의 전압 레벨을 다운 검출 신호 및 업 검출 신호로 각각 저장하고, 상기 다운 검출 신호와 상기 업 검출 신호 중 하나를 순차적으로 마스킹하여 제 1 내지 제 n 불량 검출 신호로 출력하는 제 1 내지 제 n 불량 검출 회로를 포함할 수 있다.

Description

반도체 장치 및 이의 테스트 방법 {SEMICONDUCTOR DEVICE AND TEST METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 적층형 반도체 장치의 테스트 방법에 관한 것이다.
반도체 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적 회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 반도체 칩을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 반도체 칩들을 수직으로 적층하는 적층형 반도체 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(TSV, Through Silicon Via, 이하, '관통 전극'이라고 한다.)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
한편, 관통 전극에는 다양한 불량이 발생할 수 있는데, 이러한 불량에는 관통 전극 내부에 전도 물질이 완전히 채워지지 못해 발생하는 보이드(void), 칩이 휘어지거나 범프(bump) 물질이 이동하여 발생하는 범프 컨택 페일(bump contact fail) 및 관통 전극 자체의 균열(crack) 등이 있을 수 있다. 관통 전극은 다수의 칩을 전기적으로 연결하는 기능을 수행하기 때문에 불량이 발생하여 관통 전극이 중간에 끊기는(open) 경우 관통 전극으로서 정상적인 기능을 발휘하지 못하게 된다. 따라서, 테스트를 통해 관통 전극의 불량 여부를 검출해야 한다.
본 발명의 실시예들은 관통 전극용 불량 검출 회로의 정상 동작 여부를 검증할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 제 1 내지 제 n 관통 전극; 상기 제 1 내지 제 n 관통 전극을 제 1 전압 레벨로 충전하거나 제 2 전압 레벨로 방전하는 제 1 내지 제 n 관통 전극 구동 회로; 및 상기 제 1 내지 제 n 관통 전극의 전압 레벨을 다운 검출 신호 및 업 검출 신호로 각각 저장하고, 상기 다운 검출 신호와 상기 업 검출 신호 중 하나를 순차적으로 마스킹하여 제 1 내지 제 n 불량 검출 신호로 출력하는 제 1 내지 제 n 불량 검출 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은, 상기 제 1 내지 제 n 관통 전극을 제 1 전압 레벨로 충전하고, 각 관통 전극들의 전압 레벨을 상기 업 검출 신호로 저장하면서 상기 다운 검출 신호를 마스킹하여 상기 제 1 내지 제 n 불량 검출 신호를 출력하는 단계; 상기 제 1 내지 제 n 관통 전극을 상기 제 1 전압 레벨로 충전하고, 각 관통 전극들의 전압 레벨을 상기 다운 검출 신호로 저장하면서 상기 업 검출 신호를 마스킹하여 상기 제 1 내지 제 n 불량 검출 신호를 출력하는 단계; 상기 제 1 내지 제 n 관통 전극을 제 2 전압 레벨로 방전하고, 각 관통 전극들의 전압 레벨을 상기 업 검출 신호로 저장하면서 상기 다운 검출 신호를 마스킹하여 상기 제 1 내지 제 n 불량 검출 신호로 출력하는 단계; 및 상기 제 1 내지 제 n 관통 전극을 상기 제 2 전압 레벨로 방전하고, 각 관통 전극들의 전압 레벨을 상기 다운 검출 신호로 저장하면서 상기 업 검출 신호를 마스킹하여 상기 제 1 내지 제 n 불량 검출 신호로 출력하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 다수의 관통 전극들; 상기 다수의 관통 전극들을 제 1 전압 레벨로 충전하거나 제 2 전압 레벨로 방전하는 관통 전극 구동 회로; 및 다운 스캔 신호 및 래치 활성화 신호에 따라, 상기 다수의 관통 전극들의 전압 레벨을 다운 검출 신호로 각각 저장하는 다운 래치 회로; 업 스캔 신호 및 상기 래치 활성화 신호에 따라, 상기 다수의 관통 전극들의 전압 레벨을 업 검출 신호로 각각 저장하는 업 래치 회로; 상기 다운 검출 신호 및 상기 업 검출 신호를 순차적으로 마스킹하는 마스킹 회로; 및 상기 마스킹 회로에서 출력되는 상기 다운 검출 신호와 상기 업 검출 신호에 따라 다수의 불량 검출 신호들을 생성하는 판단 회로를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치는, 관통 전극용 불량 검출 회로의 정상 동작 여부를 검증함으로써 전체 칩 수율을 향상시킬 수 있다.
제안된 실시예에 따른 반도체 장치는, 관통 전극용 불량 검출 회로의 정상 동작 여부를 검증함으로써 불량 칩을 패키징하는 불필요한 비용 및 시간의 소모를 줄일 수 있다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템의 구성을 나타낸 도면이다.
도 2 는 도 1 의 적층형 메모리 장치를 설명하기 위한 사시도 이다.
도 3 은 적층형 메모리 장치를 테스트 하기 위한 구성을 나타낸 도면이다.
도 4 는 도 3 의 불량 검출 회로의 동작을 설명하기 위한 타이밍도 이다.
도 5 는 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 6 은 도 5 의 제 1 불량 검출 회로의 상세 회로도 이다.
도 7 및 도 8 은 본 발명의 실시예에 따른 반도체 장치의 테스트 동작을 설명하기 위한 순서도 및 타이밍도 이다.
도 9 는 본 발명의 다른 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하에서는, 적층형 반도체 장치의 일례로 반도체 메모리 시스템을 설명하기로 한다. 본 발명의 실시예에 따른 반도체 메모리 시스템은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 다수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템(100)의 구성을 나타낸 도면이다.
도 1 을 참조하면, 메모리 시스템(100)은 적층형 메모리 장치(110), 컨트롤러(120), 인터포저(Interposer, 130) 및 패키지 기판(Package Substrate, 140)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있다.
인터포저(130) 상부에는 적층형 메모리 장치(110)와 컨트롤러(120)가 형성될 수 있다.
컨트롤러(120)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor)와 같은 다양한 프로세서 내에 포함되는 것이 일반적이므로, 도 1 에서는 컨트롤러(120)를 프로세서로 표기했다.
적층형 메모리 장치(110)의 물리 영역(PHY, 1142)은 인터포저(130)를 통해 컨트롤러(120)의 물리 영역(PHY, 122)과 연결될 수 있다. 각 물리 영역(1142, 122)에는 적층형 메모리 장치(110)와 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치될 수 있다.
적층형 메모리 장치(110)는 수직 방향으로 다수의 다이(Die)(즉, 반도체 칩)를 적층하고, 관통 전극(TSV)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
다수의 다이는 베이스 다이(Base Die)(114) 및 다수의 코어 다이(Core Die)(112)를 포함할 수 있다. 코어 다이(112)는 베이스 다이(114) 상에 적층될 수 있으며, 관통 전극(TSV)를 통해 서로 연결될 수 있다. 도 1 에는 4 개의 코어 다이들(112), 즉, 제 1 내지 제 4 코어 다이(112_0~112_3)가 적층된 경우가 도시되어 있지만, 제안 발명은 이에 한정되지 않는다.
각 코어 다이(112)는 메모리 칩으로 구현될 수 있다. 각 코어 다이(112)에는 데이터를 저장하기 위한 다수의 메모리 셀들 및 메모리 셀의 코어 동작을 위한 회로들이 배치될 수 있다. 베이스 다이(114)에는 코어 다이(112)와 컨트롤러(120) 간의 인터페이스를 위한 회로가 실장될 수 있으며, 따라서, 반도체 메모리 시스템 내의 다양한 기능, 예를 들어, 메모리 셀들의 전력 관리 및 리프레쉬와 같은 메모리 관리 기능 혹은 상기 코어 다이(112)와 컨트롤러(120) 간의 타이밍 조절 기능들을 수행할 수 있다.
한편, 베이스 다이(114)에는, 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치되는 물리 영역(1142) 및 적층형 메모리 장치(110)를 테스트하기 위한 인터페이스 회로가 배치되는 직접 억세스(Direct Access, DA) 영역(1146)이 배치될 수 있다.
도 2 는 도 1 의 적층형 메모리 장치(110)를 설명하기 위한 사시도 이다.
도 2 를 참조하면, 제 1 내지 제 4 코어 다이(112_0~112_3) 각각은 하나 이상의 채널을 포함할 수 있다. 도 2 에서는 하나의 코어 다이가 두 개의 채널을 포함하는 경우, 적층형 메모리 장치(110)가 제 1 내지 제 8 채널(CH0~CH7)을 갖는 예가 도시되었다. 예컨대, 제 1 코어 다이(112_0)가 제 1 및 제 3 채널(CH0, CH2)에 대응되는 코어 영역을 포함하고, 제 2 코어 다이(112_1)가 제 2 채널 및 제 4 채널(CH1, CH3)에 대응되는 코어 영역을 포함하며, 제 3 코어 다이(112_2)가 제 5 채널 및 제 7 채널(CH4, CH6)에 대응되는 코어 영역을 포함하며, 제 4 코어 다이(112_3)가 제 6 채널 및 제 8 채널(CH5, CH7)에 대응되는 코어 영역을 포함할 수 있다.
또한, 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 다수의 관통 전극들(TSV)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응하여 배치될 수 있다. 각 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, 관통 전극들(TSV)은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
베이스 다이(114)는 컨트롤러(도 1 의 120)와 통신하고, 컨트롤러(120)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 제 1 내지 제 4 코어 다이(112_0~112_3)로 제공할 수 있다.
베이스 다이(114)에는 물리 영역(PHY, 1142), TSV 영역(TSVA, 1144) 및 DA 영역(DA, 1146)이 배치될 수 있다.
물리 영역(1142)은 컨트롤러(120)와의 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 컨트롤러(120)와 인접한 베이스 다이(114)의 제 1 엣지 영역에 배치될 수 있다. DA 영역(1146)은 외부 장치(예를 들어, 테스트 장치, 미도시)와 직접 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 테스트 장치와 인접한 베이스 다이(114)의 제 2 엣지 영역에 배치될 수 있다. 제 2 엣지 영역은 제 1 엣지 영역과 반대되는 방향일 수 있다. TSV 영역(1144)은 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 관통 전극들(TSV)과 인터페이스를 위한 영역으로, 물리 영역(1142)과 DA 영역(1146) 사이의 영역, 즉, 베이스 다이(114)의 중심 영역일 수 있다.
컨트롤러(120)로부터 수신된 신호는 물리 영역(1142)으로부터 TSV 영역(1144)으로 전송될 수 있다. 테스트 장치로부터 수신된 테스트 신호는 DA 영역(1146)으로부터 TSV 영역(1144)으로 전송될 수 있다. 물리 영역(1142)로부터 수신된 신호 또는 DA 영역(1146)으로부터 수신된 테스트 신호는, TSV 영역(1144)에서 소정의 신호 처리 동작, 예를 들면 버퍼링 동작이 수행된 후에 관통 전극들(TSV)를 통해 제 1 내지 제 4 코어 다이(112_0~112_3)에 전송될 수 있다.
한편, 관통 전극들(TSV)은 물리적인 연결을 보장해야 하므로, 관통 전극들(TSV)에 대한 테스트, 예를 들어, 오픈/쇼트(Open/Short, OS) 테스트를 통과해야만 한다. 즉, 열 방향으로 연결된 모든 관통 전극에 대해 OS 테스트를 수행하고, 결함이 감지되면 리던던시 관통 전극(미도시)으로 리페어 하게 된다
도 3 은 적층형 메모리 장치(110)를 테스트 하기 위한 구성을 나타낸 도면이다. 참고로, 설명의 편의를 위해 도 3 에는 각 다이 마다 하나의 관통 전극(TSV0X~TSV4X)이 도시되어 있지만, 실제로 각 관통 전극(TSV0X~TSV4X)은 다수의 관통 전극들(예를 들어, n개)로 구성될 수 있다.
도 3 을 참조하면, 적층형 메모리 장치(110)는, 관통 전극(TSV0X~TSV4X)을 통해 통신하는 베이스 다이(114) 및 제 1 내지 제 4 코어 다이(112_0~112_3)를 포함할 수 있다.
제 1 내지 제 4 코어 다이(112_0~112_3)는 각각 관통 전극 스캔부(23_1~23_4) 및 불량 검출 회로(24_1~24_4)를 포함할 수 있다.
관통 전극 스캔부(23_1~23_4)는, 관통 전극들 중에서 열(Column) 방향(즉, 도 1 의 기판에 수직 방향)으로 연결된 관통 전극들(TSV0X~TSV4X)에 대하여 하위 방향으로 신호를 전달하는 다운 스캔 및 상위 방향으로 신호를 전달하는 업 스캔을 수행할 수 있다. 불량 검출 회로(24_1~24_4)는, 다운 스캔 및 업 스캔에 따라 관통 전극들(TSV0X~TSV4X)의 결함 여부를 검출할 수 있다. 관통 전극 스캔부(23_1~23_4)는, 다운 스캔부 및 업 스캔부를 포함할 수 있다. 다운 스캔부는, 관통 전극들(TSV0X~TSV4X)에 대하여 하위 방향으로 전류를 흘려 다운 스캔을 수행할 수 있다. 다운 스캔부는 전류 소스부(PM4)를 포함할 수 있다. 전류 소스부(PM4)는 다운 스캔 신호(DN_SCAN)에 응답하여 전류 소스를 관통 전극(TSV1X~TSV4X)의 일단(NO1~NO4)에 제공할 수 있다. 업 스캔부는, 관통 전극들(TSV0X~TSV4X)에 대하여 상위 방향으로 전류를 흘려 업 스캔을 수행할 수 있다. 업 스캔부는 전류 싱크부(NM4)를 포함할 수 있다. 전류 싱크부(NM4)는 업 스캔 신호(UP_SCAN)에 응답하여 관통 전극(TSV1X~TSV4X)의 일단(NO1~NO4)으로 전달되는 신호를 싱크할 수 있다. 참고로, 다운 스캔 신호(DN_SCAN) 및 업 스캔 신호(UP_SCAN)가 로직 하이 레벨로 활성화되는 신호이므로, 다운 스캔부는, PMOS 트랜지스터로 구성되는 전류 소스부(PM4)를 구동하기 위한 인버터를 추가로 구비할 수 있다.
불량 검출 회로(24_1~24_4)는, 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)에 따라 다운 스캔의 결과를 제 1 값으로 저장하고, 업 스캔 신호(UP_SCAN)와 래치 신호(OS_LAT)에 따라 업 스캔의 결과를 제 2 값으로 저장하고, 저장된 제 1 값 및 제 2 값을 조합하여 관통 전극(TSV0X~TSV4X)의 결함 여부를 정의하는 불량 검출 신호(FAIL<1:n>)를 생성할 수 있다.
한편, 베이스 다이(114)도 관통 전극 스캔부(23_0) 및 불량 검출 회로(24_0)를 포함할 수 있다. 베이스 다이(114)의 관통 전극 스캔부(23_0)는, 업 스캔 신호(UP_SCAN)에 응답하여 상위 방향으로 전달되는 신호의 전류 소스를 관통 전극(TSV0X)의 일단(NO0)에 제공하는 전류 소스부(PM0)와, 다운 스캔 신호(DN_SCAN)에 응답하여 관통 전극(TSV0X)의 일단(NO0)을 통해 하위 방향으로 전달되는 신호를 싱크하는 전류 싱크부(NM0)를 포함할 수 있다. 즉, 베이스 다이(114)의 전류 소스부(PM0)는 업 스캔 신호(UP_SCAN)에 응답하여 턴온되는 반면, 코어 다이(112_0~112_3)의 전류 소스부(PM4)는 다운 스캔 신호(DN_SCAN)에 응답하여 턴온되어 서로 상보적으로 동작한다. 마찬가지로, 베이스 다이(114)의 전류 싱크부(NM0)는 다운 스캔 신호(DN_SCAN)에 응답하여 턴온되는 반면, 코어 다이(112_0~112_3)의 전류 소스부(PM4)는 업 스캔 신호(UP_SCAN)에 응답하여 턴온되어 서로 상보적으로 동작한다. 베이스 다이(114)의 불량 검출 회로(24_0)는, 코어 다이(112_0~112_3)의 불량 검출 회로(24_1~24_4)와 실질적으로 동일한 구성을 가질 수 있다.
베이스 다이(114) 및 제 1 내지 제 4 코어 다이(112_0~112_3)는, 리페어 회로(25_0~25_4)를 추가로 구비할 수 있다. 리페어 회로(25_0~25_4)는 불량 검출 신호(FAIL<1:n>)를 토대로 관통 전극(TSV0X~TSV4X)의 결함 유무를 판단하여 필요에 따라 결함 관통 전극을 리던던시 관통 전극(미도시)으로 리페어 할 수 있다.
한편, 부트업 동작이나 초기 동작 시, 칩 아이디 신호가 각 코어 다이 별로 할당될 수 있다. 예를 들어, 제 1 코어 다이(112_0)에는 '00'의 칩 아이디 신호가 할당되고, 제 2 코어 다이(112_1)에는 '01'의 칩 아이디 신호가 할당되고, 제 3 코어 다이(112_2)에는 '10'의 칩 아이디 신호가 할당되고, 제 4 코어 다이(112_3)에는 '11의 칩 아이디 신호가 할당될 수 있다. 실시예에 따라, 이러한 칩 아이디 신호(즉, 적층 정보)를 이용하여 코어 다이 별 전류 소스부(PM4)와 전류 싱크부(NM4)에 다운 스캔 신호(DN_SCAN)와 업 스캔 신호(UP_SCAN)를 선택적으로 입력시키거나, 코어 다이 별 전류 소스부(PM4)와 전류 싱크부(NM4)를 플로팅시킬 수 있다.
도 4 는 도 3 의 불량 검출 회로(24_1~24_4)의 동작을 설명하기 위한 타이밍도 이다.
도 4 를 참조하면, 다운 스캔 신호(DN_SCAN)가 활성화되면, 관통 전극 스캔부(23_4)의 전류 소스부(PM4)가 전류 소스를 관통 전극(TSV4X)의 일단(NO4)에 제공하고, 관통 전극 스캔부(23_0)의 전류 싱크부(NM0)가 관통 전극(TSV0X)의 일단(NO0)을 통해 하위 방향으로 전달되는 신호를 싱크할 수 있다. 이에 따라, 다운 스캔이 수행된다. 각 다이의 불량 검출 회로들(24_0~24_4)은, 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)에 따라 다운 스캔의 결과를 제 1 값으로 저장할 수 있다.
업 스캔 신호(UP_SCAN)가 활성화되면, 관통 전극 스캔부(23_0)의 전류 소스부(PM0)가 전류 소스를 관통 전극(TSV0X)의 일단(NO0)에 제공하고, 관통 전극 스캔부(23_4)의 전류 싱크부(NM4)가 관통 전극(TSV4X)의 일단(NO4)을 통해 상위 방향으로 전달되는 신호를 싱크할 수 있다. 이에 따라, 업 스캔이 수행된다. 각 다이의 불량 검출 회로들(24_0~24_4)은, 업 스캔 신호(UP_SCAN)와 래치 신호(OS_LAT)에 따라 업 스캔의 결과를 제 2 값으로 저장할 수 있다.
각 다이의 불량 검출 회로들(24_0~24_4)은, 저장된 제 1 값 및 제 2 값을 조합하여 관통 전극(TSV0X~TSV4X)의 결함 여부를 정의하는 불량 검출 신호(FAIL<1:n>)를 생성할 수 있다. 각 다이의 불량 검출 회로들(24_0~24_4)은, 제 1 값 및 제 2 값 중 어느 하나라도 관통 전극(TSV0X~TSV4X)에 결함이 있음을 알리는 경우, 불량 검출 신호(FAIL<1:n>)를 로직 로우 레벨로 출력할 수 있다. 관통 전극(TSV0X~TSV4X)에 결함이 없다면, 불량 검출 신호(FAIL<1:n>)는 로직 하이 레벨을 유지하고, 관통 전극(TSV0X~TSV4X)에 결함이 있다면, 불량 검출 신호(FAIL<1:n>)는 로직 로우 레벨로 비활성화될 수 있다. 외부의 장치(테스트 장치 혹은 메모리 컨트롤러(미도시)) 혹은 내부의 리페어 회로(25_0~25_4)는 불량 검출 신호(FAIL<1:n>)를 토대로 관통 전극(TSV0X~TSV4X)의 결함 유무를 판단하여 필요에 따라 결함 관통 전극을 리페어 할 수 있다.
상기와 같이, 각 다이에 배치된 관통 전극 스캔부(23_0~23_4) 및 불량 검출 회로(24_0~24_4)는, 관통 전극에 대해 다운 스캔과 업 스캔을 수행함으로써 관통 전극의 결함 유무를 판단할 수 있다. 하지만, 불량 검출 회로(24_0~24_4)에 결함이 발생한 경우, 실제로 관통 전극에 결함이 발생하지 않았음에도 불량 검출 신호(FAIL<1:n>)가 활성화될 수 있다. 이 경우, 불량 분석이 어렵고, 불필요한 리페어로 인한 수율이 하락된다.
이하, 제안 발명에서는, 각 다이가 적층되기 전 관통 전극 테스트를 수행하기 위한 불량 검출 회로의 정상 동작 여부를 검증하는 방법에 대해 논의하고자 한다.
도 5 는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 나타낸 도면이다. 참고로, 도 5 의 반도체 장치는, 도 1 내지 도 3 의 각 반도체 칩(즉, 코어 다이 혹은 베이스 다이)이 적층되기 전 하나의 반도체 칩에 대응될 수 있다.
도 5 를 참조하면, 반도체 장치(200)는 제 1 내지 제 n 관통 전극(TSV1~TSVn), 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n) 및 제 1 내지 제 n 불량 검출 회로(220_1~220_n)를 포함할 수 있다.
제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 각각 대응되어, 대응되는 관통 전극의 일단(NOX1~NOXn)에 연결될 수 있다. 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)을 제 1 전압 레벨(예를 들어, 전원 전압(VDD) 레벨)로 충전하거나 제 2 전압 레벨(예를 들어, 접지 전압(VSS) 레벨)로 방전할 수 있다
보다 자세하게, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는 각각, 풀업 구동부(PMX) 및 풀다운 구동부(NMX)를 포함할 수 있다. 풀업 구동부(PMX)는, 풀업 구동 신호(PU_EN)에 따라 대응하는 관통 전극(TSV1~TSVn)을 제 1 전압 레벨로 풀업 구동할 수 있다. 바람직하게, 풀업 구동부(PMX)는, 풀업 구동 신호(PU_EN)에 응답하여 턴온되어 대응하는 관통 전극을 전원 전압(VDD)으로 구동하는 PMOS 트랜지스터로 구현될 수 있다. 풀다운 구동부(NMX)는, 풀다운 구동 신호(PU_EN)에 따라 대응하는 관통 전극을 제 2 전압 레벨로 풀다운 구동할 수 있다. 바람직하게, 풀다운 구동부(NMX)는, 풀다운 구동 신호(PU_EN)에 응답하여 턴온되어 대응하는 관통 전극을 접지 전압(VSS)으로 구동하는 NMOS 트랜지스터로 구현될 수 있다. 풀다운 구동 신호(PU_EN) 및 풀업 구동 신호(PU_EN)가 로직 하이 레벨로 활성화되는 신호이므로, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는 각각, PMOS 트랜지스터로 구성되는 풀업 구동부(PMX)를 구동하기 위한 인버터(INVX)를 추가로 구비할 수 있다.
참고로, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는, 적층 후 도 3 의 각 반도체 장치의 관통 전극 스캔부(23_1~23_4)에 대응될 수 있다. 풀업 구동부(PMX) 및 풀다운 구동부(NMX)는, 적층 후 도 3 의 다운 스캔부의 전류 소스부(PM0, PM4) 및 업 스캔부의 전류 싱크부(NM0, NM4)에 각각 대응할 수 있다. 즉, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는, 반도체 장치(200)가 적층되기 전에는, 대응하는 관통 전극을 제 1 전압 레벨로 풀업 구동하거나 제 2 전압 레벨로 풀다운 구동할 수 있다. 반면, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는, 반도체 장치(200)가 적층된 후에는, 열(Column) 방향으로 연결된 관통 전극들(도 3 의 TSV0X~TSV4X)에 대하여 하위 방향으로 신호를 전달하는 다운 스캔 및 상위 방향으로 신호를 전달하는 업 스캔을 수행할 수 있다.
제 1 내지 제 n 불량 검출 회로(220_1~220_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 각각 대응되어, 대응되는 관통 전극의 일단(NOX1~NOXn)에 연결될 수 있다. 제 1 내지 제 n 불량 검출 회로(220_1~220_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)의 전압 레벨을 다운 검출 신호(DN_DET) 및 업 검출 신호(UP_DET)로 각각 저장하고, 다운 검출 신호(DN_DET)와 업 검출 신호(UP_DET) 중 하나를 순차적으로 마스킹하여 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)로 출력할 수 있다.
보다 자세하게, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)는 각각, 다운 래치 회로(222), 업 래치 회로(224), 판단 회로(226) 및 마스킹 회로(228)를 포함할 수 있다. 다운 래치 회로(222)는, 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)에 따라 대응하는 관통 전극의 전압 레벨을 다운 검출 신호(DN_DET)로 저장할 수 있다. 업 래치 회로(224)는, 업 스캔 신호(UP_SCAN)와 래치 신호(OS_LAT)에 따라 대응하는 관통 전극의 전압 레벨을 업 검출 신호(UP_DET)로 저장할 수 있다. 판단 회로(226)는, 다운 검출 신호(DN_DET)와 업 검출 신호(UP_DET)를 토대로 불량 검출 신호(FAIL<1:n>)를 생성할 수 있다. 마스킹 회로(228)는, 다운 래치 회로(222)에서 출력되는 다운 검출 신호(DN_DET) 및 업 래치 회로(224)에서 출력되는 업 검출 신호(UP_DET)를 순차적으로 마스킹하여 판단 회로(226)로 제공할 수 있다. 보다 자세하게, 마스킹 회로(228)는, 다운 마스킹 신호(DN_PASS)에 따라, 다운 래치 회로(222)에서 출력되는 다운 검출 신호(DN_DET)를 마스킹하고, 업 마스킹 신호(UP_PASS)에 따라, 업 래치 회로(224)에서 출력되는 업 검출 신호(UP_DET)를 마스킹할 수 있다. 다운 마스킹 신호(DN_PASS) 및 업 마스킹 신호(UP_PASS)는 순차적으로 활성화되는 신호일 수 있다. 다운 래치 회로(222), 업 래치 회로(224), 판단 회로(226) 및 마스킹 회로(228)에 대한 자세한 설명은 도 6 에서 설명하기로 한다.
참고로, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)는, 적층 후 도 3 의 각 반도체 장치의 불량 검출 회로(24_1~24_4)에 대응될 수 있다. 적층 후에 다운 마스킹 신호(DN_PASS) 및 업 마스킹 신호(UP_PASS)는 특정 로직 레벨로 고정되어, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)가 다운 스캔 및 업 스캔에 따라 관통 전극들(TSV0X~TSV4X)의 결함 여부를 검출 동작을 수행하는 데 영향을 끼치지 않는다.
한편, 본 발명의 실시예에 따른 반도체 장치(200)는, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)를 더 포함할 수 있다. 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)에 각각 대응되어, 대응되는 불량 검출 회로에 연결될 수 있다. 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는, 선택 신호(SEL) 및 쉬프팅 클럭(SCLK)에 따라, 대응되는 불량 검출 회로의 불량 검출 신호 또는 이전 단으로부터 제공되는 쉬프팅 신호를 저장하고, 저장된 신호를 다음 단에 쉬프팅 신호로 제공할 수 있다. 참고로, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n) 중 첫번째 단에 위치한 제 1 쉬프팅 회로(230_1)는, 이전 단의 불량 검출 신호로 전원 전압(VDD) 레벨의 신호를 입력받을 수 있다.
보다 자세하게, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는 각각, 선택부(232) 및 쉬프팅부(234)를 포함할 수 있다. 선택부(232)는, 선택 신호(SEL)에 따라 제 1 내지 제 n 불량 검출 회로(220_1~220_n) 중 대응되는 불량 검출 회로(예를 들어, X 번째 불량 검출 회로(1≤X≤n))의 X 번째 불량 검출 신호 또는 이전 단(예를 들어, X-1 번째 쉬프팅 회로)으로부터 제공되는 X-1 번째 쉬프팅 신호를 선택할 수 있다. 예를 들어, 제 2 쉬프팅 회로(230_2)의 선택부는, 선택 신호(SEL)에 따라 제 2 불량 검출 신호(FAIL<1>) 또는 제 1 쉬프팅 신호(SRO<0>)를 선택할 수 있다. 제 2 쉬프팅 회로(230_2)의 선택부는, 로직 하이 레벨의 선택 신호(SEL)에 따라 제 2 불량 검출 신호(FAIL<1>)를 선택하고, 로직 로우 레벨의 선택 신호(SEL)에 따라 제 1 쉬프팅 신호(SRO<0>)를 선택할 수 있다. 쉬프팅부(234)는, 쉬프팅 클럭(SCLK)에 따라, 선택부(232)의 출력을 래치하여 다음 단의 선택부에 쉬프팅 신호(SR<1:n>)로 제공할 수 있다. 바람직하게, 쉬프팅부(234)는, 플립플롭으로 구현될 수 있다. 제 1 내지 제 n 쉬프팅 회로(230_1~230_n) 중 마지막 단에 위치한 제 n 쉬프팅 회로(230_n)는, 제 n 쉬프팅 신호(SRO<n>)를 테스트 패드(TPAD)를 통해 외부로 출력할 수 있다.
상기의 구성으로, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는, 쉬프팅 클럭(SCLK)이 토글링 함에 따라 제 1 내지 제 n 불량 검출 회로(220_1~220_n)의 불량 검출 신호(FAIL<1:n>)를 제 n 쉬프팅 신호(SRO<n>)로 순차적으로 출력할 수 있다. 제 n 쉬프팅 신호(SRO<n>)는 테스트 패드(TPAD)를 통해 외부 테스트 장치(미도시)로 제공될 수 있다.
도 6 은 도 5 의 제 1 불량 검출 회로(220_1)의 상세 회로도 이다. 참고로, 제 2 내지 제 n 불량 검출 회로(220_2~220_n)는 제 1 불량 검출 회로(220_1)와 실질적으로 동일한 구성을 가질 수 있다.
도 6 을 참조하면, 제 1 불량 검출 회로(220_1)의 다운 래치 회로(222)는, 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)에 따라 제 1 관통 전극(TSV1)의 전압 레벨을 다운 검출 신호(DN_DET)로 저장할 수 있다. 보다 상세하게, 다운 래치 회로(222)는, 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)에 따라 제 1 관통 전극(TSV1)의 일단(NOX1)에서 출력되는 신호를 전달하는 제 1 전달부(2222) 및 제 1 전달부(2222)로부터 출력되는 신호를 다운 검출 신호(DN_DET)로 래치하는 제 1 래치부(2224)를 포함할 수 있다.
예를 들어, 제 1 전달부(2222)는, 제 1 앤드 게이트(AD1), 제 1 인버터(INV1) 및 제 1 삼상-인버터(TRI_INV1)를 포함할 수 있다. 제 1 앤드 게이트(AD1)는 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)를 입력받아 앤드 연산할 수 있다. 제 1 인버터(INV1)는 제 1 앤드 게이트(AD1)의 출력을 반전할 수 있다. 제 1 삼상-인버터(TRI_INV1)는 제 1 앤드 게이트(AD1)의 출력과 제 1 인버터(INV1)의 출력에 따라 인에이블되어, 제 1 관통 전극(TSV1)의 일단(NOX1)으로 전달되는 신호를 반전할 수 있다. 제 1 래치부(2224)는, 크로스-커플드된 제 2 및 제 3 인버터들(INV2~INV3)로 구성될 수 있다. 상기와 같은 구성으로, 다운 래치 회로(222)는 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)가 모두 활성화되면, 제 1 관통 전극(TSV1)의 일단(NOX1)에서 출력되는 신호를 다운 검출 신호(DN_DET)로 저장할 수 있다.
제 1 불량 검출 회로(220_1)의 업 래치 회로(224)는, 업 스캔 신호(UP_SCAN)와 래치 신호(OS_LAT)에 따라 제 1 관통 전극(TSV1)의 전압 레벨을 업 검출 신호(UP_DET)로 저장할 수 있다. 업 래치 회로(224)는 업 스캔 신호(UP_SCAN)와 래치 신호(OS_LAT)에 따라 제 1 관통 전극(TSV1)의 일단(NOX1)에서 출력되는 신호를 전달하는 제 2 전달부(2242) 및 제 2 전달부(2242)로부터 출력되는 신호를 업 검출 신호(UP_DET)로 래치하는 제 2 래치부(2244)를 포함할 수 있다. 제 2 전달부(2242) 및 제 2 래치부(2244)의 상세 구성은 제 1 전달부(2222) 및 제 1 래치부(2224)의 구성과 실질적으로 동일하다. 상기와 같은 구성으로, 업 래치 회로(224)는 업 스캔 신호(UP_SCAN)와 래치 신호(OS_LAT)가 모두 활성화되면, 제 1 관통 전극(TSV1)의 전압 레벨을 업 검출 신호(UP_DET)로 저장할 수 있다.
제 1 불량 검출 회로(220_1)의 판단 회로(226)는, 다운 래치 회로(222)에서 출력되는 다운 검출 신호(DN_DET) 및 업 래치 회로(224)에서 출력되는 업 검출 신호(UP_DET) 토대로 제 1 불량 판정 신호(FAIL<1>)를 생성할 수 있다. 예를 들어, 판단 회로(226)는 다운 검출 신호(DN_DET)와 업 검출 신호(UP_DET)를 입력받아 로직 앤드(AND) 연산을 수행하여 제 1 불량 판정 신호(FAIL<1>)를 출력하는 낸드 게이트(ND1) 및 인버터(INV4)로 구성될 수 있다.
제 1 불량 검출 회로(220_1)의 마스킹 회로(228)는, 다운 래치 회로(222)에서 출력되는 다운 검출 신호(DN_DET) 및 업 래치 회로(224)에서 출력되는 업 검출 신호(UP_DET)를 순차적으로 마스킹할 수 있다. 마스킹 회로(228)는, 다운 마스킹 신호(DN_PASS)에 따라 다운 검출 신호(DN_DET)를 마스킹하는 다운 마스킹 회로(2282) 및 업 마스킹 신호(UP_PASS)에 따라 업 검출 신호(UP_DET)를 마스킹하는 업 마스킹 회로(2284)를 포함할 수 있다. 바람직하게, 다운 마스킹 회로(2282) 및 업 마스킹 회로(2284)는 각각 제 1 및 제 2 오아 게이트(OR1, OR2)로 구현될 수 있다. 즉, 다운 마스킹 회로(2282)는, 다운 마스킹 신호(DN_PASS)가 로직 하이 레벨일 때, 다운 검출 신호(DN_DET)를 로직 하이 레벨로 마스킹하고, 다운 마스킹 신호(UP_PASS)가 로직 로우 레벨일 때 다운 검출 신호(DN_DET)를 그대로 출력할 수 있다. 업 마스킹 회로(2284)는, 업 마스킹 신호(UP_PASS)가 로직 하이 레벨일 때, 업 검출 신호(UP_DET)를 로직 하이 레벨로 마스킹하고, 업 마스킹 신호(UP_PASS)가 로직 로우 레벨일 때 업 검출 신호(UP_DET)를 그대로 출력할 수 있다. 한편, 적층 후에 마스킹 회로(228)가 마스킹 동작을 수행하지 않도록 다운 마스킹 신호(DN_PASS) 및 업 마스킹 신호(UP_PASS)는 로직 로우 레벨로 고정될 수 있다.
상기와 같이, 제안 발명에 따른 불량 검출 회로(220_1~220_n)는, 적층 전 다운 래치 회로(222) 및 업 래치 회로(224)의 결함을 알리는 불량 검출 신호(FAIL<1:n>)를 생성할 수 있다. 또한, 불량 검출 회로(220_1~220_n)는, 적층 후에는 열(Column) 방향으로 연결된 관통 전극들(도 3 의 TSV0X~TSV4X)의 다운 스캔 및 업 스캔을 수행하여 관통 전극들(TSV0X~TSV4X)의 결함을 알리는 불량 검출 신호(FAIL<1:n>)를 출력할 수 있다.
이하, 도면을 참조하여 제안 발명에 따른 관통 전극 테스트 동작을 설명한다.
도 7 및 도 8 은 본 발명의 실시예에 따른 반도체 장치의 테스트 동작을 설명하기 위한 순서도 및 타이밍도 이다.
도 7 및 도 8 을 참조하면, 먼저, 업 래치 회로(224)의 하이 테스트가 수행될 수 있다(S810). 하이 테스트를 위해, 제 1 내지 제 n 관통 전극(TSV1~TSVn)을 제 1 전압 레벨로 충전할 수 있다. 즉, 풀업 구동 신호(PU_EN)가 활성화됨에 따라, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는 제 1 내지 제 n 관통 전극(TSV1~TSVn)을 전원 전압(VDD)으로 풀업 구동할 수 있다. 또한, 업 래치 회로(224)의 테스트를 위해, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)의 전압 레벨을 업 검출 신호(UP_DET)로 저장하면서 다운 검출 신호(DN_DET)를 마스킹하여 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 출력할 수 있다.
보다 자세하게, 업 스캔 신호(UP_SCAN)와 래치 신호(OS_LAT)가 활성화됨에 따라, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)의 업 래치 회로(224)는 대응되는 관통 전극의 전압 레벨을 업 검출 신호(UP_DET)로 저장할 수 있다. 이 때, 다운 마스킹 신호(DN_PASS)가 활성화됨에 따라, 마스킹 회로(228)는 다운 래치 회로(222)에서 출력되는 다운 검출 신호(DN_DET)를 마스킹할 수 있다. 판단 회로(226)는, 업 검출 신호(UP_DET)와 로직 하이 레벨로 마스킹된 다운 검출 신호(DN_DET)를 토대로 불량 검출 신호(FAIL<1:n>)를 생성할 수 있다. 즉, 업 래치 회로(224)의 하이 테스트 시, 다운 래치 회로(222)의 동작 유무와 상관 없이 업 래치 회로(224)로부터 제공되는 업 검출 신호(UP_DET)에 따라 불량 검출 신호(FAIL<1:n>)가 생성될 수 있다.
도면에 도시되지 않았지만, 이후, 선택 신호(SEL)가 로직 하이 레벨이 되고 쉬프팅 클럭(SCLK)이 한번 토글링함에 따라, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 각각 저장할 수 있다. 또한, 선택 신호(SEL)가 로직 로우 레벨이 되고 쉬프팅 클럭(SCLK)이 n 번 토글링함에 따라, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 순차적으로 쉬프팅하여 테스트 패드(TPAD)를 통해 외부로 출력할 수 있다.
외부 테스트 장치는, 테스트 패드(TPAD)를 통해 제공되는 제 n 쉬프팅 신호(SRO<n>)를 이용하여 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 대응되는 업 래치 회로(224)가 정상적으로 동작하는 지를 모니터링 할 수 있다. 예를 들어, 외부 테스트 장치는, 하이 테스트 시, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)가 모두 로직 하이 레벨로 순차적으로 출력되면 제 1 내지 제 n 불량 검출 회로(220_1~220_n)의 업 래치 회로(224)가 모두 정상적으로 동작한다고 판단할 수 있다. 반면, 외부 테스트 장치는, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>) 중 어느 하나의 불량 검출 신호가 로직 로우 레벨로 출력되면 해당 불량 검출 회로의 업 래치 회로의 동작에 오류가 있다고 판단할 수 있다.
다음으로, 다운 래치 회로(222)의 하이 테스트가 수행될 수 있다(S820). 하이 테스트를 위해 풀업 구동 신호(PU_EN)가 활성화되고, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는 제 1 내지 제 n 관통 전극(TSV1~TSVn)을 전원 전압(VDD)으로 풀업 구동할 수 있다. 다운 래치 회로(222)의 테스트를 위해, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)의 전압 레벨을 다운 검출 신호(DN_DET)로 저장하면서 업 검출 신호(UP_DET)를 마스킹하여 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 출력할 수 있다.
보다 자세하게, 다운 스캔 신호(DN_SCAN)와 래치 신호(OS_LAT)가 활성화됨에 따라, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)의 다운 래치 회로(222)는 대응되는 관통 전극의 전압 레벨을 다운 검출 신호(DN_DET)로 저장할 수 있다. 이 때, 업 마스킹 신호(UP_PASS)가 활성화됨에 따라, 마스킹 회로(228)는 업 래치 회로(224)에서 출력되는 업 검출 신호(UP_DET)를 마스킹할 수 있다. 판단 회로(226)는, 다운 검출 신호(DN_DET)와 로직 하이 레벨로 마스킹된 업 검출 신호(UP_DET)를 토대로 불량 검출 신호(FAIL<1:n>)를 생성할 수 있다. 즉, 다운 래치 회로(222)의 하이 테스트 시, 업 래치 회로(224)의 동작 유무와 상관 없이 다운 래치 회로(222)로부터 제공되는 다운 검출 신호(UP_DET)에 따라 불량 검출 신호(FAIL<1:n>)가 생성될 수 있다.
이후, 선택 신호(SEL) 및 쉬프팅 클럭(SCLK)에 따라, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 각각 저장한 후 순차적으로 쉬프팅하여 테스트 패드(TPAD)를 통해 외부로 출력할 수 있다. 외부 테스트 장치는, 테스트 패드(TPAD)를 통해 제공되는 제 n 쉬프팅 신호(SRO<n>)를 이용하여 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 대응되는 다운 래치 회로(222)가 정상적으로 동작하는 지를 모니터링 할 수 있다.
다음으로, 업 래치 회로(224)의 로우 테스트가 수행될 수 있다(S830). 로우 테스트를 위해, 풀다운 구동 신호(PD_EN)가 활성화되고, 제 1 내지 제 n 관통 전극 구동 회로(210_1~210_n)는 제 1 내지 제 n 관통 전극(TSV1~TSVn)을 접지 전압(VSS)으로 풀다운 구동할 수 있다. 업 래치 회로(224)의 테스트를 위해, 업 스캔 신호(UP_SCAN), 래치 신호(OS_LAT) 및 다운 마스킹 신호(DN_PASS)가 활성화됨에 따라, 제 1 내지 제 n 불량 검출 회로(220_1~220_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)의 전압 레벨을 업 검출 신호(UP_DET)로 저장하면서 다운 검출 신호(DN_DET)를 마스킹하여 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 출력할 수 있다. 이후, 선택 신호(SEL) 및 쉬프팅 클럭(SCLK)에 따라, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 각각 저장한 후 순차적으로 쉬프팅하여 테스트 패드(TPAD)를 통해 외부로 출력할 수 있다.
외부 테스트 장치는, 테스트 패드(TPAD)를 통해 제공되는 제 n 쉬프팅 신호(SRO<n>)를 이용하여 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 대응되는 업 래치 회로(224)가 정상적으로 동작하는 지를 모니터링 할 수 있다. 예를 들어, 외부 테스트 장치는, 로우 테스트 시, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)가 모두 로직 로우 레벨로 순차적으로 출력되면 제 1 내지 제 n 불량 검출 회로(220_1~220_n)의 업 래치 회로(224)가 모두 정상적으로 동작한다고 판단할 수 있다. 반면, 외부 테스트 장치는, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>) 중 어느 하나의 불량 검출 신호가 로직 하이 레벨로 출력되면 해당 불량 검출 회로의 업 래치 회로의 동작에 오류가 있다고 판단할 수 있다.
마지막으로, 다운 래치 회로(222)의 로우 테스트가 수행될 수 있다(S840). 로우 테스트를 위해, 풀다운 구동 신호(PD_EN)가 활성화되고, 다운 래치 회로(222)의 테스트를 위해, 다운 스캔 신호(UP_SCAN), 래치 신호(OS_LAT) 및 업 마스킹 신호(UP_PASS)가 활성화될 수 있다. 제 1 내지 제 n 불량 검출 회로(220_1~220_n)는, 제 1 내지 제 n 관통 전극(TSV1~TSVn)의 전압 레벨을 다운 검출 신호(DN_DET)로 저장하면서 업 검출 신호(UP_DET)를 마스킹하여 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 출력할 수 있다. 이후, 선택 신호(SEL) 및 쉬프팅 클럭(SCLK)에 따라, 제 1 내지 제 n 쉬프팅 회로(230_1~230_n)는 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 각각 저장한 후 순차적으로 쉬프팅하여 테스트 패드(TPAD)를 통해 외부로 출력할 수 있다.
한편, 도 7 및 도 8 에서는, 업 래치 회로의 하이 테스트(S810), 다운 래치 회로의 하이 테스트(S820), 업 래치 회로의 로우 테스트(S830), 다운 래치 회로의 로우 테스트(S840)의 순서로 설명하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 각 단계(S810~S840)의 순서는 다양한 방식으로 결정될 수 있다. 예를 들어, 업 래치 회로의 하이 테스트(S810), 업 래치 회로의 로우 테스트(S830), 다운 래치 회로의 하이 테스트(S820), 다운 래치 회로의 로우 테스트(S840)의 순서로 테스트가 수행될 수도 있다.
도 9 는 본 발명의 다른 실시예에 따른 반도체 장치(300)의 구성을 나타낸 도면이다.
도 9 를 참조하면, 반도체 장치(300)는 제 1 내지 제 n 관통 전극(TSV1~TSVn), 제 1 내지 제 n 관통 전극 구동 회로(310_1~310_n) 및 제 1 내지 제 n 불량 검출 회로(320_1~320_n)를 포함할 수 있다. 제 1 내지 제 n 관통 전극 구동 회로(310_1~310_n) 및 제 1 내지 제 n 불량 검출 회로(320_1~320_n)는, 도 5 의 구성과 실질적으로 동일한 바 상세한 설명은 생략하기로 한다.
도 5 와는 다르게, 반도체 장치(300)는, 제 1 내지 제 n 불량 검출 회로(320_1~320_n)에서 출력되는 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 압축하여 한번에 출력할 수 있다. 이를 위해, 반도체 장치(300)는, 제 1 압축 회로(330) 및 제 2 압축 회로(340)를 포함할 수 있다.
제 1 압축 회로(330)는, 제 1 내지 제 n 관통 전극이 충전될 때, 즉, 하이 테스트 시, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 압축하여 제 1 압축 신호(FAIL_H<n>)로 출력할 수 있다. 제 1 압축 회로(330)는, 제 1 판단 신호(JUDGE_H)에 따라, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 로직 앤드 연산하여 제 1 압축 신호(FAIL_H<n>)로 출력할 수 있다. 제 1 판단 신호(JUDGE_H)는, 하이 테스트 시 로직 하이 레벨이 되는 신호일 수 있다. 제 1 압축 신호(FAIL_H<n>)는, 제 1 테스트 패드(TPAD_H)를 통해 외부로 출력될 수 있다.
보다 상세하게, 제 1 압축 회로(330)는, 제 1 내지 제 n 하이 압축부(330_1~330_n)를 포함할 수 있다. 제 1 내지 제 n 하이 압축부(330_1~330_n)는, 대응되는 불량 검출 신호(FAIL<1:n>)와 이전 단의 하이 압축부(330_1~330_n-1)의 출력 신호(FAIL_H<1:n-1>)를 로직 앤드 연산할 수 있다. 제 1 하이 압축부(330_1)는, 대응되는 불량 검출 신호(FAIL<1>)와 제 1 판단 신호(JUDGE_H)를 로직 앤드 연산할 수 있다. 제 n 하이 압축부(330_n)는, 제 n 불량 검출 신호(FAIL<n>)와 제 n-1 하이 압축부(330_n-1)의 출력 신호(FAIL_H<n-1>)를 로직 앤드 연산하여 최종적으로 제 1 압축 신호(FAIL_H<n>)를 출력할 수 있다. 도 9 에서, 제 1 내지 제 n 하이 압축부(330_1~330_n)는, 로직 앤드 연산을 수행하기 위한 낸드 게이트와 인버터로 구현될 수 있지만, 제안 발명은 이에 한정되지는 않는다.
제 2 압축 회로(340)는, 제 1 내지 제 n 관통 전극이 방전될 때, 즉, 로우 테스트 시, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 압축하여 제 2 압축 신호(FAIL_L<n>)로 출력할 수 있다. 제 2 압축 회로(340)는, 제 2 판단 신호(JUDGE_L)에 따라, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 로직 오아 연산하여 제 2 압축 신호(FAIL_L<n>)로 출력할 수 있다. 제 2 판단 신호(JUDGE_L)는, 로우 테스트 시 로직 로우 레벨이 되는 신호일 수 있다. 제 2 압축 신호(FAIL_L<n>)는, 제 2 테스트 패드(TPAD_L)를 통해 외부로 출력될 수 있다.
보다 상세하게, 제 2 압축 회로(340)는, 제 1 내지 제 n 로우 압축부(340_1~340_n)를 포함할 수 있다. 제 1 내지 제 n 로우 압축부(340_1~340_n)는, 대응되는 불량 검출 신호(FAIL<1:n>)와 이전 단의 로우 압축부(340_1~340_n-1)의 출력 신호(FAIL_L<1:n-1>)를 로직 오아 연산할 수 있다. 제 1 로우 압축부(340_1)는, 대응되는 불량 검출 신호(FAIL<1>)와 제 2 판단 신호(JUDGE_L)를 로직 오아 연산할 수 있다. 제 n 로우 압축부(340_n)는, 제 n 불량 검출 신호(FAIL<n>)와 제 n-1 로우 압축부(340_n-1)의 출력 신호(FAIL_L<n-1>)를 로직 오아 연산하여 최종적으로 제 2 압축 신호(FAIL_L<n>)를 출력할 수 있다. 도 9 에서, 제 1 내지 제 n 로우 압축부(340_1~340_n)는, 로직 오아 연산을 수행하기 위한 노아 게이트와 인버터로 구현될 수 있지만, 제안 발명은 이에 한정되지는 않는다.
도 7 내지 도 9 를 참조하여, 반도체 장치(300)의 동작을 설명하면 다음과 같다.
먼저, 업 래치 회로(224)의 하이 테스트가 수행될 수 있다(S810). 하이 테스트 시 풀업 구동 신호(PU_EN)가 활성화되고, 업 래치 회로(224)의 테스트시 시 업 스캔 신호(UP_SCAN), 래치 신호(OS_LAT) 및 다운 마스킹 신호(DN_PASS)가 활성화될 수 있다. 이에 따라, 다운 래치 회로(222)의 동작 유무와 상관 없이 업 래치 회로(224)로부터 제공되는 업 검출 신호(UP_DET)에 따라 불량 검출 신호(FAIL<1:n>)가 생성될 수 있다. 제 1 압축 회로(330)는, 제 1 판단 신호(JUDGE_H)가 로직 하이 레벨이 되면, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 로직 앤드 연산하여 제 1 압축 신호(FAIL_H<n>)로 출력할 수 있다. 외부 테스트 장치는, 제 1 테스트 패드(TPAD_H)를 통해 제공되는 제 1 압축 신호(FAIL_H<n>)를 이용하여 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 대응되는 업 래치 회로(224)가 정상적으로 동작하는 지를 모니터링 할 수 있다. 예를 들어, 외부 테스트 장치는, 하이 테스트 시 제 1 압축 신호(FAIL_H<n>)가 로직 하이 레벨로 출력되면 제 1 내지 제 n 불량 검출 회로(220_1~220_n)의 업 래치 회로(224)가 모두 정상적으로 동작한다고 판단할 수 있다. 반면, 외부 테스트 장치는, 제 1 압축 신호(FAIL_H<n>)가 로직 로우 레벨로 출력되면 적어도 하나의 불량 검출 회로의 업 래치 회로의 동작에 오류가 있다고 판단할 수 있다.
다음으로, 다운 래치 회로(222)의 하이 테스트가 수행될 수 있다(S820). 업 래치 회로(224)의 동작 유무와 상관 없이 다운 래치 회로(222)로부터 제공되는 다운 검출 신호(DN_DET)에 따라 불량 검출 신호(FAIL<1:n>)가 생성될 수 있다. 마찬가지로, 제 1 압축 회로(330)는, 제 1 판단 신호(JUDGE_H)가 로직 하이 레벨이 되면, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 로직 앤드 연산하여 제 1 압축 신호(FAIL_H<n>)로 출력한다. 외부 테스트 장치는, 제 1 압축 신호(FAIL_H<n>)를 이용하여 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 대응되는 업 래치 회로(224)가 정상적으로 동작하는 지를 모니터링 할 수 있다.
다음으로, 업 래치 회로(224)의 로우 테스트가 수행될 수 있다(S830). 로우 테스트 시 풀다운 구동 신호(PD_EN)가 활성화되고, 업 래치 회로(224)의 테스트시 시 업 스캔 신호(UP_SCAN), 래치 신호(OS_LAT) 및 다운 마스킹 신호(DN_PASS)가 활성화될 수 있다. 이에 따라, 다운 래치 회로(222)의 동작 유무와 상관 없이 업 래치 회로(224)로부터 제공되는 업 검출 신호(UP_DET)에 따라 불량 검출 신호(FAIL<1:n>)가 생성될 수 있다. 제 2 압축 회로(340)는, 제 2 판단 신호(JUDGE_L)가 로직 로우 레벨이 되면, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 로직 오아 연산하여 제 2 압축 신호(FAIL_L<n>)로 출력할 수 있다. 외부 테스트 장치는, 제 2 테스트 패드(TPAD_L)를 통해 제공되는 제 2 압축 신호(FAIL_L<n>)를 이용하여 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 대응되는 업 래치 회로(224)가 정상적으로 동작하는 지를 모니터링 할 수 있다. 예를 들어, 외부 테스트 장치는, 로우 테스트 시 제 2 압축 신호(FAIL_H<n>)가 로직 로우 레벨로 출력되면 제 1 내지 제 n 불량 검출 회로(220_1~220_n)의 업 래치 회로(224)가 모두 정상적으로 동작한다고 판단할 수 있다. 반면, 외부 테스트 장치는, 제 2 압축 신호(FAIL_H<n>)가 로직 하이 레벨로 출력되면 적어도 하나의 불량 검출 회로의 업 래치 회로의 동작에 오류가 있다고 판단할 수 있다.
마지막으로, 다운 래치 회로(222)의 로우 테스트가 수행될 수 있다(S840). 업 래치 회로(224)의 동작 유무와 상관 없이 다운 래치 회로(222)로부터 제공되는 다운 검출 신호(DN_DET)에 따라 불량 검출 신호(FAIL<1:n>)가 생성될 수 있다. 마찬가지로, 제 2 압축 회로(340)는, 제 2 판단 신호(JUDGE_L)가 로직 로우 레벨이 되면, 제 1 내지 제 n 불량 검출 신호(FAIL<1:n>)를 로직 오아 연산하여 제 2 압축 신호(FAIL_L<n>)로 출력한다. 외부 테스트 장치는, 제 1 압축 신호(FAIL_H<n>)를 이용하여 제 1 내지 제 n 관통 전극(TSV1~TSVn)에 대응되는 다운 래치 회로(224)가 정상적으로 동작하는 지를 모니터링 할 수 있다
실시예에 따라, 각 단계(S810~S840)의 순서는 다양한 방식으로 결정될 수 있다. 상기와 같이, 도 5 의 실시예에 따른 반도체 장치(200)는 결함이 발생한 불량 검출 회로의 위치까지도 파악할 수 있는 반면, 도 9 의 실시예에 따른 반도체 장치(300)는 결함이 발생한 불량 검출 회로의 위치를 파악할 수 없지만, 단시간 내에 반도체 장치(300) 내 모든 불량 검출 회로들의 결함 유무를 파악할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (20)

  1. 제 1 내지 제 n 관통 전극;
    상기 제 1 내지 제 n 관통 전극을 제 1 전압 레벨로 충전하거나 제 2 전압 레벨로 방전하는 제 1 내지 제 n 관통 전극 구동 회로; 및
    상기 제 1 내지 제 n 관통 전극의 전압 레벨을 다운 검출 신호 및 업 검출 신호로 각각 저장하고, 상기 다운 검출 신호와 상기 업 검출 신호 중 하나를 순차적으로 마스킹하여 제 1 내지 제 n 불량 검출 신호로 출력하는 제 1 내지 제 n 불량 검출 회로
    을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    선택 신호에 따라, 상기 제 1 내지 제 n 불량 검출 회로 중, 대응되는 불량 검출 회로의 불량 검출 신호 또는 이전 단으로부터 제공되는 쉬프팅 신호를 저장하고, 쉬프팅 클럭에 따라 저장된 신호를 다음 단에 쉬프팅 신호로 제공하는 제 1 내지 제 n 쉬프팅 회로
    를 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 내지 제 n 쉬프팅 회로는 각각,
    상기 선택 신호에 따라, 상기 대응되는 불량 검출 회로의 불량 검출 신호 또는 상기 이전 단으로부터 제공되는 쉬프팅 신호를 선택하는 선택부; 및
    상기 쉬프팅 클럭에 따라, 상기 선택부의 출력을 래치하여 상기 다음 단의 선택부에 상기 쉬프팅 신호로 제공하는 쉬프팅부
    을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 내지 제 n 관통 전극이 충전될 때, 상기 제 1 내지 제 n 불량 검출 회로로부터 출력되는 상기 제 1 내지 제 n 불량 검출 신호를 압축하여 제 1 압축 신호로 출력하는 제 1 압축 회로; 및
    상기 제 1 내지 제 n 관통 전극이 방전될 때, 상기 제 1 내지 제 n 불량 검출 회로로부터 출력되는 상기 제 1 내지 제 n 불량 검출 신호를 제 2 압축 신호로 출력하는 제 2 압축 회로
    를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 압축 회로는, 상기 제 1 내지 제 n 불량 검출 신호를 로직 앤드 연산하여 상기 제 1 압축 신호로 출력하고,
    상기 제 2 압축 회로는, 상기 제 1 내지 제 n 불량 검출 신호를 로직 오아 연산하여 상기 제 2 압축 신호로 출력하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 내지 제 n 불량 검출 회로는 각각,
    다운 스캔 신호 및 래치 활성화 신호에 따라, 상기 제 1 내지 제 n 관통 전극 중 대응되는 관통 전극의 전압 레벨을 상기 다운 검출 신호로 저장하는 다운 래치 회로;
    업 스캔 신호 및 상기 래치 활성화 신호에 따라, 상기 전압 레벨을 상기 업 검출 신호로 저장하는 업 래치 회로;
    상기 다운 검출 신호와 상기 업 검출 신호를 토대로 대응되는 불량 검출 신호를 생성하는 판단 회로; 및
    상기 다운 래치 회로에서 출력되는 상기 다운 검출 신호 및 상기 업 래치 회로에서 출력되는 상기 업 검출 신호를 순차적으로 마스킹하여 상기 판단 회로로 제공하는 마스킹 회로
    를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 다운 래치 회로는,
    상기 다운 스캔 신호 및 상기 래치 활성화 신호에 따라 상기 전압 레벨을 전달하는 제 1 전달부; 및
    상기 제 1 전달부로부터 전달되는 전압 레벨을 상기 다운 검출 신호로 래치하는 제 1 래치부
    를 포함하는 적층형 장치.
  8. 제 6 항에 있어서,
    상기 업 래치 회로는,
    상기 업 스캔 신호 및 상기 래치 활성화 신호에 따라 상기 전압 레벨을 전달하는 제 2 전달부; 및
    상기 제 2 전달부로부터 전달되는 전압 레벨을 상기 업 검출 신호로 래치하는 제 2 래치부
    를 포함하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 마스킹 회로는,
    다운 마스킹 신호에 따라, 상기 다운 래치 회로에서 출력되는 상기 다운 검출 신호를 마스킹하는 다운 마스킹 회로; 및
    업 마스킹 신호에 따라, 상기 업 래치 회로에서 출력되는 상기 업 검출 신호를 마스킹하는 업 마스킹 회로
    를 포함하며, 상기 다운 마스킹 신호와 상기 업 마스킹 신호는 순차적으로 활성화되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 내지 제 n 관통 전극 구동 회로는 각각,
    풀업 구동 신호에 따라, 상기 대응하는 관통 전극을 전원 전압으로 풀업 구동하는 풀업 구동부; 및
    풀다운 구동 신호에 따라, 상기 대응하는 관통 전극을 접지 전압으로 풀다운 구동하는 풀다운 구동부
    를 포함하는 반도체 장치.
  11. 제 1 내지 제 n 관통 전극을 제 1 전압 레벨로 충전하고, 각 관통 전극들의 전압 레벨을 상기 업 검출 신호로 저장하면서 상기 다운 검출 신호를 마스킹하여 제 1 내지 제 n 불량 검출 신호를 출력하는 단계;
    상기 제 1 내지 제 n 관통 전극을 상기 제 1 전압 레벨로 충전하고, 각 관통 전극들의 전압 레벨을 상기 다운 검출 신호로 저장하면서 상기 업 검출 신호를 마스킹하여 상기 제 1 내지 제 n 불량 검출 신호를 출력하는 단계;
    상기 제 1 내지 제 n 관통 전극을 제 2 전압 레벨로 방전하고, 각 관통 전극들의 전압 레벨을 상기 업 검출 신호로 저장하면서 상기 다운 검출 신호를 마스킹하여 상기 제 1 내지 제 n 불량 검출 신호로 출력하는 단계; 및
    상기 제 1 내지 제 n 관통 전극을 상기 제 2 전압 레벨로 방전하고, 각 관통 전극들의 전압 레벨을 상기 다운 검출 신호로 저장하면서 상기 업 검출 신호를 마스킹하여 상기 제 1 내지 제 n 불량 검출 신호로 출력하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  12. 제 11 항에 있어서,
    선택 신호 및 쉬프팅 클럭에 따라, 상기 제 1 내지 제 n 불량 검출 신호를 순차적으로 쉬프팅하여 외부로 제공하는 단계
    를 더 포함하는 반도체 장치의 테스트 방법.
  13. 제 11 항에 있어서,
    상기 제 1 내지 제 n 관통 전극이 충전될 때, 상기 제 1 내지 제 n 불량 검출 신호를 압축하여 제 1 압축 신호로 출력하는 단계; 및
    상기 제 1 내지 제 n 관통 전극이 방전될 때, 상기 제 1 내지 제 n 불량 검출 신호를 압축하여 제 2 압축 신호로 출력하는 단계
    를 더 포함하는 반도체 장치의 테스트 방법.
  14. 제 13 항에 있어서,
    상기 제 1 압축 신호는, 상기 제 1 내지 제 n 불량 검출 신호를 로직 앤드 연산하여 생성되고,
    상기 제 2 압축 신호는, 상기 제 1 내지 제 n 불량 검출 신호를 로직 오아 연산하여 생성되는 반도체 장치의 테스트 방법.
  15. 다수의 관통 전극들;
    상기 다수의 관통 전극들을 제 1 전압 레벨로 충전하거나 제 2 전압 레벨로 방전하는 관통 전극 구동 회로;
    다운 스캔 신호 및 래치 활성화 신호에 따라, 상기 다수의 관통 전극들의 전압 레벨을 다운 검출 신호로 각각 저장하는 다운 래치 회로;
    업 스캔 신호 및 상기 래치 활성화 신호에 따라, 상기 다수의 관통 전극들의 전압 레벨을 업 검출 신호로 각각 저장하는 업 래치 회로;
    상기 다운 검출 신호 및 상기 업 검출 신호를 순차적으로 마스킹하는 마스킹 회로; 및
    상기 마스킹 회로에서 출력되는 상기 다운 검출 신호와 상기 업 검출 신호에 따라 다수의 불량 검출 신호들을 생성하는 판단 회로
    를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    선택 신호에 따라, 상기 다수의 불량 검출 신호들 중, 대응되는 불량 검출 신호 또는 이전 단으로부터 제공되는 쉬프팅 신호를 저장하고, 쉬프팅 클럭에 따라 저장된 신호를 다음 단에 쉬프팅 신호로 제공하는 다수의 쉬프팅 회로들
    를 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 다수의 쉬프팅 회로들을 각각,
    상기 선택 신호에 따라, 상기 대응되는 불량 검출 신호 또는 상기 이전 단으로부터 제공되는 쉬프팅 신호를 선택하는 선택부; 및
    상기 쉬프팅 클럭에 따라, 상기 선택부의 출력을 래치하여 상기 다음 단의 선택부에 상기 쉬프팅 신호로 제공하는 쉬프팅부
    을 포함하는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 다수의 관통 전극이 충전될 때, 상기 다수의 불량 검출 신호들을 압축하여 제 1 압축 신호로 출력하는 제 1 압축 회로; 및
    상기 다수의 관통 전극이 방전될 때, 상기 다수의 불량 검출 신호들을 압축하여 제 2 압축 신호로 출력하는 제 2 압축 회로
    를 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제 1 압축 회로는, 상기 다수의 불량 검출 신호들을 로직 앤드 연산하여 상기 제 1 압축 신호로 출력하고,
    상기 제 2 압축 회로는, 상기 다수의 불량 검출 신호들을 로직 오아 연산하여 상기 제 2 압축 신호로 출력하는 반도체 장치.
  20. 제 15 항에 있어서,
    상기 마스킹 회로는,
    다운 마스킹 신호에 따라, 상기 다운 래치 회로에서 출력되는 상기 다운 검출 신호를 마스킹하는 다운 마스킹 회로; 및
    업 마스킹 신호에 따라, 상기 업 래치 회로에서 출력되는 상기 업 검출 신호를 마스킹하는 업 마스킹 회로
    를 포함하며, 상기 다운 마스킹 신호와 상기 업 마스킹 신호는 순차적으로 활성화되는 반도체 장치.
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