KR20210101881A - 적층형 반도체 장치 및 이의 테스트 방법 - Google Patents

적층형 반도체 장치 및 이의 테스트 방법 Download PDF

Info

Publication number
KR20210101881A
KR20210101881A KR1020200016383A KR20200016383A KR20210101881A KR 20210101881 A KR20210101881 A KR 20210101881A KR 1020200016383 A KR1020200016383 A KR 1020200016383A KR 20200016383 A KR20200016383 A KR 20200016383A KR 20210101881 A KR20210101881 A KR 20210101881A
Authority
KR
South Korea
Prior art keywords
monitoring
line
electrode
semiconductor device
forcing
Prior art date
Application number
KR1020200016383A
Other languages
English (en)
Inventor
오상묵
장헌용
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200016383A priority Critical patent/KR20210101881A/ko
Priority to US16/928,157 priority patent/US11156657B2/en
Priority to CN202010709042.8A priority patent/CN113097180B/zh
Publication of KR20210101881A publication Critical patent/KR20210101881A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Geometry (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 반도체 장치에 관한 것으로, 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되며, 상기 관통 전극과 전기적으로 연결된 포싱 라인; 상기 포싱 라인으로부터 제 2 방향 및 상기 제 2 방향의 반대 방향으로 제 1 간격 및 제 2 간격으로 각각 이격되어 상기 제 1 방향으로 연장되도록 형성된 제 1 및 제 2 모니터링 라인; 및 모니터링 신호에 따라 상기 제 1 모니터링 라인 및 상기 제 2 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 선택 회로를 포함할 수 있다.

Description

적층형 반도체 장치 및 이의 테스트 방법 {STACKED SEMICONDUCTOR DEVICE AND TEST METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 적층형 반도체 장치의 테스트 방법에 관한 것이다.
반도체 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적 회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 반도체 칩을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 반도체 칩들을 수직으로 적층하는 적층형 반도체 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(TSV, Through Silicon Via, 이하, '관통 전극'이라고 한다.)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
한편, 관통 전극에는 다양한 불량이 발생할 수 있는데, 이러한 불량에는 관통 전극 내부에 전도 물질이 완전히 채워지지 못해 발생하는 보이드(void), 칩이 휘어지거나 범프(bump) 물질이 이동하여 발생하는 범프 컨택 페일(bump contact fail) 및 관통 전극 자체의 균열(crack) 등이 있을 수 있다. 관통 전극은 다수의 칩을 전기적으로 연결하는 기능을 수행하기 때문에 불량이 발생하여 관통 전극이 중간에 끊기는(open) 경우 관통 전극으로서 정상적인 기능을 발휘하지 못하게 된다. 따라서, 테스트를 통해 관통 전극의 불량 여부를 검출해야 한다.
본 발명의 실시예들은 관통 전극이 정상적인 크기로 형성되었는지를 웨이퍼 레벨에서 검증할 수 있는 적층형 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되며, 상기 관통 전극과 전기적으로 연결된 포싱 라인; 상기 포싱 라인으로부터 제 2 방향 및 상기 제 2 방향의 반대 방향으로 제 1 간격 및 제 2 간격으로 각각 이격되어 상기 제 1 방향으로 연장되도록 형성된 제 1 및 제 2 모니터링 라인; 및 모니터링 신호에 따라 상기 제 1 모니터링 라인 및 상기 제 2 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 선택 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되며, 상기 관통 전극과 전기적으로 연결된 포싱 라인; 상기 포싱 라인을 기준으로 제 2 방향으로 제 1 내지 제 3 간격으로 순차적으로 이격되어 상기 제 1 방향으로 연장되도록 형성된 제 1 내지 제 3 모니터링 라인; 및 모니터링 신호에 따라 상기 제 1 내지 제 3 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 선택 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되며, 상기 관통 전극과 전기적으로 연결된 포싱 라인; 상기 포싱 라인과 동일한 메탈 레이어에 형성되며, 상기 포싱 라인을 기준으로 제 2 방향으로 제 1 내지 제 n 간격으로 순차적으로 이격되어 상기 제 1 방향으로 연장되도록 형성된 제 1 내지 제 n 모니터링 라인; 모니터링 신호에 따라 상기 제 1 내지 제 n 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 선택 회로; 및 상기 검출 신호를 토대로 상기 관통 전극이 타겟 지름을 가지는 지를 판단하는 모니터링 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은, 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되어 상기 관통 전극과 전기적으로 연결된 포싱 라인 및 상기 포싱 라인과 동일한 메탈 레이어에 형성되며 상기 포싱 라인을 기준으로 제 2 방향으로 제 1 내지 제 n 간격으로 순차적으로 이격되어 상기 제 1 방향으로 연장된 제 1 내지 제 n 모니터링 라인을 포함하는 반도체 장치에서, 상기 포싱 라인에 전원전압 레벨을 인가하는 단계; 모니터링 신호에 따라 상기 제 1 내지 제 n 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 단계; 및 상기 검출 신호를 토대로 상기 관통 전극이 타겟 지름을 가지는 지를 판단하는 단계를 포함할 수 있다.
제안된 실시예에 따른 적층형 반도체 장치는, 관통 전극이 정상적인 크기로 형성되었는지를 모니터링하고 관통 전극의 불량을 스크린함으로써 전체 칩 수율을 향상시킬 수 있다는 효과가 있다.
제안된 실시예에 따른 적층형 반도체 장치는, 관통 전극이 정상적인 크기로 형성되었는지를 웨이퍼 레벨에서 미리 모니터링할 수 함으로써 불량 칩을 패키징하는 불필요한 비용 및 시간의 소모를 줄일 수 있다는 효과가 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템의 구성을 나타낸 도면이다.
도 2 는 도 1 의 적층형 메모리 장치를 설명하기 위한 사시도 이다.
도 3 은 도 2 의 베이스 다이의 구성을 설명하기 위한 평면도 이다.
도 4a 및 도 4b 는 관통 전극의 구조를 설명하기 위한 단면도 및 평면도 이다.
도 5a 및 도 5b 은 본 발명의 제 1 실시예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 및 단면도 이다.
도 6 은 본 발명의 제 1 실시예의 변형예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 이다.
도 7a 및 도 7b 은 본 발명의 제 2 실시예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 및 단면도 이다.
도 8 은 본 발명의 제 2 실시예의 변형예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 이다.
도 9 는 본 발명의 일 실시예에 따른 반도체 장치의 구성을 설명하기 위한 도면이다.
도 10 은 본 발명의 다른 실시예에 따른 반도체 장치의 구성을 설명하기 위한 도면이다.
도 11 은 본 발명의 실시예에 따른 관통 전극용 테스트 패턴이 적용된 반도체 장치의 구성을 설명하기 위한 도면이다.
도 12 는 본 발명의 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하에서는, 적층형 반도체 장치의 일례로 반도체 메모리 시스템을 설명하기로 한다. 본 발명의 실시예에 따른 반도체 메모리 시스템은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 다수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템(100)의 구성을 나타낸 도면이다.
도 1 을 참조하면, 메모리 시스템(100)은 적층형 메모리 장치(110), 컨트롤러(120), 인터포저(Interposer, 130) 및 패키지 기판(Package Substrate, 140)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있다.
인터포저(130) 상부에는 적층형 메모리 장치(110)와 컨트롤러(120)가 형성될 수 있다.
컨트롤러(120)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor)와 같은 다양한 프로세서 내에 포함되는 것이 일반적이므로, 도 1 에서는 컨트롤러(120)를 프로세서로 표기했다.
적층형 메모리 장치(110)의 물리 영역(PHY, 1142)은 인터포저(130)를 통해 컨트롤러(120)의 물리 영역(PHY, 122)과 연결될 수 있다. 각 물리 영역(1142, 122)에는 적층형 메모리 장치(110)와 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치될 수 있다.
적층형 메모리 장치(110)는 수직 방향으로 다수의 다이(Die)(즉, 반도체 칩)를 적층하고, 관통 전극(TSV)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
다수의 다이는 베이스 다이(Base Die)(114) 및 다수의 코어 다이(Core Die)(112)를 포함할 수 있다. 코어 다이(112)는 베이스 다이(114) 상에 적층될 수 있으며, 관통 전극(TSV)를 통해 서로 연결될 수 있다. 도 1 에는 4 개의 코어 다이들(112), 즉, 제 1 내지 제 4 코어 다이(112_0~112_3)가 적층된 경우가 도시되어 있지만, 제안 발명은 이에 한정되지 않는다.
각 코어 다이(112)는 메모리 칩으로 구현될 수 있다. 각 코어 다이(112)에는 데이터를 저장하기 위한 다수의 메모리 셀들 및 메모리 셀의 코어 동작을 위한 회로들이 배치될 수 있다. 베이스 다이(114)에는 코어 다이(112)와 컨트롤러(120) 간의 인터페이스를 위한 회로가 실장될 수 있으며, 따라서, 반도체 메모리 시스템 내의 다양한 기능, 예를 들어, 메모리 셀들의 전력 관리 및 리프레쉬와 같은 메모리 관리 기능 혹은 상기 코어 다이(112)와 컨트롤러(120) 간의 타이밍 조절 기능들을 수행할 수 있다.
한편, 베이스 다이(114)에는, 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치되는 물리 영역(1142) 및 적층형 메모리 장치(110)를 테스트하기 위한 인터페이스 회로가 배치되는 직접 억세스(Direct Access, DA) 영역(1146)이 배치될 수 있다.
도 2 는 도 1 의 적층형 메모리 장치(110)를 설명하기 위한 사시도 이다.
도 2 를 참조하면, 제 1 내지 제 4 코어 다이(112_0~112_3) 각각은 하나 이상의 채널을 포함할 수 있다. 도 2 에서는 하나의 코어 다이가 두 개의 채널을 포함하는 경우, 적층형 메모리 장치(110)가 제 1 내지 제 8 채널(CH0~CH7)을 갖는 예가 도시되었다. 예컨대, 제 1 코어 다이(112_0)가 제 1 및 제 3 채널(CH0, CH2)에 대응되는 코어 영역을 포함하고, 제 2 코어 다이(112_1)가 제 2 채널 및 제 4 채널(CH1, CH3)에 대응되는 코어 영역을 포함하며, 제 3 코어 다이(112_2)가 제 5 채널 및 제 7 채널(CH4, CH6)에 대응되는 코어 영역을 포함하며, 제 4 코어 다이(112_3)가 제 6 채널 및 제 8 채널(CH5, CH7)에 대응되는 코어 영역을 포함할 수 있다.
또한, 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 다수의 관통 전극들(TSV)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응하여 배치될 수 있다. 각 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, 관통 전극들(TSV)은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
베이스 다이(114)는 컨트롤러(도 1 의 120)와 통신하고, 컨트롤러(120)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 제 1 내지 제 4 코어 다이(112_0~112_3)로 제공할 수 있다.
베이스 다이(114)에는 물리 영역(PHY, 1142), TSV 영역(TSVA, 1144) 및 DA 영역(DA, 1146)이 배치될 수 있다.
물리 영역(1142)은 컨트롤러(120)와의 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 컨트롤러(120)와 인접한 베이스 다이(114)의 제 1 엣지 영역에 배치될 수 있다. DA 영역(1146)은 외부 장치(예를 들어, 테스트 장치, 미도시)와 직접 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 테스트 장치와 인접한 베이스 다이(114)의 제 2 엣지 영역에 배치될 수 있다. 제 2 엣지 영역은 제 1 엣지 영역과 반대되는 방향일 수 있다. TSV 영역(1144)은 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 관통 전극들(TSV)과 인터페이스를 위한 영역으로, 물리 영역(1142)과 DA 영역(1146) 사이의 영역, 즉, 베이스 다이(114)의 중심 영역일 수 있다.
컨트롤러(120)로부터 수신된 신호는 물리 영역(1142)으로부터 TSV 영역(1144)으로 전송될 수 있다. 테스트 장치로부터 수신된 테스트 신호는 DA 영역(1146)으로부터 TSV 영역(1144)으로 전송될 수 있다. 물리 영역(1142)로부터 수신된 신호 또는 DA 영역(1146)으로부터 수신된 테스트 신호는, TSV 영역(1144)에서 소정의 신호 처리 동작, 예를 들면 버퍼링 동작이 수행된 후에 관통 전극들(TSV)를 통해 제 1 내지 제 4 코어 다이(112_0~112_3)에 전송될 수 있다.
도 3 은 도 2 의 베이스 다이(114)의 구성을 설명하기 위한 평면도 이다.
도 3 을 참조하면, 베이스 다이(114)는, 물리 영역(1142), TSV 영역(1144) 및 DA 영역(1146)으로 구분되며, 물리 영역(1142)에는, 제 1 내지 제 4 코어 다이(112_0~112_3)의 제 1 내지 제 8채널(CH0~CH7)과 인터페이스를 위한 채널 인터페이스 영역(IF_CH0~IF_CH7)이 배치될 수 있다.
물리 영역(1142)에는 컨트롤러(120)와 인터페이싱하는 PHY 범프들(PB)이 형성될 수 있으며, TSV 영역(1144)에는 관통 전극들(TSV)과 인터페이싱하는 TSV 범프들(TB)이 배치될 수 있다. DA 영역(1146)에는, 외부 테스트 장치가 인터포저(130)를 통하지 않고 적층형 메모리 장치(110)를 직접 억세스(예를 들어, Probing)하여 테스트하기 위한 다수의 DA 범프들(DAB)이 형성될 수 있다. PHY 범프들(PB), TSV 범프들(TB) 및 DA 범프들(DAB)은 마이크로 범프로 구성될 수 있다. 도면에 도시되지 않았지만, DA 영역(1146)에는, DA 범프들(DAB)과 연결되는 DA 패드들이 더 배치될 수 있다. DA 패드들은 PHY 범프들(PB) 보다 큰 면적을 가지도록 형성될 수 있다.
상기와 같이, PHY 범프들(PB)의 물리적인 크기가 매우 작고 개수가 1000개 이상으로 대단히 많기 때문에, PHY 범프들(PB)을 이용하여 적층형 메모리 장치(110)를 테스트하는 것은 현실적으로 어렵다. 또한, 적층형 메모리 장치(110)가 SIP(System In Package) 형태로 패키지 내부에서 컨트롤러(120)와 통신하므로, PHY 범프들(PB)을 이용해 적층형 메모리 장치(110)를 테스트하는 것은 더욱 어렵다. 이러한 이유로 PHY 범프들(PB) 보다 상대적으로 물리적인 사이즈가 크고 갯수가 적은 DA 범프들(DAB) 혹은 DA 패드들을 이용해 메모리 장치를 테스트할 수 있다.
도 4a 및 도 4b 는 관통 전극(TSV)의 구조를 설명하기 위한 단면도 및 평면도 이다. 도 4a 의 관통 전극(TSV)은 도 1 및 도 2 의 코어 다이 혹은 베이스 다이 중 하나에 형성될 수 있다.
도 4a 를 참조하면, 기판(SUB)을 관통하여 관통 전극(TSV)이 형성되고, 관통 전극(TSV)의 상부에 제 1 층간 절연막(M1_N) 및 제 2 층간 절연막(M1_O)이 형성된다. 제 1 층간 절연막(M1_N)은 실리콘 질화막(silicon nitride)으로 구성되고, 제 2 층간 절연막(M1_0)은 실리콘 산화막(silicon oxide)으로 구성될 수 있다. 제 1 층간 절연막(M1_N)은 관통 전극 캡핑막(through electrode capping layer)으로 정의될 수도 있다.
제 1 층간 절연막(M1_N) 및 제 2 층간 절연막(M1_O) 내에 제 1 메탈 레이어(M1)가 형성된다. 제 1 메탈 레이어(M1)는 관통 전극(TSV)과 전기적으로 연결된다. 도면에 도시되지 않았지만, 제 1 메탈 레이어(M1)는 멀티-레벨 레이어 구조의 최하부 메탈 레이어일 수 있다. 즉, 제 1 메탈 레이어(M1)의 상부에는 메탈 콘택을 통해 제 2 메탈 레이어(M2)가 형성되고, 제 2 메탈 레이어(M2)의 상부에는 메탈 콘택을 통해 제 3 메탈 레이어(M3)가 형성될 수 있다. 관통 전극(TSV)의 전극 재료로는 전도성이 좋고 값이 비교적 싼 구리(Cu)가 사용될 수 있다. 관통 전극(TSV)은 D1의 지름과 D2의 깊이로 형성될 수 있다.
도 4b 를 참조하면, 관통 전극(TSV)의 목표 지름(TARGET DIAMETER)이 TD1 임이라고 가정할 때, 제조 공정의 여러가지 요인으로 인하여 목표 지름(TD1) 보다 큰 지름(TD2)을 가지는 관통 전극(TSV) 혹은 작은 지름(TD3)을 가지는 관통 전극(TSV)이 형성될 수 있다. 관통 전극(TSV)이 목표 지름(TD1) 보다 큰 지름(TD2) 혹은 작은 지름(TD3)을 가지는 경우, 관통 전극용 범프를 형성하기 위한 공정이 불가능하거나, 스택 장비의 불량을 야기시키며, 관통 전극 특성의 불규칙으로 인해 제품의 수율이 저하한다.
이하, 제안 발명에서는, 반도체 칩들이 패키징 되기 전 웨이퍼 레벨에서 각 다이별 관통 전극(TSV)이 정상적인 크기로 형성되었는지를 모니터링하고 이를 스크린할 수 있는 방법에 대해 논의하고자 한다.
도 5a 는 본 발명의 제 1 실시예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 이다. 도 5b 는 도 5a 의 A-A' 선에 대응되는 단면도 이다.
도 5a 를 참조하면, 관통 전극용 테스트 패턴은, 포싱 라인(FL)과 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)을 포함할 수 있다. 포싱 라인(FL), 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)은 도전성 물질로 구성될 수 있다.
포싱 라인(FL)은, 관통 전극(TSV)의 상부에서 제 1 방향(예를 들어, +Y 방향)으로 연장되도록 형성되며, 관통 전극(TSV)과 전기적으로 연결될 수 있다. 포싱 라인(FL)은, 형성하고자 하는 관통 전극(TSV)의 중심(이하, '타겟 중심(TC)'이라고 한다)을 가로지르도록 제 1 방향으로 연장될 수 있다.
제 1 모니터링 라인(MoL1)은, 포싱 라인(FL)으로부터 제 2 방향(예를 들어, +X 방향)으로 제 1 간격(R1) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 제 2 모니터링 라인(MoL2)은, 포싱 라인(FL)으로부터 제 2 방향의 반대 방향(예를 들어, -X 방향)으로 제 2 간격(R2) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 포싱 라인(FL), 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)은 직접적으로 콘택되지 않고 서로 분리되도록 형성될 수 있다.
한편, 제 1 내지 제 3 메탈 라인(MeL1~MeL3)이 추가로 배치될 수 있다. 제 1 메탈 라인(MeL1)은, 포싱 라인(FL)과 전기적으로 연결될 수 있다. 제 2 메탈 라인(MeL2) 및 제 3 메탈 라인(MeL3)은, 관통 전극(TSV)과는 분리되도록 이격되어, 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)과 전기적으로 연결될 수 있다. 제 1 내지 제 3 메탈 라인(MeL1~MeL3)은 각각 직접 컨택하지 않고 분리되도록 배치될 수 있다.
도 5b 를 참조하면, 기판(SUB)을 관통하여 관통 전극(TSV)이 형성되고, 관통 전극(TSV)의 상부에 제 1 층간 절연막(M1_N) 및 제 2 층간 절연막(M1_O)이 형성된다. 제 1 층간 절연막(M1_N) 및 제 2 층간 절연막(M1_O) 내에 제 1 메탈 레이어(M1)가 형성된다. 제 1 메탈 레이어(M1)는 관통 전극(TSV)과 전기적으로 연결된다. 포싱 라인(FL) 및 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)은, 멀티-레벨 레이어 구조의 최하부 메탈 레이어, 즉, 제 1 메탈 레이어(M1)에 형성될 수 있다. 포싱 라인(FL)은, 타겟 중심(TC)을 가로지르도록 형성될 수 있다. 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)은, 포싱 라인(FL)으로부터, 즉, 타겟 중심(TC)으로부터 제 2 방향 및 제 2 방향의 반대 방향으로 제 1 간격(R1) 및 제 2 간격(R2)으로 각각 이격되어 형성될 수 있다. 이 때, 제 1 간격(R1) 및 제 2 간격(R2)은, 형성하고자 하는 관통 전극(TSV)의 지름(이하, '타겟 지름'이라고 한다)의 약 1/2 일 수 있다. 즉, 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)은, 형성하고자 하는 관통 전극(TSV)의 타겟 중심(TC)으로부터 약 반지름 만큼 이격될 수 있다.
상기의 관통 전극용 테스트 패턴에서, 관통 전극(TSV)의 지름이 타겟 지름 보다 커지게 되면, 관통 전극(TSV)은 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2) 중 적어도 하나와 오버랩되어 전기적으로 쇼트될 수 있다. 반면, 관통 전극(TSV)의 지름이 타겟 지름 보다 작아지게 되면, 관통 전극(TSV)은 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2) 모두와 콘택되지 않고 분리되어 전기적으로 오픈될 수 있다.
한편, 도 5a 및 도 5b 에서는, 포싱 라인(FL)이 타겟 중심(TC)에 형성되고, 제 1 모니터링 라인(MoL1) 및 제 2 모니터링 라인(MoL2)이 타겟 중심(TC)으로부터 타겟 지름의 1/2 간격(즉, 동일 간격)으로 이격되어 형성되는 경우를 설명하였지만, 제안 발명은 이에 한정되지 않는다. 이하에서는, 포싱 라인(FL)이 관통 전극(TSV)의 타겟 중심(TC)으로부터 소정 간격 이격되어 배치되거나, 두 개 이상의 모니터링 라인이 서로 다른 간격으로 이격되어 배치되는 경우를 설명한다.
도 6 은 본 발명의 제 1 실시예의 변형예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 이다.
도 6 을 참조하면, 관통 전극용 테스트 패턴은, 포싱 라인(FL)과 제 1 내지 제 4 모니터링 라인(MoL1~MoL4)을 포함할 수 있다.
포싱 라인(FL)은, 관통 전극(TSV)의 상부에서 제 1 방향(예를 들어, +Y 방향)으로 연장되도록 형성되며, 관통 전극(TSV)과 전기적으로 연결될 수 있다. 포싱 라인(FL)은, 관통 전극(TSV)의 타겟 중심(TC)으로부터 제 2 방향의 반대 방향(예를 들어, -X 방향)으로 소정 간격 이격되어 형성될 수 있다. 실시예에 따라, 포싱 라인(FL)은, 관통 전극(TSV)의 타겟 중심(TC)으로부터 제 2 방향(예를 들어, +X 방향)으로 소정 간격 이격되어 형성될 수 있다. 즉, 포싱 라인(FL)은 제 1 모니터링 라인(MoL1)과 제 2 모니터링 라인(MoL2) 사이에서, 관통 전극(TSV)의 타겟 중심(TC)으로부터 제 2 방향 혹은 제 2 방향의 반대 방향으로 소정 간격으로 이격되어 형성될 수 있다.
제 1 모니터링 라인(MoL1)은, 포싱 라인(FL)으로부터 제 2 방향으로 제 1 간격(R1) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 제 2 모니터링 라인(MoL2)은, 포싱 라인(FL)으로부터 제 2 방향의 반대 방향으로 제 2 간격(R2) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 도 5a 의 실시예와는 다르게, 제 1 간격(R1) 및 제 2 간격(R2)은 서로 다를 수 있다.
제 3 모니터링 라인(MoL3)은, 관통 전극(TSV)의 타겟 중심(TC)으로부터 제 1 방향의 반대 방향(예를 들어, -Y 방향)으로 제 3 간격(R3) 이격되어 제 2 방향으로 연장되도록 형성될 수 있다. 제 4 모니터링 라인(MoL4)은, 관통 전극(TSV)의 타겟 중심(TC)으로부터 제 1 방향으로 제 4 간격(R4) 이격되어 제 2 방향으로 연장되도록 형성될 수 있다. 제 3 간격(R3) 및 제 4 간격(R4)은 서로 다를 수 있다. 실시예에 따라, 제 3 간격(R3) 및 제 4 간격(R4) 중 적어도 하나는 관통 전극(TSV)의 타겟 지름의 약 1/2 일 수 있다. 실시예에 따라, 제 3 간격(R3) 및 제 4 간격(R4)은 동일하거나, 모두 타겟 지름의 약 1/2 일 수 있다.
한편, 제 1 내지 제 5 메탈 라인(MeL1~MeL5)이 추가로 배치될 수 있다. 제 1 메탈 라인(MeL1)은, 포싱 라인(FL)과 전기적으로 연결될 수 있다. 제 2 메탈 라인(MeL2) 내지 제 5 메탈 라인(MeL5)은, 관통 전극(TSV)과는 분리되도록 이격되어, 제 1 모니터링 라인(MoL1) 내지 제 4 모니터링 라인(MoL4)과 각각 전기적으로 연결될 수 있다. 제 1 내지 제 5 메탈 라인(MeL1~MeL5)은 각각 직접 컨택하지 않고 분리되도록 배치될 수 있다.
포싱 라인(FL)과 제 1 내지 제 4 모니터링 라인(MoL1~MoL4)은 직접적으로 콘택되지 않고 서로 분리되도록 형성될 수 있다. 이 때, 포싱 라인(FL)의 소정 간격은, 포싱 라인(FL)이 관통 전극(TSV)과 전기적으로 연결될 수 있는 범위에서 설정될 수 있다. 포싱 라인(FL) 및 제 1 내지 제 4 모니터링 라인(MoL1~MoL4)은 동일한 메탈 레이어에 형성될 수 있다.
상기의 관통 전극용 테스트 패턴에서, 관통 전극(TSV)의 지름이 타겟 지름 보다 커지게 되면, 관통 전극(TSV)은 제 1 내지 제 4 모니터링 라인(MoL1~MoL4) 중 적어도 하나와 오버랩되어 전기적으로 쇼트될 수 있다. 반면, 관통 전극(TSV)의 지름이 타겟 지름 보다 작아지게 되면, 관통 전극(TSV)은 제 1 내지 제 4 모니터링 라인(MoL1~MoL4) 모두와 콘택되지 않고 분리되어 전기적으로 오픈될 수 있다.
도 7a 는 본 발명의 제 2 실시예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 이다. 도 7b 는 도 7a 의 B-B' 선에 대응되는 단면도 이다.
도 7a 를 참조하면, 관통 전극용 테스트 패턴은, 포싱 라인(FL)과 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)을 포함함 수 있다. 포싱 라인(FL) 및 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)은 도전성 물질로 구성될 수 있다.
포싱 라인(FL)은, 관통 전극(TSV)의 상부에서 제 1 방향(예를 들어, +Y 방향)으로 연장되도록 형성되며, 관통 전극(TSV)과 전기적으로 연결될 수 있다. 포싱 라인(FL)은, 관통 전극(TSV)의 타겟 중심(TC)을 가로지르도록 제 1 방향으로 연장될 수 있다.
제 1 모니터링 라인(MoL1)은, 포싱 라인(FL)으로부터 제 2 방향(예를 들어, +X 방향)으로 제 1 간격(R1) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 제 2 모니터링 라인(MoL2)은, 제 1 모니터링 라인(MoL1)으로부터 제 2 방향으로 제 2 간격(R2) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 제 3 모니터링 라인(MoL3)은, 제 2 모니터링 라인(MoL2)으로부터 제 2 방향으로 제 3 간격(R3) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 이 때, 제 1 간격(R1) 및 제 2 간격(R2)은, 관통 전극(TSV)의 타겟 지름의 약 1/4 일 수 있다. 실시예에 따라, 제 1 내지 제 3 간격(R1~R3)은 모두 관통 전극(TSV)의 타겟 지름의 약 1/4 일 수 있다. 즉, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)은, 포싱 라인(FL)을 기준으로 제 2 방향으로 타겟 지름의 약 1/4 간격으로 순차적으로 이격되어 형성될 수 있다. 포싱 라인(FL) 및 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)은 동일한 메탈 레이어에 형성될 수 있다. 포싱 라인(FL)과 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)은 직접적으로 콘택되지 않고 서로 분리되도록 형성될 수 있다.
한편, 제 1 내지 제 4 메탈 라인(MeL1~MeL4)이 추가적으로 배치될 수 있다. 제 1 메탈 라인(MeL1)은, 제 2 방향으로 연장되며 포싱 라인(FL)과 전기적으로 연결될 수 있다. 제 2 내지 제 4 메탈 라인(MeL2~MeL4)은, 관통 전극(TSV)과는 분리되도록 이격되어 제 2 방향으로 연장되며, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)과 각각 전기적으로 연결될 수 있다. 제 1 내지 제 4 메탈 라인(MeL1~MeL4)은 각각 직접 컨택하지 않고 분리되도록 배치될 수 있다.
도 7b 를 참조하면, 기판(SUB)을 관통하여 관통 전극(TSV)이 형성되고, 관통 전극(TSV)의 상부에 제 1 층간 절연막(M1_N) 및 제 2 층간 절연막(M1_O)이 형성된다. 제 1 층간 절연막(M1_N) 및 제 2 층간 절연막(M1_O) 내에 제 1 메탈 레이어(M1)가 형성된다. 제 1 메탈 레이어(M1)는 관통 전극(TSV)과 전기적으로 연결된다. 포싱 라인(FL) 및 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)은, 멀티-레벨 레이어 구조의 최하부 메탈 레이어, 즉, 제 1 메탈 레이어(M1)에 형성될 수 있다. 포싱 라인(FL)은, 타겟 중심(TC)을 가로지르도록 형성될 수 있다. 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)은, 포싱 라인(FL)을 기준으로, 즉, 타겟 중심(TC)으로부터 제 2 방향으로 제 1 내지 제 3 간격(R1~R3) 순차적으로 이격될 수 있다. 이 때, 제 1 내지 제 3 간격(R1~R3)은, 관통 전극(TSV)의 타겟 지름의 약 1/4 일 수 있다.
상기의 관통 전극용 테스트 패턴을 이용하면, 관통 전극(TSV)의 지름이 타겟 지름 보다 커지게 되면, 관통 전극(TSV)은 제 2 모니터링 라인(MoL2)과 오버랩되어 전기적으로 쇼트될 수 있다. 이 때, 관통 전극(TSV)의 지름의 커지는 정도에 따라, 관통 전극(TSV)은 제 3 모니터링 라인(MoL3)과 일부 오버랩되거나, 제 2 및 제 3 모니터링 라인(MoL2, MoL3) 모두와 오버랩될 수 있다. 반면, 관통 전극(TSV)의 지름이 타겟 지름 보다 작아지게 되면, 관통 전극(TSV)은 제 2 모니터링 라인(MoL2)과 분리되어 전기적으로 오픈될 수 있다.
한편, 도 7a 및 도 7b 에서는, 포싱 라인(FL)이 타겟 중심(TC)에 형성되고, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)이 타겟 중심(TC)으로부터 타겟 지름의 1/4 간격(즉, 동일 간격)으로 이격되어 형성되는 경우를 설명하였지만, 제안 발명은 이에 한정되지 않는다. 이하에서는, 포싱 라인(FL)이 관통 전극(TSV)의 타겟 중심(TC)으로부터 소정 간격 이격되어 배치되거나, 모니터링 라인들이 서로 다른 간격으로 이격되어 배치되는 경우를 설명한다.
도 8 은 본 발명의 제 2 실시예의 변형예에 따른 관통 전극용 테스트 패턴을 설명하기 위한 평면도 이다.
도 8 을 참조하면, 도 7a 의 실시예와는 다르게, 포싱 라인(FL)은, 관통 전극(TSV)의 타겟 중심(TC)으로부터 제 2 방향의 반대 방향(예를 들어, -X 방향)으로 소정 간격 이격되어 형성될 수 있다. 실시예에 따라, 포싱 라인(FL)은, 관통 전극(TSV)의 타겟 중심(TC)으로부터 제 2 방향(예를 들어, +X 방향)으로 소정 간격 이격되어 형성될 수 있다. 이 때, 포싱 라인(FL)의 소정 간격은, 포싱 라인(FL)이 관통 전극(TSV)과 전기적으로 연결될 수 있는 범위에서 설정될 수 있다.
제 1 모니터링 라인(MoL1)은, 포싱 라인(FL)으로부터 제 2 방향으로 제 1 간격(R1) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 제 2 모니터링 라인(MoL2)은, 제 1 모니터링 라인(MoL1)으로부터 제 2 방향으로 제 2 간격(R2) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 제 3 모니터링 라인(MoL3)은, 제 2 모니터링 라인(MoL2)으로부터 제 2 방향으로 제 3 간격(R3) 이격되어 제 1 방향으로 연장되도록 형성될 수 있다. 도 7a 의 실시예와는 다르게, 제 1 내지 제 3 간격(R1~R3)은 서로 다를 수 있다.
제 1 내지 제 4 메탈 라인(MeL1~MeL4)은 도 7a 의 구성과 실질적으로 동일하므로 상세한 설명은 생략한다.
한편, 도 7a 내지 도 8 의 제 2 실시예에서는, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)을 예로 들어 설명하였지만, 제안 발명은 이에 한정되지 않는다. n개 (n ≥ 3)의 모니터링 라인들이 배치될 수 있으며, 제 1 내지 제 n 모니터링 라인은, 포싱 라인(FL)과 동일한 메탈 레이어에 형성되며, 포싱 라인(FL)을 기준으로 제 2 방향으로 제 1 내지 제 n 간격으로 순차적으로 이격되어 제 1 방향으로 연장되도록 형성될 수 있다.
이하에서는, 제 1 실시예 및 제 2 실시예에 따른 관통 전극용 테스트 패턴을 이용하여 관통 전극을 테스트하기 위한 반도체 장치의 구성을 설명하기로 한다. 이하에서는, 설명의 편의를 위해, 제 2 실시예에 따른 테스트 패턴을 예로 들어 설명하기로 한다.
도 9 는 본 발명의 일 실시예에 따른 반도체 장치(200)의 구성을 설명하기 위한 도면이다.
도 9 를 참조하면, 반도체 장치(200)는, 포싱 라인(FL), 제 1 내지 제 3 모니터링 라인(MoL1~MoL3), 선택 회로(230) 및 모니터링 회로(250)를 포함할 수 있다.
도 9 의 포싱 라인(FL) 및 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)는 도 7a 내지 도 8 의 구성과 실질적으로 동일한 바 상세한 설명은 생략하기로 한다. 선택 회로(230)는, 모니터링 신호(TMON<0:2>)에 따라 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨 중 하나를 선택하여 검출 신호(DET_VL)로 출력할 수 있다. 모니터링 신호(TMON<0:2>)는 모니터링 라인의 개수에 대응되는 비트 수를 가지는 멀티 비트 신호로 구성되며, 각 비트는 순차적으로 활성화 될 수 있다. 즉, 선택 회로(230)는, 모니터링 신호(TMON<0:2>)에 따라 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨을 검출 신호(DET_VL)로 순차적으로 출력할 수 있다. 모니터링 회로(250)는, 제 1 단자(MLT)를 통해 검출 신호(DET_VL)를 입력받고, 제 2 단자(FLT)를 통해 포싱 라인(FL)에 전원전압(VDD) 레벨을 인가할 수 있다. 모니터링 회로(250)는, 제 2 단자(FLT)를 통해 포싱 라인(FL)에 전원전압(VDD) 레벨을 인가할 수 있다. 모니터링 회로(250)는, 제 1 단자(MLT)를 통해 입력되는 검출 신호(DET_VL)를 토대로 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단할 수 있다.
참고로, 관통 전극(TSV)의 실제 지름 혹은 사이즈에 따라 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)은 관통 전극(TSV)과 일부(partially) 혹은 완전히(completely) 오버랩되거나 분리될 수 있다. 포싱 라인(FL)에 전원전압(VDD) 레벨이 인가됨에 따라, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨은 관통 전극(TSV)과의 오버랩 정도에 따라 결정될 수 있다. 예를 들어, 모니터링 라인이 관통 전극(TSV)과 완전히 오버랩되어 전기적으로 쇼트되는 경우, 포싱 라인(FL)과 모니터링 라인(MoL1~MoL3) 사이의 저항은 실질적으로 0의 값을 가진다. 따라서, 포싱 라인(FL)의 전원전압(VDD) 레벨에 대한 모니터링 라인의 전압 레벨은 전원전압(VDD) 레벨로 설정될 수 있다. 모니터링 라인이 관통 전극(TSV)과 분리되어 전기적으로 오픈되는 경우, 포싱 라인(FL)과 모니터링 라인(MoL1~MoL3) 사이의 저항은 실질적으로 무한대 값을 가진다. 따라서, 포싱 라인(FL)의 전원전압(VDD) 레벨에 대한 해당 모니터링 라인의 전압 레벨은 0V로 설정될 수 있다. 모니터링 라인이 관통 전극(TSV)과 일부 오버랩되거나 콘택되어 전기적으로 쇼트되는 경우, 포싱 라인(FL)과 모니터링 라인(MoL1~MoL3) 사이의 저항은 0에 가깝지만 0 보다는 큰 값을 가질 수 있다. 따라서, 포싱 라인(FL)의 전원전압(VDD) 레벨에 대한 해당 모니터링 라인의 전압 레벨은 전원전압(VDD) 레벨과 0V 사이의 값으로 설정될 수 있다. 즉, 오버랩 정도에 따라 해당 모니터링 라인의 전압 레벨은 증가할 수 있다.
모니터링 회로(250)는, 포싱 라인(FL)에 인가된 전원전압(VDD) 레벨에 대한 각 모니터링 라인의 전압 레벨에 대응하는 검출 신호(DET_VL)를 토대로, 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단하여 출력단자(OUT)로 테스트 출력 신호(TEST_OUT)를 출력할 수 있다. 테스트 출력 신호(TEST_OUT)는, 테스트 패드(TPAD_OUT)를 통해 외부 테스트 장치(미도시)로 제공될 수 있다.
한편, 상기의 실시예에서는, 포싱 라인(FL)에 전원전압(VDD) 레벨을 인가하여 각 모니터링 라인의 전압 레벨에 대응하는 검출 신호(DET_VL)를 출력하는 점을 예로 들어 설명하였지만, 제안 발명은 이에 한정되지 않는다. 실시예에 따라, 포싱 라인(FL)에 전류를 공급하는 커런트 소스(미도시)를 배치하고 각 모니터링 라인의 전압 레벨에 대응하는 검출 신호(DET_VL)를 출력할 수도 있다. 모니터링 회로(250)는, 포싱 라인(FL)에 인가된 전원전압(VDD) 레벨에 대한 각 모니터링 라인의 전압 레벨에 대응하는 검출 신호(DET_VL)를 토대로, 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단하여 출력단자(OUT)로 테스트 출력 신호(TEST_OUT)를 출력할 수 있다.
한편, 도 9 의 반도체 장치(200)는 모니터링 회로(250)가 내부에 구비되는 경우를 설명하였지만, 제안 발명은 이에 한정되지 않는다. 이하에서는, 모니터링 회로가 반도체 장치의 외부 테스트 장치에 구비되는 경우를 설명한다.
도 10 은 본 발명의 다른 실시예에 따른 반도체 장치(300)의 구성을 설명하기 위한 도면이다.
도 10 을 참조하면, 반도체 장치(300)는, 포싱 라인(FL), 제 1 내지 제 3 모니터링 라인(MoL1~MoL3) 및 선택 회로(330)를 포함할 수 있다. 반도체 장치(300)는, 제 1 테스트 패드(TPAD_OUT) 및 제 2 테스트 패드(TPAD_IN)를 더 구비할 수 있다.
도 10 의 포싱 라인(FL), 제 1 내지 제 3 모니터링 라인(MoL1~MoL3) 및 선택 회로(330)는 도 7a 내지 도 8 의 구성과 실질적으로 동일한 바 상세한 설명은 생략하기로 한다. 제 1 테스트 패드(TPAD_OUT)는, 검출 신호(DET_VL)를 외부 테스트 장치에 제공할 수 있다. 제 2 테스트 패드(TPAD_IN)는, 외부 테스트 장치로부터 제공되는 전원전압(VDD) 레벨을 포싱 라인(FL)에 인가할 수 있다.
상기와 같이, 전원전압(VDD) 레벨이 제 2 테스트 패드(TPAD_IN)를 통해 포싱 라인(FL)에 인가됨에 따라, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨은 관통 전극(TSV)과의 오버랩 정도에 따라 결정될 수 있다. 선택 회로(230)는, 모니터링 신호(TMON<0:2>)에 따라 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨을 검출 신호(DET_VL)로 순차적으로 출력할 수 있다. 외부 테스트 장치는, 검출 신호(DET_VL)를 토대로 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단할 수 있다. 즉, 외부 테스트 장치는, 검출 신호(DET_VL)를 토대로, 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단할 수 있다.
도 11 은 본 발명의 실시예에 따른 관통 전극용 테스트 패턴이 적용된 적층형 반도체 장치(110)의 구성을 설명하기 위한 도면이다.
도 11 을 참조하면, 관통 전극용 테스트 패턴이 적층형 반도체 장치(110)의 각 다이에 적용된 경우가 도시되어 있다.
적층형 반도체 장치(110)의 각 다이는, 관통 전극용 테스트 패턴(910), 선택 회로(930) 및 모니터링 회로(950)를 포함할 수 있다.
관통 전극용 테스트 패턴(910)은, 도 5a 내지 도 8 에 설명된 어느 하나의 패턴으로 형성될 수 있다. 선택 회로(930)는, 모니터링 신호(TMON<0:2>)에 따라 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨 중 하나를 선택하여 검출 신호(DET_VL)로 출력할 수 있다. 모니터링 회로(950)는, 제 1 단자(MLT)를 통해 검출 신호(DET_VL)를 입력받고, 제 2 단자(FLT)를 통해 포싱 라인(FL)에 전원전압(VDD) 레벨을 인가할 수 있다. 모니터링 회로(950)는, 제 2 단자(FLT)를 통해 포싱 라인(FL)에 전원전압(VDD) 레벨을 인가할 수 있다. 모니터링 회로(250)는, 포싱 라인(FL)에 인가된 전원전압(VDD) 레벨에 대한 각 모니터링 라인의 전압 레벨에 대응하는 검출 신호(DET_VL)를 토대로, 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단하여 출력단자(OUT)로 테스트 출력 신호(TEST_OUT)를 출력할 수 있다.
이하, 도 5a 내지 도 12 를 참조하여 본 발명의 실시예에 따른 반도체 장치의 테스트 방법을 설명한다.
도 12 는 본 발명의 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 도면이다.
도 12 를 참조하면, 도 9 의 모니터링 회로(250) 또는 도 10 의 외부 테스트 장치는, 포싱 라인(FL)에 전원전압(VDD) 레벨을 인가한다(S1110). 포싱 라인(FL)에 전원전압(VDD) 레벨이 인가되면, 관통 전극(TSV)의 실제 지름 혹은 사이즈에 따라 관통 전극(TSV)에 인접한 모니터링 라인들의 전압 레벨이 결정될 수 있다. 예를 들어, 관통 전극(TSV)의 실제 지름이 타겟 지름 보다 커지게 되면, 관통 전극(TSV)과 오버랩되는 모니터링 라인들의 수가 증가할 수 있다. 반면, 관통 전극(TSV)의 실제 지름이 타겟 지름 보다 작아지게 되면, 관통 전극(TSV)과 오버랩되는 모니터링 라인들의 수가 감소할 수 있다. 이 때, 관통 전극(TSV)과 완전히 오버랩되는 모니터링 라인의 전압 레벨, 관통 전극(TSV)과 일부 오버랩되는 모니터링 라인의 전압 레벨 및 관통 전극(TSV)과 콘택되지 않고 분리되는 모니터링 라인의 전압 레벨은 서로 다를 수 있다. 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨은 관통 전극(TSV)과의 오버랩 정도에 따라 결정될 수 있다. 이때, 오버랩 정도에 따라 해당 모니터링 라인의 전압 레벨은 증가할 수 있다.
도 9 및 도 10 의 선택 회로(230, 330)은, 모니터링 신호(TMON<0:2>)에 따라 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨을 순차적으로 검출 신호(DET_VL)로 출력한다(S1120).
도 9 의 모니터링 회로(250) 또는 도 10 의 외부 테스트 장치는, 순차적으로 제공되는 검출 신호(DET_VL)를 토대로 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단할 수 있다(S1130). 예를 들어, 포싱 라인(FL)에 0.7V의 전원전압(VDD) 레벨이 인가됨에 따라 제 1 모니터링 라인(MoL1~MoL3)의 전압 레벨이 각각 0.7V, 0~0.7V, 0V일 때, 관통 전극(TSV)의 실제 지름이 타겟 지름으로 형성된 경우라고 가정한다. 만약, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨이 각각 0.7V, 0.7V, 0.65V 라면, 관통 전극(TSV)의 실제 지름이 타겟 지름 보다 크게 형성되어 오버랩되는 모니터링 라인들의 수가 증가하였다고 판단할 수 있다. 만약, 제 1 내지 제 3 모니터링 라인(MoL1~MoL3)의 전압 레벨이 각각 0.7V, 0.0V, 0.0V 라면, 관통 전극(TSV)의 실제 지름이 타겟 지름 보다 작게 형성되어 오버랩되는 모니터링 라인들의 수가 감소하였다고 판단할 수 있다.
상기와 같이, 제안 발명에서는, 포싱 라인(FL)에 전원전압(VDD) 레벨을 인가하고, 관통 전극(TSV)의 실제 지름 혹은 사이즈에 따른 인접한 모니터링 라인들의 전압 레벨을 검출함으로써 관통 전극(TSV)이 타겟 지름을 가지는 지를 판단할 수 있다. 특히, 제안 발명은, 관통 전극이 정상적인 크기로 형성되었는지를 웨이퍼 레벨에서 모니터링하고 관통 전극의 불량을 스크린함으로써 전체 칩 수율을 향상시킬 수 있다는 효과가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (26)

  1. 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되며, 상기 관통 전극과 전기적으로 연결된 포싱 라인;
    상기 포싱 라인으로부터 제 2 방향 및 상기 제 2 방향의 반대 방향으로 제 1 간격 및 제 2 간격으로 각각 이격되어 상기 제 1 방향으로 연장되도록 형성된 제 1 및 제 2 모니터링 라인; 및
    모니터링 신호에 따라 상기 제 1 모니터링 라인 및 상기 제 2 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 선택 회로
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 포싱 라인 및 상기 제 1 모니터링 라인 및 제 2 모니터링 라인은 동일한 메탈 레이어에 형성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 포싱 라인은,
    상기 관통 전극의 타겟 중심을 가로지르도록 상기 제 1 방향으로 연장되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 포싱 라인은,
    상기 제 1 모니터링 라인 및 제 2 모니터링 라인 사이에서, 상기 관통 전극의 타겟 중심으로부터 상기 제 2 방향 혹은 상기 제 2 방향의 반대 방향으로 소정 간격 이격되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 간격 및 제 2 간격은 각각,
    상기 관통 전극의 타겟 지름의 약 1/2 인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 간격 및 제 2 간격은 서로 다른 반도체 장치.
  7. 제 1 항에 있어서,
    상기 관통 전극의 타겟 중심으로부터 상기 제 1 방향 및 상기 제 1 방향의 반대 방향으로 제 3 및 제 4 간격으로 각각 이격되어 상기 제 2 방향으로 연장되되, 상기 포싱 라인과 분리되도록 형성된 제 3 및 제 4 모니터링 라인
    을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 포싱 라인 및 상기 제 1 내지 제 4 모니터링 라인은 동일한 메탈 레이어에 형성되는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 3 및 제 4 간격은 각각,
    상기 관통 전극의 타겟 지름의 약 1/2 인 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 3 및 제 4 간격은 서로 다른 반도체 장치.
  11. 제 1 항에 있어서,
    상기 포싱 라인에 전원전압 레벨을 인가하고, 상기 검출 신호를 토대로 상기 관통 전극이 타겟 지름을 가지는 지를 판단하는 모니터링 회로
    를 더 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 포싱 라인에 외부 장치로부터 제공되는 전원전압 레벨을 인가하기 위한 제 1 테스트 패드; 및
    상기 검출 신호를 상기 외부 장치에 제공하기 위한 제 2 테스트 패드
    를 더 포함하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제 1 모니터링 라인 및 제 2 모니터링 라인의 전압 레벨은,
    해당 모니터링 라인과 상기 관통 전극과의 오버랩 정도에 따라 결정되는 반도체 장치.
  14. 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되며, 상기 관통 전극과 전기적으로 연결된 포싱 라인;
    상기 포싱 라인을 기준으로 제 2 방향으로 제 1 내지 제 3 간격으로 순차적으로 이격되어 상기 제 1 방향으로 연장되도록 형성된 제 1 내지 제 3 모니터링 라인; 및
    모니터링 신호에 따라 상기 제 1 내지 제 3 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 선택 회로
    를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 포싱 라인 및 상기 제 1 내지 제 3 모니터링 라인은 동일한 메탈 레이어에 형성되는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 포싱 라인은,
    상기 관통 전극의 타겟 중심을 가로지르도록 상기 제 1 방향으로 연장되는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 포싱 라인은,
    상기 관통 전극의 타겟 중심으로부터 상기 제 2 방향 혹은 상기 제 2 방향의 반대 방향으로 소정 간격 이격되어 상기 제 1 방향으로 연장되는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 제 1 내지 상기 제 3 간격은 각각,
    상기 관통 전극의 타겟 지름의 약 1/4 인 반도체 장치.
  19. 제 14 항에 있어서,
    상기 제 1 내지 제 3 간격은 서로 다른 반도체 장치.
  20. 제 14 항에 있어서,
    상기 포싱 라인에 전원전압 레벨을 인가하고, 상기 검출 신호를 토대로 상기 관통 전극이 타겟 지름을 가지는 지를 판단하는 모니터링 회로
    를 더 포함하는 반도체 장치.
  21. 제 14 항에 있어서,
    상기 포싱 라인에 외부 장치로부터 제공되는 전원전압 레벨을 인가하기 위한 제 1 테스트 패드; 및
    상기 검출 신호를 상기 외부 장치에 제공하기 위한 제 2 테스트 패드
    를 더 포함하는 반도체 장치.
  22. 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되며, 상기 관통 전극과 전기적으로 연결된 포싱 라인;
    상기 포싱 라인과 동일한 메탈 레이어에 형성되며, 상기 포싱 라인을 기준으로 제 2 방향으로 제 1 내지 제 n 간격으로 순차적으로 이격되어 상기 제 1 방향으로 연장되도록 형성된 제 1 내지 제 n 모니터링 라인;
    모니터링 신호에 따라 상기 제 1 내지 제 n 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 선택 회로; 및
    상기 검출 신호를 토대로 상기 관통 전극이 타겟 지름을 가지는 지를 판단하는 모니터링 회로
    를 포함하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 모니터링 회로는,
    상기 포싱 라인에 전원전압 레벨을 인가하고, 상기 검출 신호를 토대로 상기 관통 전극이 상기 타겟 지름을 가지는 지를 판단하는 반도체 장치.
  24. 제 22 항에 있어서,
    상기 제 1 내지 제 n 모니터링 라인의 전압 레벨은,
    해당 모니터링 라인과 상기 관통 전극과의 오버랩 정도에 따라 결정되는 반도체 장치.
  25. 관통 전극의 상부에서 제 1 방향으로 연장되도록 형성되어 상기 관통 전극과 전기적으로 연결된 포싱 라인 및 상기 포싱 라인과 동일한 메탈 레이어에 형성되며 상기 포싱 라인을 기준으로 제 2 방향으로 제 1 내지 제 n 간격으로 순차적으로 이격되어 상기 제 1 방향으로 연장된 제 1 내지 제 n 모니터링 라인을 포함하는 반도체 장치에서,
    상기 포싱 라인에 전원전압 레벨을 인가하는 단계;
    모니터링 신호에 따라 상기 제 1 내지 제 n 모니터링 라인의 전압 레벨 중 하나를 선택하여 검출 신호로 출력하는 단계; 및
    상기 검출 신호를 토대로 상기 관통 전극이 타겟 지름을 가지는 지를 판단하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  26. 제 25 항에 있어서,
    상기 제 1 내지 제 n 모니터링 라인의 전압 레벨은,
    해당 모니터링 라인과 상기 관통 전극과의 오버랩 정도에 따라 결정되는 반도체 장치의 테스트 방법.
KR1020200016383A 2019-12-23 2020-02-11 적층형 반도체 장치 및 이의 테스트 방법 KR20210101881A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200016383A KR20210101881A (ko) 2020-02-11 2020-02-11 적층형 반도체 장치 및 이의 테스트 방법
US16/928,157 US11156657B2 (en) 2019-12-23 2020-07-14 Stacked semiconductor device and test method thereof
CN202010709042.8A CN113097180B (zh) 2019-12-23 2020-07-22 层叠式半导体器件及其测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200016383A KR20210101881A (ko) 2020-02-11 2020-02-11 적층형 반도체 장치 및 이의 테스트 방법

Publications (1)

Publication Number Publication Date
KR20210101881A true KR20210101881A (ko) 2021-08-19

Family

ID=77492644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200016383A KR20210101881A (ko) 2019-12-23 2020-02-11 적층형 반도체 장치 및 이의 테스트 방법

Country Status (1)

Country Link
KR (1) KR20210101881A (ko)

Similar Documents

Publication Publication Date Title
TWI443349B (zh) 具有偵知晶片斷裂結構之半導體裝置
US9502314B2 (en) Method for manufacturing tested apparatus and method for manufacturing system including tested apparatus
US9018969B2 (en) Semiconductor device with aligned bumps
JP5932324B2 (ja) 半導体装置及びその試験方法
US9465068B2 (en) Test method for semiconductor device having stacked plural semiconductor chips
KR20180099065A (ko) 적층형 반도체 장치
KR101977699B1 (ko) 멀티 칩 반도체 장치 및 그것의 테스트 방법
EP2533277A2 (en) Semiconductor device
KR20130044048A (ko) 반도체 웨이퍼 및 이를 이용한 스택 패키지 제조방법
US9411015B2 (en) Semiconductor device having penetrating electrodes each penetrating through substrate
KR20170034178A (ko) 반도체 패키지 장치
US20130153899A1 (en) Semiconductor device having plural semiconductor chips
KR20210080928A (ko) 적층형 반도체 장치 및 이의 테스트 방법
US20160305983A1 (en) Interposer for inspecting semiconductor chip
KR20210101881A (ko) 적층형 반도체 장치 및 이의 테스트 방법
US11156657B2 (en) Stacked semiconductor device and test method thereof
KR100663372B1 (ko) 반도체 메모리 장치 및 이의 유사 접지 패드 생성 방법
KR20210081753A (ko) 반도체 장치 및 이의 테스트 방법
TWI768782B (zh) 測試三維積體電路中矽穿孔的電路結構
CN113097180B (zh) 层叠式半导体器件及其测试方法
KR101965906B1 (ko) 반도체 장치
KR20230123347A (ko) 반도체 패키지 테스트 장치 및 이를 이용한 반도체 패키지 테스트 방법
CN110501628B (zh) 多通道封装及其测试装置和测试方法
KR20210096871A (ko) 마이크로 범프를 구비한 반도체 장치 및 그의 테스트 방법
KR20160041330A (ko) 반도체 패키지