KR20170034178A - 반도체 패키지 장치 - Google Patents

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Abstract

본 발명은 반도체 패키지 장치에 관한 것으로, 범프용 패드를 포함하는 반도체 장치를 테스트할 수 있도록 하는 기술이다. 이러한 본 발명은 기판의 상측에 형성된 제 1칩; 제 1칩과 인접하게 형성된 제 2칩; 제 1칩의 하측에 형성되어 외부의 접속부재와 제 1경로를 통해 전기적으로 연결되는 테스트용 마이크로 범프; 및 제 1칩의 하측에 형성되어 제 2칩과 제 2경로를 통해 전기적으로 연결되는 노말 마이크로 범프를 포함한다.

Description

반도체 패키지 장치{Semiconductor package device}
본 발명은 반도체 패키지 장치에 관한 것으로, 범프용 패드를 포함하는 반도체 장치를 테스트할 수 있도록 하는 기술이다.
반도체 장치는 계속적으로 고대역(High-Bandwidth)이 요구되고 있다. 특히 최근 모바일용 메모리 제품에서 시스템의 동작특성을 향상하기 위하여 입출력핀(IO; 동시에 액세스 가능한 데이터 핀) 개수의 확장이 요구되고 있다.
그런데, 이러한 입출력핀 개수의 확장은 칩 사이즈 및 패키지 등에 많은 제약 요소가 되고 있다. 예를 들면, 데이터를 256 비트라고 가정하면, 패키지 제작시 볼 아웃(Ball Out)으로 500여 개 이상의 볼이 필요하다.
하지만, 500개 이상의 볼을 가지는 패키지를 제작하기란 현실적으로 불가능하다. 특히, 모바일용 메모리 제품처럼 작은 패키지 사이즈를 요구하는 시장에서는 거의 현실성이 없다.
이에, 새로운 패키지 기술이 대두 되고 있는데, 그것은 마이크로-범프(μ-Bump) 기술이다. 일반적인 모바일용 제품에서 제어 칩과 메모리 칩은 포인트 투 포인트(Point to Point) 액세스를 실시한다.
마이크로-범프 기술은 이점을 고려하여, 제어 칩과 메모리 칩 사이에 필요로 하는 인터페이스 신호에 대하여 양쪽 패드의 위치를 동일시하여 와이어(wire) 없이 패드 간을 직접 연결하는 패키지 기술이다.
그런데, 이러한 마이크로-범프 기술을 적용하게 되면, 패드 사이즈가 상당히 작아서 웨이퍼 테스트를 하는데 어려움이 발생할 수 있다. 즉, 패드 사이즈가 작기 때문에 테스트시에 패드를 프루빙(Probing)하는데 어려움이 있다.
본 발명의 실시예는 반도체 패키지 장치에 관한 것으로 웨이퍼 테스트 패드를 이용하여 패키지 상태에서 직접 액세스 테스트(Direct access test)를 수행할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 패키지 장치는, 기판의 상측에 형성된 제 1칩; 제 1칩과 인접하게 형성된 제 2칩; 제 1칩의 하측에 형성되어 외부의 접속부재와 제 1경로를 통해 전기적으로 연결되는 테스트용 마이크로 범프; 및 제 1칩의 하측에 형성되어 제 2칩과 제 2경로를 통해 전기적으로 연결되는 노말 마이크로 범프를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지 장치는, 기판의 상측에 형성된 제 2칩; 제 2칩의 상측에 적층된 제 1칩; 제 1칩의 상부 에지 영역에 형성된 제 1웨이퍼 테스트 패드; 및 기판의 하부에 형성되어 상기 제 1웨이퍼 테스트 패드와 전기적으로 접속되는 접속부재를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 웨이퍼 테스트 패드를 이용하여 패키지 상태에서 직접 액세스 테스트(Direct access test)를 수행할 수 있도록 함으로써 시스템 온 칩 및 반도체 패키지의 사이즈를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 반도체 패키지 장치의 구성을 설명하기 위한 도면.
도 2는 반도체 패키지 장치의 세부 구성을 나타낸 도면.
도 3은 본 발명의 실시예에 따른 반도체 패키지 장치의 구성도.
도 4는 도 3의 반도체 패키지 장치에 관한 단면도.
도 5는 도 3의 반도체 패키지 장치에 관한 사시도.
도 6은 도 3의 반도체 패키지 장치에 관한 다른 실시예.
도 7은 도 3의 반도체 패키지 장치에 관한 또 다른 실시예.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 반도체 패키지 장치의 구성을 설명하기 위한 도면이다.
반도체 패키지 장치는, 디램(DRAM) 칩 CHIP이 복수의 디램 셀 영역(1~4)과, 복수의 범프 어레이 패드(5~8)를 포함한다.
여기서, 복수의 디램(DRAM) 셀 영역(1~4)은 반도체 칩 CHIP의 최외곽에 배치된다. 그리고, 복수의 디램 셀 영역(1~4)은 각각 복수의 메모리 셀을 구비하여 데이터를 저장하는 복수의 뱅크 또는 복수의 채널 단위로 구분되어 외부에서 인가되는 데이터를 저장하거나 저장된 데이터를 외부로 출력한다.
그리고, 복수의 범프 어레이 패드(5~8)는 외부 시스템과 신호를 송수신한다. 이러한 복수의 범프 어레이 패드(5~8)는 상부 디램 셀 영역(1, 2)과 하부 디램 셀 영역(3, 4)의 센터 영역에 배치된다.
복수의 범프 어레이 패드(5~8) 각각은 데이터(DQ)를 전달하기 위한 범프 패드, 전원(VDD2, VSSQ)을 공급하기 위한 파워 범프 패드, 신호(DQS)를 전달하기 위한 범프 패드 및 직접 액세스(Direct Access, 이하, DA 라 함) 테스트용 범프 패드 등을 포함한다. 여기서, DA 테스트용 범프 패드는 범프 어레이 패드(5~8)의 사이사이 영역에 배치되며 패키지 외부의 DA 볼(ball)과 접속된다.
시스템 업체가 디램 자체의 특성만을 평가하기 위해 시스템을 거치지 않고 직접 디램으로 입력을 인가하는 모드를 요구하고 있다. 즉, 각 채널의 뱅크 내 메모리 셀 들을 테스트하기 위하여 DA 모드 테스트 방식을 사용한다. 이러한 DA 모드 테스트시 DA 테스트용 마이크로 범프를 사용하게 된다.
도 2는 반도체 패키지 장치의 세부 구성을 나타낸 도면이다.
패키지 장치 PKG는 상부에 디램(DRAM) 칩(10)이 형성된다. 그리고, 디램 칩(10)의 하부에 디램 칩(10)을 제어하기 위한 시스템 온 칩 SOC(System On Chip)(20)이 형성될 수 있다. 디램 칩(10)은 다수의 내부 회로부(11)를 포함하고, 시스템 온 칩(20)도 다수의 내부 회로부(21)를 포함한다.
디램 칩(10)과 시스템 온 칩(20)은 다수의 마이크로 범프(30)를 통해 서로 전기적으로 연결된다. 그리고, 디램 칩(10)과 시스템 온 칩(20)은 TSV(Through Silicon Via, 관통 전극)를 통해 서로 연결되어 내부 회로부(11, 21)의 신호 및 데이터를 전달한다.
내부 회로부(11, 21)는 지정된 각종 동작을 수행한다. 그리고, 내부 회로부(11, 21)는 노말 동작시에 마이크로 범프(30)를 통해 시스템 온 칩(20)과 데이터를 입출력하고, 테스트 동작시에 마이크로 범프(30)를 통해 연결되는 DA 볼(40)을 통해 데이터를 입출력한다.
그런데, 패키지 장치 PKG는 디램 칩(10)과 시스템 온 칩(20) 사이의 센터 영역에 다수의 마이크로 범프(30)가 배치된다. 이에 따라, 패키지 장치 PKG는 디램 칩(10)이 시스템 온 칩(20)의 TSV를 통해 하부 영역의 DA 볼(40)과 연결된다.
와이드(WIDE) IO(Input and Output) 구조의 디램에서는 패키지 PKG의 외부에 DA 볼(40)을 포함하여 시스템 온 칩(20)을 거치지 않고 디램 칩(10)을 직접 테스트할 수 있도록 한다. 외부의 DA 볼(40)과 연결되는 마이크로 범프(30)의 위치는 주로 센터 영역에 배치된다.
하지만, 디램 칩(10)을 DA 테스트하기 위해서는 DA 볼(40)까지 연결되는 디램 칩(10)의 연결 라인이 시스템 온 칩(20)을 거쳐야 한다. 즉, 마이크로 범프(30)와 연결되는 관통전극 TSV 라인의 경로가 시스템 온 칩(20) 상에 형성되어야 한다.
이러한 경우 디램 칩(10)을 테스트하기 위해 형성되는 다수의 관통전극 TSV 라인이 시스템 온 칩(20)의 센터 영역을 거치게 되므로 시스템 온 칩(20)의 사이즈가 증가하게 된다. 또한, 디램 칩(10)의 입장에서도 DA 테스트를 위해 DA 볼(40)과 연결되는 별도의 마이크로 범프들을 더 구비해야 하므로 디램 칩(10)의 사이즈도 증가하게 된다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 장치의 구성도이다.
도 3의 실시예는 저전력을 소모하고 대역폭이 넓은 LPHBM(Low Power High Bandwidth memory)에 적용될 수 있다. 또한, 도 3의 실시예는 디램 칩(100)이 2개의 디램 셀 영역(110, 120)을 포함하여, 와이드(WIDE) IO의 하프(Half) 칩 형태를 갖는 것을 일 예로 설명하기로 한다.
또한, 본 발명의 실시예에서는 반도체 메모리 칩이 디램 칩(100)으로 이루어진 것을 일 예로 설명하였으나, 본 발명의 패키지에 포함된 메모리 칩의 종류는 한정되지 않는다.
예를 들어, 반도체 메모리 칩은 DRAM(Dynamic Random Access Memory)을 포함하거나 FeRAM(Ferroelectric Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), 플래시(flash) 메모리 등과 같은 비휘발성 메모리를 포함할 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지 장치는, 디램(DRAM) 칩(100)이 복수의 디램 셀 영역(110, 120)과, 복수의 범프 어레이 패드(130)를 포함한다.
여기서, 복수의 디램(DRAM) 셀 영역(110, 120)은 디램 칩(100)의 상부 영역에 배치된다. 그리고, 복수의 범프 어레이 패드(130)는 디램 셀 영역(110, 120)의 하부 영역에 배치된다. 범프 어레이 패드(130)는 디랩 셀 영역(110, 120)의 데이터를 외부로 입출력하기 위한 복수의 마이크로 범프와 연결될 수 있다.
그리고, 복수의 웨이퍼 테스트 패드 T_PAD는 범프 어레이 패드(130)의 하부 영역에 배치된다. 웨이퍼 테스트 패드 T_PAD는 범프 패드의 크기 및 마이크로 범프의 안정적인 안착을 위해 범프 패드를 직접 프로빙할 수 없으므로, 웨이퍼 테스트시에 프로빙을 위해 범프 패드를 대신하여 구비되는 패드이다. 웨이퍼 테스트 패드 T_PAD는 테스트 탐침에 의한 프로빙이 용이하도록 범프 패드보다 상대적으로 매우 큰 크기를 갖는다.
최근 반도체 장치가 고집적화 됨에 따라, 이에 상응하는 복잡한 반도체 소자의 기능을 점검하는 검사기술에 대한 중요도가 높아지고 있다. 반도체 소자의 검사는 개개의 단위 공정에서 단위 공정에 관련된 기초적인 검사가 이루어진다. 그 이후에, 전반적인 반도체 칩에 대한 전기적 검사는 반도체 칩이 제조된 이후, 테스트 장비(tester)와 프로브 스테이션(Probe Station)을 이용한 웨이퍼 레벨에서 이루어진다.
이와 같은 웨이퍼 레벨 테스트는 반도체 소자의 개개의 종류 및 기능에 따라 점검하는 방식이 각각 상이하다. 하지만, 크게 단선 및 단락검사(open short test), 기능검사(Functional test), 직류를 이용한 전류-전압 특성검사(DC test; Direct current test) 및 교류를 이용한 스피드 검사(AC test; Alternating current test) 등으로 분류할 수 있다.
이러한 웨이퍼 레벨 테스트는 반도체 제조 공정의 최종 단계에서 결함이 있는 반도체 소자를 선별하여 제거하는 것과, 선별된 반도체 소자의 결함에 대한 원인 분석을 통하여 문제점을 개선함으로써 전체적인 공정능력 및 수율을 향상시키는 역할을 한다.
이와 같은 웨이퍼 레벨 테스트는 프로브 스테이션에 장착되는 프로브 카드의 니들을 이용하여, 반도체 칩을 구성하는 소자들의 전기적을 특성을 측정하는 공정이다. 프로브 카드의 니들은 반도체 칩, 즉, 웨이퍼의 스크라이브 래인에 형성되어 있는 패드와 전기적으로 연결된 웨이퍼 테스트 패드 T_PAD를 콘택한다.
그리고, 니들을 통해 전기적 신호를 인가한 다음, 인가된 전기적 신호로부터 체크되는 신호에 의해 반도체 칩의 불량 여부, 즉 반도체 칩을 구성하는 소자들이 전기적 특성을 판단한다. 이렇게 웨이퍼 레벨 테스트 시 사용하는 테스트 패드가 "웨이퍼 테스트 패드 T_PAD"이다.
본 발명의 실시예에서 범프 어레이 패드(130)가 디램 셀 영역(110, 120) 영역의 센터 영역에 배치되지 않고, 디램 칩(100)의 하부 영역에 배치되어 시스템 온 칩 상에서 DA 테스트에 대한 로딩을 줄일 수 있도록 한다.
도 4는 도 3의 반도체 패키지 장치에 관한 단면도이다.
본 발명의 실시예에 따른 반도체 패키지 장치는, 패키지 PKG 내부에 디램 칩(100)이 배치된다. 그리고, 디램 칩(100)과 동일한 레이어 상에서 디램 칩(100)과 인접한 영역에 시스템 온 칩(200)이 배치된다.
최근 산업의 급속한 발전에 따라, 사용자의 요구에 의해 고속의 다기능의 제품들을 요구하는 추세이다. 이러한 요구에 따라 개발된 전자 제품 형태가 칩 스케일 패키지(Chip Scale Package) 또는 칩 사이즈 패키지(Chip Size Package)이다. 이러한 제품들 중 예로는 시스템 온 칩(SoC; System On Chip)가 있고, 이러한 시스템 온 칩(200)과 다수의 범프 패드(bump pad)들이 연결될 수 있다.
여기서, 시스템 온 칩(200)는 디램 칩(100)을 제어하는 메모리 컨트롤러, IP(Intellectual Property), 이들을 제어하는 중앙 처리 장치 그리고 이들을 연결하는 시스템 버스 등을 포함할 수 있다. IP는 메모리 컨트롤러를 통해서 복수의 메모리 칩 중 어느 하나를 액세스한다.
그리고, 디램 칩(100)의 좌측 가장자리 일정 영역은 몰딩부재(135)로 몰딩된다. 마이크로 범프(140, 150)는 상부의 몰딩부재(135)을 통해 디램 칩(100)과 연결된다. 여기서, 몰딩부재(135)은 에폭시(Epoxy) 물질로 이루어질 수 있다.
그리고, 마이크로 범프(140, 150)는 재배선 라인 RDL(Re-Distribution Layer)을 통해 디램 칩(100)과 연결될 수 있다. 즉, 몰딩부재(135)을 이용하여 재배선 라인 RDL을 디램 칩(100)의 외곽에 형성한 후, 재배선 라인 RDL과 마이크로 범프(140, 150)를 연결시킨다.
이러한 마이크로 범프(140, 150)는 패키지 기판 SUB의 상부에 형성된다. DA 볼(300)은 기판 SUB의 하부에 형성되어 마이크로 범프(140)와 연결된다. 여기서, DA 볼(300)은 외부의 테스트 단자가 접속되는 "접속부재"에 해당한다.
본 발명의 실시예에 따른 마이크로 범프(140, 150)들 중 마이크로 범프(140)는 디램 칩(100)을 직접 테스트하기 위한 DA 테스트용 마이크로 범프(140)로 사용된다. 그리고, 나머지 마이크로 범프(150)는 어드레스 또는 데이터를 시스템 온 칩(200)과 입출력하기 위한 노말 마이크로 범프(150)로 사용된다.
이러한 마이크로 범프(150)는 디램 칩(100)의 인터페이스와 관련된 신호들을 전송하기 위한 마이크로 범프이다. 즉, 설명의 편의를 위해, 데이터, 어드레스로 표현하였으나, 데이터, 어드레스 외에도 클록, 데이터 스트로브 신호들을 포함할 수 있다.
이에 따라, 마이크로 범프(140)는 DA 테스트를 위해 패키지 PKG 외부의 DA 볼(300)과 연결되고, 마이크로 범프(150)는 재배선라인 RDL을 통해 시스템 온 칩(200)의 마이크로 범프(210)와 연결된다.
그리고, 복수의 마이크로 범프(210~230)는 시스템 온 칩(200)의 하부 영역에 형성된다. 이러한 복수의 마이크로 범프(210~230)는 재배선 라인 RDL을 통해 디램 칩(100)의 마이크로 범프(150)와 연결된다. 복수의 마이크로 범프(210~230)는 기판 SUB의 상부에 형성된다.
그리고, 기판 SUB의 하부에는 DA 볼(310, 320)이 형성된다. 여기서, 기판 SUB는 인쇄회로기판(PCB; Printed Circuit Board)로 이루어질 수 있다. 그리고, DA 볼(310, 320)는 외부의 호스트(host)(즉, 외부 시스템)와 연결될 수 있으며 복수의 솔더 볼(solder ball)들을 포함할 수 있다.
도 5는 도 3의 반도체 패키지 장치에 관한 사시도이다.
본 발명의 실시예에 따른 반도체 패키지 장치는, 디램 칩(100)의 상부에 복수의 범프 어레이 패드(130)와 복수의 웨이퍼 테스트 패드 T_PAD를 포함한다. 그리고, 디램 칩(100)은 몰딩부재(135)과 연결되며, 몰딩부재(135)의 상부에 복수의 마이크로 범프(150)와 복수의 DA(Direct Access) 테스트용 마이크로 범프(140)가 형성된다.
여기서, 복수의 마이크로 범프(150)는 재배선 라인 RDL1을 통해 범프 어레이 패드(160)와 연결된다. 그리고, DA 테스트용 마이크로 범프(140)는 재배선 라인 RDL2을 통해 웨이퍼 테스트 패드 T_PAD와 연결된다.
또한, 패키징 이후에 DA 테스트용 마이크로 범프(140)를 도 4에서와 같이 DA 볼(300)과 연결하여, 패키지 PKG 외부에서 웨이퍼 테스트 패드 T_PAD를 통해 디램 칩(100)을 직접 테스트할 수 있도록 한다.
도 6은 도 3의 반도체 패키지 장치에 관한 다른 실시예이다.
본 발명의 다른 실시예에 따른 반도체 패키지 장치는, 패키지 PKG 내부에 디램 칩(400)과 시스템 칩(500)이 적층형으로 형성된다. 즉, 디램 칩(400)이 시스템 온 칩(500)의 상측에 형성된다. 도 6의 실시예에서는 시스템 온 칩(500)의 상부에 하나의 디램 칩(400)이 형성될 수 있다.
상측에 형성된 디램 칩(400)과 하측에 형성된 시스템 온 칩(500)은 마이크로 범프(410)에 의해 서로 전기적으로 연결된다. 디램 칩(400)은 관통 전극 TSV를 통해 하부의 마이크로 범프(410)와 연결된다. 와이드(WIDE) IO를 제공하는 반도체 장치들은 하나의 패키지 칩에 적층되기 위하여 관통전극 TSV를 이용한다.
그리고, 디램 칩(400)의 상부 에지 영역에는 웨이퍼 테스트 패드 T_PAD가 형성된다. 마이크로 범프(410)는 마이크로 범프 볼이 너무 작은 사이즈를 갖는다. 이에 따라, 와이드(WIDE) IO 계열의 디램은 마이크로 범프(410)를 직접 터치하여 테스트를 수행할 수 없으므로 필연적으로 웨이퍼 테스트 패드 T_PAD를 포함한다.
이러한 웨이퍼 테스트 패드 T_PAD는 와이어 본딩(420)을 통해 하부의 기판 SUB과 연결된다. 여기서, 웨이퍼 테스트 패드 T_PAD는 디램 칩(400)의 우측 상부 에지 영역에 형성되어 하부의 기판 SUB과 연결되므로, 웨이퍼 테스트 패드 T_PAD가 와이어 본딩(420)의 길이를 줄일 수 있도록 배치된다.
시스템 온 칩(500)은 하부에 형성된 복수의 마이크로 범프(510~530)를 통해 기판 SUB과 연결된다. 그리고, 기판 SUB의 하부에는 복수의 DA 볼(600~620)이 형성된다. 여기서, 복수의 DA 볼(600~620)은 외부의 테스트 단자가 접속되는 "접속부재"에 해당한다.
차세대 디램의 한 방식으로 대역폭(Bandwidth)을 늘리기 위하여 저 주파수 특성을 갖고 다수의 입출력 라인을 탑재한 와이드(WIDE) IO가 출현하였다. 와이드(WIDE) IO는 관통전극 TSV를 이용한 3D 형식의 디램으로 시스템 온 칩(500)의 상부에 디램 칩(400)이 적층 되는 형태이다. 이러한 적층형 구조를 갖는 패키지 PKG는 입출력 로딩을 최소화하여 많은 양의 전류를 줄일 수 있게 되었다.
디램(DRAM) 칩(400)에 요구되는 높은 메모리 대역폭(bandwidth)을 만족시키기 위해 디램 칩(400)은 WideIO(wide inputoutput)를 사용한다. 와이드(WIDE) IO란 디램칩(400)에 관통전극 TSV를 사용하여 디램 칩(400)을 시스템 온 칩(500)에 직접 연결하는 것이다.
따라서, 와이드(WIDE) IO를 사용하는 디램 칩(400)은 3D(3-dimension) 게이밍(gaming), HD(High-density) 비디오와 같이 높은 메모리 대역폭을 요구하여 응용프로그램을 수행하는 디바이스에 적용될 수 있다.
와이드(WIDE) IO는 시스템 온 칩(500)에 디램 칩(400)이 적층 된 후 최종적으로 패키지로 제작되면 패키지 밖으로 디램을 직접 테스트해야 한다. 이를 위해, 직접 액세스 테스트(Direct Access test)시 패키지 PKG를 테스트하기 위한 DA 볼(600~620)을 포함한다.
본 발명의 실시예는 집적 액세스 테스트를 수행하기 위하여 별도의 DA 테스트용 마이크로 범프를 사용하지 않고 웨이퍼 테스트시 사용하는 웨이퍼 테스트 패스 T_PAD를 이용하여 디램 칩(420)을 직접 액세스 테스트하게 된다.
도 7은 도 3의 반도체 패키지 장치에 관한 또 다른 실시예이다.
본 발명의 또 다른 실시예에 따른 반도체 패키지 장치는, 패키지 PKG 내부에 디램 칩(700, 710)과 시스템 칩(800)이 적층형으로 형성된다.
즉, 디램 칩(700, 710)은 시스템 온 칩(800)의 상측에 형성되며, 디램 칩(700)은 디랩 칩(710)과 인접하게 형성된다. 도 7의 실시예에서는 시스템 온 칩(800)의 상부에 두 개의 디램 칩(700, 710)이 형성될 수 있다.
상측에 형성된 디램 칩(700, 710)과 하측에 형성된 시스템 온 칩(800)은 마이크로 범프(720)에 의해 서로 전기적으로 연결된다. 디램 칩(700, 710)은 관통 전극 TSV를 통해 하부의 마이크로 범프(720)와 연결된다.
그리고, 디램 칩(700, 710)의 상부 에지 영역에는 웨이퍼 테스트 패드 T_PAD1, T_PAD2가 형성된다. 이러한 웨이퍼 테스트 패드 T_PAD1, T_PAD2는 재배선 라인 RDL3, RDL4을 통해 와이어 본딩(730, 740)과 연결된다. 그리고, 재배선 라인 RDL3, RDL4은 와이어 본딩(730, 740)을 통해 하부의 기판 SUB과 연결된다.
여기서, 웨이퍼 테스트 패드 T_PAD1는 디램 칩(700)의 우측 상부 에지 영역에 형성되어 재배선 라인 RDL3, 와이어 본딩(730)을 통해 하부의 기판 SUB과 연결된다. 그리고, 웨이퍼 테스트 패드 T_PAD2는 디램 칩(710)의 좌측 상부 에지 영역에 형성되어 재배선 라인 RDL4, 와이어 본딩(740)을 통해 하부의 기판 SUB과 연결된다.
웨이퍼 테스트 패드 T_PAD1를 디램 칩(700)의 좌측 상부 에지 영역에 배치하고, 웨이퍼 테스트 패드 T_PAD2를 디램 칩(710)의 우측 상부 에지 영역에 배치할 수도 있겠다. 하지만, 이러한 경우 디램 칩(700, 710)의 좌우 폭 만큼 시스템 온 칩(800)의 좌우 폭 길이가 커질 수 있으므로, 본 발명의 실시예에서는 웨이퍼 테스트 패드 T_PAD1, T_PAD2가 서로 인접하게 배치되도록 한다.
시스템 온 칩(800)의 칩 사이즈를 줄이기 위해서는 디램 칩(700, 710)을 테스트하기 위한 신호들을 시스템 온 칩(800)의 센터 영역에 배치할 수 없다. 이에 따라, 웨이퍼 테스트 패드 T_PAD1를 디램 칩(700)의 우측 상부의 에지 영역에 형성하고, 웨이퍼 테스트 패드 T_PAD2를 디램 칩(710)의 좌측 상부의 에지 영역에 형성한 후, 재배선 라인 RDL3, RDL4을 연결한다.
이러한 재배선 라인 RDL3, RDL4을 통해 와이어 본딩(730, 740)을 시스템 온 칩(800)의 좌우측 외곽으로 배치할 수 있도록 하여 시스템 온 칩(800)의 신호 라인 로딩을 줄일 수 있도록 한다.
시스템 온 칩(800)은 하부에 형성된 복수의 마이크로 범프(810)를 통해 기판 SUB과 연결된다. 그리고, 기판 SUB의 하부에는 복수의 DA 볼(900)이 형성된다. 여기서, 복수의 DA 볼(900)은 외부의 테스트 단자가 접속되는 "접속부재"에 해당한다.
이러한 본 발명의 실시예들은 디램 칩의 범프 어레이 내에 존재하는 DA 테스트용 마이크로 범프의 기능을 웨이퍼 테스트 패드 T_PAD로 대체하여 사용할 수 있게 되므로 칩 사이즈를 줄일 수 있게 된다. 그리고, 칩의 센터 영역에 존재하는 DA 테스트용 라인을 시스템 온 칩 측에 배치하지 않아도 되므로 시스템 온 칩의 사이즈를 줄일 수 있도록 한다. .
본 발명의 실시예가 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 실시예에 따른 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 기판의 상측에 형성된 제 1칩;
    상기 제 1칩과 인접하게 형성된 제 2칩;
    상기 제 1칩의 하측에 형성되어 외부의 접속부재와 제 1경로를 통해 전기적으로 연결되는 테스트용 마이크로 범프; 및
    상기 제 1칩의 하측에 형성되어 상기 제 2칩과 제 2경로를 통해 전기적으로 연결되는 노말 마이크로 범프를 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  2. 제 1항에 있어서, 상기 제 2칩은 시스템 온 칩인 것을 특징으로 하는 반도체 패키지 장치.
  3. 제 1항에 있어서, 상기 제 2칩의 하측 영역과 상기 기판 사이에 형성되는 복수의 마이크로 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  4. 제 1항에 있어서, 상기 제 1칩은
    상기 제 1칩의 외곽 일정 영역에 몰딩되어, 상기 테스트용 마이크로 범프와 상기 노말 마이크로 범프의 상부에 형성되는 몰딩부재를 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  5. 제 4항에 있어서,
    상기 몰딩 부재를 통해 상기 테스트용 마이크로 범프와 상기 제 1칩을 연결하는 제 1재배선라인을 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  6. 제 4항에 있어서,
    상기 노말 마이크로 범프와 상기 제 2칩의 하부 영역에 형성된 마이크로 범프들을 서로 연결하는 제 2재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  7. 제 1항에 있어서,
    상기 테스트용 마이크로 범프는 상기 제 1칩을 상기 제 1경로를 통해 직접 테스트하기 위한 DA(Direct Access) 테스트 모드에서 사용되는 것을 특징으로 하는 반도체 패키지 장치.
  8. 제 1항에 있어서,
    상기 제 1칩의 하측 외곽 영역에 배치된 웨이퍼 테스트 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  9. 제 8항에 있어서, 상기 웨이퍼 테스트 패드는
    상기 테스트용 마이크로 범프와 재배선 라인을 통해 연결되는 것을 특징으로 하는 반도체 패키지 장치.
  10. 제 8항에 있어서, 상기 웨이퍼 테스트 패드는
    웨이퍼 레벨의 테스트시에 프로빙을 위해 사용되는 패드인 것을 특징으로 하는 반도체 패키지 장치.
  11. 기판의 상측에 형성된 제 2칩;
    상기 제 2칩의 상측에 적층된 제 1칩;
    상기 제 1칩의 상부 에지 영역에 형성된 제 1웨이퍼 테스트 패드; 및
    상기 기판의 하부에 형성되어 상기 제 1웨이퍼 테스트 패드와 전기적으로 접속되는 접속부재를 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  12. 제 11항에 있어서, 상기 제 2칩은 시스템 온 칩인 것을 특징으로 하는 반도체 패키지 장치.
  13. 제 11항에 있어서, 상기 제 1칩과 상기 제 2칩은 마이크로 범프를 통해 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지 장치.
  14. 제 11항에 있어서,
    상기 제 1웨이퍼 테스트 패드와 상기 기판은 와이어 본딩을 통해 연결되는 것을 특징으로 하는 반도체 패키지 장치.
  15. 제 11항에 있어서,
    상기 제 2칩과 상기 기판 사이에 연결된 복수의 마이크로 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  16. 제 11항에 있어서, 상기 제 1웨이퍼 테스트 패드는
    상기 칩의 우측 상부 에지 영역에 형성되는 것을 특징으로 하는 반도체 패키지 장치.
  17. 제 11항에 있어서,
    상기 제 2칩의 상부에 적층되어 상기 제 1칩과 서로 인접하게 배치된 제 3칩을 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  18. 제 17항에 있어서,
    상기 제 3칩의 상부 에지 영역에 형성되어 와이어 본딩을 통해 상기 기판과 연결되는 제 2웨이퍼 테스트 패드를 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
  19. 제 18항에 있어서,
    상기 제 1웨이퍼 테스트 패드는 상기 제 1칩의 좌측 상부 에지 영역에 형성되고, 상기 제 2웨이퍼 테스트 패드는 상기 제 3칩의 우측 상부 에지 영역에 형성되어, 서로 인접하게 배치되는 것을 특징으로 하는 반도체 패키지 장치.
  20. 제 18항에 있어서,
    상기 제 1웨이퍼 테스트 패드와 상기 기판을 연결하기 위하여 와이어 본딩과 연결된 제 1재배선 라인; 및
    상기 제 2웨이퍼 테스트 패드와 상기 기판을 연결하기 위하여 와이어 본딩과 연결된 제 2재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 패키지 장치.
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