KR100794313B1 - 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법 - Google Patents

범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법 Download PDF

Info

Publication number
KR100794313B1
KR100794313B1 KR1020060135297A KR20060135297A KR100794313B1 KR 100794313 B1 KR100794313 B1 KR 100794313B1 KR 1020060135297 A KR1020060135297 A KR 1020060135297A KR 20060135297 A KR20060135297 A KR 20060135297A KR 100794313 B1 KR100794313 B1 KR 100794313B1
Authority
KR
South Korea
Prior art keywords
pads
test
internal circuit
semiconductor memory
pad
Prior art date
Application number
KR1020060135297A
Other languages
English (en)
Inventor
정우섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060135297A priority Critical patent/KR100794313B1/ko
Priority to US12/004,401 priority patent/US7834350B2/en
Application granted granted Critical
Publication of KR100794313B1 publication Critical patent/KR100794313B1/ko
Priority to US12/906,266 priority patent/US8198627B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

본 발명에 따른 반도체 메모리 장치는: 제 1 패드들; 제 2 패드들; 및 상기 제 1 패드들에 연결된 내부 회로를 포함하되, 테스트 모드시, 상기 제 2 패드들을 통해 상기 내부회로는 테스트된다.
범프, 테스트, 패키지

Description

범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트 방법{ SEMICONDUCTOR MEMORY DEVICE HAVING BUMP PADS AND TEST METHOD THEREOF}
도 1은 본 발명에 따른 반도체 메모리 장치이다.
도 2는 본 발명에 따른 반도체 메모리 장치에 대한 일부분을 보여주고 있다.
도 3은 도 2에 도시된 반도체 메모리 장치에 대한 실시예이다.
도 4는 본 발명의 반도체 메모리 장치에 대한 또 다른 실시예이다.
도 5는 본 발명의 반도체 메모리 장치에 대한 또 다른 실시예이다.
도 6은 발명에 따른 반도체 메모리 장치의 테스트 방법을 도시하고 있다.
*도면의 주요부분에 대한 부호의 설명*
100,200,300: 반도체 메모리 장치
120,220,320: 제 1 패드들 122,222: 범프 패드
140,240,340: 제 2 패드들 142,242: 테스트 패드
130: 패드 연결회로 230: 패드 선택회로
111,137: 버퍼
131,132: 스위치 133,134: 래치
INV1~INV8: 인버터
P1,P2: 피모스 트랜지스터 N1,N2: 엔모스 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 범프용 패드를 포함한 반도체 메모리 장치 및 그것의 테스트 방법에 관한 것이다.
반도체 메모리 장치는 계속적으로 고대역(High-Bandwidth)이 요구되고 있다. 특히 최근 모바일용 메모리 제품에서 시스템의 동작특성을 향상하기 위하여 입출력핀(IO;한꺼번에 동시에 억세스 가능한 데이터 핀) 개수의 확장이 요구되고 있다. 그런데 이러한 입출력핀 개수의 확장은 칩사이즈 및 패키지 등에 많은 제약 요소가 되고 있다. 예를 들면, 데어터를 256 비트라고 가정하면, 패키지시 볼 아웃(Ball Out)으로 500여개 이상의 볼이 가져야 한다. 하지만, 500개 이상의 볼을 가지는 패키지를 제작하기란 현실적으로 불가능하다. 특히, 모바일용 메모리 제품처럼 작은 패키지 사이즈를 요구하는 시장에서는 거의 현실성이 없다.
이에 새로운 패키지 기술이 대두되고 있는데, 그것은 마이크로-범프(μ-Bump) 기술이다. 일반적인 모바일용 제품에서 제어 칩과 메모리 칩은 포인트 투 포인트(Point to Point) 억세스를 실시한다. 마이크로-범프 기술은 이점을 고려하여 제어 칩과 메모리 칩 사이에 필요로 하는 인터페이스 신호에 대하여 양쪽 패드의 위치를 동일시하여 와이어(wire)없이 패드간에 직접 연결하는 패키지 기술이다.
그런데 이러한 마이크로-범프 기술을 적용하게 되면, 패드 사이즈가 상당히 작아서 웨이퍼 테스트를 하는데 문제점이 발생할 수 있다. 즉, 패드 사이즈가 작기 때문에 테스트시에 패드를 프루빙(Probing)하는데 어려움이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 마이크로-범프 패키지 기술을 이용하더라도 웨이퍼 테스트를 할 수 있는 반도체 메모리 장치 및 그것의 테스트 방법을 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치는: 제 1 패드들; 제 2 패드들; 및 상기 제 1 패드들에 연결된 내부 회로를 포함하되, 테스트 모드시, 상기 제 2 패드들을 통해 상기 내부회로는 테스트된다.
실시예에 있어서, 상기 제 1 패드들은 범프용 패드이다.
실시예에 있어서, 상기 반도체 메모리 장치의 동작 상태에 따라 상기 제 2 패드들을 상기 내부회로에 연결하는 것을 결정한다.
실시예에 있어서, 상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 외부로부터 전달된다.
실시예에 있어서, 상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 상기 반도체 메모리 장치로부터 생성된다.
실시예에 있어서, 상기 테스트는 웨이퍼 테스트이다.
실시예에 있어서, 상기 제 2 패드들은 테스터의 탐칩을 수용할 수 있다.
본 발명에 따른 또 다른 반도체 메모리 장치는: 제 1 패드들; 제 2 패드들; 내부 회로; 및 동작 모드에 따라 상기 제 1 패드들을 상기 내부회로에 연결할지 혹은 상기 제 2 패드들을 상기 내부 회로에 연결할지 결정하는 패드 선택회로를 포함한다.
실시예에 있어서, 상기 제 1 패드들은 범프용 패드이다.
실시예에 있어서, 상기 패드 선택회로는 모드 신호에 응답하여 상기 제 1 패드들을 상기 내부 회로에 연결할지 혹은 상기 제 2 패드들을 상기 내부 회로에 연결할지 선택하되, 상기 모드 신호는 상기 내부 회로로부터 전달된다.
실시예에 있어서, 테스트 모드시, 상기 제 2 패드들을 통해 상기 내부 회로는 테스트된다.
실시예에 있어서, 상기 제 2 패드들은 테스터의 탐침을 수용할 수 있다.
본 발명에 따른 제 1 패드들, 제 2 패드들, 및 상기 제 1 패드들에 연결된 내부 회로를 포함하는 반도체 메모리 장치의 테스트 방법은: 테스트 모드시, 상기 제 2 패드들을 상기 내부 회로에 연결하는 단계; 및 상기 제 2 패드들을 통해 상기 내부회로를 테스트하는 단계를 포함한다.
실시예에 있어서, 상기 제 1 패드들은 범프용 패드이다.
실시예에 있어서, 상기 반도체 메모리 장치의 동작 상태에 따라 상기 제 2 패드들을 상기 내부회로에 연결하는 것을 결정하는 패드 연결회로를 더 포함한다.
실시예에 있어서, 상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 외부로부터 전 달된다.
실시예에 있어서, 상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 상기 반도체 메모리 장치로부터 생성된다.
실시예에 있어서, 상기 테스트는 웨이퍼 레벨 테스트이다.
실시예에 있어서, 상기 제 2 패드들은 테스터의 탐칩을 수용할 수 있다.
본 발명에 따른 제 1 패드들, 제 2 패드들, 내부 회로 및 동작 모드에 따라 상기 제 1 패드들을 상기 내부회로에 연결할지 혹은 상기 제 2 패드들을 상기 내부 회로에 연결할지 결정하는 패드 선택회로를 포함하는 반도체 메모리 장치의 테스트 방법은: 테스트 모드시, 상기 패드 선택회로가 상기 제 2 패드들을 상기 내부 회로에 연결하는 단계; 및 상기 제 2 패드들을 통해 상기 내부회로를 테스트하는 단계를 포함한다.
실시예에 있어서, 상기 패드 선택회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 외부로부터 전달된다.
실시예에 있어서, 상기 패드 선택회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 상기 반도체 메모리 장치로부터 생성된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조 하여 설명한다.
도 1은 본 발명에 따른 반도체 메모리 장치(100)이다. 도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치(100)는 제 1 패드들(120) 및 제 2 패드들(140)을 포함하고 있다. 제 1 패드들(120) 및 제 2 패드들(140)은 패드 연결회로(도시되지 않음)를 통하여 내부 회로(도시되지 않음)에 연결되어 있다. 여기서 패드 연결회로(도시되지 않음)에 대하여는 도 2에서 상세하게 설명하겠다.
본 발명의 제 1 패드들(120) 및 제 2 패드들(140)은 반도체 메모리(100)의 동작 상태에 따라 선택적으로 이용된다. 예를 들어, 제 1 패드들(120)은 반도체 메모리 장치(100)의 정상 모드 상태에서 사용되고, 제 2 패드들(140)은 반도체 메모리 장치(100)의 테스트 모드 상태에서 사용된다.
도 1에서 보았듯이, 제 1 패드들(120)의 크기는 제 2 패드들(140)보다 작다. 여기서, 제 1 패드들(120)은 마이크로 범프용 패드일 수 있다. 근래에 미세 범프용 솔더 크림의 크기는 5~10㎛이다. 따라서, 마이크로 범프용 패드(120)는 이에 상응하는 크기이어야 한다. 이는 제 1 패드들(120)이 플립칩 패키징(Flip-Chip packaging, 혹은 범프 패키징)에 이용되기 때문이다.
플리칩 패키징은 특수한 패키지나 패키지 형식이 아니고 다이(die)와 전극단자를 전기적으로 접속하는 조립실장방법이다. 플리칩 패키징은 배선으로 와이어를 이용하는 와이어 본딩 패키징과는 달리, 배선으로 다이 표면에 있는 도전성 범프를 이용하고 있다. 다이에 형성된 범프가 뒤집어져서 캐리어에 직접 열결되기 때문에 플립칩이라고 한다. 이러한 플리칩 패키징은 SoC(System on Chip), SiP(System in Package), SoP(System on Package)에 활용되고 있다.
제 2 패드들(140)은 테스트를 수행할 때 이용되는 패드이다. 제 2 패드들(140)은 웨이퍼 테스트를 실시하는데 사용될 수 있다. 만약, 웨이퍼 테스트에 사용된다면, 제 2 패드들(140)의 크기는 적어도 테스트 탐침을 수용할 수 있을 정도이다. 일반적인 테스트 탐침을 수용하여 웨이퍼 테스트를 수행할 경우, 60㎛ 피치(pitch)까지 검사가 가능하다. 따라서, 제 2 패드들(140)은 적어도 60㎛ 피치 이상은 되어야 한다. 테스트 장비가 발달하면 할수록, 제 2 패드들(140)의 크기는 더욱 줄어들 수 있다.
본 발명에 따른 반도체 메모리 장치(100)는 테스트 패드들(140)을 구비하고 있다. 따라서, 본 발명의 반도체 메모리 장치(100)는 테스트시 테스트 패드들(140)을 이용하여 테스트를 수행한다. 따라서, 범프 패키징을 하는 반도체 메모리 장치(100)라도 웨이퍼 테스트를 수행하는데 어려움이 없게 된다.
도 2는 본 발명에 따른 반도체 메모리 장치(100)에 대한 일부분을 보여주고 있다. 도 2를 참조하면, 반도체 메모리 장치(100)는 내부 회로(110), 범프 패드(122), 테스트 패드(142) 및 패드 연결회로(130)를 포함하고 있다.
범프 패드(122)는 제 1 패드들(120) 중에 하나이다. 테스트 패드(142)는 제 2 패드들(140) 중에 하나이다. 범프 패드(122)는 내부 회로(110)에 직접 연결되어 있다. 반면에 테스트 패드(142)는 패드 연결회로(130)를 통하여 내부 회로(100)에 연결되어 있다. 테스트 패드(142)가 패드 연결회로(130)를 통하여 연결되기 때문에 반도체 메모리 장치(100)은 입력 커패시턴스 값 및 출력 커패시턴스 값을 최소로 할 수 있게 된다.
패드 연결회로(130)는 테스트 모드시 테스트 패드(142)를 내부 회로(110)에 연결한다. 정상 동작 모드시, 패드 연결회로(130)는 테스트 패드(142)를 내부 회로(110)로부터 전기적으로 연결되지 않게 한다. 패드 연결회로(130)는 모드 신호(TM)에 따라 테스트 패드(142)를 내부 회로(110)에 연결할지를 결정한다. 여기서 모드 신호(TM)는 테스트시 외부로부터 제공되거나 혹은 반도체 메모리 장치(100)의 내부회로(110)로부터 제공될 수 있다.
본 발명의 반도체 메모리 장치(100)는 테스트 모드시 테스트 패드(142)를 내부 회로(110)에 연결하여 테스트를 수행하게 된다.
도 3은 도 2에 도시된 반도체 메모리 장치(100)에 대한 실시예이다. 도 3에 도시된 범프 패드(122) 및 테스트 패드(142)는 내부 회로(110)의 데이터 출력 기능을 하는 패드들이다. 출력 신호들(DOK,DOKB)는 출력 버퍼(111)를 통하여 범프 패드(122)에 연결되어 있다.
도 3을 참조하면, 패드 연결회로(130)는 제 1 스위치(131), 제 2 스위치(132), 제 1 래치(133), 제 2 래치(134), 제 1 인버터(135), 제 2 인버터(136) 및 출력 버퍼(137)을 포함하고 있다.
도 2 및 도 3을 참조하면, 본 발명의 반도체 메모리 장치(100)의 패드 연결회로(110)로부터 출력 신호들(DOK,DOKB) 및 모드신호(TM)를 입력받는다. 출력 버퍼(111) 및 출력 버퍼(137)는 상보적인 출력 신호들(DOK,DOKB)을 입력받고 있다.
출력 버퍼(111)는 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)을 포함하 고 있다. 피모스 트랜지스터(P1)는 구동전압(VDD)에 연결된 소스, 출력신호(DOK)을 입력받는 게이트 및 범프 패드(122)에 연결된 드레인을 포함하고 있다. 엔모스 트랜지스터(N1)은 범프 패드(122)에 연결된 드레인, 출력신호(DOKB)을 입력받는 게이트 및 접지전압(VSS)에 연결된 소스를 포함하고 있다. 출력 버퍼(111)는 내부회로(110)로부터 출력신호들(DOK,DOKB)을 입력받아 각각 스위치들(132,133)에 전달한다.
스위치들(132,133)은 모드신호(TM)에 응답하여 테스트 패드(142)를 내부 회로(110)에 연결한다. 스위치들(131,132)은 각각 트랜스 게이트 회로들(T1,T2)을 포함하고 있다. 도 3을 참조하면, 제 1 스위치(131)는 제 1 트랜스 게이트 회로(T1)와 인버터(INV1)를 포함하고 있다. 트랜스 게이트 회로(T1)는 모드신호(TM)에 따라 턴온 혹은 턴오프를 결정한다. 만약, 모드신호(TM)가 논리 '하이' 상태이면, 트랜스 게이트 회로(T1)는 턴온된다. 테스트 모드시, 반도체 메모리 장치(100)의 내부회로(110)는 논리 '하이' 상태의 모드신호(TM)를 출력시킨다.
래치들(133,134)은 각각 출력신호들(DOK,DOKB)을 래치한다. 각각의 래치들(133,134)는 두개의 인버터들(INV2~3,INV6-7)로 구성되어 있다. 래치들(133,134)에 의해 래치된 신호들은 각각 인버터들(135,136)에 의해 반전되어 출력 버퍼(137)에 전달된다.
출력 버퍼(137)은 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N2)을 포함하고 있다. 피모스 트랜지스터(P2)는 구동전압(VDD)에 연결된 소스, 인버터(135)의 출력을 입력받는 게이트 및 테스트 패드(142)에 연결된 드레인을 포함하고 있다. 엔모스 트랜지스터(N2)은 테스트 패드(142)에 연결된 드레인, 인버터(136)의 출력을 게이트 및 접지전압(VSS)에 연결된 소스를 포함하고 있다. 제 2 출력 버퍼(137)는 테스트 모드시 내부 회로(110)로부터 출력신호들(DOK,DOKB)을 입력받는다.
도 3에 도시된 패드들(122,142)은 데이터 출력 패드이다. 본 발명의 반도체 메모리 장치(100)는 테스트 모드시 테스트 패드(142)에 연결하여 내부회로(110)의 데이터 출력 상태를 테스트하게 된다. 예를 들어, 반도체 메모리 장치(100)이 디램(DRAM)일 경우, 입력 패드들(즉,Address,/RAS,/WE,/CAS,CKE)들도 상술한 데이터 출력 패드와 같이 구현 가능하다.
본 발명의 반도체 메모리 장치(100)는 테스트 모드시 내부 회로(110)를 테스트 패드(142)에 연결시키는 별도의 패스(path)을 가지게 된다.
도 4는 본 발명의 또 다른 반도체 메모리 장치(200)에 대한 실시예이다. 도 4를 참조하면, 반도체 메모리 장치(200)는 내부 회로(210), 범프패드(222), 테스트 패드(242) 및 패드 선택회로(230)를 포함하고 있다.
패드 선택회로(230)는 반도체 메모리 장치(200)의 동작상태에 따라 범프 패드(222)를 이용할지 혹은 테스트 패드(242)를 이용할지 선택하게 된다. 정상 동작 모드시, 패드 선택회로(230)는 범프 패드(222)를 내부 회로(210)에 연결한다. 테스트 모드시, 패드 선택회로(230)는 테스트 패드(242)를 내부 회로(242)에 연결한다.
패드 선택회로(230)는 선택신호에 응답하여 범프 패드(222)를 내부 회로(210)에 연결할지 혹은 테스트 패드(142)를 내부 회로(210)에 연결할지 결정한다. 이때 선택신호는 반도체 메모리 장치(200)으로부터 제공되거나 혹은 외부로부 터 제공될 수 있다. 만약, 테스트가 웨이퍼 레벨 테스트일 경우, 선택신호는 외부의 테스터로부터 전달된다.
도 1을 보면, 제 1패드들(120)은 중앙에 위치되어 있고, 제 2 패드들(140)은 테두리 부근에 위치에 있으나 반드시 그럴 필요는 없다. 도 1에 도시된, 각 패드들(120,140)의 위치는 실시예에 불과하다. 다른 도 5와 같이, 제 1 패드들(220) 및 제 2 패드들(340)이 모두 테두리 부근에 위치해 있을 수도 있다.
도 6은 본 발명에 따른 반도체 메모리 장치의 테스트 방법을 도시하고 있다. 도 3 및 도 6을 참조하면, 본 발명의 반도체 메모리 장치(100)의 데이터 출력을 테스트 과정은 다음과 같다.
S10단계에서는, 반도체 메모리 장치(100)의 동작 모드 상태를 파악하여 모드신호(TM)을 생성한다. 정상 동작시, 반도체 메모리 장치(100)는 모드신호(TM)를 논리 '로우' 생성하여 패드 연결회로(130)에 전달한다. 반면 테스트 모드시, 반도체 메모리 장치(100)는 모드신호(TM)를 논리 '하이'로 생성하여 패드 연결회로(130)에 전달한다.
S20단계에서는, S10단계에서 생성된 모드신호(TM)에 응답하여 테스트 패드(142)을 연결한다. 정상 동작시, 모드신호(TM)에 응답하여 트랜스 게이트 회로들(T1,T2)은 턴오프된다. 따라서, 내부 회로(110)는 범프 패드(122)에만 연결되어 있게 된다. 반면 테스트 모드시, 모드신호(TM)에 응답하여 트랜스 게이트 회로들(T1,T2)은 턴온된다. 따라서, 내부 회로(110)는 테스트 패드(142)에 연결된다.
S30 단계에서는 S20 단계에서 연결된 테스트 패드(142)를 통하여 테스트를 실시하게 된다. 테스트가 웨이터 테스트라면, 테스트 패드(142)에 테스트 탐침을 접촉하여 내부 회로(110)의 데이터 출력상태를 점검하게 된다.
본 발명의 반도체 메모리 장치(100)는 테스트 모드시 테스트에 이용되는 별도의 패드들(140)을 구비하고 있다. 이로써, 범프 패키징에 이용되는 반도체 메모리 장치(100)라 하더라도 웨이퍼 테스트를 실시할 수 있게 된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 테스트 모드시 내부회로를 테스트하는데 이용되는 테스트 패드를 구비하여, 범프용 패키징을 하더라도 테스트를 할 수 있게 된다.

Claims (23)

  1. 제 1 패드들;
    제 2 패드들; 및
    상기 제 1 패드들에 연결된 내부 회로를 포함하되,
    테스트 모드시, 상기 제 2 패드들을 통해 상기 내부회로는 테스트되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 패드들은 범프용 패드인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 반도체 메모리 장치의 동작 상태에 따라 상기 제 2 패드들을 상기 내부회로에 연결하는 것을 결정하는 패드 연결회로를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 외부로부터 전달되는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 상기 반도체 메모리 장치로부터 생성되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 테스트는 웨이퍼 레벨 테스트인 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 패드들은 테스터의 탐칩을 수용할 수 있는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 패드들은 중앙에 위치하는 반도체 메모리 장치.
  9. 제 1 패드들;
    제 2 패드들;
    내부 회로; 및
    동작 모드에 따라 상기 제 1 패드들을 상기 내부회로에 연결할지 혹은 상기 제 2 패드들을 상기 내부 회로에 연결할지 결정하는 패드 선택회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 패드들은 범프용 패드인 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 패드 선택회로는 모드 신호에 응답하여 상기 제 1 패드들을 상기 내부 회로에 연결할지 혹은 상기 제 2 패드들을 상기 내부 회로에 연결할지 선택하되, 상기 모드 신호는 상기 내부 회로로부터 전달되는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    테스트 모드시, 상기 제 2 패드들을 통해 상기 내부 회로는 테스트되는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 2 패드들은 테스터의 탐침을 수용할 수 있는 반도체 메모리 장치.
  14. 제 1 패드들, 제 2 패드들, 및 상기 제 1 패드들에 연결된 내부 회로를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서:
    테스트 모드시, 상기 제 2 패드들을 상기 내부 회로에 연결하는 단계; 및
    상기 제 2 패드들을 통해 상기 내부회로를 테스트하는 단계를 포함하는 반도 체 메모리 장치의 테스트 방법.
  15. 제 14 항에 있어서,
    상기 제 1 패드들은 범프용 패드인 반도체 메모리 장치의 테스트 방법.
  16. 제 14 항에 있어서,
    상기 반도체 메모리 장치의 동작 상태에 따라 상기 제 2 패드들을 상기 내부회로에 연결하는 것을 결정하는 패드 연결회로를 더 포함하는 반도체 메모리 장치의 테스트 방법.
  17. 제 16 항에 있어서,
    상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 외부로부터 전달되는 반도체 메모리 장치의 테스트 방법.
  18. 제 16 항에 있어서,
    상기 패드 연결회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 상기 반도체 메모리 장치로부터 생성되는 반도체 메모리 장치의 테스트 방법.
  19. 제 14 항에 있어서,
    상기 테스트는 웨이퍼 테스트인 반도체 메모리 장치의 테스트 방법.
  20. 제 14 항에 있어서,
    상기 제 2 패드들은 테스터의 탐칩을 수용할 수 있는 반도체 메모리 장치의 테스트 방법.
  21. 제 1 패드들, 제 2 패드들, 내부 회로 및 동작 모드에 따라 상기 제 1 패드들을 상기 내부회로에 연결할지 혹은 상기 제 2 패드들을 상기 내부 회로에 연결할지 결정하는 패드 선택회로를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서:
    테스트 모드시, 상기 패드 선택회로가 상기 제 2 패드들을 상기 내부 회로에 연결하는 단계; 및
    상기 제 2 패드들을 통해 상기 내부회로를 테스트하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  22. 제 21 항에 있어서,
    상기 패드 선택회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 외부로부터 전달되는 반도체 메모리 장치의 테스트 방법.
  23. 제 21 항에 있어서,
    상기 패드 선택회로는 모드 신호에 응답하여 상기 제 2 패드들을 상기 내부회로에 연결하되, 상기 모드 신호는 테스트 모드시 상기 반도체 메모리 장치로부터 생성되는 반도체 메모리 장치의 테스트 방법.
KR1020060135297A 2006-12-27 2006-12-27 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법 KR100794313B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060135297A KR100794313B1 (ko) 2006-12-27 2006-12-27 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법
US12/004,401 US7834350B2 (en) 2006-12-27 2007-12-20 Semiconductor device with test pads and pad connection unit
US12/906,266 US8198627B2 (en) 2006-12-27 2010-10-18 Semiconductor device with test pads and pad connection unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135297A KR100794313B1 (ko) 2006-12-27 2006-12-27 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법

Publications (1)

Publication Number Publication Date
KR100794313B1 true KR100794313B1 (ko) 2008-01-11

Family

ID=39217715

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060135297A KR100794313B1 (ko) 2006-12-27 2006-12-27 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법

Country Status (2)

Country Link
US (2) US7834350B2 (ko)
KR (1) KR100794313B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097464B1 (ko) 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 집적회로

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100794313B1 (ko) * 2006-12-27 2008-01-11 삼성전자주식회사 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법
US9110128B1 (en) * 2008-10-03 2015-08-18 Altera Corporation IC package for pin counts less than test requirements
KR101036924B1 (ko) * 2009-12-28 2011-05-25 주식회사 하이닉스반도체 반도체 집적회로
KR101086499B1 (ko) * 2009-12-29 2011-11-25 주식회사 하이닉스반도체 반도체 집적 회로
JP2011249366A (ja) * 2010-05-21 2011-12-08 Panasonic Corp 半導体装置及びその製造方法
KR20120056018A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 범프들과 테스트 패드들이 십자 모양으로 배열되는 반도체 장치
JP2012186374A (ja) * 2011-03-07 2012-09-27 Renesas Electronics Corp 半導体装置、及びその製造方法
TWI439704B (zh) * 2011-04-22 2014-06-01 Univ Nat Chiao Tung 凸塊接點之電阻測量結構及包含其之封裝基板
DE102011084283A1 (de) * 2011-10-11 2013-04-11 Robert Bosch Gmbh Sensoreinheit und Verfahren zur Bandendeprogrammierung einer Sensoreinheit
US20150226784A1 (en) * 2012-09-25 2015-08-13 Ps4 Luxco S.A.R.L. Semiconductor device having plural memory units and test method therefor
WO2014077154A1 (ja) * 2012-11-13 2014-05-22 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9362187B2 (en) * 2013-01-18 2016-06-07 Infineon Technologies Ag Chip package having terminal pads of different form factors
KR20150026002A (ko) * 2013-08-30 2015-03-11 에스케이하이닉스 주식회사 반도체 집적회로
KR102077608B1 (ko) * 2013-09-26 2020-02-17 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 스택 패키지
KR102179035B1 (ko) * 2014-03-07 2020-11-16 삼성전자주식회사 반도체 장치
KR20160025957A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 집적회로
KR20170034178A (ko) * 2015-09-18 2017-03-28 에스케이하이닉스 주식회사 반도체 패키지 장치
US20180005972A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Interface structures for packaged circuitry and method of providing same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060072578A (ko) * 2004-12-23 2006-06-28 완-촨 초우 패드형 웨이퍼 테스트 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5286656A (en) * 1992-11-02 1994-02-15 National Semiconductor Corporation Individualized prepackage AC performance testing of IC dies on a wafer using DC parametric test patterns
JPH09107048A (ja) * 1995-03-30 1997-04-22 Mitsubishi Electric Corp 半導体パッケージ
US6362015B1 (en) * 1998-10-30 2002-03-26 Texas Instruments Incorporated Process of making an integrated circuit using parallel scan paths
US5920765A (en) * 1997-12-12 1999-07-06 Naum; Michael IC wafer-probe testable flip-chip architecture
JP2000021939A (ja) * 1998-06-29 2000-01-21 Mitsubishi Electric Corp 突起電極付半導体チップおよびその検査方法
JP3908908B2 (ja) * 1999-01-22 2007-04-25 株式会社ルネサステクノロジ 半導体集積回路装置
US6180426B1 (en) 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
US6429532B1 (en) 2000-05-09 2002-08-06 United Microelectronics Corp. Pad design
JP2002162448A (ja) * 2000-11-28 2002-06-07 Matsushita Electric Ind Co Ltd 半導体デバイス及びその検査方法
KR100476900B1 (ko) * 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치
KR100519657B1 (ko) 2003-03-13 2005-10-10 삼성전자주식회사 테스트 패드를 갖는 반도체 칩과 그를 이용한 테이프캐리어 패키지
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
KR100794313B1 (ko) * 2006-12-27 2008-01-11 삼성전자주식회사 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060072578A (ko) * 2004-12-23 2006-06-28 완-촨 초우 패드형 웨이퍼 테스트 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097464B1 (ko) 2009-12-29 2011-12-23 주식회사 하이닉스반도체 반도체 집적회로
US8232553B2 (en) 2009-12-29 2012-07-31 Hynix Semiconductor Inc. Semiconductor device

Also Published As

Publication number Publication date
US20080157076A1 (en) 2008-07-03
US7834350B2 (en) 2010-11-16
US8198627B2 (en) 2012-06-12
US20110024746A1 (en) 2011-02-03

Similar Documents

Publication Publication Date Title
KR100794313B1 (ko) 범프 패드를 포함한 반도체 메모리 장치 및 그것의 테스트방법
US9230619B2 (en) Semiconductor device
US8453024B2 (en) I/O and comparator circuitry with compare gate and mask circuitry
US20170102430A1 (en) Scan testing system, method and apparatus
US6519171B2 (en) Semiconductor device and multichip module
JPH11316264A (ja) 半導体装置の並列テスト回路
JPWO2007097053A1 (ja) 半導体集積回路とその検査方法
US11456283B2 (en) Stacked semiconductor device and test method thereof
US9201114B2 (en) Semiconductor integrated circuit and method for measuring internal voltage thereof
US6278128B1 (en) Semiconductor device having external connection terminals formed in two-dimensional area
KR101086499B1 (ko) 반도체 집적 회로
US11156657B2 (en) Stacked semiconductor device and test method thereof
US11495498B2 (en) Semiconductor device and test method thereof
KR20110076692A (ko) 반도체 집적 회로
US20210231732A1 (en) Semiconductor device having micro-bumps and test method thereof
US20230176953A1 (en) Failover Methods and Systems in Three-Dimensional Memory Device
US6815230B2 (en) Control signal transmitting method with package power pin and related integrated circuit package structure
KR0146524B1 (ko) 반도체 메모리 장치
US8572446B2 (en) Output circuitry with tri-state buffer and comparator circuitry
KR20160041330A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 13