KR102179035B1 - 반도체 장치 - Google Patents

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KR102179035B1
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Abstract

테스트 회로 어레이를 포함하는 반도체 장치에 관한 것이다. 반도체 장치는 테스트 회로 어레이 영역과, 상기 테스트 회로 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판, 상기 테스트 회로 어레이 영역의 상기 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들, 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들, 및 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되, 상기 소스 라인들 및 상기 드레인 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함하되, 서로 인접한 상기 패드부들은 상기 테스트 회로 어레이 영역으로부터의 거리가 서로 다른 위치들에 배치되는 반도체 장치.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 테스트 회로 어레이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치를 제조하기 위하여 웨이퍼 상에 복수의 집적 회로 칩들이 형성되며, 집적 회로 칩들을 형성한 후, 집적 회로 칩들이 정상적으로 동작하는지 판단하기 위해 집적 회로 칩들의 전기적 특성을 측정할 필요가 있다.
이에 따라, 반도체 제조 프로세스의 평가 및/또는 제어를 보조하기 위해, 테스트 대상 소자(DUT; Device Under Tester)가 별도의 웨이퍼 상에 제조될 수 있다. 테스트 대상 소자가 형성된 웨이퍼는 테스트 장치를 통해 전기적 특성이 테스트될 수 있다.
본원 발명이 해결하고자 하는 과제는 반도체 공정 및 반도체 소자들의 전기적 특성을 보다 효율적으로 테스트할 수 있는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 테스트 회로 어레이 영역과, 상기 테스트 회로 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판, 상기 테스트 회로 어레이 영역의 상기 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들, 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들, 및 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되, 상기 소스 라인들 및 상기 드레인 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함하되, 서로 인접한 상기 패드부들은 상기 테스트 회로 어레이 영역으로부터의 거리가 서로 다른 위치들에 배치될 수 있다.
일 실시예에 따르면, 상기 제 2 방향으로 연장되며, 상기 트랜지스터들의 게이트 전극들과 전기적으로 연결되는 워드 라인들을 더 포함하되, 상기 워드 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함할 수 있다.
일 실시예에 따르면, 상기 소스 라인들 및 상기 드레인 라인들은 상기 반도체 기판의 상부면으로부터 제 1 높이에 배치되고, 상기 워드 라인들은 상기 반도체 기판의 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에 배치될 수 있다.
일 실시예에 따르면, 상기 제 2 방향으로 연장되며, 상기 반도체 기판과 접속되는 웰 도전 라인들을 더 포함하되, 상기 웰 도전 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함할 수 있다.
일 실시예에 따르면, 상기 트랜지스터들은 상기 제 2 방향을 따라 배열된 복수 개의 NMOS 트랜지스터들 및 상기 NMOS 트랜지스터들과 병렬적으로 연결되며, 상기 제 2 방향을 따라 배열된 복수 개의 PMOS 트랜지스터들을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 제 1 도전형을 가지며, 상기 반도체 기판 내에 형성된 제 2 도전형의 웰 불순물층을 포함하되, 상기 트랜지스터들은 상기 반도체 기판 및 상기 웰 불순물층에 정의된 복수 개의 활성부들, 상기 활성부들을 가로지르는 게이트 전극들, 및 상기 게이트 전극들 양측의 상기 활성부들 내에 형성된 소스 및 드레인 불순물 영역들로 구성되되, 상기 드레인 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 드레인 불순물 영역들과 접속되고, 상기 소스 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 소스 불순물 영역들과 접속될 수 있다.
일 실시예에 따르면, 상기 활성부들은 상기 제 1 방향 또는 상기 제 2 방향에서 서로 다른 폭들을 가질 수 있다.
일 실시예에 따르면, 상기 소스 라인들과 전기적으로 연결되어 상기 소스 라인들에 소스 전압을 선택적으로 인가하는 소스 디코더, 및 상기 드레인 라인들과 전기적으로 연결되어 상기 드레인 라인들에 드레인 전압을 선택적으로 인가하는 드레인 디코더를 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들, 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들, 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 게이트 전극들과 전기적으로 연결되는 워드 라인들, 및 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되, 상기 소스 라인들, 상기 워드 라인들, 및 상기 드레인 라인들 각각은, 제 1 폭을 갖는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 갖는 패드부를 포함하되, 상기 소스 라인들, 상기 워드 라인들 및 상기 드레인 라인들은 상기 제 1 방향에서 서로 이격되어 배치되고, 상기 소스 라인들, 상기 워드 라인들 및 상기 드레인 라인들의 상기 패드부들은, 평면적 관점에서, 상기 제 1 방향에서 인접하는 상기 배선부들 사이에 배치될 수 있다.
다른 실시예에 따르면, 상기 패드부들은 상기 제 1 방향 및 상기 제 2 방향에 대해 사선인 제 3 방향으로 배열 될 수 있다.
다른 실시예에 따르면, 상기 소스 라인들, 상기 워드 라인들, 및 상기 드레인 라인들을 포함하는 제 1 배선 그룹; 및 상기 소스 라인들, 상기 워드 라인들, 및 상기 드레인 라인들을 포함하는 제 2 배선 그룹을 포함하되, 상기 제 1 배선 그룹과 상기 제 2 배선 그룹은 상기 제 1 방향 및 상기 제 2 방향에 대해 사선인 제 3 방향으로 연장되는 대칭축을 따라 점 대칭 배치될 수 있다.
다른 실시예에 따르면, 상기 워드 라인들 각각은 서로 인접하는 상기 소스 라인과 상기 드레인 라인 사이에 배치될 수 있다.
다른 실시예에 따르면, 상기 소스 라인들, 상기 워드 라인들 및 상기 드레인 라인들은 상기 반도체 기판의 상부면으로부터 동일한 높이에 배열될 수 있다.
다른 실시예에 따르면, 상기 제 1 방향으로 연장되며, 상기 반도체 기판과 접속되는 웰 도전 라인들을 더 포함하되, 상기 웰 도전 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함할 수 있다.
다른 실시예에 따르면, 상기 트랜지스터들은 상기 제 2 방향을 따라 배열된 복수 개의 NMOS 트랜지스터들 및 상기 NMOS 트랜지스터들과 병렬적으로 연결되며, 상기 제 2 방향을 따라 배열된 복수 개의 PMOS 트랜지스터들을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 웨이퍼 상에 테스트 반도체 장치들이 배치되며, 각 테스트 반도체 장치는 복수 개의 트랜지스터들로 이루어진 테스트 회로 어레이를 포함한다. 실시예들에 따르면, 테스트 회로 어레이로 동시에 테스트 신호들이 입력될 수 있도록 패드들이 배열될 수 있다. 즉, 패드들을 통해 복수 개의 트랜지스터들에 대한 문턱 전압, 전류 및 전압 특성들, 누설 전류를 단시간에 측정할 수 있다.
나아가, 본 발명의 실시예들에 따르면, 복수 개의 트랜지스터들이 배열된 테스트 회로 어레이에서, 서로 다른 영역들에 위치하는 트랜지스터들에 선택적으로 액세스하여 트랜지스터들의 전기적 특성을 측정하는 것이 용이할 수 있다. 즉, 반도체 장치들에 대해 보다 빠르고 정확하게 테스트할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 테스트하는 테스트 시스템의 개략적인 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치들이 형성된 반도체 웨이퍼를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타내는 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 회로 어레이 영역을 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 6의 I-I'선을 따라 자른 단면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 6의 II-II'선을 따라 자른 단면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 다른 일부분을 나타내는 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 일부분을 나타내는 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 테스트 회로 어레이 영역을 나타내는 평면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도로서, 도 13의 I-I'선을 따라 자른 단면이다.
도 15 및 도 16은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 장치와 반도체 테스트 장치 간의 연결을 보여주기 위한 도면들이다.
도 19는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 테스트 구조체에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 테스트하는 테스트 시스템의 개략적인 블록도이다.
도 1을 참조하면, 테스트 시스템은 자동 테스트 장치(1; automatic test equipment(ATE)), 테스트 대상 장치(2; device under test(DUT)), 및 테스트 인터페이스 장치(3)를 포함한다.
자동 테스트 장치(1)는 테스트 대상 장치(2)를 테스트하기 위한 테스트 신호를 생성하고, 테스트 대상 장치(2)로부터 출력되는 신호를 시뮬레이션 결과와 비교하여 테스트 대상 장치(2)를 평가할 수 있다.
테스트 인터페이스 장치(3)는 자동 테스트 장치(1)로부터 테스트 신호를 수신하고, 테스트 대상 장치(2)로 테스트 신호를 송신한다. 예를 들어, 프로브 카드(probe card)는 자동 테스트 장치(1)로부터 수신된 테스트 신호를 테스트 대상 장치(2)에 송신한다.
테스트 대상 장치(2)는 테스트 신호를 수신하고, 테스트 신호에 기초하여 구동한다. 테스트 대상 장치(2)는 반도체 제조 프로세스의 평가 및/또는 제어를 보조하고, 반도체 소자들의 전기적 특성을 평가하기 위해 웨이퍼 상에 제조될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치들이 형성된 반도체 웨이퍼를 나타내는 도면이다.
도 2를 참조하면, 반도체 장치들은 반도체 웨이퍼(10)의 상부면에 2차원적으로 배열될 수 있다. 반도체 장치들은 반도체 제조 공정에 의해 형성된 집적 회로들(IC’s)을 포함하는 정상(normal) 반도체 장치들(20a)과, 집적 회로들의 테스트를 위해 형성된 테스트 회로들을 포함하는 테스트 반도체 장치들(20b)을 포함할 수 있다. 일 실시예에서, 제품으로 출하되는 정상 반도체 장치들(20a)과 테스트 반도체 장치들(20b)이 함께 반도체 웨이퍼(10) 상에 형성될 수 있으며, 테스트 반도체 장치들(20b)이 반도체 웨이퍼(10)의 가장자리 부분에 배치될 수 있다. 이와 달리, 다른 실시예에 따르면, 테스트 반도체 장치들(20b)은 정상적인 반도체 장치들(20a)이 형성된 반도체 웨이퍼와 별도로 제공되는 테스트 웨이퍼 상에 형성될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
도 3을 참조하면, 반도체 장치는 집적 회로들의 테스트를 위해 형성된 테스트 회로 어레이(100)를 포함한다. 일 실시예에서, 테스트 회로 어레이(100)는 2차원적으로 배열된 복수 개의 전계 효과 트랜지스터들을 포함한다.
일 실시예에 따르면, 테스트 회로 어레이(100)는 복수 개의 NMOS 트랜지스터들, 복수 개의 PMOS 트랜지스터들, 복수 개의 워드 라인들(WL), 소스 라인들(SL), 드레인 라인들(DL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)을 포함한다. 트랜지스터들은 행 방향 및 열 방향을 따라 배열될 수 있으며, 각각의 행들은 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 구성될 수 있다. 즉, 복수 개의 NMOS 트랜지스터들이 행 방향을 따라 직렬적으로 연결될 수 있으며, 복수 개의 PMOS 트랜지스터들이 행 방향을 따라 직렬적으로 연결되되 NMOS 트랜지스터들과 병렬적으로 연결될 수 있다.
워드 라인들(WL)은 각 행에 배열된 트랜지스터들의 게이트 전극들과 연결될 수 있으며, 제 1 웰 구동 라인들(WELL1)은 NMOS 트랜지스터들의 바디들에 연결되며, 제 2 웰 구동 라인들(WELL2)은 PMOS 트랜지스터들의 바디들에 연결될 수 있다. 소스 라인들(SL)은 각 열에 배열된 트랜지스터들의 소스 전극들과 연결될 수 있으며, 드레인 라인들(DL)은 각 행에 배열된 트랜지스터들의 드레인 전극들과 연결될 수 있다.
실시예들에 따르면, 2차원적으로 배열된 트랜지스터들의 전기적 특성들을 측정함으로써, 반도체 웨이퍼 상에서 소정 영역 별로 공정 변동(process variation)을 평가할 수 있다. 예를 들어, 테스트 회로 어레이(100)로부터 트랜지스터들의 문턱 전압(threshold voltage), 턴온 전류, 턴오프 전류, 게이트 누설 전류, 채널 누설 전류, 정션 누설 전류 등이 측정될 수 있다. 또한, 제한된 면적 내에 형성된 트랜지스터들의 밀도에 따라, 트랜지스터들의 전기적 특성에 대한 보다 많은 데이터를 얻을 수 있으므로, 공정 변동에 대해 보다 정밀하게 평가할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 4를 참조하면, 반도체 장치는 테스트 회로 어레이(100)가 형성되는 테스트 회로 어레이 영역(101)과, 테스트 회로 어레이 영역(101)의 둘레에 배치되는 패드 영역들(102a, 102b)을 포함할 수 있다.
테스트 회로 어레이 영역(101)에는 도 3을 참조하여 설명한 것처럼, 복수 개의 트랜지스터들이 배치될 수 있으며, 패드 영역들(102a, 102b)에는 테스트 회로 어레이(100)와 전기적으로 연결되는 패드들(105s, 105d, 105g, 105w)이 배치될 수 있다. 일 실시예에 따르면, 패드 영역들(102a, 102b)은 제 1 방향(D1)에서 서로 마주보는 제 1 패드 영역들(102a)과, 제 1 방향(D1)에 수직한 제 2 방향(D2)에서 서로 마주보는 제 2 패드 영역들(102b)을 포함할 수 있다.
패드들(105s, 105d, 105g, 105w)은 테스트 회로 어레이(100)와 전기적으로 연결될 수 있으며, 테스트 장치로부터 제공된 테스트 신호들이 패드들(105s, 105d, 105g, 105w)로 입력될 수 있다. 일 실시예에 따르면, 패드들은 소스 패드들(105s), 드레인 패드들(105d), 게이트 패드들(105g), 및 웰 패드들(105w)을 포함할 수 있다. 일 실시예에서, 소스 패드들(105s) 및 드레인 패드들(105d)은 제 1 패드 영역들(102a)에 배치될 수 있으며, 게이트 패드들(105g) 및 웰 패드들(105w)은 제 2 패드 영역들(102b)에 배치될 수 있다.
실시예들에 따르면, 게이트 패드들(105g)을 통해 트랜지스터들의 게이트 전극들에 게이트 전압이 선택적으로 제공될 수 있으며, 소스 패드들(105s)을 통해 트랜지스터들의 소스 전극들에 소스 전압이 선택 적으로 제공될 수 있다. 그리고, 드레인 패드들(105d)을 통해 트랜지스터의 드레인 전극들에 드레인 전압이 제공될 수 있으며, 웰 패드들(105w)을 통해 트랜지스터들의 바디들에 웰 구동 전압을 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 일부분을 나타내는 평면도이다.
도 5를 참조하면, 반도체 장치는 도 4를 참조하여 설명한 바와 같이, 테스트 회로 어레이 영역(101)과, 테스트 회로 어레이 영역(101)의 둘레에 배치되는 제 1 및 제 2 패드 영역들(102a, 102b)을 포함한다. 또한, 반도체 장치는 도 3을 참조하여 설명한 바와 같이, 2차원적으로 배열된 복수 개의 트랜지스터들과, 트랜지스터들과 전기적으로 연결되는 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)을 포함한다.
일 실시예에서, 소스 라인들(SL)은 제 1 방향(D1)으로 연장되어 트랜지스터들의 소스 전극들과 전기적으로 연결될 수 있으며, 드레인 라인들(DL)은 제 1 방향(D1)으로 연장되어 트랜지스터들의 드레인 전극들과 전기적으로 연결될 수 있다. 여기서, 소스 라인들(SL) 및 드레인 라인들(DL)은 제 1 방향(D1)에 수직하는 제 2 방향(D2)으로 서로 번갈아 배열될 수 있다. 다시 말해, 서로 인접하는 소스 라인들(SL) 사이에 각 드레인 라인들(DL)이 배치될 수 있다.
일 실시예에 따르면, 소스 라인들(SL) 및 드레인 라인들(DL) 각각은, 테스트 회로 어레이 영역(101)에서 제 1 패드 영역(102a)으로 연장되는 배선부(131a, 133a)와, 배선부(131a, 133a)의 끝단에 연결되며 제 1 패드 영역(102a)에 배치되는 패드부(131b, 133b)를 포함한다. 여기서, 배선부들(131a, 133a)은 제 1 폭을 가질 수 있으며, 패드부들(131a, 133a)은 제 1 폭보다 큰 제 2 폭을 가질 수 있다. 그리고, 서로 인접하는 소스 및 드레인 라인들(SL, DL)의 배선부들(131a, 133a)의 길이는 서로 다를 수 있다. 나아가, 서로 인접하는 소스 및 드레인 라인들(SL, DL)의 패드부들(131b, 133b)은 제 2 방향(D2)으로 연장되는 서로 다른 가상선들(virtual lines) 상에 배치될 수 있다. 다시 말해, 서로 인접하는 소스 및 드레인 라인들(SL, DL)의 패드부들(131b, 133b)은 테스트 회로 어레이 영역(101)으로부터의 거리가 서로 다른 위치들에 배치될 수 있다.
일 실시예에 따르면, 개별적으로 분리된 소스 라인들(SL)의 패드부들(131b)을 통해 소스 전압이 선택적으로 인가될 수 있으며, 개별적으로 분리된 드레인 라인들(DL)의 패드부들(133b)을 통해 드레인 전압이 선택적으로 인가될 수 있다.
나아가, 일 실시예에서, 워드 라인들(WL)은 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 연장되어 트랜지스터의 게이트 전극들과 전기적으로 연결될 수 있으며, 웰 구동 라인들(WELL1, WELL2)은 제 2 방향(D2)으로 연장되어 트랜지스터들의 바디에 전기적으로 연결될 수 있다. 일 실시예에서, 웰 구동 라인들은 NMOS 트랜지스터들의 바디에 전기적으로 연결되는 제 1 웰 구동 라인들(WELL1)과, PMOS 트랜지스터들의 바디에 전기적으로 연결되는 제 2 웰 구동 라인들(WELL2)을 포함할 수 있다.
일 실시예에 따르면, 워드 라인들(WL) 및 웰 구동 라인들(WELL1, WELL2) 각각은, 테스트 회로 어레이 영역(101)에서 제 2 패드 영역(102b)으로 연장되는 배선부(151a, 153a, 155a)와, 배선부(151a, 153a, 155a)의 끝단에 연결되며 제 2 패드 영역(102b)에 배치되는 패드부(151b, 153b, 155b)를 포함한다. 여기서, 배선부들(151a, 153a, 155a)은 제 1 폭을 가질 수 있으며, 패드부들(151b, 153b, 155b)은 제 1 폭보다 큰 제 2 폭을 가질 수 있다. 그리고, 서로 인접하는 워드 라인들(WL) 및 웰 구동 라인들(WELL1, WELL2)의 배선부들(151b, 153b, 155b)의 길이는 서로 다를 수 있다. 그리고, 일 실시예에서, 웰 구동 라인들(WELL1, WELL2)의 개수는 워드 라인들(WL)의 개수보다 적을 수 있다. 나아가, 서로 인접하는 워드 라인들(WL) 및 웰 구동 라인들(WELL1, WELL2)의 패드부들(151b, 153b, 155b)은 제 1 방향(D1)으로 연장되는 서로 다른 가상선들 상에 배치될 수 있다. 다시 말해, 서로 인접하는 워드 라인들(WL) 및 웰 구동 라인들(WELL1, WELL2)의 패드부들(151b, 153b, 155b)은 테스트 회로 어레이 영역(101)으로부터 거리가 서로 다른 위치들에 배치될 수 있다.
일 실시예에 따르면, 개별적으로 분리된 워드 라인들(WL)의 패드부들(151b)을 통해 게이트 전압이 선택적으로 인가될 수 있으며, 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)의 패드부들(153b, 155b)을 통해 웰 구동 전압이 인가될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 회로 어레이 영역을 나타내는 평면도이다. 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 6의 I-I'선을 따라 자른 단면이다. 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 단면도로서, 도 6의 II-II'선을 따라 자른 단면이다.
도 6, 도 7, 및 도 8을 참조하면, 반도체 기판(110)은 도 5를 참조하여 설명한 것처럼, 테스트 회로 어레이 영역(101) 및 테스트 회로 어레이 영역(101) 둘레의 패드 영역들(102a, 102b)을 포함할 수 있다.
일 실시예에 따르면, 반도체 기판(110)은 제 1 도전형을 가질 수 있으며, 제 1 도전형과 다른 제 2 도전형을 갖는 웰 불순물층(111)이 형성될 수 있다. 그리고, 테스트 회로 어레이 영역(101)의 반도체 기판(110)에 활성부들을 정의하는 소자 분리막(112)이 형성될 수 있다. 일 실시예에 따르면, 반도체 기판(110) 내에 복수 개의 제 1 활성부들(ACT1)이 정의될 수 있으며, 웰 불순물층(111) 내에 복수 개의 제 2 활성부들(ACT2)이 정의될 수 있다. 일 실시예에서, 제 1 및 제 2 활성부들(ACT1, ACT2)의 크기 및 형태는 다양하게 변경될 수 있다.
게이트 전극들(115)이 각각의 제 1 및 제 2 활성부들(ACT1, ACT2)을 가로질러 반도체 기판(110) 상에 배치될 수 있으며, 게이트 전극들(115) 양측의 제 1 및 제 2 활성부들(ACT1, ACT2) 내에 소스 및 드레인 불순물 영역들(113s, 113d)이 형성될 수 있다. 상세하게, 게이트 전극들(115)은 제 1 및 제 2 활성부들(ACT1, ACT2)을 가로질러 배치될 수 있으며, 제 1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)과 게이트 전극들(115) 사이에 게이트 절연막이 배치될 수 있다.
게이트 전극들(115) 양측의 제 1 활성부들(ACT1) 내에 제 1 소스 및 드레인 불순물 영역들(113s, 113d)이 형성될 수 있으며, 제 1 소스 및 드레인 불순물 영역들(113s, 113d)은 제 2 도전형의 불순물이 도핑될 수 있다. 그리고, 게이트 전극들(115) 양측의 제 2 활성부들(ACT2) 내에 제 2 소스 및 드레인 불순물 영역들(113s', 113d')이 형성될 수 있으며, 제 2 소스 및 드레인 불순물 영역들(113s', 113d')은 제 1 도전형의 불순물이 도핑될 수 있다. 이에 더하여, 반도체 기판(110)의 일부분 내에 제 1 도전형의 불순물이 도핑된 제 1 웰 픽업 영역(113p)이 형성될 수 있으며, 웰 불순물층(111)의 일부분 내에 제 2 도전형의 불순물이 도핑된 제 2 웰 픽업 영역(113n)이 형성될 수 있다.
계속해서, 제 1 층간 절연막(120)이 반도체 기판(110) 전면 상에 배치될 수 있으며, 제 1 층간 절연막(120) 내에 콘택 플러그들이 형성될 수 있다. 상세하게, 소스 콘택 플러그들(121s)이 제 1 및 제 2 소스 불순물 영역들(113s, 113s')에 접속될 수 있으며, 드레인 콘택 플러그들(121d)이 제 1 및 제 2 드레인 불순물 영역들(113d, 113d')에 접속될 수 있다. 또한, 제 1 웰 콘택 플러그들(121p)이 제 1 웰 픽업 영역(113p)에 접속될 수 있으며, 제 2 웰 콘택 플러그들(121n)이 제 2 웰 픽업 영역(113n)에 접속될 수 있다. 일 실시예에서, 콘택 플러그들(121s, 121d, 121p, 121n)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 나아가, 오믹 패턴들(미도시)이 콘택 플러그들과 불순물 영역들 사이에 각각 배치될 수 있다. 오믹 패턴들은 금속-반도체 화합물(ex, 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드)를 포함할 수 있다.
제 1 층간 절연막(120) 상에 제 1 방향(D1)으로 연장되는 소스 라인들의 배선부들(131a), 드레인 라인들의 배선부들(133a), 및 제 1 및 제 2 더미 도전 라인들(135n, 135p)이 배치될 수 있다. 즉, 소스 라인들의 배선부들(131a), 드레인 라인들의 배선부들(133a), 및 제 1 및 제 2 더미 도전 라인들(135p, 135n)은 반도체 기판(110)의 상부면으로부터 제 1 높이에서 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 소스 라인들의 배선부들(131a) 각각은 제 1 방향(D1)을 따라 배열된 소스 콘택 플러그들(121s)과 전기적으로 연결될 수 있으며, 드레인 라인들의 배선부들(133a) 각각은 제 1 방향(D1)을 따라 배열된 드레인 콘택 플러그들(121d)과 전기적으로 연결될 수 있다. 또한, 제 1 및 제 2 더미 도전 라인들(135p, 135n)은 제 1 방향(D1)으로 연장되되, 제 1 더미 도전 라인(135p)은 제 1 웰 콘택 플러그(121p)와 전기적으로 연결되고, 제 2 더미 도전 라인(135n)은 제 2 웰 콘택 플러그(121n)와 전기적으로 연결될 수 있다. 나아가, 소스 라인들의 배선부들(131a) 및 드레인 라인들의 배선부들(133a)은 도 5를 참조하여 설명한 바와 같이 제 1 패드 영역(도 5의 102a 참조)으로 연장되어 패드부(도 5의 131b, 133b 참조)와 연결될 수 있다.
계속해서, 제 1 층간 절연막(120) 상에 제 2 층간 절연막(140)이 배치될 수 있으며, 제 2 층간 절연막(140) 내에 게이트 콘택 플러그들(141g) 및 웰 콘택 플러그들(141p, 141n)이 형성될 수 있다. 게이트 콘택 플러그들(141g)은 게이트 전극들(115)에 접속될 수 있으며, 웰 콘택 플러그들(141p, 141n)은 제 1 및 제 2 더미 도전 라인들(135p, 135n)에 접속될 수 있다.
일 실시예에 따르면, 제 2 층간 절연막(140) 상에 제 2 방향(D2)으로 연장되는 워드 라인들의 배선부들(151a) 및 제 1 및 제 2 웰 구동 라인들의 배선부들(153a, 155a)이 배치될 수 있다. 즉, 워드 라인들의 배선부들(151a) 및 제 1 및 제 2 웰 구동 라인들의 배선부들(153a, 155a)은 반도체 기판(110)의 상부면으로부터 제 1 높이보다 큰 제 2 높이에서 서로 이격되어 배치될 수 있다. 워드 라인들의 배선부들(151a) 각각은 제 2 방향(D2)을 따라 배열된 게이트 콘택 플러그들(141g)과 전기적으로 연결될 수 있다. 그리고, 제 1 웰 구동 라인의 배선부들(153a)은 웰 콘택 플러그(141p)를 통해 제 1 웰 픽업 영역(113p)과 전기적으로 연결될 수 있으며, 제 2 웰 구동 라인의 배선부들(155a)은 웰 콘택 플러그(141n)를 통해 제 2 웰 픽업 영역(113n)과 전기적으로 연결될 수 있다. 나아가, 워드 라인들의 배선부들(151a) 및 제 1 및 제 2 웰 구동 라인들의 배선부들(153a, 155a)은 도 5를 참조하여 설명한 바와 같이 제 2 패드 영역(도 5의 102b 참조)으로 연장되어 패드부(도 5의 151b, 153b, 155b 참조)와 연결될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 다른 일부분을 나타내는 평면도이다.
도 9를 참조하면, 테스트 회로 어레이(100)는 서로 다른 전기적 특성을 갖는 트랜지스터들을 포함할 수 있다. 이에 따라, 반도체 기판(110) 내에 복수 개의 활성부들(ACT-1, ACT-2, ACT-3)이 정의될 수 있으며, 활성부들(ACT-1, ACT-2, ACT-3)은 다양한 크기 및 형태를 가질 수 있다.
일 실시예에 따르면, 반도체 장치는 제 1 방향(D1)에서 서로 다른 폭들(W1, W2)을 갖는 활성부들(ACT-1, ACT-2)을 포함할 수 있으며, 제 2 방향(D2)에서 서로 다른 길이들(L1, L2)를 갖는 활성부들(ACT-2, ACT-3)을 포함할 수 있다. 또한, 활성부들 중 적어도 하나(ACT-3)는 제 1 방향(D1)에서 제 1 폭(W3)을 갖는 제 1 부분과 제 1 폭(W3)보다 큰 제 2 폭(W3)을 갖는 제 2 부분을 가질 수 있다. 예를 들어, 활성부들 중 일부는 실질적으로 L자 형상, U자 형상, T자 형상, 또는 H자 형상을 가질 수도 있다.
이와 같이 다양한 형태를 갖는 활성부들(ACT-1, ACT-2, ACT-3) 상에 게이트 전극들(115)이 배치될 수 있으며, 게이트 전극들(115) 양측에 소스 및 드레인 불순물 영역들(113s, 113d)이 형성될 수 있다.
계속해서, 도 6, 도 7, 및 도 8을 참조하여 설명한 것처럼, 제 1 방향(D1)으로 연장되는 소스 라인들의 배선부들(131a) 및 드레인 라인들의 배선부들(133a)이 배치될 수 있으며, 소스 라인들의 배선부들(131a) 및 드레인 라인들의 배선부들(133a) 상에서 제 2 방향(D2)으로 연장되는 워드 라인들의 배선부들(151a)이 배치될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 회로도이다.
도 10을 참조하면, 반도체 장치는 집적 회로들의 테스트를 위해 형성된 테스트 회로 어레이(100)를 포함한다. 일 실시예에서, 테스트 회로 어레이(100)는 2차원적으로 배열된 복수 개의 전계 효과 트랜지스터들을 포함한다.
일 실시예에 따르면, 테스트 회로 어레이(100)는 복수 개의 NMOS 트랜지스터들, 복수 개의 PMOS 트랜지스터들, 복수 개의 워드 라인들(WL), 소스 라인들(SL), 드레인 라인들(DL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)을 포함한다. 트랜지스터들은 행 방향 및 열 방향을 따라 배열될 수 있으며, 각각의 행들은 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 구성될 수 있다. 즉, 복수 개의 NMOS 트랜지스터들이 행 방향을 따라 직렬적으로 연결될 수 있으며, 복수 개의 PMOS 트랜지스터들이 방향을 따라 직렬적으로 연결되되 NMOS 트랜지스터들과 병렬적으로 연결될 수 있다.
일 실시예에 따르면, 워드 라인들(WL)은 열 방향 및 행 방향을 따라 배열될 수 있으며, 열 방향에서 워드 라인들(WL)이 전기적으로 분리될 수도 있다. 그리고, 각 워드 라인(WL)은 열 방향을 따라 배열된 일부 트랜지스터들의 게이트 전극들과 연결될 수 있다. 마찬가지로, 소스 라인들(SL) 및 드레인 라인들(DL)은 열 방향 및 행 방향을 따라 배열될 수 있다. 그리고, 소스 라인들(SL) 각각은 열 방향을 따라 배열된 일부 트랜지스터들의 소스 전극들과 연결될 수 있으며, 드레인 라인들(DL) 각각은 열 방향을 따라 배열된 일부 트랜지스터들의 드레인 전극들과 연결될 수 있다.
제 1 웰 구동 라인들(WELL1)은 열 방향 및 행 방향을 따라 배열된 복수 개의 NMOS 트랜지스터들의 바디들에 연결될 수 있으며, 제 2 웰 구동 라인들(WELL2)은 열 방향 및 행 방향을 따라 배열된 복수 개의 PMOS 트랜지스터들의 바디들에 연결될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 개략적인 평면도이다.
도 11을 참조하면, 반도체 장치는 테스트 회로 어레이(도 10의 100 참조)가 형성되는 테스트 회로 어레이 영역(101)과, 테스트 회로 어레이(100)와 전기적으로 연결되는 패드들(105s, 105d, 105g, 105w)이 형성되는 패드 영역들(102)을 포함할 수 있다. 일 실시예에 따르면, 패드 영역들(102)은, 평면적 관점에서, 테스트 회로 어레이 영역(101)의 일부분들과 중첩될 수 있다. 다시 말해, 패드들은, 평면적 관점에서, 테스트 회로 어레이(100)의 일부분들과 중첩될 수 있다. 그리고, 패드들(105s, 105d, 105g, 105w)은 제 1 방향(D1)으로 연장되는 소스 라인들, 드레인 라인들, 및 워드 라인들(도 10의 SL, DL, WL 참조)에 대해 사선인 제 3 방향(D3)을 따라 배열될 수 있다. 일 실시예에서, 패드들은 소스 패드들(105s), 드레인 패드들(105d), 게이트 패드들(105g), 및 웰 패드들(105w)을 포함할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 일부분을 나타내는 평면도이다.
도 12를 참조하면, 반도체 장치는 도 10을 참조하여 설명한 바와 같이, 2차원적으로 배열된 복수 개의 트랜지스터들을 포함하며, 트랜지스터들과 전기적으로 연결되는 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)을 포함한다.
일 실시예에 따르면, 반도체 장치는 제 1 배선 그룹들(GRP1)과 제 2 배선 그룹들(GRP2)을 포함할 수 있으며, 제 1 및 제 2 배선 그룹들(GRP1, GRP2) 각각은 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)을 포함할 수 있다. 여기서, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2) 각각은 제 1 방향(D1)으로 연장되는 배선부와 배선부 끝단에 연결되는 패드부를 가질 수 있다. 여기서, 배선부는 제 1 폭을 가질 수 있으며, 패드부는 제 1 폭보다 큰 제 2 폭을 가질 수 있다.
나아가, 제 1 배선 그룹(GRP1)과 제 2 배선 그룹(GRP2)은 서로 수직하는 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선인 제 3 방향(D3)으로 연장되는 대칭축을 기준으로 점 대칭(point symmetry) 배치될 수 있다.
상세하게, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)의 패드부들은, 제 1 방향(D1)에서 서로 인접하는 배선부들 사이에 배치될 수 있다. 그리고, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)의 패드부들은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선인 제 3 방향(D3)을 따라 배치될 수 있다. 이에 더하여, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)의 패드부들은, 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 인접하게 배치될 수 있다.
보다 상세하게, 소스 라인들(SL)의 패드부들은 제 3 방향(D3)을 따라 서로 이격될 수 있으며, 드레인 라인들(DL)의 패드부들은 제 3 방향(D3)을 따라 서로 이격될 수 있다. 마찬가지로, 워드 라인들(WL)의 패드부들 또한, 제 3 방향(D3)을 따라 서로 이격되어 배치될 수 있다. 또한, 각 워드 라인(WL)의 패드부는 제 3 방향(D3)에서 소스 라인(SL)의 패드부와 드레인 라인(DL)의 패드부 사이에 배치될 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 회로 어레이 영역을 나타내는 평면도이다. 도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도로서, 도 13의 I-I'선을 따라 자른 단면이다.
도 13 및 도 14를 참조하면, 반도체 기판(110)은 제 1 도전형을 가질 수 있으며, 제 1 도전형과 다른 제 2 도전형을 갖는 웰 불순물층(111)이 형성될 수 있다. 그리고, 테스트 회로 어레이 영역(101)의 반도체 기판(110)에 활성부들을 정의하는 소자 분리막(112)이 형성될 수 있다. 일 실시예에 따르면, 반도체 기판(110) 내에 복수 개의 제 1 활성부들(ACT1)이 정의될 수 있으며, 웰 불순물층(111) 내에 복수 개의 제 2 활성부들(ACT2)이 정의될 수 있다. 일 실시예에서, 제 1 및 제 2 활성부들(ACT1, ACT2)의 크기 및 형태는 다양하게 변경될 수 있다.
게이트 전극들(115)이 각각의 제 1 및 제 2 활성부들(ACT1, ACT2)을 가로질러 반도체 기판(110) 상에 배치될 수 있으며, 게이트 전극들(115) 양측의 제 1 및 제 2 활성부들(ACT1, ACT2) 내에 형성된 소스 및 드레인 불순물 영역들(113s, 113d)이 형성될 수 있다. 상세하게, 게이트 전극들(115)은 제 1 및 제 2 활성부들(ACT1, ACT2)을 가로질러 배치될 수 있으며, 제 1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 제 1 및 제 2 활성부들(ACT1, ACT2)과 게이트 전극들(115) 사이에 게이트 절연막이 배치될 수 있다.
게이트 전극들(115) 양측의 제 1 활성부들(ACT1) 내에 제 1 소스 및 드레인 불순물 영역들(113s, 113d)이 형성될 수 있으며, 제 1 소스 및 드레인 불순물 영역들(113s, 113d)은 제 2 도전형의 불순물이 도핑될 수 있다. 그리고, 게이트 전극들 양측의 제 2 활성부들(ACT2) 내에 제 2 소스 및 드레인 불순물 영역들(113s', 113d')이 형성될 수 있으며, 제 2 소스 및 드레인 불순물 영역들(113s', 113d')은 제 1 도전형의 불순물이 도핑될 수 있다.
반도체 기판(110) 내에 제 1 도전형의 불순물이 도핑된 제 1 웰 픽업 영역(113p)이 형성될 수 있으며, 웰 불순물층(111) 내에 제 2 도전형의 불순물이 도핑된 제 2 웰 픽업 영역(113n)이 형성될 수 있다.
계속해서, 제 1 층간 절연막(120)이 반도체 기판(110) 전면 상에 배치될 수 있으며, 제 1 층간 절연막(120) 내에 콘택 플러그들이 형성될 수 있다. 상세하게, 소스 콘택 플러그들(121s)이 제 1 및 제 2 소스 불순물 영역들(113s, 113s')에 접속될 수 있으며, 드레인 콘택 플러그들(121d)이 제 1 및 제 2 드레인 불순물 영역들(113d, 113d')에 접속될 수 있다. 또한, 제 1 웰 콘택 플러그들(121p)이 제 1 웰 픽업 영역(113p)에 접속될 수 있으며, 제 2 웰 콘택 플러그들(121n)이 제 2 웰 픽업 영역(113n)에 접속될 수 있다. 나아가, 게이트 콘택 플러그들(121g)이 제 1 층간 절연막(120)을 관통하여 게이트 전극들(115)에 접속될 수 있다.
이 실시예에 따르면, 제 1 층간 절연막(120) 상에 제 1 방향(D1)으로 연장되는 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)이 배치될 수 있다. 즉, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)은 반도체 기판(110)의 상부면으로부터 제 1 높이에서 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 또한, 도 12를 참조하여 설명한 바와 같이, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2) 각각은 제 1 방향(D1)으로 연장되는 배선부(132a, 134a, 136a, 138a)와 배선부(132a, 134a, 136a, 138a) 끝단에 연결되는 패드부(132b, 134b, 136b, 138b)를 가질 수 있다.
이 실시예에 따르면, 드레인 라인들(DL)은 제 1 방향(D1)에서 서로 이격될 수 있으며, 드레인 라인들(DL)의 배선부들(132a)이 드레인 콘택 플러그들(121d)과 접촉될 수 있다. 그리고, 드레인 라인들(DL)의 배선부들(132a)의 길이는 서로 다를 수 있으며, 각 드레인 라인의 배선부(132a) 끝단에 패드부(132b)가 연결될 수 있다.
워드 라인들(WL)은 제 1 방향(D1)에서 서로 이격될 수 있으며, 워드 라인들(WL)의 배선부들(134a)이 게이트 콘택 플러그들(121g)과 접촉될 수 있다. 그리고, 워드 라인들(WL)의 배선부들(134a)의 길이는 서로 다를 수 있으며, 각 워드 라인의 배선부(134a) 끝단에 패드부(134b)가 연결될 수 있다. 또한, 워드 라인들(WL)의 배선부들(134a)은 소스 라인 및 드레인 라인의 배선부들(132a, 136a) 사이에 배치될 수 있다.
마찬가지로, 소스 라인들(SL)은 제 1 방향(D1)에서 서로 이격될 수 있으며, 소스 라인들(SL)의 배선부들(136a)이 소스 콘택 플러그들(121s)과 접촉될 수 있다. 그리고, 소스 라인들(SL)의 배선부들(136a)의 길이는 서로 다를 수 있으며, 각 소스 라인의 배선부(136a) 끝단에 패드부(136b)가 연결될 수 있다.
계속해서, 제 1 웰 구동 라인(WELL1)의 배선부(138a)가 제 1 웰 콘택 플러그(121p)와 접촉될 수 있으며, 제 1 웰 구동 라인(WELL1)의 배선부(138a) 끝단에 패드부(138b)가 연결될 수 있다. 마찬가지로, 제 2 웰 구동 라인(WELL2)의 배선부가 제 2 웰 콘택 플러그(121n)와 접촉될 수 있으며, 제 2 웰 구동 라인(WELL2)의 배선부 끝단에 패드부가 연결될 수 있다.
나아가, 도 12를 참조하여 설명한 것처럼, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)의 패드부들(132b, 134b, 136b, 138b)은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선인 제 3 방향(D3)을 따라 배치될 수 있다. 그리고, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)의 패드부들(132b, 134b, 136b, 138b)은, 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 인접하게 배치될 수 있다. 또한, 소스 라인들(SL), 드레인 라인들(DL), 워드 라인들(WL), 및 제 1 및 제 2 웰 구동 라인들(WELL1, WELL2)의 패드부들(132b, 134b, 136b, 138b)은, 평면적 관점에서, 소자 분리막(112), 게이트 전극(115), 또는 제 1 및 제 2 활성부들(ACT1, ACT2)의 일부분들과 중첩될 수 있다.
도 15 및 도 16은 본 발명의 또 다른 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 15를 참조하면, 반도체 장치는 복수 개의 테스트 회로 어레이 영역들(101)을 포함할 수 있으며, 패드 영역들(102a, 102b)이 각각의 테스트 회로 어레이 영역들(101) 둘레에 배치될 수 있다.
각각의 테스트 회로 어레이 영역들(101)에는 도 3을 참조하여 설명한 테스트 회로 어레이(100)가 배치될 수 있다. 패드 영역들(102a, 102b)에는 테스트 장치로부터 테스트 신호들을 인가 받는 패드들이 배치될 수 있으며, 패드들은 테스트 회로 어레이(100)와 전기적으로 연결될 수 있다. 각 패드 영역들(102a, 102b)에서 패드들은 도 4 및 도 5를 참조하여 설명한 바와 같이 배치될 수 있다. 다시 말해, 패드 영역들(102a, 102b)은 제 1 방향(D1)에서 서로 마주보는 제 1 패드 영역들(102a)과, 제 1 방향(D1)에 수직한 제 2 방향(D2)에서 서로 마주보는 제 2 패드 영역들(102b)을 포함할 수 있다. 그리고, 소스 패드들(105s) 및 드레인 패드들(105d)은 제 1 패드 영역들(102a)에 배치될 수 있으며, 게이트 패드들(105g) 및 웰 패드들(105w)은 제 2 패드 영역들(102b)에 배치될 수 있다.
도 16을 참조하면, 반도체 장치는 복수 개의 테스트 회로 어레이 영역들(101)을 포함할 수 있으며, 각각의 테스트 회로 어레이 영역들(101) 상에 복수 개의 패드 영역들(102)이 배치될 수 있다. 각 패드 영역들(102)에서 도 11 및 도 12를 참조하여 설명한 바와 같이 패드들(105)이 배열될 수 있다. 다시 말해, 패드들(105)은, 평면적 관점에서, 테스트 회로 어레이(100)의 일부분들과 중첩될 수 있다. 그리고, 패드들(105)은 서로 수직하는 제 1 및 제 2 방향들(D1, D2)에 대해 사선인 제 3 방향(D3)을 따라 배열될 수 있다. 또한, 각 패드 영역들(102)에 소스 패드들, 드레인 패드들, 게이트 패드들, 및 웰 패드들이 배치될 수 있다.
도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 장치와 반도체 테스트 장치 간의 연결을 보여주기 위한 도면들이다.
도 17 참조하면, 실시예들에 따른 반도체 장치의 패드들(105s, 105d, 105g, 105w)은 테스트 장치의 접속부(200; 예를 들어, 프로브 카드의 프로브 핀들)와 접촉될 수 있다. 즉, 반도체 장치의 패드들(105s, 105d, 105g, 105w)이 테스트 회로 어레이 영역(101) 둘레에 배치되며, 패드들(105s, 105d, 105g, 105w)에 대응하여 프로브 카드(200)의 프로브 핀들이 배치될 수 있다. 프로브 핀들은 테스트 장치로부터 출력되는 테스트 신호들을 패드들(105s, 105d, 105g, 105w)로 제공한다.
이와 달리, 도 11 및 도 12에 도시된 바와 같이, 패드 영역들(102a, 102b)이 테스트 회로 어레이 영역(101)과 중첩될 경우, 프로브 카드(200)의 프로브 핀들이 테스트 회로 어레이 영역(101) 상에 배치될 수 있다. 즉, 프로브 카드(200)의 프로브 핀들은 반도체 장치의 패드 배열과 실질적으로 동일한 배열을 가질 수 있다. 패드들(105s, 105d, 105g, 105w)에 대응하여 프로브 핀들이 접촉되므로, 반도체 장치를 테스트할 때 반도체 장치의 모든 패드들로 테스트 신호들이 동시에 입력될 수 있다.
도 18을 참조하면, 반도체 장치는 테스트 회로 어레이(100)에서 트랜지스터들을 선택하기 위한 복수 개의 디코더들(107a, 107b, 107c, 107d)을 포함할 수 있다. 일 실시예에서, 디코더들(107a, 107b, 107c, 107d)은 패드 영역들(102a, 102b)에 위치하는 패드들과 전기적으로 연결될 수 있다. 예를 들어, 반도체 장치는 소스 라인 디코더(107a), 드레인 라인 디코더(107b), 워드라인 디코더(107c), 및 웰 구동 라인 디코더(107d)를 포함할 수 있다. 워드라인 디코더(107c)는 워드 라인들(WL)과 전기적으로 연결될 수 있으며, 워드라인들에 선택적으로 테스트 신호를 제공할 수 있다. 소스 라인 디코더(107a)는 소스 라인들과 전기적으로 연결될 수 있으며, 소스 라인들에 선택적으로 테스트 신호를 제공할 수 있다. 드레인 디코더(107b)는 드레인 라인들과 전기적으로 연결될 수 있으며, 드레인 라인들에 선택적으로 테스트 신호를 제공할 수 있다.
이 실시예에 따르면, 테스터 장치에서 출력되는 테스트 신호들은 반도체 장치 내 디코더들(107a, 107b, 107c, 107d)을 통해 테스트 회로 어레이(100)로 제공될 수 있다. 이와 같이 반도체 장치는 소스 라인 디코더(107a), 드레인 라인 디코더(107b), 워드라인 디코더(107c), 및 웰 구동 라인 디코더(107d)를 포함하므로, 테스트 회로 어레이(100)의 각각의 트랜지스터들을 선택적으로 액세스(access)할 수 있다.
도 19는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 19를 참조하면, 테스트 시스템(1000)은 호스트(1100), 테스트 헤더(1200), 프로브 카드(1300), 테스트 대상 반도체 장치들이 형성된 반도체 웨이퍼, 및 웨이퍼 지지대(1400)를 포함한다.
반도체 웨이퍼에 본 발명의 실시예들에 따른 반도체 장치들이 형성될 수 있으며, 반도체 웨이퍼는 웨이퍼 지지대(1400) 상에 위치될 수 있다.
호스트(1100)는 테스트 신호를 생성하고, 반도체 장치들이 형성된 반도체 웨이퍼에서 생성된 테스트 결과 신호를 수신할 수 있다. 호스트(1100)는 개인용 컴퓨터 또는 워크스테이션과 같은 범용 컴퓨터일 수 있다. 테스트 헤더(1200)는 호스트(1100)에 접속되며, 프로브 카드(1300)가 장착될 수 있다. 테스트 헤더(1200)는 프로브 카드(1300)가 반도체 웨이퍼에 형성된 패드들과 프로브 카드(1300)의 프로브 핀들이 서로 접촉될 수 있도록 반도체 웨이퍼의 위치를 조절할 수 있다. 호스트(1100), 테스트 헤더(1200), 및 웨이퍼 지지대(1400)는 자동 테스트 장치(automatic test equipment, ATE)를 구성할 수 있다.
프로브 카드(1300)는 반도체 장치의 패드들에 테스트 신호들을 인가하기 위한 프로브 핀들을 포함할 수 있다. 프로브 카드(1300)는 반도체 장치에서 출력되는 테스트 결과 신호들을 테스트 헤더(1200)로 전송할 수 있다.
호스트(1100)에서 생성된 테스트 신호는 테스트 헤드 및 프로브 카드(1300)를 통해, 반도체 장치의 패드들로 전송될 수 있다. 반도체 장치에서 출력되는 테스트 결과 신호는 프로브 카드(1300) 및 테스트 헤드를 통해 호스트(1100)로 입력될 수 있다. 호스트(1100)에서는 테스트 결과 신호를 시뮬레이션 결과와 비교하여 반도체 장치를 평가할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 20을 참조하면, 테스트 장치에서 출력되는 테스트 신호들이 반도체 장치의 테스트 회로 어레이와 연결된 패드들로 입력될 수 있다(S10). 반도체 장치에 구비된 테스트 회로 어레이에 대하여 테스트가 수행될 수 있다(S20). 이에 따라, 각각의 트랜지스터들로부터 문턱 전압(threshold voltage), 턴온 전류, 턴오프 전류, 게이트 누설 전류, 채널 누설 전류, 정션 누설 전류 등이 측정될 수 있다. 이후, 반도체 장치에서 측정된 데이터들은 테스트 장치에서 시뮬레이션을 통해 얻어진 예상 데이터들과 비교될 수 있다(S30). 이후, 모든 트랜지스터들의 위치 및 해당 트랜지스터들의 최종 테스트 결과가 출력될 수 있다(S40).
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 테스트 회로 어레이 영역과, 상기 테스트 회로 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판;
    상기 테스트 회로 어레이 영역의 상기 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들;
    상기 테스트 회로 어레이 영역에서부터 상기 패드 영역으로 상기 제 1 방향을 따라 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들; 및
    상기 테스트 회로 어레이 영역에서부터 상기 패드 영역으로 상기 제 1 방향을 따라 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되,
    상기 소스 라인들 각각은 제 1 폭을 가지며 상기 테스트 회로 어레이 영역의 상기 소스 전극들로부터 상기 제 1 방향을 따라 일직선으로 연장되는 소스 배선부와, 상기 소스 배선부와 연결되며 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되며, 프로브 핀들이 접촉하는 소스 패드부를 포함하고,
    상기 드레인 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역의 상기 드레인 전극들로부터 상기 제 1 방향을 따라 일직선으로 연장되는 드레인 배선부와, 상기 드레인 배선부와 연결되며 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되며 프로브 핀들이 접촉하는 드레인 패드부를 포함하되,
    서로 인접한 상기 소스 및 드레인 패드부들은 상기 테스트 회로 어레이 영역으로부터의 거리가 서로 다른 위치들에 배치되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 테스트 회로 어레이 영역에서부터 상기 패드 영역으로 상기 제 2 방향을 따라 연장되며, 상기 트랜지스터들의 게이트 전극들과 전기적으로 연결되는 워드 라인들을 더 포함하되,
    상기 워드 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 소스 라인들 및 상기 드레인 라인들은 상기 반도체 기판의 상부면으로부터 제 1 높이에 배치되고, 상기 워드 라인들은 상기 반도체 기판의 상부면으로부터 상기 제 1 높이보다 큰 제 2 높이에 배치되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 테스트 회로 어레이 영역에서부터 상기 패드 영역으로 상기 제 2 방향을 따라 연장되며, 상기 반도체 기판과 접속되는 웰 도전 라인들을 더 포함하되,
    상기 웰 도전 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 트랜지스터들은 상기 제 2 방향을 따라 배열된 복수 개의 NMOS 트랜지스터들 및 상기 NMOS 트랜지스터들과 병렬적으로 연결되며, 상기 제 2 방향을 따라 배열된 복수 개의 PMOS 트랜지스터들을 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 제 1 도전형을 가지며, 상기 반도체 기판 내에 형성된 제 2 도전형의 웰 불순물층을 포함하되,
    상기 트랜지스터들은 상기 반도체 기판 및 상기 웰 불순물층에 정의된 복수 개의 활성부들, 상기 활성부들을 가로지르는 게이트 전극들, 및 상기 게이트 전극들 양측의 상기 활성부들 내에 형성된 소스 및 드레인 불순물 영역들로 구성되되,
    상기 드레인 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 드레인 불순물 영역들과 접속되고, 상기 소스 라인들 각각은 상기 제 1 방향을 따라 배열된 상기 소스 불순물 영역들과 접속되는 반도체 장치.
  7. 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들;
    상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들;
    상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 게이트 전극들과 전기적으로 연결되는 워드 라인들; 및
    상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되,
    상기 소스 라인들, 상기 워드 라인들, 및 상기 드레인 라인들 각각은, 제 1 폭을 갖는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 갖는 패드부를 포함하되,
    상기 소스 라인들, 상기 워드 라인들 및 상기 드레인 라인들은 상기 제 1 방향에서 서로 이격되어 배치되고, 상기 소스 라인들, 상기 워드 라인들 및 상기 드레인 라인들의 상기 패드부들은, 평면적 관점에서, 상기 제 1 방향에서 인접하는 상기 배선부들 사이에 배치되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 패드부들은 상기 제 1 방향 및 상기 제 2 방향에 대해 사선인 제 3 방향으로 배열되는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 소스 라인들, 상기 워드 라인들, 및 상기 드레인 라인들을 포함하는 제 1 배선 그룹; 및
    상기 소스 라인들, 상기 워드 라인들, 및 상기 드레인 라인들을 포함하는 제 2 배선 그룹을 포함하되,
    상기 제 1 배선 그룹과 상기 제 2 배선 그룹은 상기 제 1 방향 및 상기 제 2 방향에 대해 사선인 제 3 방향으로 연장되는 대칭축을 따라 점 대칭 배치되는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 소스 라인들, 상기 워드 라인들 및 상기 드레인 라인들은 상기 반도체 기판의 상부면으로부터 동일한 높이에 배열되는 반도체 장치.
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