CN101226934A - 制备dram结构中的测试键结构的方法及相应结构 - Google Patents

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Abstract

一种在集成电路晶圆上制备测试结构的方法。该方法包括提供半导体衬底(例如硅晶圆)。该方法包括在半导体衬底上形成多个集成电路芯片结构，并且同时在形成多个集成电路芯片结构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第二组集成电路芯片结构之间的位置线上形成多个MOS器件。该方法包括形成第一接触结构和第二接触结构。第一接触结构耦合到多个MOS器件中的第一MOS器件，而第二接触结构耦合到多个MOS器件中的第N MOS器件，其中N是大于1的整数。

Description

制备DRAM结构中的测试键结构的方法及相应结构
技术领域
本发明一般地涉及集成电路以及制造半导体器件的集成电路加工方法。更具体地说，本发明提供了一种制造用于动态随机访问存储器件(通常称为DRAM)的测试结构的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
背景技术
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。
日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了消费者的成本。集成电路或芯片制造设备通常要花费数亿甚至数十亿美元。每个制造设备具有一定的晶圆产量，而每个晶圆上将具有一定数量的集成电路。因此，通过将集成电路的个体器件做得更小，可以在每个晶圆上制造更多的器件，这增加了制造设备的产出。把器件制备得更小非常有挑战性，因为集成制造过程中使用的每道工艺都有一个极限。换句话说，一个给定的工艺通常只能低到某一特征尺寸，之后要么需要改变工艺要么需要改变器件布图设计。此外，随着器件需要更快地设计，对于某些现有工艺和材料存在工艺限制。
这种工艺的示例是制造存储器件的测试结构。这样的测试结构包括电阻测量检查，但不限于此。尽管已经有了明显的改进，但是这种设计仍旧具有许多限制。仅仅作为示例，这些设计必须变得更小，但是在探测测量期间仍能提供准确的测试结果。此外，这些测试设计通常很难制造，并且一般需要复杂的制造工艺和结构。在本说明书尤其是在下文中将详细描述这样或那样的限制。
从上文可以看出，需要一种用于加工半导体器件的改进技术。
发明内容
根据本发明，提供了加工集成电路用以制造半导体器件的技术。更具体地说，本发明提供了一种制造用于动态随机访问存储器件(通常称为DRAM)的测试结构的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
在一个具体实施例中，本发明提供了半导体晶圆。晶圆是半导体衬底，例如是硅晶圆。衬底包括形成于其上的多个集成电路芯片。位置线至少将第一组芯片与第二组芯片分隔开。在位置线的一部分上形成测试图案。测试图案包括衬底区的有源部分。第一接触结构耦合到有源区域的第一部分。第一接触结构包括耦合到第一金属线结构的第一着放栓(landingplug)结构。第二接触结构耦合到有源区域的第二部分。第二接触结构包括耦合到第二金属线结构的第二着放栓结构。多个MOS器件被形成在第一接触结构和第二接触结构之间。所述多个MOS器件中的第一MOS器件的源/漏极区耦合到着放栓结构。多个MOS器件中的第N MOS器件耦合到第二扩散区，其中N是大于1的整数。第二扩散区耦合到栓结构。第一接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的电阻测量值。
在另一具体实施例中，本发明提供了在集成电路晶圆上制备测试结构的方法。该方法包括提供半导体衬底，例如硅晶圆。该方法包括在半导体衬底上形成多个集成电路芯片结构，并且同时在形成多个集成电路芯片结构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第二组集成电路芯片结构之间的位置线上形成多个MOS器件。该方法包括形成第一接触结构和第二接触结构。第一接触结构耦合到多个MOS器件中的第一MOS器件，而第二接触结构耦合到多个MOS器件中的第NMOS器件，其中N是大于1的整数。第一MOS器件优选地通过编号从1至N的MOS器件的链结构(一个器件的源极耦合到另一器件的漏极)耦合到第N MOS器件，其中N是大于1的整数。
通过本发明，实现了许多优于传统技术的优点。例如，所给出的技术方便使用依赖于现有技术的工艺。在一些实施例中，所述方法在每个晶圆上的芯片方面提供了更高的器件产量。此外，该技术提供的工艺与传统工艺技术相兼容，不用对传统设备和工艺进行实质的修改。本发明优选地提供了用于0.13微米或更小设计规则的改进工艺。此外，本发明提供了具有改进的接触电阻特性的测试结构。即，改进的接触电阻源自在集成电路芯片中形成的类似结构。根据实施例，可以实现这些优点中的一个或多个。在本说明书特别是下文中，将详细描述这些以及其它优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1是根据本发明实施例的现有测试结构的简化横截面示图；
图2至图5是根据本发明实施例的现有测试结构的简化俯视图；以及
图6至图9是根据本发明实施例的测试结构的简化示图。
具体实施方式
根据本发明，提供了加工集成电路用以制造半导体器件的技术。更具体地说，本发明提供了一种制造用于动态随机访问存储器件(通常称为DRAM)的测试结构的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
图1是根据本发明实施例的现有测试结构的简化横截面示图。该现有测试结构包括第一金属层113和第二金属层115，其被用来测量第一金属层和第二金属层之间的电阻。第一金属层113耦合到栓层111，栓层111耦合到栓层109。栓层109耦合到N扩散层107，N型扩散层107是在扩散区105中形成的。类似地，金属层115耦合到栓层117，栓层117耦合到栓层119，栓层119耦合到N型扩散层121。N型扩散层121处于扩散区105内。测试结构还包括电介质夹层区和隔离区103，其形成在半导体衬底中。两个金属层之间的电阻值对应于RM1+RBLC+RC1+RN-+RC1+RBLC+RM1。测试结构通称称作链接触结构，其用来测量电阻值。令人遗憾的是，该链接触结构存在很多限制。即，该结构没有对应于实际集成电路器件的某些结构。此外，由于许多接触区，所以结构易于发生意外的变化，这使得难以提供准确的测量。
图2至图5是根据本发明实施例的现有测试结构的简化俯视图。这些示图用于位线测量结构200和源节点测量结构300。这些结构中的每个都包括有源区域201、金属区域205、多晶硅栅极区域207、用于位线的接触栓区域209和接触区211、以及用于源节点的接触栓213和接触区215。如图4所示，顶视图包括测试键，其对于位线测量结构来说是“坏的”。这里，测量结构指示坏芯片，而实际芯片为“好”(如图5所示)。相应地，测量结构低效率且不能很好地工作。在本说明书中描述了现有技术这样和那样的限制。在本说明书尤其在下文中还描述了克服这些现有技术的某些限制的方法示例。
根据本发明实施例的测试方法可以如下描述：
1.耦合第一接触结构上的第一探测头；
2.耦合第二接触结构上的第二探测头；
3.测量第一接触结构和第二接触结构之间的电阻值，其中对于位线接触结构来说，电阻值包括RM1+RBLC+RC1+Rch+RN-+Rch+...RN-n+Rchn+RC1+RBLC+RM1(它们在下文中被更详细地定义)(n是大于1的整数)。
4.执行需要的其它步骤。
上述步骤序列提供了根据本发明实施例的一种方法。如所示，该方法使用了包括下述方式的步骤组合：测量动态随机访问存储器件的位线的接触结构的电阻值。本方法还可以应用于用于源节点接触等的其它测试结构当然，还可以提供其它的替换形式，其中在不脱离权利要求范围的情况下可以添加步骤，删除一个或多个步骤，或者以不同序列提供一个或多个步骤。可以在本说明书尤其是在下文中找到本方法的其它细节。
图6至图9是根据本发明实施例的测试结构的简化示图。该示图仅仅是示例，其不应当不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、修改和替换形式。参考位线电阻测量结构600和源节点电阻测量结构700的俯视图。位线电阻测量结构包括有源区域601、第一金属层603、多晶硅栅极区域607以及接触栓和位线接触609。电流流经的路径由参考标号613示出。如图所示，电流路径经过多个沟道区和接触结构。源节点电阻测量结构包括有源区域601、第一金属层603、存储节点互连603、多晶硅栅极区域607、以及接触栓和源节点接触611。电流路径由参考标号713示出。如所示，电流路径通过多个沟道区和接触结构。这些接触结构的其它细节在本说明书尤其在下文中进行了描述。
参考图8至图9，本发明包括衬底831，例如硅晶圆。衬底包括形成于其上的多个集成电路芯片903。位置线901至少分隔第一组芯片和第二组芯片。在位置线的一部分上形成了测试图案905。测试图案包括衬底区的有源部分。第一接触结构耦合到有源区域的第一部分。第一接触结构包括耦合到第一金属线结构805的第一着放栓结构827。
第二接触结构耦合到有源区域的第二部分。第二接触结构包括耦合到第二金属线结构807的第二着放栓结构813。多个MOS器件形成在第一接触结构和第二接触结构之间。多个MOS器件中的第一MOS器件包括源/漏极区825和源漏极区823，其源/漏极区825耦合到着放栓结构827。多个MOS器件中的第N MOS器件耦合到第二扩散区815，其中N是大于1的整数。第二扩散区耦合到栓结构813。第一接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的电阻测量值。如所示，电阻路径还可以包括扩散区823、819。电阻路径还包括沟道区821等。测试图案优选地与阵列区域801内的集成电路芯片之一的图案相同。
在具体实施例中，器件还包括各种接触结构。第一接触结构耦合到第一探测焊盘。第二接触结构耦合到第二探测焊盘。测试图案优选为位置线上的多个测试图案之一。这种测试图案可以用于其它目的。此外，测试图案用于存储器件，例如动态随机访问存储器芯片。器件优选地包括设计规则为0.13微米或更小的多个MOS器件。当然，可以有其它变化、修改和替换形式。
仍旧参考图8，本发明还包括在集成电路晶圆上制造测试结构的方法。该方法包括提供半导体衬底831，例如硅晶圆。该方法包括在半导体衬底上形成多个集成电路芯片结构，并且同时在形成多个集成电路芯片结构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第二组集成电路芯片结构之间的位置线上形成多个MOS器件。该方法包括形成第一接触结构和第二接触结构。第一接触结构耦合到多个MOS器件的第一MOS器件，而第二接触结构耦合到多个MOS器件的第N MOS器件，其中N是大于1的整数。通过同时形成测试结构以及使用与阵列相同的工艺，本发明更有效率并且获得了改善后的结果。即，测试结构提供了与阵列结构相似或相同的电阻值，阵列结构提供了更好的测试测量。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在权利要求的范围内。

Claims (19)

1.一种半导体晶圆，包括：
衬底；
在衬底上形成的多个集成电路芯片；
至少将第一组芯片与第二组芯片分隔开的位置线；
在位置线的一部分上形成的测试图案，测试图案包括：
衬底区的有源部分；
耦合到有源区域的第一部分的第一接触结构，第一接触结构包括耦合到第一金属线结构的第一着放栓结构；
耦合到有源区域的第二部分的第二接触结构，第二接触结构包括耦合到第二金属线结构的第二着放栓结构；
形成在第一接触结构和第二接触结构之间的多个MOS器件；
所述多个MOS器件中的第一MOS器件耦合到第一扩散区；以及
所述多个MOS器件中的第N MOS器件耦合到第二扩散区，其中N是大于1的整数；
其中第一接触结构和第二接触结构适于提供在第一接触结构和第二接触结构之间的电阻测量值。
2.如权利要求1所述的器件，其中测试图案是与集成电路芯片之一中的图案相同的图案。
3.如权利要求1所述的器件，其中第一接触结构耦合到第一探测焊盘。
4.如权利要求1所述的器件，其中第二接触结构耦合到第二探测焊盘。
5.如权利要求1所述的器件，其中测试图案是位置线上的多个测试图案之一。
6.如权利要求1所述的器件，其中集成电路芯片是存储器件。
7.如权利要求1所述的器件，其中集成电路芯片包括动态随机访问存储器芯片。
8.如权利要求1所述的器件，其中多个MOS器件的设计规则为0.13微米或更小。
9.如权利要求1所述的器件，其中测试结构提供第一接触结构和第二接触结构之间与阵列结构相似的电阻值的电阻测量。
10.如权利要求1所述的器件，其中有源区域的第一部分包括第一扩散区，并且有源区域的第二部分包括第二扩散区。
11.在集成电路晶圆上制备测试结构的方法，所述方法包括：
提供半导体衬底；
在半导体衬底上形成多个集成电路芯片结构；
同时在形成多个集成电路芯片结构期间使用一个或多个相似工艺，在形成于第一组集成电路芯片结构和第二组集成电路芯片结构之间的位置线上形成多个MOS器件；以及
形成第一接触结构和第二接触结构。第一接触结构耦合到多个MOS器件中的第一MOS器件，第二接触结构耦合到多个MOS器件中的第NMOS器件，其中N是大于1的整数。
12.如权利要求11所述的方法，其中多个MOS器件以及第一接触和第二接触形成测试结构。
13.如权利要求11所述的方法，还包括测量第一接触结构和第二接触结构之间的电阻值。
14.如权利要求11所述的方法，其中第一接触结构包括耦合到第一扩散区的第一栓结构。
15.如权利要求11所述的方法，其中第二接触结构包括耦合到第二扩散区的第二栓结构。
16.如权利要求11所述的方法，其中多个MOS器件包括形成于第一接触结构和第二接触结构之间的多个沟道区。
17.如权利要求11所述的方法，其中集成的路芯片结构包括动态随机访问存储器件。
18.如权利要求11所述的方法，还包括使用一对探测头来测量第一接触结构和第二接触结构之间的电阻值，每个探测头分别耦合到相应的第一接触结构和第二接触结构。
19.如权利要求11所述的方法，还包括形成耦合到第一接触结构的第一接合焊盘，以及形成耦合到第二接触结构的第二接合焊盘。
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Open date: 20080723