TWI662678B - 測試鍵結構 - Google Patents

Abstract

本發明提供一種測試鍵結構，包含：平行排列的複數條多晶矽，設置於基板上，其中複數條多晶矽彼此分離，形成複數個接觸區於複數條多晶矽之間；介電層，設置於複數條多晶矽與基板上；複數個插塞，設置於介電層上、對應於複數個接觸區，其中一個接觸區至少對應兩個插塞；複數條導線，平行排列地設置於介電層與複數個插塞上，垂直於複數條多晶矽並連接該複數個插塞，其中對應於相同之接觸區之插塞分別連接於不同之該複數條導線；以及至少二檢測電極，設置於介電層上，其中相鄰之導線分別電性連接於不同之檢測電極。

Description

測試鍵結構

本發明是有關於一種測試鍵結構，尤其是關於一種應用於靜態隨機存取記憶體製程的測試鍵結構。

在半導體製程中，為維持產品品質的穩定，須針對所生產之半導體元件持續進行線上測試。通常在進行各項製程的同時，亦會採用相同的步驟製作一測試用元件，稱為測試鍵(Test Key)，藉由量測該測試鍵的各項電性參數作為檢視製程是否正常之指標，進而有效控制產品品質。目前業界係採用一晶片可接受度測試(wafer acceptance test,WAT)，於兩IC晶片(die)之週邊區域(periphery area)提供複數個測試鍵(test key)，用以監控半導體晶片之各項缺陷。

然而在內連線的製程中會出現許多目前的方法無法測試到的缺陷。例如，在介電層材料或隔離層材料中很可能會產生孔洞(void)，導致接觸窗底部會出現短路的現象與漏電流的產生等。傳統的測試鍵很難監控出這種孔洞的缺陷，降低製程的良率。

因此，本發明的目的在於提供一種測試鍵，不僅用以偵測上述缺陷，更能進一步地了解目前產業中技術人員可能尚未思及之問題，用以改善產品良率。

本發明提供一種測試鍵結構，包含：平行排列的複數條多晶矽，設置於一基板上，其中該複數條多晶矽彼此分離，形成複數個接觸區於該複數條多晶矽之間；一介電層，設置於該複數條多晶矽與該基板上；複數個插塞，設置於該介電層上、對應於該複數個接觸區，其中一個該接觸區至少對應兩個該插塞；複數條導線，平行排列地設置於該介電層與該複數個插塞上，垂直於該複數條多晶矽並連接該複數個插塞，其中對應於相同之該接觸區之該插塞分別連接於不同之該複數條導線；以及至少二檢測電極，設置於該介電層上，其中相鄰之該導線分別電性連接於不同之該檢測電極。

在本發明的較佳實施例中，上述之基板包含複數條分離的摻雜區，該摻雜區係平行排列，並與該複數條多晶矽垂直地形成於該基板中。

在本發明的較佳實施例中，上述之複數條摻雜區係以隔離結構分離，並且部分該隔離結構與部分該摻雜區交錯地對應於單一該接觸區。

在本發明的較佳實施例中，上述之複數個插塞僅覆蓋該複數條摻雜區之一對應範圍內。

在本發明的較佳實施例中，上述之至少一個該複數個插塞，覆蓋部分該多晶矽、部分該隔離結構與部分該摻雜區。

在本發明的較佳實施例中，上述之基板包含一摻雜區，連續地形成於該複數條多晶矽下。

在本發明的較佳實施例中，上述之基板包含一隔離結構區，連續地形成於該複數條多晶矽下。

在本發明的較佳實施例中，上述之測試鍵結構係 位於該基板之一主動區中。

在本發明的較佳實施例中，上述之測試鍵結構係位於該基板之一隔離區中。

在本發明的較佳實施例中，上述之測試鍵結構係位於切割道上。

在本發明的較佳實施例中，上述之測試鍵結構係應用於靜態隨機存取記憶體(SRAM)製程中。

在本發明的較佳實施例中，上述之複數個插塞設置於任兩相鄰之該複數條多晶矽之間，並且對應於每一該複數個接觸區。

在本發明的較佳實施例中，上述之測試鍵結構係應用於靜態隨機存取記憶體(SRAM)製程中，第一層金屬導線製程後。

因此本發明能提供一種測試鍵結構，可以檢測出習知靜態隨機存取記憶體(SRAM)製程中，介電層材料或隔離層材料形成時，容易在隔離結構之間或相鄰之高起結構之間產生縫隙或孔洞之缺陷，導致產品良率降低之問題。不僅如此，發明人還進一步發現，金屬插塞的直徑範圍以及摻雜區中磷含量的高低，都是影響產品表現的因素。

1‧‧‧基板

2‧‧‧多晶矽

3、3’‧‧‧插塞

4‧‧‧導線

5‧‧‧檢測電極

6、6’‧‧‧摻雜區

7、7’‧‧‧隔離結構

R1‧‧‧接觸區

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：圖1係依據本發明所繪製，測試鍵結構俯視結構示意圖；圖2係依據本發明之一實施例所繪製，測試鍵結構俯視結構示意圖； 圖3係依據本發明之一實施例所繪製，測試鍵結構俯視結構示意圖；圖4係依據本發明之一實施例所繪製，測試鍵結構俯視結構示意圖；圖5係依據本發明之一實施例所繪製，測試鍵結構俯視結構示意圖；以及圖6係依據本發明之一實施例所繪製，測試鍵結構俯視結構示意圖。

本發明是在提供一種測試鍵結構，以針對靜態隨機存取記憶體(SRAM)製程中，介電層材料或隔離層材料形成時，容易在隔離結構之間或相鄰之高起結構之間產生縫隙或孔洞，導致產品良率降低之問題。為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文以實施例配合所附圖式，做詳細說明。

如圖1所示，本發明提供之一種測試鍵結構，包含基板1、複數條多晶矽2、介電層(未繪示出)、複數個插塞3、複數條導線4以及檢測電極5。複數條多晶矽2平行排列，並設置於基板1上，其中複數條多晶矽2彼此分離，形成複數個接觸區R1於多晶矽2之間。介電層設置於複數條多晶矽2與基板1上，整層覆蓋複數條多晶矽2與基板1，為能清楚顯示本發明之結構，因此為繪示於圖式中，僅以文字作敘述。複數個插塞3，設置於介電層上、對應於複數個接觸區R1，其中一個接觸區R1至少對應兩個插塞3，而不同接觸區R1之間的插塞3也互相對應、可連成直線，插塞3於基板1上的分部呈現格子點狀。複數條導線4平行排列地設置於介電層與複數個插塞3上，垂直於複數條多晶矽2並連接複數個插塞3，其中對應於相同之接觸區R1之插塞3分別 連接於不同之複數條導線4。圖1僅示出二檢測電極5，但本發明可依檢測區域與大小不同，包含至少二檢測電極，設置於介電層上，其中相鄰之導線4分別電性連接於不同之檢測電極5。

本發明提供之測試鍵結構可以針對不同製程階段、不同區域來進行檢測，並且依據狀況對結構做些許的改變與調整。

如圖2所示為本發明之一實施例，基板1還包含複數條分離的摻雜區6與隔離結構7。摻雜區6係平行排列，並與複數條多晶矽2垂直地形成於基板1中。而複數條摻雜區6係以隔離結構7分離，並且部分隔離結構7與部分摻雜區6交錯地對應於單一接觸區R1。在此實施例中，檢測進行於第一層導線形成之後，並且複數個插塞3僅覆蓋複數條摻雜區6之對應的覆蓋範圍內。

於本發明另一實施例中，如圖3所示，基板1包含摻雜區6’，連續地形成於複數條多晶矽2下之基板1中，製程上係先形成整區的摻雜區6’後，再於摻雜區6’上形成複數條多晶矽2，之後再形成整層覆蓋的介電層與其他元件。在此實施例中，檢測係針對靜態隨機存取記憶體中的主動區，並且複數個插塞3僅覆蓋摻雜區6’對應之接觸區R1。

本發明提供的測試鍵結構也可應用於靜態隨機存取記憶體中的隔離區，如圖4所示，基板1包含整區域的隔離結構7’，連續地形成於複數條多晶矽2下之基板1中，製程上係先形成整區域的隔離結構7’後，再於摻雜區6’上形成複數條多晶矽2，之後再形成整層覆蓋的介電層與其他元件。在此實施例中，檢測係針對靜態隨機存取記憶體中的隔離區，並且複數個插塞3僅覆蓋隔離結構7’對應之接觸區R1。

本發明再一實施例，測試鍵結構係應用於靜態隨機存取記憶體製程中的共享插塞，如圖5所示除了共享插塞3’之外，其餘結構與圖2所示之實施例類似，為能簡化說明，因此延用相 同元件標號。複數個共享插塞3’中，至少一個插塞3覆蓋部分多晶矽2與部分摻雜區6。如圖5所示，共享插塞3’還可以同時覆蓋部分多晶矽2、部分隔離結構7與部分摻雜區6。

另外，本發明提供上述實施例僅用以說明，並非限制本發明。本發明提供的測試鍵結構可依據不同需求作調整外，還可依據所預測試的區域範圍大小與元件特性，作最適化的間距調整以及重複性的結構設置。如圖6所示，類似圖2所示之實施例，圖6所示為圖2結構的重複設置，複數個插塞3設置於任兩相鄰之複數條多晶矽2之間，並且對應於每一複數個接觸區R1。

本發明是在提供一種測試鍵結構，用以針對介電材料形成時，容易產生的填覆性不佳之問題進行檢測。並且不同於習知測試鍵結構，著重於金屬矽化物殘留之檢測，因此插塞是必會位於摻雜區之上，無法單純針對介電層、隔離曾進行檢測，也導致無法針對僅包含隔離結構的隔離區域進行有效的測試。本發明提供之測試鍵結構不僅可應用於第一層金屬導線製程後，提早進行檢測以利檢測效率的提升，必且避免製程成本的浪費，還可針對各種潛在卻還不為人知的問題進行檢測。本發明提供之測試鍵結構不僅能有效檢測出介電材料填覆性不佳導致的漏電流問題，更例如使用本發明之測試鍵結構後，發明人進一步發現在一定範圍內，摻雜區含磷濃度較低時產品效果較好，以及在一定範圍內，插塞直徑範圍較小，產品能具有較好之表現等。

本發明提供之測試鍵結構可設置於切割道上，因此並不影響元件的製程，並且可依據元件大小與測試區域範圍，進行多晶矽之間距、摻雜區之間距、插塞的直徑大小、插塞的形狀與角度、摻雜區的雜濃度等的調整，以得到最佳之產品效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明。任何該領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

1. 一種測試鍵結構，應用於靜態隨機存取記憶體製程中，且該測試鍵結構位於切割道上，該測試鍵結構包含：平行排列的複數條多晶矽，設置於一基板上，其中該複數條多晶矽彼此分離，形成複數個接觸區於該複數條多晶矽之間；一介電層，設置於該複數條多晶矽與該基板上；複數個插塞，設置於該介電層上、對應於該複數個接觸區，其中一個該接觸區至少對應兩個該插塞；複數條導線，平行排列地設置於該介電層與該複數個插塞上，垂直於該複數條多晶矽並連接該複數個插塞，其中對應於相同之該接觸區之該插塞分別連接於不同之該複數條導線；以及至少二檢測電極，設置於該介電層上，其中相鄰之該導線分別電性連接於不同之該檢測電極。
2. 如請求項1所述之測試鍵結構，其中該基板包含複數條分離的摻雜區，該摻雜區係平行排列，並與該複數條多晶矽垂直地形成於該基板中。
3. 如請求項2所述之測試鍵結構，其中該複數條摻雜區係以隔離結構分離，並且部分該隔離結構與部分該摻雜區交錯地對應於單一該接觸區。
4. 如請求項3所述之測試鍵結構，其中該複數個插塞僅覆蓋該複數條摻雜區之一對應範圍內。
5. 如請求項3所述之測試鍵結構，其中至少一個該複數個插塞，覆蓋部分該多晶矽、部分該隔離結構與部分該摻雜區。
6. 如請求項1所述之測試鍵結構，其中該基板包含一摻雜區，連續地形成於該複數條多晶矽下。
7. 如請求項1所述之測試鍵結構，其中該基板包含一隔離結構區，連續地形成於該複數條多晶矽下。
8. 如請求項1所述之測試鍵結構，該測試鍵結構係位於該基板之一主動區中。
9. 如請求項1所述之測試鍵結構，該測試鍵結構係位於該基板之一隔離區中。
10. 如請求項1所述之測試鍵結構，其中該複數個插塞設置於任兩相鄰之該複數條多晶矽之間，並且對應於每一該複數個接觸區。
11. 如請求項1所述之測試鍵結構，該測試鍵結構係應用於靜態隨機存取記憶體(SRAM)製程中，一第一層金屬導線製程後。