KR20130117290A - 적층형 반도체 장치, 그 제조 방법 및 테스트 방법 - Google Patents

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Abstract

적층형 반도체 장치, 그 제조 방법 및 테스트 방법을 제시한다.
본 기술의 일 실시예에 의한 적층형 반도체 장치는 외부로 노출되는 복수의 접촉 패드, 복수의 접촉 패드 각각과 전기적으로 접속되는 비아 어레이, 비아 어레이를 구성하는 각각의 비아가 전기적으로 도통 또는 절연되도록 하는 반도체 기판 및 반도체 기판에 바이어스를 공급하는 바이어스 패드를 포함하고, 반도체 기판은 백-그라인딩될 수 있다.

Description

적층형 반도체 장치, 그 제조 방법 및 테스트 방법{Stack Type Semiconductor Apparatus, Fabrication Method and Test Method Thereof}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 적층형 반도체 장치, 그 제조 방법 및 테스트 방법에 관한 것이다.
일반적으로, 적층형 반도체 장치는 반도체 회로가 설계된 복수 개의 다이를 적층한 구조를 일컬으며, 각각의 적층 다이들은 TSV(Through Silicon Via)를 통해 전기적으로 연결된다.
TSV는 그 제조 시점에 따라 비아-퍼스트(Via-first), 비아-미들(Via-middle), 비아-라스트(Via-last) 방식으로 구분할 수 있으며, 비아-라스트 방식은 다시 비아-프론트(Via-front) 및 비아-백사이드(Via-backside) 방식으로 구분할 수 있다.
비아-퍼스트, 비아-미들, 비아-프론트 방식에서는 반도체 기판의 지정된 위치에 비아를 형성하고 백그라인딩 공정을 통해 기판의 후면에 비아가 노출되도록 한다.
이러한 적층 반도체 장치는 개별 다이 제작 후, 또는 다이들을 적층한 후 비아 테스트를 통해 비아들의 불량 여부를 스크린한다.
특히, 비아-퍼스트, 비아-미들, 또는 비아-프론트 방식으로 형성된 반도체 다이에 대해 비아 테스트를 수행하기 위해서는 기판의 후면에 비아가 노출되도록 백-그라인딩을 수행하여야 한다. 그리고, 백-그라인딩된 반도체 다이를 개별적으로 테스트하거나, 또는 다이를 적층한 후 테스트를 수행하여 비아의 불량 여부를 확인한다.
백-그라인딩 후 각각의 다이에 대해 비아 스크린을 하는 경우, 기판의 배면 즉, 그라인딩된 면에 특정 패턴을 형성하여 비아들을 상호 연결하여 테스트를 진행한다.
하지만, 기판 배면에 특정 패턴을 형성하여 테스트를 수행하는 경우, 백-그라인딩에 의해 기판이 얇아진 상태이므로 테스트시 웨이퍼 크랙이 발생할 수 있으며, 박형화된 웨이퍼의 말림 현상 등을 억제하면서 패턴을 형성해야 하는 어려움이 존재한다. 또한, 테스트를 위해 형성된 패턴들은 테스트 완료 후 제거되어야 하며, 이에 따라 공정 과정이 추가될 뿐 아니라 제거 과정에서 웨이퍼가 손상될 수 있는 등의 문제가 있다. 뿐만 아니라, 테스트 패턴들로 연결된 비아들에 대한 테스트는 가능하지만 코어 영역에 형성된 회로 패턴에 대한 테스트는 수행할 수 없다.
한편, 개별 다이를 적층한 후 테스트를 수행할 때에는 바운더리 스캔 테스트(Boundary Scan Test; BST) 방식이 이용될 수 있다. 하지만, BST 방식을 통해서는 불량 비아를 포함하는 다이를 모두 정확히 스크린할 수 없다. 따라서 불량 비아를 포함하는 다이를 포함한 채 패키징이 이루어지게 되면 제조 수율이 확보될 수 없다.
본 발명의 실시예는 기판을 안전하게 보호하면서 웨이퍼 레벨에서 비아를 스크린할 수 있는 적층형 반도체 장치, 그 제조 방법 및 테스트 방법을 제공한다.
본 발명의 실시예는 웨이퍼 레벨에서 비아 테스트 및 코어 테스트를 모두 수행할 수 있는 적층형 반도체 장치, 그 제조 방법 및 테스트 방법을 제공한다.
본 발명의 일 실시예에 따른 적층형 반도체 장치는 외부로 노출되는 복수의 접촉 패드; 상기 복수의 접촉 패드 각각과 전기적으로 접속되는 비아 어레이; 상기 비아 어레이를 구성하는 각각의 비아가 전기적으로 도통 또는 절연되도록 하는 반도체 기판; 및 상기 반도체 기판에 바이어스를 공급하는 바이어스 패드;를 포함하고, 상기 반도체 기판은 백-그라인딩될 수 있다.
다른 관점에서, 본 발명의 다른 실시예에 의한 반도체 장치는 반도체 기판 저부로부터 제 1 높이로 형성되는 제 1 타입 웰; 비아 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 형성되는 제 2 타입 도핑 영역; 바이어스 콘택 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 형성되는 제 1 타입 도핑 영역; 상기 제 2 타입 도핑 영역에 접속되도록 형성되는 상기 비아; 상기 제 1 타입 도핑 영역에 접속되도록 형성되는 상기 바이어스 콘택; 상기 비아와 전기적으로 접속되는 접촉 패드; 및 상기 바이어스 콘택과 전기적으로 접속되는 바이어스 패드;를 포함하고, 상기 반도체 기판은 상기 제 1 높이 이상의 위치까지 백-그라인딩될 수 있다.
본 발명의 일 실시예에 따른 적층형 반도체 장치 제조 방법은 적층형 반도체 장치의 개별 다이 제조 방법으로서, 반도체 기판 저부에 제 1 높이의 제 1 타입 웰을 형성하는 단계; 비아 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 적어도 하나의 제 2 타입 도핑 영역을 형성하는 단계; 바이어스 콘택 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 제 1 타입 도핑 영역을 형성하는 단계; 상기 제 2 타입 도핑 영역에 접속되도록 상기 비아를 각각 형성하는 단계; 상기 제 1 타입 도핑 영역에 접속되도록 상기 바이어스 콘택을 형성하는 단계; 상기 비아와 각각 전기적으로 접속되는 접촉 패드를 형성하는 단계; 및 상기 바이어스 콘택과 전기적으로 접속되는 바이어스 패드를 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예 따른 적층형 반도체 장치 테스트 방법은 외부로 노출되는 복수의 접촉 패드; 상기 복수의 접촉 패드 각각과 전기적으로 접속되는 비아 어레이; 상기 비아 어레이를 구성하는 각각의 비아가 전기적으로 도통 또는 절연되도록 하는 반도체 기판; 및 상기 반도체 기판에 바이어스를 공급하는 바이어스 패드;를 포함하는 적층형 반도체 장치의 개별 다이에 대한 테스트 방법으로서, 상기 바이어스 패드에 양의 전압을 인가하는 단계; 및 상기 접촉 패드 각각을 통해 전류를 측정하는 단계;를 포함할 수 있다.
본 기술에 의하면 웨이퍼 레벨에서 비아 테스트 및 코어 테스트를 모두 진행할 수 있다. 아울러, 기판의 백-그라인딩 이전에 테스트가 수행되므로 웨이퍼에 가해지는 물리적인 영향에 의해 웨이퍼가 손상되는 것을 방지할 수 있다.
또한, 다이를 적층하기 전 개별 다이에 대한 비아 스크린이 수행되므로 적층형 반도체의 패키징 수율 및 신뢰성을 대폭 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 의한 적층형 반도체의 개별 다이를 나타내는 도면,
도 2는 본 발명의 일 실시예에 의한 비아 테스트 방법을 설명하기 위한 도면,
도 3은 본 발명의 일 실시예에 의한 코어 테스트 방법을 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 의한 적층형 반도체 다이의 구조도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 의한 적층형 반도체의 개별 다이를 나타내는 도면으로, 메모리 셀이나 로직 셀 등이 배치되는 코어 영역은 도시하지 않고 주변회로 영역 중 비아 어레이 형성 영역을 도시하였다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 적층형 반도체의 개별 다이(10)는 기판의 저부로부터 지정된 높이로 형성되는 제 1 타입 웰(101), 제 1 타입 웰(103) 내의 비아 형성 예정 영역 저부에 형성되는 제 2 타입 도핑 영역(103), 제 1 타입 웰(103) 내의 바이어스 패드 형성 예정 영역 저부에 형성되는 제 1 타입 도핑 영역(105), 제 1 타입 도핑 영역(103)과 전기적으로 접속되도록 형성되는 비아(107), 비아(107)와 전기적으로 접촉되며 다이(10) 외부로 노출되는 접촉 패드(111), 제 1 타입 도핑 영역(105)과 전기적으로 형성되는 바이어스 콘택(112) 및 바이어스 콘택(112)와 접촉되며 다이(10) 외부로 노출되는 바이어스 패드(113)를 포함한다.
이와 같이 비아(107), 접촉 패드(111), 바이어스 콘택(112) 및 바이어스 패드(113)가 형성된 후에는 바이어스 패드(113)에 지정된 전압을 인가하여 비아 테스트 또는 코어 테스트를 수행한다.
그리고, 테스트가 완료되어 불량이 없는 것으로 확인된 경우에는 기판의 배면을 그라인딩 라인까지 제거한다. 즉, 백-그라인딩 공정에 의해 제 1 타입 웰(101), 제 2 타입 도핑 영역(103) 및 제 1 타입 도핑 영역(105)을 제거하여 비아(107)가 기판 배면으로 노출되도록 함으로써 개별 다이의 제작이 완료된다.
이를 위해, 제 1 타입 웰(101)은 백-그라인딩되는 두께를 고려한 높이로 형성하여야 함은 물론이다.
본 발명에서는 비아(107) 어레이 저부에 제 1 타입 웰(101)을 형성하고, 제 1 타입 웰(101) 내에 비아(107)가 접속되는 제 2 타입 도핑 영역(103) 및 바이어스 패드(113)가 접속되는 제 1 타입 도핑 영역(105)을 형성한다. 이때, 제 1 타입은 P타입일 수 있고, 제 2 타입은 N타입일 수 있으나, 이에 한정되는 것은 아니다.
따라서, 제 1 타입 웰(101)과 제 2 타입 도핑 영역(103)이 PN 접합을 형성, 비아들의 불량 여부를 테스트할 수 있다.
제 1 타입 및 제 2 타입이 어떤 타입을 갖든지, 본 발명에서는 바이어스 패드에 인가되는 전압의 레벨에 따라 제 1 타입 웰과 제 2 타입 도핑 영역이 전기적으로 도통되어나 절연될 수 있으면 어떤 타입이든지 채택 가능하며, 제 1 타입 웰과 제 1 타입 도핑 영역은 동일한 타입의 이온을 주입하여 형성할 수 있다.
또한, 바이어스 패드(113)에 순방향 바이어스 또는 역방향 바이어스를 인가함에 따라 비아 테스트 또는 코어 테스트가 선택적으로 가능하게 된다.
한편, 본 발명의 다른 실시예에서, 개별 다이(10)에 형성된 비아(107)는 배선층(109)을 통해 접촉 패드(111)와 접속될 수 있다. 배선층(109)은 특히, 비아-퍼스트 방식이나 비아-미들 방식으로 비아를 형성하는 경우 하부의 비아(107)들과 접촉 패드(111)를 전기적으로 연결하는 데 사용된다.
비아(107)와 접촉 패드(111)를 직접 콘택할 수 있는 구조에서, 배선층(109)은 생략하는 것도 가능하다.
도 2는 본 발명의 일 실시예에 의한 비아 테스트 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 바이어스 패드(113)에 양의 테스트 전압(Vb>0), 예를 들어 전원전압(VDD)을 인가한다. 이에 따라 제 1 타입 웰(101)과 제 2 타입 도핑 영역(103)에 순방향 바이어스 패스가 형성된다.
이러한 상태에서, 각각의 비아(107)에 접속된 접촉 패드(111)를 통해 전류를 측정하여 불량 비아가 존재하는지 확인할 수 있다.
도 3은 본 발명의 일 실시예에 의한 코어 테스트 방법을 설명하기 위한 도면이다.
코어측 테스트를 위해서는 도 3에 도시한 것과 같이, 바이어스 패드(113)에 0 이하의 테스트 전압(Vb≤0)을 인가한다.
바이어스 패드(113)에 0 이하의 전압이 인가됨에 따라, 제 1 타입 웰(101)과 제 2 타입 도핑 영역(103) 사이에 공핍 영역(115)이 발생하여 각 비아(107) 들이 상호 절연되어 전기적 간섭이 일어나지 않게 된다. 따라서, 코어 측에 테스트를 수행할 때 비아(107)에 의한 간섭 없이 테스트를 수행할 수 있다.
이와 같이, 본 발명에서는 백-그라인딩을 수행하지 않고, 웨이퍼 레벨에서 비아의 불량 여부를 스크린할 수 있다. 아울러, 코어 영역에 대한 비아들의 전기적 간섭을 배제한 상태에서 코어 테스트까지 수행할 수 있다.
개별 다이에 대한 테스트가 웨이퍼 레벨에서 진행되므로, 테스트가 완료되어 양품으로 판정된 다이들만을 스택하여 패키징할 수 있어 제조 수율 및 신뢰성이 확보된다.
도 4는 본 발명의 일 실시예에 의한 적층형 반도체 장치의 구조도이다.
도 4에는 예를 들어 2개의 다이(210, 220)가 적층된 반도체 장치(20)를 나타내었다.
각각의 다이(210, 220)은 비아(211, 221) 및 이와 전기적으로 접속되는 접촉 패드(213, 223), 바이어스 콘택(215, 225) 및 이와 전기적으로 접속되는 바이어스 패드(217, 227)를 포함한다.
아울러, 각각의 다이(210, 220)은 도 1에서 설명한 방법에 의해 제조된다.
즉, 기판 저부에 지정된 높이로 제 1 타입 웰을 형성하고, 제 1 타입 웰 내의 비아 형성 예정 영역 저부에 제 2 타입 도핑 영역 및, 바이어스 패드 형성 예정 영역 저부에 제 1 타입 도핑 영역을 형성한다. 그리고, 제 2 타입 도핑 영역에 접속되는 비아(211, 221) 및 제 1 타입 도핑 영역에 접속되는 바이어스 콘택(215, 225)을 형성한다. 이후, 비아(211, 221)와 접속되는 접촉 패드(213, 223) 및 바이어스 콘택(215, 225)과 접속되는 바이어스 패드(217, 227)를 형성한다.
이러한 방법으로 각 개별 다이(210, 220)가 형성된 부에는 바이어스 패드(217, 227)에 테스트 전압을 인가한다. 테스트 전압이 양의 전압인 경우에는 제 1 타입 웰과 제 2 타입 도핑 영역 간에 순방향 바이어스 패스가 형성되고, 접촉 패드(213, 223)를 통해 비아(211, 221)에 대한 불량 여부가 스크린된다. 또한, 테스트 전압이 0 이하인 경우에는 비아들이 코어 영역에 형성된 회로 패턴에 전기적 간섭을 주지 않는 상태를 유지할 수 있어 코어 테스트가 가능하게 된다.
테스트 완료 후에는 비아(211, 213)가 노출되도록 백-그라인딩을 수행하며, 이 때 제 1 타입 웰, 제 2 타입 도핑 영역 및 제 1 타입 도핑 영역이 제거된다. 그리고, 양품 다이를 도 4에 도시한 것과 같이 적층한 후 패키징한다.
적층형 반도체 장치는 비아 리페어를 지원하는 타입과 지원하지 않는 타입이 있을 수 있다. 비아 리페어를 지원하지 않는 제품의 경우 다이를 적층한 후 테스트를 수행하게 되면, 어느 하나의 다이에만 불량 비아가 존재하더라도 적층된 다이 모두를 폐기하여야 한다.
하지만, 본 발명에서는 개별 다이에 대해 비아 불량 여부를 스크린하고, 양품 다이만을 선정하여 패키징하므로 제조 수율을 크게 향상시킬 수 있다.
더욱이, 기판의 백-그라인딩 전 비아 테스트가 가능하기 때문에, 테스트 중에 유발되는 기판 결함으로부터 자유로울 수 있으며, 바이어스 패드에 인가되는 전위 레벨에 따라 비아 테스트 및 코어 테스트가 모두 가능한 이점이 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
101 : 제 1 타입 웰
103 : 제 2 타입 도핑 영역
105 : 제 1 타입 도핑 영역
107 : 비아
109 : 배선층
111 : 접촉 패드
112 : 바이어스 콘택
113 : 바이어스 패드
115 : 공핍 영역
20 : 적층형 반도체 장치

Claims (18)

  1. 외부로 노출되는 복수의 접촉 패드;
    상기 복수의 접촉 패드 각각과 전기적으로 접속되는 비아 어레이;
    상기 비아 어레이를 구성하는 각각의 비아가 전기적으로 도통 또는 절연되도록 하는 반도체 기판; 및
    상기 반도체 기판에 바이어스를 공급하는 바이어스 패드;를 포함하고,
    상기 반도체 기판은 백-그라인딩되는 적층형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판은, 상기 백-그라인딩 높이 이하로 형성되는 제 1 타입 웰; 및
    상기 각각의 비아가 각각 접속되며, 상기 제 1 타입 웰 내에 형성되는 제 2 타입 도핑 영역;
    을 포함하는 적층형 반도체 장치.
  3. 제 1 항에 있어서,
    상기 비아 각각과 상기 복수의 접촉 패드 각각을 전기적으로 연결하는 배선층을 더 포함하는 적층형 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 백-그라인딩 전 상기 바이어스 패드에 양의 전압 또는 음의 전압이 인가되어 테스트가 수행되는 적층형 반도체 장치.
  5. 반도체 기판 저부로부터 제 1 높이로 형성되는 제 1 타입 웰;
    비아 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 형성되는 제 2 타입 도핑 영역;
    바이어스 콘택 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 형성되는 제 1 타입 도핑 영역;
    상기 제 2 타입 도핑 영역에 접속되도록 형성되는 상기 비아;
    상기 제 1 타입 도핑 영역에 접속되도록 형성되는 상기 바이어스 콘택;
    상기 비아와 전기적으로 접속되는 접촉 패드; 및
    상기 바이어스 콘택과 전기적으로 접속되는 바이어스 패드;를 포함하고,
    상기 반도체 기판은 상기 제 1 높이 이상의 위치까지 백-그라인딩되는 적층형 반도체 장치.
  6. 제 5 항에 있어서,
    상기 비아와 상기 접촉 패드를 전기적으로 연결하는 배선층을 더 포함하는 적층형 반도체 장치.
  7. 제 5 항에 있어서,
    상기 반도체 기판의 백-그라인딩 전 상기 바이어스 패드에 양의 전압 또는 음의 전압이 인가되어 테스트가 수행되는 적층형 반도체 장치.
  8. 제 5 항에 있어서,
    상기 비아는 적어도 하나 형성되며, 상기 제 2 타입 도핑 영역은 각각의 비아에 대응하여 형성되는 적층형 반도체 장치.
  9. 적층형 반도체 장치의 개별 다이 제조 방법으로서,
    반도체 기판 저부에 제 1 높이의 제 1 타입 웰을 형성하는 단계;
    비아 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 적어도 하나의 제 2 타입 도핑 영역을 형성하는 단계;
    바이어스 콘택 형성 예정 영역 저부의 상기 제 1 타입 웰 내에 제 1 타입 도핑 영역을 형성하는 단계;
    상기 제 2 타입 도핑 영역에 접속되도록 상기 비아를 각각 형성하는 단계;
    상기 제 1 타입 도핑 영역에 접속되도록 상기 바이어스 콘택을 형성하는 단계;
    상기 비아와 각각 전기적으로 접속되는 접촉 패드를 형성하는 단계; 및
    상기 바이어스 콘택과 전기적으로 접속되는 바이어스 패드를 형성하는 단계;
    를 포함하는 적층형 반도체 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 바이어스 패드에 양의 전압 또는 음의 전압을 인가하여 테스트를 수행하는 단계를 더 포함하는 적층형 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 테스트를 수행한 후, 상기 제 1 높이 이상의 위치까지 상기 반도체 기판을 백-그라인딩 하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 비아를 형성하는 단계 이후, 상기 접촉 패드를 형성하기 전, 상기 비아 각각과 상기 접촉 패드 각각을 전기적으로 접속하는 배선층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 바이어스 패드에 양의 전압 또는 음의 전압을 인가하여 테스트를 수행하는 단계를 더 포함하는 적층형 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 테스트를 수행한 후, 상기 제 1 높이 이상의 위치까지 상기 반도체 기판을 백-그라인딩 하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 외부로 노출되는 복수의 접촉 패드; 상기 복수의 접촉 패드 각각과 전기적으로 접속되는 비아 어레이; 상기 비아 어레이를 구성하는 각각의 비아가 전기적으로 도통 또는 절연되도록 하는 반도체 기판; 및 상기 반도체 기판에 바이어스를 공급하는 바이어스 패드;를 포함하는 적층형 반도체 장치의 개별 다이에 대한 테스트 방법으로서,
    상기 바이어스 패드에 양의 전압을 인가하는 단계; 및
    상기 접촉 패드 각각을 통해 전류를 측정하는 단계;
    를 포함하는 적층형 반도체 장치의 테스트 방법.
  16. 제 15 항에 있어서,
    상기 전류를 측정하는 단계 이후, 상기 반도체 기판을 백-그라인딩하는 단계;를 더 포함하는 적층형 반도체 장치의 테스트 방법.
  17. 제 15 항에 있어서,
    상기 전류를 측정하는 단계 이후, 상기 바이어스 패드에 음의 전압을 인가하는 단계; 및
    상기 반도체 기판의 코어 영역에 대한 테스트를 수행하는 단계;
    를 더 포함하는 적층형 반도체 장치의 테스트 방법.
  18. 제 17 항에 있어서,
    상기 코어 영역에 대한 테스트를 수행하는 단계 이후, 상기 반도체 기판을 백-그라인딩하는 단계;를 더 포함하는 적층형 반도체 장치의 테스트 방법.
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