KR20140035783A - 웨이퍼의 스크라이브 라인 - Google Patents

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KR20140035783A
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펭 치 흥
정 시안 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

웨이퍼는 행 및 열로서 정렬된 복수의 칩들을 포함한다. 제1의 복수의 스크라이브 라인은 복수의 칩들의 행들 사이에 있다. 제1의 복수의 스크라이브 라인의 각각은 그 안에 금속 피처를 포함하는 금속 피처가 있는 스크라이브 라인 및 금속 피처가 있는 스크라이브 라인에 평행하고 인접한 금속 피처가 없는 스크라이브 라인을 포함한다. 제2의 복수의 스크라이브 라인은 복수의 칩들의 열들 사이에 있다.

Description

웨이퍼의 스크라이브 라인{SCRIBE LINES IN WAFERS}
본 발명은 반도체 장치에 관한 것이다.
집적 회로(IC) 제조자는 더욱 작고, 고속의 반도체 장치를 만들기 위해 점점 더 작은 크기 및 대응하는 기술을 이용하고 있다. 이러한 발전과 함께, 수율 및 처리량을 유지하기 위한 도전과제도 또한 증가하였다.
반도체 웨이퍼는 통상적으로 스크라이브 라인(scribe line)에 의해 서로 분리된 다이들(또한 웨이퍼로부터 절단되기 전에 칩으로 공지됨)을 포함한다. 웨이퍼 내의 개별 칩들은 회로를 포함하고, 다이는 절단에 의해 서로 분리된다. 반도체 제조 공정에서, 웨이퍼 상의 반도체 장치(예컨대, 집적 회로)는 장치 성능을 유지하고 보장하기 위해서 일부의 형성 단계들 이후에 지속적으로 테스트되어야만 한다. 일반적으로, 테스트 회로는 실제 장치와 함께 웨이퍼 상에 동시에 제조된다. 통상적인 테스트 회로는 복수의 테스트 패드(보통 테스트 라인으로 언급됨)를 포함하고, 이것은 테스트 동안에 프로브 니들을 통해 외부 단자에 전기적으로 결합된다. 테스트 패드는 스크라이브 라인에 위치될 수 있다. 테스트 패드는 문턱값 전압, 포화 전류, 및 누설 전류와 같은 웨이퍼의 상이한 특성들을 테스트하도록 선택된다. 테스트 패드 이외에도, 프레임 셀, 더미 금속 패턴 등과 같은 다른 구조들이 스크라이브 라인에 형성된다.
테스트 패드를 통해 웨이퍼의 테스트 이후에, 웨이퍼는 다이로 절단되고, 절단 단계는 통상적으로 블레이드(blade)를 이용함으로써 수행된다. 테스트 패드가 금속으로 형성되기 때문에, 테스트 패드는 블레이드에 대해 높은 저항을 갖는다. 반면에, 역시 스크라이브 라인에 위치하는 복수의 다른 물질들이 있고, 이 물질들은 예를 들어 저유전율(low-k) 유전층들을 포함한다. 저유전율 유전층들은 다공성이고, 기계적으로 취약하고, 블레이드 대해 매우 낮은 저항을 갖는다. 절단되는 상이한 물질들 간의 기계적 강도의 상이함으로 인해, 라미네이션(lamination) 및 균열이 발생할 수 있다.
본 발명의 목적은 웨이퍼의 스크라이브 라인을 제공하는 것이다.
웨이퍼는 행 및 열로서 정렬된 복수의 칩들을 포함한다. 제1의 복수의 스크라이브 라인은 복수의 칩들의 행들 사이에 있다. 제1의 복수의 스크라이브 라인의 각각은 그 안에 금속 피처를 포함하는 금속 피처가 있는 스크라이브 라인 및 금속 피처가 있는 스크라이브 라인에 평행하고 인접한 금속 피처가 없는 스크라이브 라인을 포함한다. 제2의 복수의 스크라이브 라인은 복수의 칩들의 열들 사이에 있다.
본 발명에 따르면, 웨이퍼의 스크라이브 라인을 제공하는 것이 가능하다.
본 실시예 및 본 실시예의 장점의 보다 완벽한 이해를 위해, 이제부터 첨부된 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 일부 예시적인 실시예들에 따른 웨이퍼의 평면도를 나타내고, 여기서 스크라이브 라인 각각은 금속 패턴이 있는 스크라이브 라인 및 금속 패턴이 없는 스크라이브 라인을 포함한다.
도 2 및 도 3은 도 1에 도시된 웨이퍼의 일부의 예시적인 횡단면도이다.
도 4는 도 1에 도시된 웨이퍼로부터 절단된 다이의 평면도를 나타낸다.
도 5는 일부 대안적인 실시예들에 따른 웨이퍼를 나타내고, 여기서 X 방향으로 확장된 스크라이브 라인 각각은 금속 패턴이 있는 스크라이브 라인 및 금속 패턴이 없는 스크라이브 라인을 포함하고, Y 방향으로 확장된 스크라이브 라인은 금속 패턴을 포함하지 않는다.
이하에서는 본 개시의 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 실시예들은 폭넓은 다양한 특정 환경에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시예들은 예시적인 것으로, 본 개시의 범위를 한정시키려는 것은 아니다.
다양한 예시적인 실시예들에 따라 스크라이브 라인 구조가 제공된다. 본 실시예들의 변형이 논의된다. 다양한 도면들 및 예시적인 실시예에 걸쳐서, 동일한 참조 번호는 동일한 요소를 나타내는데 이용된다.
도 1은 일부 예시적인 실시예들에 따른 웨이퍼(100)의 평면도를 나타낸다. 웨이퍼(100)는 칩(10) 및 인접한 스크라이브 라인(12)을 포함한다. 각각의 칩(10)에, 실 링(14)(도 2 및 도 3)이 형성된다. 일부 실시예들에서, (하나의 실 링만 도시되었지만) 하나보다 많은 실 링이 있을 수 있고, 여기서 외부 실 링은 내부 실 링을 둘러싼다. 이 실시예들에서, 실 링(14)은 각각의 칩(10)에서 복수의 실 링들 중 최외측 실 링이고, 스크라이브 라인(12)은 이웃하는 행 및 열에 있는 칩(10)의 실 링(14)들 사이에 있는 웨이퍼(100)의 일부이다. 따라서, 각각의 스크라이브 라인(12)은 칩(10)의 인접한 두 개의 행 (또는 두 개의 열) 사이에 있고, 실 링(14)의 인접한 두 개의 행 (또는 두 개의 열) 사이에 있다.
각각의 스크라이브 라인(12)은 두 개의 평행한 스크라이브 라인, 즉 서로 인접한 스크라이브 라인(12A) 및 스크라이브 라인(12B)을 포함한다. 스크라이브 라인(12A) 및 스크라이브 라인(12B) 각각은 또한 칩(10)의 한 행 또는 한 열에 인접한다.
스크라이브 라인(12A)은 다이 절단에 이용되지 않고, 그 뒤에 수행되는 다이 절단 공정에서 발생된 자국들은 스크라이브 라인(12A)을 통과하지 않는다. 스크라이브 라인(12A)은 그 안에 금속 패턴(16)을 포함하고, 여기서 금속 패턴(16)은 테스트 패드, 프레임 셀, 더미 패턴 등을 포함할 수 있다. 예를 들어, 테스트 패드는 프로브를 목적으로 이용된다. 프레임 셀은 인라인 모니터링, 예컨대 상이한 층들 사이의 오버레이의 인라인 모니터링, 및 게이트 전극(도시되지 않음)의 임계 치수의 인라인 모니터링을 위해 이용된다. 더미 패턴은 저유전율 유전층(24)(도 2 및 도 3 참조)에서 구리 라인(30) 및 비아(32)와 같은 다른 금속 피처들과 동시에 형성된다. 설명 동안 내내, 스크라이브 라인(12A)은 대안적으로 금속 패턴이 있는 스크라이브 라인(12A)으로서 언급된다.
스크라이브 라인(12B)은 다이 절단에 이용되고, 다이 절단 공정에서 발생된 자국들은 스크라이브 라인(12B)을 통과하여 칩(10)을 분리시킨다. 스크라이브 라인(12B)은 그 안에 형성되는 금속 패턴이 실질적으로 없거나 완전히 없고, 여기서 금속 패턴은 테스트 패드, 프레임 셀, 더미 패턴 등을 포함한다. 따라서, 스크라이브 라인(12B)은 실질적으로 구리 라인이 없고, 알루미늄 라인이 없으며, 콘택 플러그가 없다. 설명 동안 내내, 스크라이브 라인(12B)은 대안적으로 금속 패턴이 없는 스크라이브 라인(12B)으로서 언급된다.
금속 패턴이 없는 스크라이브 라인(12B) 및 금속 패턴이 있는 스크라이브 라인(12A)은 오버랩 영역(12')을 형성한다. 하나의 오버랩 영역(12')이 도 1에 나타났지만, 오버랩 영역(12')은 금속 패턴이 없는 스크라이브 라인(12B)이 금속 패턴이 있는 스크라이브 라인(12A)과 교차하는 곳은 어디에나 위치한다. 오버랩 영역(12')은 또한 금속 패턴이 없다. 따라서, 금속 패턴이 없는 스크라이브 라인(12B) 각각은 중단 없이 웨이퍼(100)의 한 끝에서부터 반대 끝으로 연속적으로 확장되고, 금속 패턴이 있는 스크라이브 라인(12A) 각각은 그것에 수직인 금속 패턴이 없는 스크라이브 라인(12B)에 의해 복수의 부분으로 분할되는 것으로 고려될 수 있다.
도 2는 웨이퍼(100)의 일부의 횡단면도를 나타내고, 이 횡단면도는 도 1의 평면 교차선(2-2)으로부터 획득된다. 웨이퍼(100) (및 웨이퍼(100) 내의 각각의 칩(10))은 반도체 기판(20)을 포함하고, 반도체 기판은 일부 실시예들에서 실리콘 기판일 수 있다. 대안적으로, 반도체 기판(20)은 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체 물질 등을 포함할 수 있다. 상호접속 구조(22)가 반도체 기판(20) 상에 형성되고, 유전층(24) 내에 형성된 금속 라인(30) 및 비아(32)를 포함한다. 유전층(24)은 예를 들어 대략 3.5보다 낮거나 3.0보다 낮을 수 있는 저유전율(k 값)을 가질 수 있다. 보호층(들)(26)이 또한 칩(10)에 포함되고, 여기서 보호층(26)은 3.9보다 큰 유전율, 즉 작지 않은 유전율을 가질 수 있다.
일부 실시예들에서, 칩(10)은 이미지 센서 칩이고, 또한 후면 조명(Backside Illumination; BSI) 이미지 센서 칩일 수 있다. 칩(10)은 실 링(14)을 포함할 수 있고, 여기서 스크라이브 라인(12)은 이웃 칩(10)의 실 링(14)들 사이에 위치한다. 각각의 실 링(14)은 모든 저유전율 유전층(24)을 통해 반도체 기판(20)의 표면으로부터 확장될 수 있고, 보호층(26) 내로 확장되는 것이 가능할 수 있다. 실 링(14)은 각각의 칩(10)의 주변 영역에 인접한 고체 금속 링을 형성하여, 수분 및 해로운 화학물질이 칩(10)으로 침투하지 못하고, 실 링(14) 내에 위치한 상호접속 구조 및 장치에 도달하지 못하도록 할 수 있다.
일부 실시예들에서, 금속 패턴이 있는 스크라이브 라인(12A)에 형성된 금속 피처(16)는 테스트 패드(34)를 포함한다. 더욱이, 금속 피처(16)는 금속 라인(30) 및 비아(32)를 포함할 수 있다. 반면에, 어떠한 금속 라인(30)도, 비아(32)도, 테스트 패드(34)도 금속 패턴이 없는 스크라이브 라인(12B)에 형성되지 않는다. 대안적으로 언급하면, 스크라이브 라인(12)에 형성될 때, 더미 패턴, 프레임 셀 등은 금속 패턴이 있는 스크라이브 라인(12A)에 배치되고, 금속 패턴이 없는 스크라이브 라인(12B)에는 배치되지 않을 것이다. 금속 패턴이 있는 스크라이브 라인(12A)의 폭(W1)은 대략 20 μm보다 클 수 있고, 이것은 금속 라인(30), 비아(32), 및 테스트 패드(34)와 같은 금속 피처를 형성하기에 충분하다. 금속 패턴이 없는 스크라이브 라인(12B)의 폭(W2)은 대략 5 μm보다 클 수 있고, 다이-절단의 자국을 수용하기에 매우 충분하여, 금속 패턴이 있는 스크라이브 라인(12A) 및 칩(10)은 다이 절단 공정에서 절단되지 않는다. 폭(W2)은 또한 웨이퍼(100)를 절단하는데 이용되는 블레이드(45)의 두께(T1)보다 클 수 있다.
일부 실시예들에서, 칩(10)은 BSI 이미지 센서 칩이다. 따라서, 칩(10)은 반도체 기판(20)에 광 센서(36)를 포함한다. 광 센서(36)는 일부 실시예들에서 광 다이오드일 수 있지만, 광 센서(36)는 광 트렌지스터일 수도 있다. 상위 유전층(38)이 반도체 기판(20)의 후면 상에 형성된다. 게다가, 컬러 필터(40) 및 마이크로 렌즈(42)가 반도체 기판(20)의 후면 상에, 그리고 반도체 기판 위에 형성된다. 칩(10)이 BSI 이미지 센서 칩일 때, 반도체 기판(20)은 예를 들어 수 미크론 또는 수십 미크론 정도로 매우 작은 두께를 갖도록 얇아진다. 따라서, 캐리어(44)는 기계적인 지지를 제공하도록 웨이퍼(100)에 본딩되어, 웨이퍼(100)는 웨이퍼(100)의 후면 상에 구조의 형성 시에 파손되지 않는다. 캐리어(44)는 일부 예시적인 실시예들에 따라 그 안에 어떠한 회로도 형성되지 않는 블랭크 실리콘 웨이퍼일 수 있다.
도 2는 또한 웨이퍼(100)를 절단하는 다이 절단 공정을 나타내고, 칩(10)은 서로 분리된다. 일부 예시적인 실시예들에서, 다이 절단 공정은 블레이드(45)를 이용하여 수행되고, 자국(126)을 발생시킨다. 결과적인 분리된 칩(10)은 다이(110)로서 언급되고, 다이(110)들 중 하나가 도 4에 도시된다. 다이 절단 공정에서, 자국(126)은 금속 패턴이 없는 스크라이브 라인(12B)을 통과하고, 금속 패턴이 있는 스크라이브 라인(12A)은 통과하지 않는다. 금속 패턴이 없는 스크라이브 라인(12B)에 어떠한 금속 포함 피처도 없기 때문에, 절단되는 상이한 금속들의 기계적 강도의 상이함으로 인해 야기되는 효과가 감소되고, 다이 절단 동안에 저유전율 유전층 박리 및 입자 문제의 발생 확률이 감소된다. 따라서, 다이 절단 공정의 수율은 향상된다.
도 3은 다른 대안적인 실시예들에 따른 웨이퍼(100)의 횡단면도를 나타낸다. 이러한 실시예들은 다이 절단 공정 이전에, 추가의 에칭 단계(들)이 상위 층(38) 및 반도체 기판(20)을 에칭하기 위해 수행된다는 것을 제외하면, 근본적으로 도 2의 실시예들과 동일하다. 유전층(24 및 26)이 또한 에칭되거나 에칭되지 않을 수도 있다. 따라서, 트렌치(46)가 금속 패턴이 없는 스크라이브 라인(12B) 각각에 형성된다. 금속 패턴이 없는 스크라이브 라인(12B)이 도 1에 도시된 바와 같이 격자를 형성하기 때문에, 트렌치(46)도 또한 격자 패턴을 갖도록 형성된다. 트렌치(46)는 금속 패턴이 없는 스크라이브 라인(12B) 내에 형성되고, 금속 패턴이 있는 스크라이브 라인(12A) 및 칩(10)에는 형성되지 않는다. 웨이퍼(100)에서 트렌치(46)의 형성 이후에, 웨이퍼(100)를 다이(110)로 절단하기 위한 다이 절단 공정이 수행된다.
도 3의 웨이퍼(100)로부터 절단된 결과적인 다이(110)에서, 다이 절단의 결과로서 형성된 자국(126)을 갖고, 다이(110)는 에지(130)에 정렬되지 않은 에지(128)를 포함한다. 이러한 실시예들에서, 에지(128)는 반도체 기판(20) 및 유전층들(24/26)의 에칭으로 인해 형성된다. 따라서, 에지(128)는 반도체 기판(20)의 에지 및 가능하게는 유전층들(24 및 26)의 에지를 포함한다. 에지(130)는 다이 절단 단계에서 발생된 에지이고, 캐리어(44)의 에지이다.
도 2 및 도 3은 BSI 이미지 센서 칩/웨이퍼를 나타내지만, 실시예들은 다른 유형의 칩/웨이퍼에도 또한 적용될 수 있다. 따라서, 논리 장치 웨이퍼, 메모리 장치 웨이퍼, 전면 조명 이미지 센서 웨이퍼 등을 포함하지만 이들로 제한되는 것은 아닌, 다른 유형의 웨이퍼들이 또한 도 1에 도시된 바와 같은 스크라이브 라인(12)을 포함할 수 있다.
도 4는 다이(110)들 중 하나의 평면도를 나타낸다. 도시된 예시적인 다이(110)는 4개의 에지(112) 즉, 112A, 112B, 112C 및 112D를 갖는다. 최외측 실 링(14)은 또한 4개의 측면(14A, 14B, 14C, 및 14D)을 갖고 이들은 각각 에지(112A, 112B, 112C 및 112D) 중 하나에 평행하고 인접하다. 어떠한 금속 피처도 다이 에지 영역(122A) 및 다이 에지 영역(122B)을 포함하는 L형 영역에 위치되지 않고, 여기서 다이 에지 영역(122A)은 에지(112A)와 측면(14A) 사이에 있고, 다이 에지 영역(122B)은 에지(112B)와 측면(14B) 사이에 있다. 반면에, 금속 피처는 다이 에지 영역(122C) 및 다이 에지 영역(122D)을 포함하는 L형 영역에 위치되고, 여기서 다이 에지 영역(122C)은 에지(112C)와 측면(14C) 사이에 있고, 다이 에지 영역(122D)은 에지(112D)와 측면(14D) 사이에 있다. 일부 예시적인 실시예들에서, 에지(112C)와 측면(14C) 사이의 거리(D1) (또는 에지(112D)와 측면(14D) 사이의 거리)는 대략 20 μm보다 크고, 에지(112A)와 측면(14A) 사이의 거리(D2) (또는 에지(112B)와 측면(14B) 사이의 거리)는 대략 1 μm보다 크다. 웨이퍼(100)의 다이 절단 동안에, 금속 피처(16)는 절단되지 않기 때문에, 결과적인 다이(110)에서, 금속 피처(16)는 에지(112)로부터 짧은 거리만큼 이격되어 있고, 어떠한 금속 피처(16)도 에지(112)를 통해 노출되지 않는다.
도 1에 도시된 실시예에서, 금속 패턴이 있는 스크라이브 라인(12A)은 웨이퍼(100)의 행 방향(X 방향으로 나타남) 및 열 방향(Y 방향으로 나타탐)으로 확장된 스크라이브 라인 모두에 형성된다. 대안적인 실시예들에서, 도 5에 도시된 바와 같이, 금속 패턴이 있는 스크라이브 라인(12A)은 행 방향으로 형성되고, 열 방향으로는 형성되지 않는다. 따라서, 도 5에 도시된 바와 같이 Y 방향으로 확장된 스크라이브 라인(12)에, 어떠한 금속 패턴이 있는 스크라이브 라인(12A)도 포함되지 않고, 금속 패턴이 없는 스크라이브 라인(12B)이 Y 방향으로 확장된 스크라이브 라인(12) 전체를 점유한다.
실시예들에서, 스크라이브 라인을 금속 패턴이 없는 스크라이브 라인(12B) 및 금속 패턴이 있는 스크라이브 라인(12A)으로 나눔으로써, 스크라이브 라인(12)의 금속 피처는 다이 절단 공정에서 절단되지 않는다. 따라서, 저유전율 유전층에 대한 손상이 방지된다. 더욱이, 다이 절단 공정에서 발생된 입자들에 의해 야기되는 문제들이 또한 방지된다.
실시예에 따라, 웨이퍼는 행 및 열로서 정렬된 복수의 칩들을 포함한다. 제1의 복수의 스크라이브 라인은 복수의 칩들의 행들 사이에 있다. 제1의 복수의 스크라이브 라인의 각각은 그 안에 금속 피처를 포함하는 금속 피처가 있는 스크라이브 라인 및 금속 피처가 있는 스크라이브 라인에 평행하고 인접한 금속 피처가 없는 스크라이브 라인을 포함한다. 제2의 복수의 스크라이브 라인은 복수의 칩들의 열들 사이에 있다.
다른 실시예에 따라, 다이는 제1 에지, 제2 에지, 제3 에지 및 제4 에지를 포함한다. 다이에 있는 실 링은 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하고, 여기에서 제1 측면, 제2 측면, 제3 측면 및 제4 측면은 각각 제1 에지, 제2 에지, 제3 에지 및 제4 에지에 평행하고 인접해 있다. 제1 다이 에지 영역은 제1 측면과 제1 에지 사이에 있고, 여기에서 어떠한 금속 피처도 제1 다이 에지 영역에 형성되지 않는다. 제2 다이 에지 영역은 제2 측면과 제2 에지 사이에 있고, 여기에서 금속 피처는 제2 다이 에지 영역에 형성된다. 제2 다이 에지 영역 내의 어떠한 금속 피처도 다이의 제2 에지를 통해 노출되지 않는다.
또 다른 실시예들에 따라, 방법은 제1의 금속 피처가 없는 스크라이브 라인을 따라 웨이퍼를 절단하는 단계를 포함한다. 웨이퍼는 제1의 금속 피처가 있는 스크라이브 라인을 더 포함하고, 제1의 금속 피처가 있는 스크라이브 라인은 제1의 금속 피처가 없는 스크라이브 라인과 웨이퍼 내의 칩들의 행 사이에 인접해 있다. 방법은 제1의 금속 피처가 없는 스크라이브 라인에 수직인 제2의 금속 피처가 없는 스크라이브 라인을 따라 웨이퍼를 절단하는 단계를 더 포함한다.
본 개시의 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 본 발명에 대한 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 발명의 범위 및 사상으로부터 일탈하지 않고서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 문제의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하는 것으로 한다. 게다가, 각각의 청구항들은 개별 실시예들을 구성하고, 다양한 청구항 및 실시예들의 조합은 본 개시의 범위 내에 있다.
100: 웨이퍼 10: 칩
12: 스크라이브 라인 12': 오버랩 영역
14: 실 링 16: 금속 패턴
20: 반도체 기판 22: 상호접속 구조
24: 유전층 26: 보호층
30: 금속 라인 32: 비아
34: 테스트 패드 36: 광 센서
38: 상위 유전층 40: 컬러 필터
42: 마이크로 렌즈 44: 캐리어
45: 블레이드 126: 자국

Claims (10)

  1. 웨이퍼에 있어서,
    행 및 열로서 정렬된 복수의 칩들;
    상기 복수의 칩들의 행들 사이에 있는 제1의 복수의 스크라이브 라인으로서, 상기 제1의 복수의 스크라이브 라인 각각은,
    그 안에 금속 피처를 포함하는 금속 피처가 있는 스크라이브 라인; 및
    상기 금속 피처가 있는 스크라이브 라인에 평행하고 인접한 금속 피처가 없는 스크라이브 라인을 포함하는 것인, 제1의 복수의 스크라이브 라인; 및
    상기 복수의 칩들의 열들 사이에 있는 제2의 복수의 스크라이브 라인
    을 포함하는 웨이퍼.
  2. 제1항에 있어서, 상기 제2의 복수의 스크라이브 라인 각각은,
    그 안에 금속 피처를 포함하는 추가적인 금속 피처가 있는 스크라이브 라인; 및
    상기 추가적인 금속 피처가 있는 스크라이브 라인에 평행하고 인접한 추가적인 금속 피처가 없는 스크라이브 라인을 포함하는 것인, 웨이퍼.
  3. 제1항에 있어서, 상기 제2의 복수의 스크라이브 라인 각각은 그 안에 금속 피처가 없는 것인, 웨이퍼.
  4. 제1항에 있어서,
    상기 복수의 칩들 각각으로 확장되는 반도체 기판; 및
    상기 반도체 기판에 그리고 상기 복수의 칩들 각각에 있는 복수의 이미지 센서를 더 포함하는 웨이퍼.
  5. 제1항에 있어서, 상기 금속 피처가 있는 스크라이브 라인 내의 금속 피처는 테스트 패드, 금속 라인, 비아, 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것인, 웨이퍼.
  6. 제1항에 있어서, 상기 금속 피처가 있는 스크라이브 라인은 제1 실 링에 인접하고, 상기 금속 피처가 없는 스크라이브 라인은 제2 실 링에 인접하며, 상기 제1 실 링 및 상기 제2 실 링은 상기 복수의 칩들에서 각각 제1 칩 및 제2 칩에 있는 것인, 웨이퍼.
  7. 장치에 있어서,
    제1 에지, 제2 에지, 제3 에지 및 제4 에지를 포함하는 다이;
    다이 내에 있고, 제1 측면, 제2 측면, 제3 측면 및 제4 측면을 포함하는 실 링으로서, 상기 제1 측면, 제2 측면, 제3 측면 및 제4 측면은 각각 상기 제1 에지, 제2 에지, 제3 에지 및 제4 에지에 평행하고 인접한 것인, 실 링;
    상기 제1 측면과 상기 제1 에지 사이에 있는 제1 다이 에지 영역으로서, 어떠한 금속 피처도 상기 제1 다이 에지 영역에 형성되지 않는 것인, 제1 다이 에지 영역; 및
    상기 제2 측면과 상기 제2 에지 사이에 있는 제2 다이 에지 영역으로서, 금속 피처가 상기 제2 다이 에지 영역에 형성되고, 상기 제2 다이 에지 영역 내의 어떠한 금속 피처도 상기 다이의 제2 에지를 통해 노출되지 않는 것인, 제2 다이 에지 영역
    을 포함하는 장치.
  8. 제7항에 있어서,
    상기 제3 측면과 상기 제3 에지 사이에 있는 제3 다이 에지 영역으로서, 어떠한 금속 피처도 상기 제3 다이 에지 영역에 형성되지 않고, 상기 제3 다이 에지 영역과 상기 제1 다이 에지 영역은 상호접속되어 제1의 L형 영역을 형성하는 것인, 제3 다이 에지 영역; 및
    상기 제4 측면과 상기 제4 에지 사이에 있는 제4 다이 에지 영역으로서, 추가적인 금속 피처가 상기 제4 다이 에지 영역에 형성되고, 상기 제4 다이 에지 영역 내의 어떠한 금속 피처도 상기 다이의 제4 에지를 통해 노출되지 않으며, 상기 제4 다이 에지 영역과 상기 제2 다이 에지 영역은 상호접속되어 제2의 L형 영역을 형성하는 것인, 제4 다이 에지 영역을 더 포함하는 장치.
  9. 방법에 있어서,
    제1의 금속 피처가 없는 스크라이브 라인을 따라 웨이퍼를 절단하는 단계로서, 상기 웨이퍼는 제1의 금속 피처가 있는 스크라이브 라인을 더 포함하고, 상기 제1의 금속 피처가 있는 스크라이브 라인은 제1의 금속 피처가 없는 스크라이브 라인과 상기 웨이퍼 내의 칩들의 행 사이에 인접해 있는 것인, 절단하는 단계; 및
    상기 제1의 금속 피처가 없는 스크라이브 라인에 수직인 제2의 금속 피처가 없는 스크라이브 라인을 따라 상기 웨이퍼를 절단하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1의 금속 피처가 없는 스크라이브 라인 및 상기 제2의 금속 피처가 없는 스크라이브 라인을 따라 상기 웨이퍼를 절단하는 단계 전에, 트렌치를 형성하기 위해서 상기 웨이퍼의 반도체 기판을 에칭하는 단계
    를 더 포함하고,
    상기 트렌치는 상기 제1의 금속 피처가 없는 스크라이브 라인 및 상기 제2의 금속 피처가 없는 스크라이브 라인 내에 있는 것인, 방법.
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