JP2013125831A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】絶縁リング用の溝が刻まれるべき基板と、その溝を刻むためのフォトレジスト膜とを重ね合わせてその溝を形成し、絶縁物質を埋設して絶縁リングを形成する際に、不具合が生じない。
【解決手段】基板１に絶縁リング用環状溝およびアライメントマーク用溝を形成するために、フォトレジスト膜９に、絶縁リング用環状溝パターン９１およびアライメントマーク用溝パターン９２を現像する際、ラインセンサーで検出できる程の解像パターンをフォトレジスト膜９上に形成しつつ、かつ、フォトレジスト膜９の底部では露光不足が生じ、現像を経てもパターンの底部にレジストが残る程度の露光状態とする。これにより、絶縁リング用環状溝は、基板１が基板裏面側から削られた結果、貫通孔になるのに対し、アライメントマーク用溝は、削られても貫通孔とならないような浅い溝として形成される。
【選択図】図４

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。

複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（以下、「ＴＳＶ」（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と称す）によって上下の半導体チップを電気的に接続する構造が用いられる。このような半導体チップでは、ＴＳＶと素子領域とを絶縁分離すること、および、近隣のＴＳＶ間容量を低減することを目的として、ＴＳＶの周囲を絶縁体で囲んだ絶縁リング構造が用いられることがある。

特許文献１には、絶縁リングを備えた貫通電極を有する半導体装置の製造方法が開示されている。ここには、最初に絶縁リングを形成し（ビアファースト）、素子形成〜配線形成を経て、最後にＴＳＶを形成する（ビアラスト）工程が開示されている。より詳しくは、まず、シリコン基板の素子形成面側から深さ方向にリング状のトレンチ（溝）を掘り、このトレンチを絶縁膜で埋め込むことで絶縁リングを形成する。その後、基板表面への素子形成、配線層形成および表面電極形成工程などを経た後、シリコン基板を裏面側から研削して薄板化する。このとき絶縁リングの底部が基板裏面から露出するまで裏面研削することで、絶縁リングがシリコン基板を表面から裏面まで貫通した構造となる。そして、絶縁リングの内側に、シリコン基板を貫通するようにＴＳＶを形成する。

特開２００９−１１１０６１号公報

上述の製法においては、絶縁リングは、薄板化したあとのシリコン基板の厚さ程度に深い溝（例えば３０〜５０μｍ）を形成し、それを絶縁膜で埋設する必要がある。ここで、基板への溝形成は、一般的に、フォトリソグラフィ法で現像したパターンを有するフォトレジスト膜をマスクとして基板にエッチングを施すことで実現される。

しかしながら、この絶縁リング用の溝は、例えばシャロウトレンチ分離構造（以下、「ＳＴＩ」（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と称す）などとは深さが異なるため、同時に形成することが困難である。従って、絶縁リング用の溝は個別工程により基板上に形成することになる。このように、個別工程の数に応じて、フォトリソグラフィ法およびエッチングを用いた基板の加工が複数回施され、その都度、それぞれのパターンの重ね合わせチェックが必要になるという問題があった。

本発明の半導体装置の製造方法は、基板の第１の主面に基準パターンを形成する工程と、前記基板の第１の主面に第１のフォトレジスト膜を形成する工程前記第１のフォトレジスト膜に第１の溝パターンと第２の溝パターンとを同時に現像する工程であって、前記第１の溝パターンの底部では前記基板の第１の主面が露出され、前記第２の溝パターンの底部では前記基板の第１の主面を覆う前記第１のフォトレジスト膜が残るように、前記第１のフォトレジスト膜に前記第１および第２の溝パターンを現像する工程と、前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第２の溝パターンの位置とを検出する工程と、前記基板の第１の主面に、前記第１の溝パターンに対応する第１の溝を形成するために、前記第１のフォトレジスト膜をエッチングマスクとして前記基板の第１の主面にエッチングを施す工程と、を有することを特徴とする。

本発明の半導体装置の製造方法によれば、絶縁リング用の溝が刻まれるべき基板と、その溝を刻むためのフォトレジスト膜とを重ね合わせてその溝を形成し、絶縁物質を埋設して絶縁リングを形成する際に、不具合が生じない。つまり、フォトレジスト膜の第２の溝パターンの底部において、基板の第１の主面を露出しないようにすれば、そのフォトレジスト膜をマスクとしてエッチング等を施した再に、絶縁膜の埋設不良が生じてしまうような第２の溝が基板に刻まれない。これにより、ＷＥＴ処理における薬液の染み込み等の不具合は生じない。一方、第２の溝の線幅は、十分小さいので、その部分を起点とするクラックが生じる危険性もない。

図１Ａは、本発明の第１実施形態の構成を説明するための図であり、半導体装置の製造方法により製造された半導体装置の裏面を示す図である。 図１Ｂは、図１Ａ中に示したＴＳＶ領域のＡ−Ａ部分の断面図である。 図１Ｃは、図１Ａ中に示したスクライブ領域のＢ−Ｂ部分の断面図である。 図２Ａは、図１Ｂに示した絶縁リング部Ｐの拡大断面図である。 図２Ｂは、図１Ａに示したマーク部Ｑの構成を示す平面図である。 図２Ｃは、図１Ｃに示したマーク部Ｑの拡大断面図である。 図３は、基準マークを形成する工程を説明するための図である。 図４は、絶縁リング用溝パターンおよびアライメントマーク用溝パターンの現像工程を説明するための図である。 図５は、基準マークとアライメントマーク用溝パターンの重ね合わせチェックの具体的な方法を説明するための図である。 図６は、絶縁リング用環状溝およびアライメントマーク用溝を形成する工程を説明するための図である。 図７は、絶縁リング用の絶縁膜を形成する工程を説明するための図である。 図８は、絶縁膜埋設完了までの工程を説明するための図である。 図９は、層間絶縁膜の積層を経て表面バンプ電極を形成するまでの工程を説明するための図である。 図１０は、ＴＳＶ用貫通孔を形成するまでの工程を説明するための図である。 図１１は、ＴＳＶを形成するまでの工程を説明するための図である。 図１２は、本発明の半導体装置製造方法の第２実施形態を説明するための図であり、第１実施形態の図４に対応する図である。 図１３は、本発明の半導体装置製造方法の第２実施形態を説明するための図であり、第１実施形態の図６に対応する図である。 図１４は、本発明の半導体装置製造方法の第２実施形態を説明するための図であり、第１実施形態の図８に対応する図である。

以下、本発明を適用した半導体装置の製造方法の一例について、これを用いた半導体装置とあわせて図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

＜第１実施形態＞
そこで、まず、基板と絶縁リング形成用のフォトレジスト膜との重ね合わせチェックを伴うための、基板への絶縁リング用環状溝（環状トレンチ）およびアライメントマーク用溝の形成と、それによる絶縁リングおよびアライメントマークの形成の概要について説明する。

まず、基板や既形成の膜のスクライブ領域（スクライブライン）に、基準マーク（基準パターン）を形成しておく。一方、対象のフォトリソグラフィ工程において、フォトレジスト膜に、絶縁リング用溝パターンの他に、重ね合わせ用溝パターン（アライメントマーク用溝パターン）を現像する。なお、このアライメントマーク用溝パターンも、実デバイスを構成する要素ではないため、基準マークと同様、スクライブ領域に形成され、チップには載らない。

そして、基板上の基準マークの位置と、フォトレジスト膜のアライメントマーク用溝パターンの位置とをラインセンサーで検出し、それぞれの位置を比較することで、フォトリソグラフィ工程の基準からのずれを検出する。なお、スクライブ領域には他のパターンやＴＥＧなどが配置されるため、アライメントマークはラインセンサーで検出できる範囲でなるべく小さい寸法が望まれる。

次に、絶縁リング用溝パターンと、アライメントマーク用溝パターンが刻まれたフォトレジスト膜をマスクとして、ドライエッチング法、ボッシュプロセス等により、基板に、絶縁リング用環状溝およびアライメントマーク用溝を形成する。次に、フォトレジスト膜を除去した後、絶縁リング用の絶縁膜を形成する。次に、絶縁リング用環状溝およびアライメントマーク用溝の内部以外の基板の表面の絶縁膜を除去し、全面ＷＥＴ処理を施し、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）−ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）成膜およびそのリフローアニール処理を経たのち、化学機械研磨（ＣＭＰ）処理を行う。かかる一連の処理により、絶縁リング用環状溝ＣＴに絶縁リングが形成され、また、アライメントマーク用溝にアライメントマークが形成される。

ところで、上述において、アライメントマーク用溝は、絶縁リング用環状溝よりも幅が狭いものの、結果的に、絶縁リング用環状溝の深さ（３０〜５０μｍ）と同程度の溝となる。フォトレジスト膜のアライメントマークが、絶縁リング用の溝パターンと同様、フォトレジスト膜を貫通して形成されるからである。従って、幅が細い分、その場合、アライメントマーク用溝への絶縁物質の埋設は、不十分となって不調が生じることとなる。すなわち、その埋設不良部から塵が発生したり、ＷＥＴ処理における薬液が染み込んで損傷を与えてしまう場合がある。一方、アライメントマーク用溝の幅を、絶縁リング用環状溝のそれと同程度としてしまうと、その部分を起点とするクラックが生じる危険性がある。

以上を鑑み、本発明においては、埋設不足による不良が生じないこと意図した半導体装置製造方法およびその方法により製造された半導体装置となっている。
以下、本発明の半導体装置製造方法およびその方法により製造された半導体装置の第１実施形態について具体的に詳細に説明する。

図１Ａ〜図１Ｃは、本発明の半導体装置製造方法により製造された半導体装置の第１実施形態の構成を説明するための図である。具体的には、図１Ａは、本発明の第１実施形態の半導体装置の製造方法により製造された半導体装置の裏面を示す図である。また、図１Ｂは、図１Ａ中に示したＴＳＶ領域のＡ−Ａ部分の断面図である。さらに、図１Ｃは、図１Ａ中に示したスクライブ領域のＢ−Ｂ部分の断面図である。

まず、図１Ａに示すように、この半導体装置５００には、複数のチップ領域Ｃと、それらを取り囲むように形成されたスクライブ領域Ｓがある。更に、各チップ領域Ｃは、中央に縦断的に形成された貫通電極（以下、「ＴＳＶ」（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と称す）領域Ｔと、その左右に広がる素子領域Ｄとで構成されている。ここで、ＴＳＶ領域には、ＴＳＶ７と、それを取り囲むように形成された絶縁リング６２が、それぞれ複数形成されている。また、スクライブ領域Ｓには、マーク部Ｑが形成されている。このマーク部Ｑの詳細については、後述する。

図１Ｂおよび図１Ｃの断面図を参照して、この半導体装置５００は、概して、半導体基板１に第１〜第５層間絶縁膜２ａ〜２ｅが積層された構造となっている。第１〜第５層間絶縁膜２ａ〜２ｅの各々の層間には、配線層２３が形成され、それらはビアプラグ２４を介して電気的に接続されている。なお、形成される配線層２３には、少なくとも図１Ａに示すＴＳＶ領域Ｔに円形に形成されるものがあり、それらは、後述のＴＳＶ用貫通孔ＴＨに対応するものである。

半導体基板１のおもて面１ｆ、つまり回路形成面の素子領域Ｄには、複数のシャロウトレンチ分離構造（以下、「ＳＴＩ」（Ｓａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と称す）１１が形成されていると共に、ゲート電極／ゲート絶縁膜、ソース／ドレイン（Ｓ／Ｄ）領域等からなる半導体素子２１が形成されている（図１Ｂを参照）。

第５層間絶縁膜２ｅの素子領域Ｄ上に、樹脂層であるパッシベーション膜４が形成されている。また、第５層間絶縁膜２ｅのＴＳＶ領域Ｔ上には、第５層間絶縁膜２ｅ内に形成された層配線２３とシード層３２とを介して接続される表面バンプ電極（例えば銅）３が形成されている。表面バンプ電極３の上面には、その酸化を防止するため、金膜等の保護膜３１が形成されている。

一方、半導体基板１の厚さは、約４０μｍである。ドライエッチングにより形成された絶縁リング用環状溝ＣＴには、例えば、酸化シリコン、窒化シリコン等の絶縁物質が充填され、絶縁リング６２が形成されている。また、ドライエッチングにより形成されたＴＳＶ用貫通孔ＴＨの側壁は、シード層７１で覆われ、残りの部分には、例えば銅のような誘電体が充填されており、それによりＴＳＶ７が形成されている。更に、ＴＳＶ７の露呈部分を覆うように裏面バンプ電極（例えば銅）８が形成され、その表面にはんだ８１がめっきで形成されている。

図２Ａは、図１Ｂに示した絶縁リング部Ｐの拡大断面図である。また、図２Ｂは、図１Ａに示したマーク部Ｑの構成を示す平面図である。さらに、図２Ｃは、図１Ｃに示したマーク部Ｑの拡大断面図である。

図２Ａに示すように、絶縁リング６２は、絶縁リング用環状溝にＮＳＧ（Ｎｏｎ−ｄｏｐｅｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等の絶縁物質が埋設されて形成されている。

また、マーク部Ｑは、図２Ｂに示すように、正方形の４辺に相当する４つの断片であって、基板１のおもて面１ｆに刻まれた基準マーク５１と、その内側に同心で形成された同様のアライメントマーク５２とを含んでおり、それぞれ絶縁物質が埋設されている。

ここで、後述のように、絶縁リング用環状溝とアライメントマーク用溝とは同時に形成されるが、絶縁リング用環状溝は、基板裏面側が削られた結果、貫通孔となるのに対し、アライメントマーク用溝は、削られても貫通孔とならないような浅い溝として形成されることが特徴である。

次に、本発明の半導体装置の製造方法の実施形態の詳細について説明する。図３〜図１１は、その製造方法を順に説明するための図である。

図３は、基準マーク５１を形成する工程を説明するための図であり、同図（ａ）、（ｃ）、および（ｅ）は、それぞれ、絶縁リング部Ｐの平面図、断面図、および拡大断面図であり、同図（ｂ）、（ｄ）、および（ｆ）は、それぞれマーク部Ｑの平面図、断面図、および拡大断面図である。

そこで、まず、図３（ｂ）、（ｄ）、および（ｆ）に示すように、基板１のおもて面１ｆのスクライブ領域（スクライブライン）に、通常のフォトリソグラフィ法およびエッチング法により孔を形成して、基準マーク（基準パターン）５１を形成する。この基準マーク５１は、その線幅が、例えば１μｍである。なお、図３（ａ）、（ｃ）、および（ｅ）に示すように、この段階では、基板１のおもて面１ｆの絶縁リング部Ｐには、何も形成されていない。

図４は、絶縁リング用溝パターン９１およびアライメントマーク用溝パターン９２の現像工程を説明するための図であり、同図（ａ）、（ｃ）、および（ｅ）は、それぞれ、絶縁リング部Ｐの平面図、断面図、および拡大断面図であり、同図（ｂ）、（ｄ）、および（ｆ）は、それぞれマーク部Ｑの平面図、断面図、および拡大断面図である。

この工程では、基板１のおもて面１ｆに形成されたフォトレジスト膜９の絶縁リング部Ｐおよびマーク部Ｑの各部分に、それぞれ絶縁リング用溝パターン９１（例えば、線幅２μｍ）（第１の溝パターン）およびアライメントマーク用溝パターン９２（第２の溝パターン）を現像する。具体的には、絶縁リング用溝パターン９１に対応する絶縁リング用露光マスクパターンと、アライメントマーク用溝パターン９２に対応するアライメントマーク用露光マスクパターンを有するレチクルを介して、フォトレジスト膜９に露光光を照射する。なお、絶縁リング用溝パターン９１は、後に基板１に形成されるＴＳＶ７を取り囲むような環状の溝パターンであり、アライメントマーク用溝パターン９２は、基本的に基準マーク５１の内側でそれと同心となるべき４片の溝パターンである。

ここで、次工程で説明するように、重ね合わせチェック工程では、フォトレジスト膜９上のパターンを用いるのであって、基板１に絶縁リング７と同様の溝を形成する必要はない。この点では、重ね合わせチェック工程でエッジを検出できる程度の深さのアライメントマーク用溝パターン９２がフォトレジスト膜９に形成されれば良い。

これに基づき、本実施形態では、線幅を調整することでフォトレジスト膜９の被露光状態の程度を微妙に制御する。定性的には、マスク（レチクル）上の線幅が小さくなるに従って、透過光のフォトレジスト膜９上での解像が甘くなり、フォトレジスト膜９内部で露光不足が生じ易い。特に小さい線幅ではフォトレジスト膜９上に解像されず、現像しても、ラインセンサーで検出できる程度のパターンが得られない。一方、大きい線幅であれば焦点深度が深く、フォトレジスト膜９内部まで被露光状態となり易い。特に大きい線幅ではフォトレジスト膜９の底まで完全に露光される。

上記の特性は光源の波長によっても変化し、例えばｉ線（波長３６５ｎｍ）を光源に用いた場合、光源波長と同程度（例えば３５０ｎｍ程度）の線幅までフォトレジスト膜上に正常に解像できる。また、より短い波長の光源としてエキシマレーザー（例えば波長２４８ｎｍＫｒＦエキシマ光）を用いた場合、光源波長の約半分（例えば１３０ｎｍ）程度の線幅までフォトレジスト膜上に正常に解像できる。以上の観点に基づいて、本願発明では、ラインセンサーで検出できる程の解像パターンをフォトレジスト膜９上に形成しつつ、かつ、フォトレジスト膜９の底部では露光不足が生じ、現像を経てもパターンの底部にレジストが残る程度の露光状態とするため、アライメントマーク用露光マスクパターンの線幅を光源の波長の０．５倍〜１．５倍とする。

例えば、光源としてｉ線（波長３６５ｎｍ）を用いた場合、アライメントマーク用露光マスクパターンの線幅を０．２μｍ〜０．８μｍとすることが、より好ましい。０．２μｍ未満であると、フォトレジスト膜９上でのパターンの解像が甘くなり、ラインセンサーで検出できる程度に十分なパターンが現像され難い。０．８μｍより大きいとフォトレジスト膜９の底部まで正常に露光され、通常のパターンと同様、後のエッチングの程度を変えるような制御が難しくなる。

以上のように、本発明の実施形態において、この工程で重要なのは、アライメントマーク用溝パターン９２の線幅は、露光不足により溝の底部に貫通しない状態でフォトレジスト膜９が残り得る細さにするということである。つまり、上記のように、例えば、光源としてｉ線（波長３６５ｎｍ）を用いた場合、アライメントマーク用露光マスクパターンの線幅を０．２μｍ〜０．８μｍとするということである。

そして更に、この第１実施形態においては、アライメントマーク用露光マスクパターンの線幅を更に限定的に、０．５μｍ以上０．８μｍ以下とする。かかる線幅とすれば、後の基板エッチング工程において、基板１にアライメントマーク用溝ＭＴは形成されるが（後述の第２実施形態は形成されない）、絶縁リング用環状溝ＣＴよりも十分浅くすることができる。従って、絶縁膜の埋設性を向上できる。結果として、個別形成する絶縁リング７の位置合わせを実現し、かつ、マーク部分における絶縁膜の埋設性を向上できる。

次に、基板１上の基準マーク５１の位置と、フォトレジスト膜９のアライメントマーク用溝パターン９２の位置とをラインセンサーで検出し、それぞれの位置を比較することで、基準マーク５１に対するアライメントマーク用溝パターン９２のずれを検出し、これによりアライメントマーク用溝ＭＴと同時に形成している絶縁リング環状溝ＣＴの、フォトリソグラフィ工程の基準からのずれを検出する。

図５は、基準マーク５１とアライメントマーク用溝パターン９２の重ね合わせチェックの具体的な方法を説明するための図である。すなわち、ラインセンサーで、同図（ａ）に示すように、基準マーク５１とアライメントマーク用溝パターン９２に対して、まず左右方向に例えば８本走査し、次いで上下方向に同様に走査する。これにより、上下左右のそれぞれのエッジ波形を検出する。従って、これにより、同図（ｂ）で模式的に示すように、基準マーク５１とアライメントマーク用溝パターン９２のそれぞれの中心のずれが計測できる。

図６は、絶縁リング用環状溝５１およびアライメントマーク用溝５２を形成する工程を説明するための図であり、同図（ａ）、（ｃ）、および（ｅ）は、それぞれ、絶縁リング部Ｐの平面図、断面図、および拡大断面図であり、同図（ｂ）、（ｄ）、および（ｆ）は、それぞれマーク部Ｑの平面図、断面図、および拡大断面図である。

この工程では、絶縁リング用溝パターン９１とアライメントマーク用溝パターン９２が刻まれたフォトレジスト膜９をマスクとして、ドライエッチング法、ボッシュプロセス等により、基板１に、絶縁リング用環状溝ＣＴ（第１の溝）およびアライメントマーク用溝ＭＴ（第２の溝）を形成する。

図７は、絶縁リング用の絶縁膜を形成する工程を説明するための図であり、同図（ａ）、（ｃ）、および（ｅ）は、それぞれ、絶縁リング部Ｐの平面図、断面図、および拡大断面図であり、同図（ｂ）、（ｄ）、および（ｆ）は、それぞれマーク部Ｑの平面図、断面図、および拡大断面図である。

この工程では、フォトレジスト膜９を除去した後、絶縁リング用の絶縁膜６（例えば、ＮＳＧ膜、窒化シリコン膜、酸化シリコン膜等）を形成する。このときその絶縁物質は、絶縁リング用環状溝ＣＴおよびアライメントマーク用溝ＭＴにも埋設されるが（図７（ｃ）および（ｄ）参照）、ここで重要な点は、上述の工程で説明したように、アライメントマーク用溝ＭＴは、十分浅く形成されているので、図７（ｆ）に詳細に示すように、その細さに拘らず、埋設不足が生じない、ということである。

図８は、絶縁膜埋設完了までの工程を説明するための図であり、同図（ａ）、（ｃ）、および（ｅ）は、それぞれ、絶縁リング部Ｐの平面図、断面図、および拡大断面図であり、同図（ｂ）、（ｄ）、および（ｆ）は、それぞれマーク部Ｑの平面図、断面図、および拡大断面図である。

この工程においては、絶縁リング用環状溝ＣＴおよびアライメントマーク用溝ＭＴの内部以外の基板１の表面の絶縁膜６を除去し、後の化学機械研磨（ＣＭＰ）の負荷軽減を目的とした全面ＷＥＴ処理を施し、ＴＥＯＳ−ＢＰＳＧ成膜およびそのリフローアニール処理を経たのち、ＣＭＰ処理を行う。かかる一連の処理により、絶縁リング用環状溝ＣＴに絶縁リング６２が形成され、また、アライメントマーク用溝ＭＴにアライメントマーク５２が形成される。

なお、アライメントマーク用溝ＭＴに埋設不良は生じていないので、ここでのＷＥＴ処理における薬液の染み込み等の不具合は生じない。一方、アライメントマーク用溝ＭＴの幅は、十分小さいので、その部分を起点とするクラックが生じる危険性もない。

図９は、層間絶縁膜の積層を経て表面バンプ電極を形成するまでの工程を説明するための図であり、同図（ａ）および（ｃ）は、それぞれ、絶縁リング部Ｐの平面図および断面図であり、同図（ｂ）および（ｄ）は、それぞれマーク部Ｑの平面図および断面図である。

そこで、まず、半導体基板１のおもて面１ｆ、つまり回路形成面側に、複数のＳＴＩ１１を形成し、更に、ゲート電極／ゲート絶縁膜、ソース／ドレイン（Ｓ／Ｄ）領域等からなる半導体素子２１を形成した後、そのおもて面１ｆに第１層間絶縁膜２ａを積層する。次に、第１層間絶縁膜２ａ上に、フォトレジスト（ＰＲ）をマスクとしたドライエッチングにより、アルミニウム等の配線層２３を形成する。その上に同様に、第２〜第５層間絶縁膜２ｂ〜２ｅを介して各層配線２３を形成し、各配線層２３はビアプラグ２４により電気的に導通している。

次に、第５層間絶縁膜２ｅ上に、樹脂層であるパッシベーション膜４を形成する。また、第５層間絶縁膜２ｅにパッド開口を形成し、電気めっきなどの公知の方法により、第５層間絶縁膜２ｅ内に形成された層配線２３とシード層３２を介して接続される表面バンプ電極（例えば銅）３を形成する。なお、表面バンプ電極３の上面には、その酸化を防止するため、金膜等の保護膜３１を形成する。

図１０は、ＴＳＶ用貫通孔を形成するまでの工程を説明するための図であり、同図（ａ）および（ｃ）は、それぞれ、絶縁リング部Ｐの平面図および断面図であり、同図（ｂ）および（ｄ）は、それぞれマーク部Ｑの平面図および断面図である。

まず、基板１の裏面１ｒを研削（Ｂａｃｋ Ｇｒｉｎｄ）、ＣＭＰ処理することにより、基板１の厚さを所定の厚さ（例えば、約４０μｍ）にする。次に、基板１の裏面１ｒ上に、後述のＴＳＶ用貫通孔ＴＨの形成用パターンを有するフォトレジスト（ＰＲ）を形成する。そして、そのフォトレジストをマスクとして、ドライエッチングにより、ＴＳＶ用貫通孔ＴＨを形成する。

図１１は、ＴＳＶを形成するまでの工程を説明するための図であり、同図（ａ）および（ｃ）は、それぞれ、絶縁リング部Ｐの平面図および断面図であり、同図（ｂ）および（ｄ）は、それぞれマーク部Ｑの平面図および断面図である。

そこで、まずフォトレジストを除去し、次に、ＴＳＶ用貫通孔ＴＨ内にシード層７１の薄膜を形成した後に、例えば銅のような誘電体を充填することにより、ＴＳＶ７を形成する。最後に、ＴＳＶ７の露呈部分を覆うように裏面バンプ電極（例えば銅）８のピラーを形成すると共に、その表面にはんだ８１をめっきで形成する。以降は、公知のダイシング、積層等の工程が続く。

＜第２実施形態＞
次に、本発明の第２実施形態における半導体装置製造方法について説明する。
図１２〜図１４は、本発明の第２実施形態における半導体装置製造方法を説明するための図であり、それぞれ、第１実施形態についての図４、図６、図８に対応する図である。なお、第１実施形態の半導体装置製造方法と同様の工程部分については、その説明を省略する。

第１実施形態における半導体装置製造方法においては、図４を参照して説明したように、ラインセンサーによる検出を優先して、十分浅いものではあるが基板１にアライメントマーク用溝ＭＴが形成されるような、アライメントマーク用溝パターン９２の線幅（例えば、光源としてｉ線（波長３６５ｎｍ）を用いた場合、線幅を０．５μｍ以上０．８μｍ以下とする）としたが、この第２実施形態においては、図１２に示すように、ラインセンサーによる検出が可能な限りで、線幅を可及的に狭くし、基板１にアライメントマーク用溝ＭＴが形成されないようにする。具体的な線幅は、例えば、光源としてｉ線（波長３６５ｎｍ）を用いた場合、０．２μｍ以上０．５μｍ未満である。

かかる線幅とすれば、図６に対応する図１３（特に同図（ｄ）および（ｆ））に示すように、ドライエッチングを施しても、アライメントマーク用溝パターン９２に対応するアライメントマーク用溝ＭＴは生じない。

従って、図８に対応する図１４に示すように、絶縁膜６の形成以降の工程において、ＣＭＰ処理の終了時点で、絶縁物質が埋設されたアライメントマーク５２は同然のことながら形成されない。

以上のように、この第２実施形態によれば、第１実施形態の薬液染み込み等の問題がないという効果に加えて、後のパターニングを要する工程（例えばＳＴＩ形成）において、基準マークを再利用できるという付加的な効果を奏する。これにより、マーク用スペースの縮小化を図ることができる。

なお、上述の第１および第２実施形態においては、基準マークおよびアライメントマークの形を正方形としたが、これに限られることはない。

本発明の半導体装置の製造方法およびその方法により製造された半導体装置は、絶縁リングを備えた貫通電極を有する半導体装置に適用可能である。

１・・・半導体基板
１１・・・ＳＴＩ
２・・・層間絶縁膜
２１・・・半導体素子
３・・・表面バンプ電極
３１・・・保護膜
３２・・・シード層
４・・・パッシベーション膜
５１・・・基準マーク
５２・・・アライメントマーク
６・・・絶縁膜
６２・・・絶縁リング
７・・・貫通電極
７１・・・シード層
８・・・裏面バンプ電極
８１・・・はんだ
９・・・フォトレジスト膜
９１・・・絶縁リング用溝パターン
９２，９２Ｂ・・・アライメントマーク用溝パターン
５００・・・半導体装置
ＴＨ・・・ＴＳＶ用貫通孔
ＣＴ・・・絶縁リング用環状溝
ＭＴ・・・アライメントマーク用溝

Claims (20)

1. 基板の第１の主面に基準パターンを形成する工程と、
   前記基板の第１の主面に第１のフォトレジスト膜を形成する工程と、
   前記第１のフォトレジスト膜に第１の溝パターンと第２の溝パターンとを同時に現像する工程であって、前記第１の溝パターンの底部では前記基板の第１の主面が露出され、前記第２の溝パターンの底部では前記基板の第１の主面を覆う前記第１のフォトレジスト膜が残るように、前記第１のフォトレジスト膜に前記第１および第２の溝パターンを現像する工程と、
   前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第２の溝パターンの位置とを検出する工程と、
   前記基板の第１の主面に、前記第１の溝パターンに対応する第１の溝を形成するために、前記第１のフォトレジスト膜をエッチングマスクとして前記基板の第１の主面にエッチングを施す工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記基板の第１の主面にエッチングを施す工程では、前記基板の第１の主面に、前記第２の溝パターンに対応し、前記第１の溝よりも浅い第２の溝を同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１のフォトレジスト膜に前記第１の溝パターンと前記第２の溝パターンとを同時に現像する工程では、前記第１の溝パターンよりも線幅の細い前記第２の溝パターンとなるように現像することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第２の溝パターンに対応する露光マスクパターンを有するレチクルを介して、前記フォトレジスト膜に露光光を照射することにより、所望の線幅以下の第２の溝パターンを形成するものであって、前記第２の溝パターンに対応する露光マスクパターンの線幅は、前記露光光の波長の０．５倍以上、１．５倍以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記露光光の波長を３６５ｎｍとし、前記露光マスクパターンの線幅を０．２μｍ以上、０．８μｍ以下とすることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第１の溝および前記第２の溝に、絶縁膜を埋め込む工程を更に備えたことを特徴とする請求項２に記載の半導体装置の製造方法。
7. 前記第２の溝の深さは、前記絶縁膜の埋設不良が生じないような浅さであることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記絶縁膜を埋め込む工程の後、少なくともＷＥＴ処理を行う工程を更に備え、そのＷＥＴ処理の際に、薬液が染み込まない程度に前記絶縁膜が埋設されることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記検出する工程において、ラインセンサーを用いて、前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第２の溝パターンの位置とを検出することを特徴とする請求項１に記載の半導体装置の製造方法。
10. 前記基板の第１の主面を平面視したときの前記第１の溝の形状は、環状であることを特徴とする請求項１に記載の半導体装置の製造方法。
11. 前記基板の第１の主面の裏面たる第２の主面の、前記第１の溝の環の内側に、前記基板を貫通する貫通電極を形成する工程を更に備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記基板の第１の主面を平面視したときの前記基準パターンおよび前記第２の溝パターンの形状は、４辺からなる四角形状であり、各辺の長さは、前記基準パターンの方が前記第２の溝パターンよりも長く、前記基板の第１の主面を平面視したときの前記第２の溝パターンの位置は、前記基準パターンの四角形状に内包されることを特徴とする請求項１に記載の半導体装置の製造方法。
13. 基板の第１の主面に基準パターンを形成する工程と、
    前記基板の第１の主面に第１のフォトレジスト膜を形成する工程と、
    前記第１のフォトレジスト膜に、第１の溝パターンと、前記第１の溝パターンよりも線幅が小さい第２の溝パターンとを同時に現像する工程と、
    前記基板の前記基準パターンの位置と、前記フォトレジスト膜の前記第２の溝パターンの位置とを検出する工程と、
    前記基板の第１の主面に、前記第１の溝パターンに対応する第１の溝を形成するために、前記第１のフォトレジスト膜をエッチングマスクとして前記基板の第１の主面にエッチングを施す工程と、
    を有することを特徴とする半導体装置の製造方法。
14. 前記第１のフォトレジスト膜に前記第１の溝パターンと前記第２の溝パターンとを同時に現像する工程では、前記基板の第１の主面にエッチングを施す工程において、前記基板の第１の主面に、前記第２の溝パターンに対応する溝が同時に形成されないか、前記第１の溝よりも浅い第２の溝が同時に形成されるような、前記第２の溝パターンの前記線幅となるように現像することを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記第１のフォトレジスト膜に前記第１の溝パターンと前記第２の溝パターンとを同時に現像する工程では、前記第１の溝パターンの底部では前記基板の第１の主面が露出され、前記第２の溝パターンの底部では前記基板の第１の主面を覆う前記第１のフォトレジスト膜が残るように現像することを特徴とする請求項１３に記載の半導体装置の製造方法。
16. 前記露光マスクパターンの線幅を０．２μｍ以上、０．５μｍ未満とすることにより、前記エッチングの工程において、前記第１の溝のみを形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
17. 少なくとも半導体基板を含み、複数のチップ領域と、それらを取り囲むように形成されたスクライブ領域とで構成された半導体装置であって、
    前記基板における各チップ領域に、絶縁膜が埋設された、前記半導体装置の第１の面からその裏面の第２の面に渡った第１の溝と、
    前記基板の前記第１の面における前記スクライブ領域に、前記絶縁膜が埋設された第２の溝と、を備えることを特徴とする半導体装置。
18. 前記第２の溝の深さは、前記絶縁膜の埋設不良が生じないような浅さであることを特徴とする請求項１７に記載の半導体装置。
19. 前記基板の第１の主面を平面視したときの前記第１の溝の形状は、環状であることを特徴とする請求項１７に記載の半導体装置。
20. 前記基板の第１の主面の裏面たる第２の主面の、前記第１の溝の環の内側に、前記基板を貫通する貫通電極を更に備えることを特徴とする請求項１９に記載の半導体装置。

Images