JP2014022485A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】埋設不良を防止し、半導体チップに付着する可能性のある異物の発生を低減させる。
【解決手段】半導体基板を貫通する貫通電極と、半導体基板に形成され、貫通電極を取り囲む絶縁リングと、半導体基板に形成されるアクセサリマークと、を備え、アクセサリマークを構成する溝の幅と絶縁リングを構成する溝の幅とが同一である。
【選択図】図1
【解決手段】半導体基板を貫通する貫通電極と、半導体基板に形成され、貫通電極を取り囲む絶縁リングと、半導体基板に形成されるアクセサリマークと、を備え、アクセサリマークを構成する溝の幅と絶縁リングを構成する溝の幅とが同一である。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に係り、特に、貫通電極を有する半導体装置及びその製造方法に係る。
近年、複数の半導体チップを積層したチップ積層型半導体装置が開発されている。チップ積層型半導体装置では、積層される半導体チップのそれぞれにおいて、シリコン基板を貫通する貫通電極(TSV:Through Silicon Via)を形成し、この貫通電極によって各半導体チップ間の電気的接続がとられる。
特許文献1には、シリコン基板を貫通する貫通電極と、前記貫通電極を取り囲むように前記シリコン基板を貫通して設けられた分離溝と、前記分離溝の内周側面及び外周側面とそれぞれ接する第1及び第2のシリコン膜と、前記第1のシリコン膜と前記第2のシリコン膜との間に設けられた絶縁膜とを備える半導体装置が記載されている。このような半導体装置によれば、分離溝内のシリコン膜は実質的にシリコン基板の一部とみなすことができる。したがって、エッチングレートを高めるために分離溝の幅を広く形成しても、デッドスペースとなる絶縁膜の幅は十分に細くなることから、チップ面積を縮小することが可能となる。
また、特許文献2にも貫通電極を有する半導体装置の製造方法が開示されている。
以下の分析は本発明において与えられる。
一般に、半導体チップを製造するに際しては、チップの位置決めのために基準となるマーク(アクセサリマーク)をチップ上に設ける。製造工程で画像認識(パターン認識)によってこのマークを認識して半導体チップの位置を特定する。この場合、必要な認識精度を満たすようにマークの周辺部とのコントラストが十分得られることが必要である。
従来、コントラストが不足する場合には、照明系を調整すると共に、アクセサリマークの線幅を太くしてコントラストマージンを確保することが行われる。アクセサリマークは、基板に設けられる溝に多結晶シリコン膜(NSG:Non−doped Silicate Glass)を埋設し、さらにCVD(Chemical Vapor Deposition)によるシリコン酸化膜を形成する。
このような製造工程において、アクセサリマークの線幅を太くするために溝の幅を広く取ると、多結晶シリコン膜の埋設不良(表面の段差)が発生することがある。そして、発生した異物が半導体チップに付着して不良品となる虞が生じる。したがって、半導体チップの製造における歩留まりが低下する要因となる。
本発明の1つのアスペクト(側面)に係る半導体装置は、半導体基板を貫通する貫通電極と、半導体基板に形成され、前記貫通電極を取り囲む絶縁リングと、半導体基板に形成されるアクセサリマークと、を備え、アクセサリマークを構成する溝の幅と絶縁リングを構成する溝の幅とが同一である。
本発明の他のアスペクト(側面)に係る半導体装置の製造方法は、半導体基板に同一幅を有する複数の溝を形成するステップと、形成された複数の溝に絶縁膜を埋め込むステップと、絶縁膜が埋め込まれた複数の溝の内の一の溝によって囲まれ、半導体基板を貫通する貫通電極を形成するステップと、を含み、複数の溝の内、一の溝を絶縁リングとし、他の溝をアクセサリマークとする。
本発明によれば、絶縁リングと同様の狭い溝によってアクセサリマークを形成することで埋設不良を防止し、半導体チップに付着する可能性のある異物の発生を低減させることができる。
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
本発明の一実施形態に係る半導体装置は、半導体基板(図1の15に相当)を貫通する貫通電極(図1の20)と、半導体基板に形成され、貫通電極を取り囲む絶縁リングと、半導体基板に形成されるアクセサリマーク(図1の25)と、を備え、アクセサリマークを構成する溝の幅と絶縁リングを構成する溝の幅とが同一である。
半導体装置において、アクセサリマーク(図3の25)は、線分の組合せからなり、線分の幅方向に対し、絶縁膜を埋め込んだ1または複数の溝(図3のP0〜P5)を有することが好ましい。
半導体装置において、絶縁リングは、貫通電極を取り囲む1または多重のリング形状とされる絶縁膜を埋め込んだ溝(図5、6のPa)として構成されることが好ましい。
積層型半導体装置は、上記の半導体装置を複数積層して構成されるようにしてもよい。
以下、実施例に即し、図面を参照して詳しく説明する。
図1は、本発明の一実施例に係る積層型半導体装置の構成を示す図である。図1(a)は、積層型半導体装置の断面図であり、図1(b)は、積層型半導体装置の構成を模式的に表す図である。図1において、積層型半導体装置は、DRAMコア10、リードフレーム11、インタフェースチップ12、再配線層13、半田ボール14を備える。
DRAMコア10は、例えば8枚の積層された基板15から構成される。各基板15は、例えば80μmの厚さを有するDDR3 SDRAM (Double−Data−Rate 3 Synchronous Dynamic Random Access Memory)の実装基板であり、他の基板との間の電気的接続のための貫通電極20を有する。また、各基板15は、四隅などの一部に位置決などに用いるアクセサリマーク25を有する。
リードフレーム11は、DRAMコア10の基底側に配設され、DRAMコア10の放熱板として機能する。
インタフェースチップ12は、DRAMコア10に対しリードフレーム11の反対側に配設され、DRAMコア10と外部との入出力制御を行うインタフェースとして機能する。
再配線層13は、インタフェースチップ12上に配される配線層であり、外部との電気的接続を可能とする半田ボール14を備える。
次に、DRAMコア10を構成する各基板15におけるアクセサリマーク25について説明する。アクセサリマーク25は、露光アライメントマーク、重ね確認パターン、寸法確認パターン、残膜測定用パターン、段差測定用パターン、ダイシングマークなどとして機能し、各基板15上に配設される。
図2は、半導体チップ上のアクセサリマーク25の配置位置を説明する図である。ウェハから切り出された半導体チップの外周領域には、半導体チップの切り出しにおいて切り取られるスクライブ領域が存在する。また、半導体チップの四隅など、例えば対角の2箇所にはアクセサリマーク25が存在する。
図3は、アクセサリマーク25の形状の例を示す図である。アクセサリマーク25は、線分の組合せからなり、線分の幅方向に対し、基板15に形成される、絶縁膜を埋め込んだ1または複数の溝を有する。ここでは、アクセサリマークが表面から見てFの字の形状である例を示すが、これに限定されるものではない。
図3(a)は、従来のアクセサリマークの形状であり、溝Pの幅X2は、一例として6μmである。図3(b)〜(d)は、本発明におけるアクセサリマークの形状であり、溝P0〜P5の幅X1は、一例として2μmである。図3(b)では、アクセサリマークがFの字の形状の溝P0として形成される。図3(c)では、アクセサリマークがFの字の形状の2重の溝P1〜P3として形成される。図3(d)では、アクセサリマークがFの字の形状の溝P4と、この溝を囲む溝P5として実質的に3重の溝として形成される。
チップの位置決めなどにおいてアクセサリマークをパターン認識するに際し、図3(b)では溝の幅が狭くて認識の精度が不十分である場合には、図3(c)さらに図3(d)に示すようなアクセサリマークを用いる。アクセサリマークは、このような狭い溝を多重に形成することで実質的に太い線として認識されるのでパターン認識の精度を向上させることが可能である。この場合、従来に比べて狭い溝P0〜P5によってアクセサリマークを形成することで埋設不良を防止し、半導体チップに付着する可能性のある異物の発生を低減させることができる。したがって、半導体チップの製造における歩留まりが向上する。
次に、DRAMコア10を構成する各基板における貫通電極と絶縁リングについて説明する。図4は、基板15における貫通電極近傍の断面を示す図である。基板15は、トランジスタが形成されるトランジスタ形成領域Aと、貫通電極20が形成される貫通電極形成領域Bと、を有する。トランジスタ形成領域Aには、トランジスタTrや素子分離領域Isなどが設けられる。貫通電極形成領域Bには、基板15を貫通し、他の基板との間で電気的に接続する貫通電極20を有する。また、貫通電極20の周囲には貫通電極20を電気的に絶縁するための絶縁リング21を有する。
図5は、絶縁リング21の形状の例を示す図である。絶縁リング21は、基板15に形成される環状の溝Paによって構成され、溝Paの幅X1は、前述のアクセサリマークの溝P0〜P5の幅と同一であって、一例として2μmである。
なお、一重の絶縁リングでは、絶縁耐圧が不十分である場合、図6に示すような貫通電極20の周囲に二重に絶縁リングPaを配設する。さらに絶縁耐圧が不十分である場合、さらに多重に絶縁リングを配設するようにしてもよい。
また、上記では絶縁リングが円形である例を示したが、これに限定されるものではなく、矩形などであってもよい。
次に、以上のような構造を有する半導体装置の製造方法について説明する。図7は、本発明の一実施例に係る半導体装置の製造工程を示す図である。なお、本製造工程は、形成する溝の形状が特許文献1とは異なる点を除き、製造工程自体に関しては従来と同様である。したがって、主要な工程について簡単に説明するに留める。
ステップS1は、フォトリソグラフィ工程である。この工程では、基板15上に耐酸化保護膜を形成し、耐酸化保護膜上にフォトレジストによってマスク層を形成する。このマスク層には、前述のアクセサリマークや絶縁リングの溝を形成するための開口部が設けられる。
ステップS2は、ドライエッチング工程である。この工程では、形成したマスク層によって基板および耐酸化保護膜のエッチングを行い、前述のアクセサリマークや絶縁リングのための溝などを基板15に形成する。
ステップS3は、CVD(Chemical Vapor Deposition)を行う工程である。この工程では、図8(a)に示すように基板15に形成された溝Paの側面および底面並びに基板15の表面に多結晶シリコン膜(NSG:Non−doped Silicate Glass)31、32を形成する。さらに、CVDによって多結晶シリコン膜31、32の表面および溝内にCVDシリコン酸化膜33を形成する。図8では絶縁リングの溝Paを形成する例を示したが、アクセサリマークの溝P0〜P5も同様に形成する。
ステップS4は、CMP(Chemical Mechanical Polishing)を行う工程である。この工程では、図8(b)に示すようにCVDシリコン酸化膜33の一部をCMPによって除去し、アクセサリマークや絶縁リングのための溝が形成される。
ステップS5は、素子分離領域(STI:Silicon Trench Isolation)の形成工程である。この工程では、素子分離領域、ゲート電極、拡散層などが形成される。
ステップS6は、通常の半導体チップの素子形成工程である。この工程では、層間絶縁膜や配線層を形成し、チップ表面側の製造プロセスを終える。また、チップ裏面側の製造プロセスを経て貫通電極が形成される。
さらに、上記で製造された半導体チップを複数積層することで、図1で示したような構造の積層型半導体装置を製造する。
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素(各請求項の各要素、各実施例の各要素、各図面の各要素等を含む)の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
10 DRAMコア
11 リードフレーム
12 インタフェースチップ
13 再配線層
14 半田ボール
15 基板
20 貫通電極
21 絶縁リング
25 アクセサリマーク
31、32 多結晶シリコン膜
33 CVDシリコン酸化膜
P0〜P5、Pa 溝
11 リードフレーム
12 インタフェースチップ
13 再配線層
14 半田ボール
15 基板
20 貫通電極
21 絶縁リング
25 アクセサリマーク
31、32 多結晶シリコン膜
33 CVDシリコン酸化膜
P0〜P5、Pa 溝
Claims (8)
- 半導体基板を貫通する貫通電極と、
前記半導体基板に形成され、前記貫通電極を取り囲む絶縁リングと、
前記半導体基板に形成されるアクセサリマークと、
を備え、
前記アクセサリマークを構成する溝の幅と前記絶縁リングを構成する溝の幅とが同一である半導体装置。 - 前記アクセサリマークは、線分の組合せからなり、線分の幅方向に対し、絶縁膜を埋め込んだ1または複数の前記溝を有する請求項1に記載の半導体装置。
- 前記絶縁リングは、前記貫通電極を取り囲む1または多重のリング形状とされる絶縁膜を埋め込んだ前記溝として構成される請求項1に記載の半導体装置。
- 請求項1乃至3のいずれか一に記載の半導体装置を複数積層して構成される積層型半導体装置。
- 半導体基板に同一幅を有する複数の溝を形成するステップと、
前記形成された複数の溝に絶縁膜を埋め込むステップと、
前記絶縁膜が埋め込まれた複数の溝の内の一の溝によって囲まれ、前記半導体基板を貫通する貫通電極を形成するステップと、
を含み、
前記複数の溝の内、前記一の溝を絶縁リングとし、他の溝をアクセサリマークとする半導体装置の製造方法。 - 前記アクセサリマークは、線分の組合せからなり、線分の幅方向に対し、絶縁膜を埋め込んだ1または複数の前記一の溝として形成する請求項5に記載の半導体装置の製造方法。
- 前記絶縁リングを、前記貫通電極を取り囲む1または多重のリング形状とされる絶縁膜を埋め込んだ前記他の溝として形成する請求項5に記載の半導体装置の製造方法。
- 請求項5乃至7のいずれか一に記載の半導体装置の製造方法によって製造される半導体装置を複数積層して構成される積層型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012158394A JP2014022485A (ja) | 2012-07-17 | 2012-07-17 | 半導体装置及びその製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014156171A1 (ja) * | 2013-03-29 | 2014-10-02 | 国立大学法人東北大学 | 複数の電子ビームを制御する際に確実に動作する回路基板 |
JP2016001331A (ja) * | 2007-02-06 | 2016-01-07 | フォトン・ダイナミクス・インコーポレーテッド | 電気光学変調器の組立品、電気光学変調器材料、及び、ncap電気光学変調器材料 |
-
2012
- 2012-07-17 JP JP2012158394A patent/JP2014022485A/ja active Pending
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WO2014156171A1 (ja) * | 2013-03-29 | 2014-10-02 | 国立大学法人東北大学 | 複数の電子ビームを制御する際に確実に動作する回路基板 |
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