KR20160052330A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20160052330A
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substrate
low
film
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adhesive film
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KR1020150147331A
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히로아키 아시다테
가즈마사 다니다
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태에 따른 반도체 장치는, 저접착성 막과, 한 쌍의 기판과, 금속 전극을 구비한다. 저접착성 막은, 반도체 산화막보다도 금속에 대한 접착성이 낮다. 한 쌍의 기판은, 저접착성 막을 개재하여 설치된다. 금속 전극은, 저접착성 막을 관통하여 한 쌍의 기판을 접속하며, 한 쌍의 기판의 사이에 한 쌍의 기판에 매설된 부분보다도 가는 부분을 갖는다. 한쪽 기판에 매설된 금속 전극의 일부는, 다른 쪽 기판 상의 저접착성 막과의 사이에 공극을 개재하여 설치된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 출원은, 2014년 11월 4일에 출원된 일본 특허 출원 번호 제2014-224602호의 우선권 이익을 향수하고, 그 일본 특허 출원의 전체 내용은 본 출원에 있어서 원용된다.
본 실시 형태는, 일반적으로 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래, 반도체 칩을 다단으로 적층함으로써 점유 면적의 저감을 가능하게 한 반도체 장치가 있다. 이러한 반도체 장치는, 예를 들어 반도체 소자나 집적 회로가 형성된 기판을 다단으로 접합하고, 반도체 칩 단위로 다이싱함으로써 제조된다.
접합되는 각 기판의 표면에는, 일반적으로 반도체 산화막이 형성되고, 각 반도체 산화막의 표면의 대응하는 위치에는, 기판이 접합됨으로써 접속되는 복수의 전극이 설치된다. 여기서, 기판끼리를 접합하는 공정에서는, 접속되는 전극의 위치가 오정렬되는 경우가 있다.
이러한 경우, 한쪽 기판측에 설치된 전극의 금속은, 다른 쪽 기판 표면에 형성된 반도체 산화막과 직접 접촉되고, 후에 행해지는 열처리 공정에서 다른 쪽 기판측으로 확산되면, 다른 쪽 기판측에 설치된 반도체 소자나 집적 회로의 특성에 악영향을 미친다.
본 발명의 실시 형태는, 한쪽 기판 표면에 설치되는 금속 전극의 금속이, 한쪽 기판에 접합되는 다른 쪽 기판으로 확산되는 것을 억제 가능한 반도체 장치 및 그 제조 방법을 제공한다.
본 실시 형태에 따르면, 반도체 장치가 제공된다. 반도체 장치는, 저접착성 막과, 한 쌍의 기판과, 금속 전극을 구비한다. 저접착성 막은, 반도체 산화막보다도 금속에 대한 접착성이 낮다. 한 쌍의 기판은, 상기 저접착성 막을 개재하여 설치된다. 금속 전극은, 상기 저접착성 막을 관통하여 상기 한 쌍의 기판을 접속하며, 상기 한 쌍의 기판 사이에 상기 한 쌍의 기판에 매설된 부분보다도 가는 부분을 갖는다. 한쪽의 상기 기판에 매설된 상기 금속 전극의 일부는, 다른 쪽의 상기 기판 상의 상기 저접착성 막과의 사이에 공극을 개재하여 설치된다.
도 1은, 실시 형태에 따른 반도체 장치의 모식적인 단면을 도시하는 설명도.
도 2a 내지 도 4c는, 실시 형태에 따른 반도체 장치의 제조 공정을 도시하는 설명도.
도 5a 및 도 5b는, 실시 형태의 변형예 1에 따른 반도체 장치의 모식적인 단면을 도시하는 설명도.
도 6a 및 도 6b는, 실시 형태의 변형예 2에 따른 반도체 장치의 모식적인 단면을 도시하는 설명도.
이하에 첨부 도면을 참조하여, 실시 형태에 따른 반도체 장치 및 반도체 장치의 제조 방법을 상세하게 설명한다. 또한, 이 실시 형태에 의해 본 발명이 한정되는 것은 아니다. 이하에서는, 로직 회로가 형성된 제1 기판과, 이미지 센서가 형성된 제2 기판을 접합하는 소위 Wafer on Wafer를 예로 들어 설명하지만, 본 실시 형태에 따른 반도체 장치의 제조 방법은, Chip on Wafer나 Chip on Chip에도 채용할 수 있다. 또한, 제1 기판이나 제2 기판에 형성되는 회로는, 로직 회로나 이미지 센서에 한하지 않고, 임의의 반도체 집적 회로여도 된다.
도 1은, 실시 형태에 따른 반도체 장치(1)의 모식적인 단면을 도시하는 설명도이다. 도 1에 도시한 바와 같이, 반도체 장치(1)는 저접착성 막(2)과, 제1 기판(31) 및 제2 기판(32)과, 금속 전극(4)(이하, 간단히 「전극(4)」이라고 기재함)을 구비한다.
저접착성 막(2)은, 반도체 산화막(예를 들어, 불순물이 첨가되어 있지 않은 산화 실리콘막)보다도 금속에 대한 접착성이 낮은 재료에 의해 형성되는 막이다. 여기에서의 반도체 산화막보다도 금속에 대한 접착성이 낮은 재료는, 예를 들어 질화 실리콘, 탄소가 첨가된 질화 실리콘, 탄소가 첨가된 산화 실리콘 등의 절연막 또는, Low-k 재료 등에 의해 형성된다.
이러한 저접착성 막(2)은, 접합 전의 제1 기판(31) 표면에 형성되는 제1 저접착성 막(21)과, 접합 전의 제2 기판(32) 표면에 형성되는 제2 저접착성 막(22)이 접합된 것이다.
제1 기판(31) 및 제2 기판(32)은, 예를 들어 실리콘 웨이퍼 등의 반도체 기판이다. 제1 기판(31)은, 내부에 로직 회로(도시 생략)가 구비되어 있다. 제2 기판(32)은, 내부에 이미지 센서(도시 생략)가 구비되어 있다. 이들 제1 기판(31) 및 제2 기판(32)은 저접착성 막(2)을 개재하여 설치된다.
전극(4)은, 예를 들어 구리에 의해 형성되고, 저접착성 막(2)을 관통하여 제1 기판(31) 내에 구비된 로직 회로와, 제2 기판(32) 내에 구비된 이미지 센서를 접속한다. 또한, 전극(4)의 재료는, 구리 이외의 금속이어도 된다.
이러한 전극(4)은, 제1 기판(31)에 매립된 부분(이하, 「제1 부분(41)」이라고 기재함)과, 제2 기판(32)에 매립된 부분(이하, 「제2 부분(42)」이라고 기재함)을 구비한다. 또한, 전극(4)은, 제1 부분(41)과 제2 부분(42)을 접속하는 부분(이하, 「제3 부분(43)」이라고 기재함)을 구비한다. 제3 부분(43)의 폭 d3은, 제1 부분(41)의 폭 d1 및 제2 부분(42)의 폭 d2보다도 좁다.
또한, 반도체 장치(1)는, 전극(4)의 제1 부분(41)과 제1 기판(31) 및 제1 저접착성 막(21)과의 사이에, 탄탈륨이나 질화 탄탈륨에 의해 형성되는 배리어 메탈(23)을 구비한다. 또한, 반도체 장치(1)는, 전극(4)의 제2 부분(42)과 제2 기판(32) 및 제2 저접착성 막(22)과의 사이에, 예를 들어 탄탈륨이나 질화 탄탈륨에 의해 형성되는 배리어 메탈(24)을 구비한다.
또한, 한쪽의 기판인 제1 기판(31)에 매설된 전극(4)의 일부인 제1 부분(41)은, 다른 쪽 기판인 제2 기판(32) 위의 제2 저접착성 막(22)과의 사이에 공극(51)을 개재하여 설치된다. 또한, 다른 쪽 기판인 제2 기판(32)에 매설된 전극(4)의 일부인 제2 부분(42)은, 한쪽 기판인 제1 기판(31) 위의 제1 저접착성 막(21)과의 사이에 공극(52)을 개재하여 설치된다.
이에 의해, 반도체 장치(1)에서는, 제1 부분(41)의 둘레면 중, 제2 기판(32)과 대향하는 부분이 제2 저접착성 막(22)에 접촉되지 않으므로, 제1 부분(41)의 금속이 제2 저접착성 막(22)을 통하여, 제2 기판(32)측으로 확산되는 것을 방지할 수 있다.
마찬가지로, 반도체 장치(1)에서는, 제2 부분(42)의 둘레면 중, 제1 기판(31)과 대향하는 부분이 제1 저접착성 막(21)에 접촉되지 않으므로, 제2 부분(42)의 금속이 제1 저접착성 막(21)을 통하여, 제1 기판(31)측으로 확산되는 것을 방지할 수 있다.
또한, 반도체 장치(1)에 의하면, 배리어 메탈(23)에 의해 전극(4)의 제1 부분(41)으로부터 제1 기판(31)으로의 금속의 확산을 방지할 수 있고, 배리어 메탈(24)에 의해 전극(4)의 제2 부분(42)으로부터 제2 기판(32)으로의 금속의 확산을 억제할 수 있다.
이어서, 도 2a 내지 도 4c를 참조하여, 반도체 장치(1)의 제조 방법에 대하여 설명한다. 도 2a 내지 도 4c는, 실시 형태에 따른 반도체 장치(1)의 제조 공정을 도시하는 설명도이다. 반도체 장치(1)를 제조하는 경우에는, 먼저, 도 2a에 도시하는 바와 같이, 내부에 로직 회로(도시 생략)가 구비된 제1 기판(31)을 준비한다.
그리고, 도 2b에 도시하는 바와 같이, 제1 기판(31)의 표면에, 예를 들어 질화 실리콘, 탄소가 첨가된 질화 실리콘, 탄소가 첨가된 산화 실리콘 등의 절연막 또는, Low-k 재료 등에 의해, 제1 저접착성 막(21)을 형성한다.
이에 의해, 후에 형성하는 전극(4)의 재료인 구리에 대한 접착성이 낮은 제1 저접착성 막(21)을 형성할 수 있다. 또한, 제1 저접착성 막(21)은, 예를 들어CVD(Chemical Vapor Deposition)에 의해 형성한다. 제1 저접착성 막(21)을 유기계의 Low-k 재료에 의해 형성하는 경우에는, 스핀 코터에 의해, 제1 저접착성 막(21)을 형성해도 된다.
또한, 여기서는, 제1 기판(31)의 표면에 제1 저접착성 막(21)을 형성했지만, 제1 기판(31)의 표면에 층간 절연막으로서 산화 실리콘막을 형성한 후, 산화 실리콘막의 표면에 제1 저접착성 막(21)을 형성해도 된다.
계속해서, 도 2c에 도시하는 바와 같이, 제1 저접착성 막(21)의 표면에 레지스트(6)를 도포한 후, 포토리소그래피에 의해, 전극(4)의 형성 예정 위치 상의 레지스트(6)를 제거하고, 개구(61)를 형성한다.
그리고, 도 2d에 도시하는 바와 같이, 레지스트(6)를 마스크로서 사용하고, 제1 저접착성 막(21) 및 제1 기판(31)에 대하여, 예를 들어 RIE(Reactive Ion Etching) 등의 이방성 에칭을 행함으로써, 제1 기판(31)에 개구(62)를 형성한다. 여기에서는, 개구(62)의 저면이 로직 회로의 배선에 도달하는 깊이가 될 때까지 에칭을 행한다. 그 후, 개구(62)의 내주면에, 예를 들어 탄탈륨 또는 질화 탄탈륨에 의해 배리어 메탈(23)을 형성한다.
계속해서, 도 3a에 도시하는 바와 같이, 레지스트(6)를 제거한 후, 예를 들어 전해 도금 또는 CVD에 의해, 개구(62) 및 제1 저접착성 막(21) 위에 구리층(40)을 적층하여 개구(62)에 구리를 매립한다.
그리고, 예를 들어 CMP(Chemical Mechanical Polishing)에 의해, 구리층(40)을 연마하고, 도 3b에 도시하는 바와 같이, 전극(4)의 제1 부분(41)을 형성한다. 그 후, 또한 CMP에 의한 연마를 계속함으로써, 도 3c에 도시하는 바와 같이, 전극(4)에 있어서의 제1 부분(41)의 표면을 제1 저접착성 막(21)의 표면으로부터 수㎚(예를 들어, 3 내지 9㎚) 후퇴시킨다.
또한, 제1 기판(31)에 접합하는 제2 기판(32)에 대해서도, 상기한 공정과 마찬가지의 공정에 의해, 표면에 제2 저접착성 막(22)을 형성하여, 전극(4)의 제2 부분(42)을 형성한다. 그리고, 전극(4)의 제2 부분(42)의 표면을 제2 저접착성 막(22)의 표면으로부터 수㎚ 후퇴시킨다. 제2 기판(32)측에 형성되는 전극(4)의 제2 부분(42)은, 제1 부분(41)과 마찬가지의 공정에 의해 형성하기 때문에, 제1 부분(41)과 동등한 굵기가 된다.
그 후, 제1 저접착성 막(21)의 표면 및 제2 저접착성 막(22)의 표면을 플라즈마 처리함으로써, 제1 저접착성 막(21)의 표면 및 제2 저접착성 막(22)의 표면을 활성화시켜, 제1 저접착성 막(21)의 표면 및 제2 저접착성 막(22)의 표면에 댕글링 본드를 발생시킨다. 또한, 제1 저접착성 막(21)의 표면 및 제2 저접착성 막(22)의 표면을 순수에 의해 세정하고, 댕글링 본드에 수산기를 부착시킨다.
그리고, 도 4a에 도시하는 바와 같이, 제1 기판(31) 표면의 제1 저접착성 막(21)과, 제2 기판(32) 표면의 제2 저접착성 막(22)이 마주 향하도록, 제1 기판(31)과 제2 기판(32)을 대응 배치한다. 그 후, 도 4b에 도시하는 바와 같이, 제1 저접착성 막(21)의 표면 및 제2 저접착성 막(22)의 표면을 접합시켜서, 제1 기판(31)과 제2 기판(32)을 접합한다.
이때, 제1 기판(31) 및 제2 기판(32)의 위치 정렬 정밀도가 불충분하거나, 전극(4)의 제1 부분(41) 및 제2 부분(42)의 형성 위치에 어긋남이 발생하였거나 하면, 도 4b에 도시하는 바와 같이, 제1 부분(41)의 위치와 제2 부분(42)의 위치에 어긋남이 발생한다.
이러한 경우에, 본 실시 형태에서는, 전극(4)의 제1 부분(41)을 제1 저접착성 막(21)의 표면으로부터 수㎚ 후퇴시켰으므로, 제1 부분(41)이 제2 저접착성 막(22)의 표면에 접촉되지 않고, 제1 부분(41)의 구리가 제2 기판(32)으로 확산되는 것을 억제할 수 있다.
마찬가지로, 본 실시 형태에서는, 전극(4)의 제2 부분(42)을 제2 저접착성 막(22)의 표면으로부터 수㎚ 후퇴시켰으므로, 제2 부분(42)이 제1 저접착성 막(21)의 표면에 접촉되지 않고, 제2 부분(42)의 구리가 제1 기판(31)으로 확산되는 것을 억제할 수 있다.
또한, 이 단계에서는, 전극(4)의 제1 부분(41)과 제2 부분(42)은 접속되어 있지 않고, 제1 저접착성 막(21)과, 제2 저접착성 막(22)의 접합력도 불충분하다. 구체적으로는, 제1 저접착성 막(21)과 제2 저접착성 막(22)을 접합하기만 했다면, 접합면의 수산기끼리가 수소 결합한 분자간력이라는 비교적 약한 접합력으로 접합된 상태이다.
따라서, 전극(4)의 제1 부분(41)과 제2 부분(42)을 접속시키고, 또한, 제1 저접착성 막(21)과 제2 저접착성 막(22)의 접합력을 증대시키기 위하여 열처리를 행한다. 이에 의해, 도 4c에 도시하는 바와 같이, 전극(4)의 제1 부분(41) 및 제2 부분(42)이 열팽창하여 접속된다. 동시에, 제1 저접착성 막(21)과 제2 저접착성 막(22)의 접합면으로부터 물 분자가 증발하여, 제1 저접착성 막(21)과 제2 저접착성 막(22)은, 공급 결합에 의한 강한 접합력으로 접합된다.
이때의 열팽창에 의해, 일시적으로 제1 부분(41)과 제2 저접착성 막(22)이 접촉되고, 제2 부분(42)과 제1 저접착성 막(21)이 접촉되는 경우가 있지만, 그 후, 열처리가 종료되어 전극(4)이 상온으로 복귀되면, 전극(4)이 열 수축된다.
여기서, 제1 저접착성 막(21) 및 제2 저접착성 막(22)은, 상술한 바와 같이, 질화 실리콘, 탄소가 첨가된 질화 실리콘, 탄소가 첨가된 산화 실리콘 등의 절연막 또는, Low-k 재료 등에 의해 형성되어 있다.
이로 인해, 전극(4)이 열 수축되면, 제1 부분(41)의 둘레면 중, 제2 기판(32)과 대향하는 부분과, 제2 저접착성 막(22)과의 사이에 공극(51)이 생기고, 제2 부분(42)의 둘레면 중, 제1 기판(31)과 대향하는 부분과, 제1 저접착성 막(21)과의 사이에 공극(52)이 생긴다. 또한, 제1 부분(41)과 제2 부분(42)과의 접속 부분이 열수축에 의해 가늘어짐으로써 제3 부분(43)이 형성되고, 도 1에 도시하는 반도체 장치(1)가 완성된다.
여기서, 상술한 바와 같이, 제1 기판(31) 및 제2 기판(32)을 접합하기 전의 제1 부분(41)의 굵기와 제2 부분(42)의 굵기는 동등하므로, 전극(4)에 있어서의 제3 부분(43)을 사이에 두고 양측에는, 동일한 크기의 공극(51, 52)이 형성된다(도 1 참조).
이에 의해, 한쪽 기판인 제1 기판(31)에 매설된 전극(4)의 일부인 제1 부분(41)은, 다른 쪽 기판인 제2 기판(32) 상의 제2 저접착성 막(22)과의 사이에, 다른 쪽 기판인 제2 기판(32)에 매설된 전극(4)의 일부인 제2 부분(42)과, 한쪽 기판인 제1 기판(31) 상의 제1 저접착성 막(21)과의 사이의 공극(52)과 대략 동일한 크기의 공극(51)을 개재하여 설치되게 된다. 따라서, 제1 저접착성 막(21)과 제2 저접착성 막(22)과의 접합면 전체의 접합 강도를 균일하게 할 수 있다.
또한, 열 처리 시에 일시적으로 제1 부분(41)과 제2 저접착성 막(22)이 접촉되고, 제2 부분(42)과 제1 저접착성 막(21)이 접촉될 경우, 전극(4)의 제1 부분(41) 및 제2 부분(42)의 표면을 수㎚ 더 후퇴시키면, 이러한 일시적인 접촉의 발생을 방지할 수 있다.
상술한 바와 같이, 실시 형태에 따른 반도체 장치는, 반도체 산화막보다도 금속에 대한 접착성이 낮은 저접착성 막을 개재하여 설치되는 한 쌍의 기판과, 저접착성 막을 관통하여 한 쌍의 기판을 접속하는 금속 전극을 구비한다. 금속 전극은, 한 쌍의 기판 사이에 한 쌍의 기판에 매설된 부분보다도 가는 부분을 구비한다.
또한, 실시 형태에 따른 한쪽 기판에 매설된 금속 전극의 일부는, 다른 쪽 기판 상의 저접착성 막과의 사이에 공극을 개재하여 설치된다. 이러한 공극에 의해, 반도체 장치는, 한쪽 기판 표면에 설치되는 금속 전극의 금속이 다른 쪽 기판으로 확산되는 것을 억제할 수 있다.
또한, 상기한 실시 형태에서는, 제1 기판 및 제2 기판의 양쪽에 저접착성 막을 형성하고, 전극에 있어서의 제1 부분 및 제2 부분의 양쪽을 저접착성 막의 표면으로부터 후퇴시켜, 제1 기판과 제2 기판을 접합하는 경우를 예로 들었지만, 이것은 일례이다.
즉, 저접착성 막은, 제1 기판 및 제2 기판 중 어느 한쪽에 형성되어도 된다. 또한, 전극에 있어서의 제1 부분 및 제2 부분 중 어느 한쪽을 저접착성 막의 표면으로부터 후퇴시켜서 제1 기판과 제2 기판을 접합해도 된다. 이하, 이러한 구성의 변형예에 대해서, 도 5a 내지 도 6b를 참조하여 설명한다.
도 5a 및 도 5b는, 실시 형태의 변형예 1에 따른 반도체 장치(1a)의 모식적인 단면을 도시하는 설명도이며, 도 6a 및 도 6b는, 실시 형태의 변형예 2에 따른 반도체 장치(1b)의 모식적인 단면을 도시하는 설명도이다. 또한, 도 5a 내지 도 6b에 도시하는 구성 요소 중, 도 1에 도시하는 구성 요소와 동일한 구성 요소에 대해서는, 도 1에 도시하는 부호와 동일한 번호를 부여함으로써, 그 설명을 생략한다.
변형예 1에서는, 도 5a에 도시하는 바와 같이, 제1 저접착성 막(21)이 형성되고, 전극의 제1 부분(41a) 표면을 제1 저접착성 막(21)의 표면과 같은 높이로 한 제1 기판(31)과, 제2 저접착성 막(22)이 형성되고, 전극의 제2 부분(42) 표면을 제2 저접착성 막(22) 표면으로부터 후퇴시킨 제2 기판(32)을 사용한다.
이러한 제1 기판(31)과 제2 기판(32)을 접합하여 가열 처리를 행하면, 도 5b에 도시하는 바와 같이, 제1 부분(41a) 및 제2 부분(42)이 열팽창하여 접속되어, 전극(4a)이 된다. 그 후, 열처리가 종료되어 전극(4a)이 상온으로 복귀되면, 반도체 장치(1a)에는, 전극(4a)에 있어서의 제2 부분(42)의 둘레면 중, 제1 기판(31)과 대향하는 부분과 제1 저접착성 막(21)과의 사이에 공극(53)이 생긴다.
이에 의해, 반도체 장치(1a)에서는, 제2 부분(42)의 둘레면 중, 제1 기판(31)과 대향하는 부분이 제1 저접착성 막(21)에 접촉되지 않으므로, 제2 부분(42)의 금속이 제1 저접착성 막(21)을 통하여, 제1 기판(31)측으로 확산되는 것을 방지할 수 있다.
이로 인해, 반도체 장치(1a)는, 제1 부분(41a)의 근방에 금속의 확산에 의해 특성이 열화될 소자가 있고, 제2 부분(42)의 근방에 금속의 확산에 의해 특성이 열화될 소자가 없을 경우에, 제1 부분(41a) 근방의 소자의 특성 열화를 방지할 수 있다.
또한, 반도체 장치(1a)는, 제1 부분(41a)의 둘레면 중, 제2 기판(32)과 대향하는 부분과 제2 저접착성 막(22)의 사이에 공극이 없으므로, 제1 저접착성 막(21)과 제2 저접착성 막(22)의 접합 강도를 높일 수 있다.
또한, 변형예 2에서는, 도 6a에 도시하는 바와 같이, 제1 저접착성 막(21)이 형성되고, 전극의 제1 부분(41a) 표면을 제1 저접착성 막(21)의 표면과 같은 높이로 한 제1 기판(31)과, 제2 저접착성 막(22)이 형성되지 않고, 전극의 제2 부분(42) 표면을 접합면으로부터 후퇴시킨 제2 기판(33)을 사용한다.
이러한 제1 기판(31)과 제2 기판(33)을 접합하여 가열 처리를 행하면, 도 6b에 도시하는 바와 같이, 제1 부분(41a) 및 제2 부분(42)이 열팽창하여 접속되어, 전극(4b)이 된다. 그 후, 열처리가 종료되어 전극(4b)이 상온으로 복귀되면, 반도체 장치(1b)에는, 전극(4b)에 있어서의 제2 부분(42)의 둘레면 중, 제1 기판(31)과 대향하는 부분과 제1 저접착성 막(21)의 사이에 공극(54)이 생긴다.
이에 의해, 반도체 장치(1b)에서는, 제2 부분(42)의 둘레면 중, 제1 기판(31)과 대향하는 부분이 제1 저접착성 막(21)에 접촉되지 않으므로, 제2 부분(42)의 금속이 제1 저접착성 막(21)을 통하여, 제1 기판(31)측으로 확산되는 것을 방지할 수 있다.
이로 인해, 반도체 장치(1b)는, 제1 부분(41a)의 근방에 금속의 확산에 의해 특성이 열화될 소자가 있고, 제2 부분(42)의 근방에 금속의 확산에 의해 특성이 열화될 소자가 없을 경우에, 제1 부분(41a) 근방의 소자의 특성 열화를 방지할 수 있다.
또한, 반도체 장치(1b)는, 제1 부분(41a)의 둘레면 중, 제2 기판(33)과 대향하는 부분과 제2 기판(33)의 사이에 공극이 없으므로, 제1 저접착성 막(21)과 제2 기판(33)의 접합 강도를 높일 수 있다. 또한, 반도체 장치(1b)를 제조하는 경우에는, 제2 기판(33)의 표면에 제2 저접착성 막(22)을 형성하는 공정을 생략할 수 있으므로, 제조 공정을 간략화할 수 있다.
또한, 상기한 실시 형태에서는, 저접착성 막을 통하여 한 쌍의 기판을 접합하는 경우를 예로 들었지만, 본 실시 형태는, 3장 이상의 기판을 접합하여 제조되는 반도체 장치 및, 동 반도체 장치의 제조 방법에 대해서도 적용할 수 있다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 기타 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등 범위에 포함된다.

Claims (18)

  1. 반도체 산화막보다도 금속에 대한 접착성이 낮은 저접착성 막과,
    상기 저접착성 막을 개재하여 설치되는 한 쌍의 기판과,
    상기 저접착성 막을 관통하여 상기 한 쌍의 기판을 접속하며, 상기 한 쌍의 기판 사이에 상기 한 쌍의 기판에 매설된 부분보다도 가는 부분을 갖는 금속 전극을 구비하고,
    한쪽의 상기 기판에 매설된 상기 금속 전극의 일부는,
    다른 쪽의 상기 기판 상의 상기 저접착성 막과의 사이에 공극을 개재하여 설치되는, 반도체 장치.
  2. 제1항에 있어서,
    상기 다른 쪽 기판에 매설된 상기 금속 전극의 일부는,
    상기 한쪽의 상기 기판 상의 상기 저접착성 막과의 사이에 공극을 개재하여 설치되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 금속 전극은,
    상기 한쪽 기판에 매설된 부분의 굵기와, 상기 다른 쪽 기판에 매설된 부분의 굵기가 동등한, 반도체 장치.
  4. 제1항에 있어서,
    상기 저접착성 막은,
    반도체 질화막, 탄소를 함유하는 반도체 산화막, 또는 Low-k 재료에 의해 형성되는 막인, 반도체 장치.
  5. 제1항에 있어서,
    상기 저접착성 막은,
    불순물이 첨가되어 있지 않은 산화 실리콘보다도 금속에 대한 접착성이 낮은 막인, 반도체 장치.
  6. 제1항에 있어서,
    상기 저접착성 막은,
    반도체 산화막보다도 금속에 대한 접착성이 낮고, 상기 한 쌍의 기판 중 제1 기판의 표면에 형성되는 제1 저접착성 막과,
    반도체 산화막보다도 금속에 대한 접착성이 낮고, 상기 한 쌍의 기판 중 제2 기판의 표면에 형성되는 제2 저접착성 막을 포함하는, 반도체 장치.
  7. 제2항에 있어서,
    상기 한쪽 기판에 매설된 상기 금속 전극의 일부는,
    상기 다른 쪽 기판 상의 상기 저접착성 막과의 사이에, 상기 다른 쪽 기판에 매설된 상기 금속 전극의 일부와, 상기 한쪽 기판 상의 상기 저접착성 막과의 사이의 공극과 대략 동일한 크기의 공극을 개재하여 설치되는, 반도체 장치.
  8. 제1항에 있어서,
    상기 한 쌍의 기판과 상기 금속 전극과의 사이 및, 상기 저접착성 막과 상기 금속 전극과의 사이에 설치되는 배리어 메탈을 구비하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 저접착성 막은,
    상기 한 쌍의 기판 중 한쪽 기판의 표면에 설치되는, 반도체 장치.
  10. 제1항에 있어서,
    상기 한 쌍의 기판 중 한쪽 기판은, 로직 회로가 설치되는 기판이고,
    상기 한 쌍의 기판 중 다른 쪽 기판은, 이미지 센서가 설치되는 기판인, 반도체 장치.
  11. 접합하는 한 쌍의 기판의 표면 중 적어도 한쪽의 상기 기판의 표면에, 반도체 산화막보다도 금속에 대한 접착성이 낮은 저접착성 막을 형성하는 것과,
    상기 한 쌍의 기판의 대응하는 위치에 개구를 형성하는 것과,
    상기 개구에 금속을 매립하여 금속 전극을 형성하는 것과,
    상기 저접착성 막이 형성된 기판에 접합하는 쪽의 기판에 형성한 상기 금속 전극의 표면을 접합면으로부터 후퇴시키는 것과,
    상기 한 쌍의 기판을 상기 저접착성 막을 개재하여 접합하는 것과,
    접합한 상기 한 쌍의 기판을 열처리하는 것을 포함하는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 저접착성 막을 형성하는 것은,
    상기 한 쌍의 기판 중 제1 기판의 표면에, 반도체 산화막보다도 금속에 대한 접착성이 낮은 제1 저접착성 막을 형성하는 것과,
    상기 한 쌍의 기판 중 제2 기판의 표면에, 반도체 산화막보다도 금속에 대한 접착성이 낮은 제2 저접착성 막을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 한 쌍의 기판의 대응하는 위치에 개구를 형성하는 것은,
    상기 한 쌍의 기판에 동일 형상의 상기 개구를 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 저접착성 막을 형성하는 것은,
    반도체 질화막, 탄소를 함유하는 반도체 산화막, 또는 Low-k 재료에 의해 상기 저접착성 막을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 저접착성 막을 형성하는 것은,
    불순물이 첨가되어 있지 않은 산화 실리콘보다도 금속에 대한 접착성이 낮은 상기 저접착성 막을 형성하는 것을 포함하는, 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 금속 전극의 표면을 접합면으로부터 후퇴시키는 것은,
    상기 개구에 매립한 금속의 노출면을 상기 접합면으로부터 3㎚ 내지 9㎚ 후퇴시키는 것을 포함하는, 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 개구에 금속을 매립하여 금속 전극을 형성하는 것은,
    상기 개구 및 상기 접합면 위에 금속층을 적층하는 것과,
    상기 금속층의 표면을 연마하여 금속층의 표면과 상기 접합면의 표면을 같은 높이로 하는 것을 포함하고,
    상기 금속 전극의 표면을 접합면으로부터 후퇴시키는 것은,
    표면이 상기 접합면의 표면과 같은 높이로 된 상기 금속층의 표면을 더 연마하는 것을 포함하는, 반도체 장치의 제조 방법.
  18. 제11항에 있어서,
    상기 개구의 내주면에, 배리어 메탈을 형성하는 것을 더 포함하는, 반도체 장치의 제조 방법.
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