JP2016171256A - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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Abstract


【課題】熱応力を低減して、デバイス基板の伸縮や反りを抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体層の下面からビアホールの内面に渡って設けられた第１絶縁膜を備える。半導体装置は、半導体層との間に第１絶縁膜が位置するように、半導体層の下面からビアホールの内面に渡って設けられた第２絶縁膜を備える。半導体装置は、半導体層の上面側に設けられ、半導体素子を含むデバイス層を備える。半導体装置は、ビアホール内に第１および第２絶縁膜を介して設けられ、デバイス層と電気的に接続された下電極を備える。半導体装置は、半導体層の上面上にデバイス層を介して設けられ、デバイス層を保護する保護絶縁膜を備える。ここで、第１絶縁膜の線膨張率は、半導体層の線膨張率よりも小さく、第２絶縁膜の線膨張率は、半導体層の線膨張率よりも大きく設定する。
【選択図】図１

Description

本発明の実施形態は、半導体装置、および、半導体装置の製造方法に関する。
従来、半導体装置は、種々の微細加工技術を通して、高密度化・高機能化されてきた。しかし、近年、微細化の原理的な限界に迫りつつある。
そこで、最近では、微細加工による、2次元的なアプローチから、デバイスを立体的な構成にする3次元積層を用いたアプローチに移行しつつある。
この3次元積層を用いた方法として、チップとチップを接着してチップを積み重ね、チップ間の電気接続はワイヤボンディングによる3次元実装がある。
一方、チップ間の電気接続を、ワイヤボンディングではなく、チップ内に設けられた埋め込み電極を対向させ、これらの電極間を直接的に電気接続する方法がある。ワイヤボンディングではmmのオーダーになる接続配線長を、この方法ではμmのオーダーに短縮できる。これにより、高周波信号特性・消費電力特性をさらに大幅に改善できる。
また、上記方法は、チップ周辺に占めるボンディングパッド領域が省ける分だけ、ワイヤボンディングに比べて、チップ面積の縮小化が可能である。
ここで、埋め込み電極による直接的な電気接続として、薄くしたデバイス基板を貫通するＴＳＶ（Through Silicon Via）を設ける方法が広く普及し始めている。このＴＳＶを設けたデバイス基板では、熱応力によって、反りが大きくなる問題がある。
特開２０１０−１６１２１５
熱応力を低減して、デバイス基板の伸縮や反りを抑制することが可能な半導体装置、および、半導体装置の製造方法を提供する。
実施形態に従った半導体装置は、上面から下面に貫通するビアホールを有する半導体層を備える。半導体装置は、前記半導体層の前記下面から前記ビアホールの内面に渡って設けられた第１絶縁膜を備える。半導体装置は、前記半導体層との間に前記第１絶縁膜が位置するように、前記半導体層の前記下面から前記ビアホールの内面に渡って設けられた第２絶縁膜を備える。半導体装置は、前記半導体層の前記上面側に設けられ、半導体素子を含むデバイス層を備える。半導体装置は、前記ビアホール内に前記第１および前記第２絶縁膜を介して設けられ、前記デバイス層と電気的に接続された下電極を備える。半導体装置は、前記半導体層の上面上に前記デバイス層を介して設けられ、前記デバイス層を保護する保護絶縁膜を備える。半導体装置は、前記デバイス層を介して前記下電極と対向するように設けられ、前記デバイス層と電気的に接続された上電極を備える。
図１は、第１の実施形態に係る半導体装置１００の構成の一例を示す図である。 図２は、第１の半導体装置１００の製造工程の一例を示す図である。 図３は、図２に続く、第１の半導体装置１００の製造方法の工程の一例を示す図である。 図４は、図３に続く、第１の半導体装置１００の製造方法の工程の一例を示す図である。 図５は、図４に続く、第１の半導体装置１００の製造方法の工程の一例を示す図である。 図６は、図５に続く、第１の半導体装置１００の製造方法の工程の一例を示す図である。
既述の従来の方法の大きな課題は、熱応力の発生である。この熱応力には、ＴＳＶを埋め込む金属の影響による、デバイス基板の面に平行な熱応力と、デバイス基板の両側に存在する絶縁膜に由来する、デバイス基板を反らせる熱応力と、が含まれる。
ＴＳＶを埋め込む上記金属は、熱膨張に関する線膨張率がシリコンに比べかなり大きい。よって、温度変化があると、この金属が相対的に大きく伸縮するため、MOSトランジスタのチャネルは面内方向に伸縮する。このため、ＭＯＳトランジスタの性能が変化してしまう。
また、上記絶縁膜は、デバイス基板の両側に対称に存在すれば問題ない。しかし一般的には、絶縁膜は非対称に存在する場合が多く、この場合、絶縁膜とシリコンの線膨張率の差が大きいほど、デバイス基板は大きく反ってしまう。こうなるとウェハプロセスに支障を来すし、個片化したチップに残存する反りは組立てに支障を来す。
このデバイス基板の反りは、薄くしたデバイス基板の厚さにも依存し、デバイス基板が薄くなるほど大きくなる。
パッケージングの利便上、デバイス基板の厚さは将来的に薄くなる方向なので、反りの問題は深刻になる。
そこで、実施形態では、熱応力を低減して、反りを抑制することが可能な半導体装置、および、半導体装置の製造方法を提供する。
以下、各実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係る半導体装置１００の構成の一例を示す図である。
図１に示すように、半導体装置１００は、下電極（ＴＳＶ）１０２と、上電極１０４と、デバイス層１０３と、半導体層１０５と、第１絶縁膜１０６と、第２絶縁膜１０７と、を備える。
なお、デバイス層１０３と、半導体層１０５と、第１絶縁膜１０６と、第２絶縁膜１０７と、保護絶縁膜１０８とは、デバイス基板１０１を構成する。デバイス基板１０１は、裏面研削・研磨して薄くした後の状態であり、厚さは、例えば、50um程度である。
また、半導体層１０５は、上面１０５ａから下面１０５ｂに貫通するビアホールＶＨが設けられている。この半導体層１０５は、シリコン層である。
第１絶縁膜１０６は、半導体層１０５の下面１０５ｂからビアホールＶＨの内面に渡って設けられている。
なお、半導体層１０５の下面１０５ｂにおける第１絶縁膜１０６の膜厚は、半導体層１０５のビアホールＶＨの内面における第１絶縁膜１０６の膜厚よりも、厚い。
また、第２絶縁膜１０７は、半導体層１０５との間に第１絶縁膜１０６が位置するように、半導体層１０５の下面１０５ｂからビアホールＶＨの内面に渡って設けられている。
なお、半導体層１０５の下面１０５ｂにおける第２絶縁膜１０７の膜厚は、半導体層１０５のビアホールＶＨの内面における第２絶縁膜１０７の膜厚よりも、厚い。
これらの第１絶縁膜１０６と第２絶縁膜１０７は、下電極１０２とシリコン層１０５との間を、絶縁するためのものである。
また、デバイス層１０３は、半導体層１０５の上面１０５ａ側に設けられている。このデバイス層１０３は、ＭＯＳトランジスタ等の半導体素子や、配線層等のデバイス（図示せず）を含む。
下電極１０２は、ビアホールＶＨ内に第１および第２絶縁膜１０６、１０７を介して設けられている。
この下電極１０２は、デバイス層１０３と電気的に接続されている。例えば、下電極１０２は、デバイス層１０３に含まれる半導体素子（ＭＯＳトランジスタのゲートに接続されたゲートコンダクト層等）に電気的に接続されている。
この下電極１０２は、ビアホールＶＨの上方でデバイス層１０３と電気的に接続された上部と、ビアホールＶＨの下方から露出する下部と、を有する。
この下電極１０２は、例えば、金属（例えば、Ｃｕを含む）で構成される。
また、保護絶縁膜１０８は、半導体層１０５の上面１０５ａ上にデバイス層１０３を介して設けられ、デバイス層１０３を保護する。
この保護絶縁膜１０８は、例えば、低熱膨張ポリイミドを含む。
この保護絶縁膜１０８は、デバイス層１０３を介して下電極１０２と対向する開口部Ｐを有する。
また、上電極１０４は、デバイス層１０３を介して下電極１０２と対向するように設けられている。特に、上電極１０４は、デバイス層１０３を介して下電極１０２と対向するように開口部Ｐに設けられている。
この上電極１０４は、デバイス層１０３と電気的に接続されている。例えば、上電極１０４は、デバイス層１０３に含まれる配線層（図示せず）に電気的に接続されている。
この上電極１０４は、デバイス層１０３と電気的に接続された下部と、保護絶縁膜１０８の上面１０８ａから露出する上部と、を有する。
この上電極１０４は、例えば、金属（例えば、Ｃｕを含む）で構成される。
なお、下電極１０２と上電極１０４が合わさるようにして接続されることにより、複数のデバイス基板１０１が積層されるようになっている。
後述のように、第１絶縁膜１０６の線膨張率は、半導体層１０５の線膨張率よりも小さくなるように設定されている。
また、第２絶縁膜１０７の線膨張率は、半導体層１０５の線膨張率よりも大きくなるように設定されている。
また、後述のように、第２絶縁膜１０７は、Ｌｏｗ−ｋ膜である。このＬｏｗ−ｋ膜は、有機系ＳｉＬＫ、又は、ポーラスシリカである。なお、このポーラスシリカは、例えば、Ｃ又はＨが添加されている。
なお、第１絶縁膜１０６は、通常のＳｉＯ２膜である。
また、後述のように、第２絶縁膜１０７の段差被覆特性は、第１絶縁膜１０６の段差被覆特性よりも低くなるように設定されている。
ここで、以上のような構成を有する半導体装置１００の伸縮や反りを抑制するための条件等について検討する。
第１、第２絶縁膜１０６、１０７の成膜においては、段差被覆特性がビアホールＶＨ内（ビア側壁）における膜厚を決める。例えば、半導体層１０５の下面１０５ｂでの膜厚をdとする。この場合、ビア側壁での膜厚は、kd（0<k<1）と表すことができる。
この係数kが大きいほど段差被覆特性が良いことになる。そして、スパッタ法よりもＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法の方が一般に段差被覆特性がよい。
既述のように、下電極１０２と半導体層１０５との間には、第１、第２絶縁膜１０６、１０７が設けられている（２層の絶縁膜が設けられている）。
このように２層の構造にすることにより、熱応力の緩和に対して自由度が増し、トランジスタへの熱応力やチップの反りが小さくできる。以下、この理由について説明する。
第１絶縁膜１０６、第２絶縁膜１０７の半導体層１０５の下面１０５ｂにおける膜厚をそれぞれd1、d2、そして、保護絶縁膜１０８の膜厚をd3とする。また、下電極１０２の直径をDMとする。また、第１絶縁膜１０６、第２絶縁膜１０７、保護絶縁膜１０８、下電極１０２、半導体層１０５の線膨張率をそれぞれx1、x2、x3、xM、xSiとする。また、第１絶縁膜１０６と第２絶縁膜１０７の段差被覆特性をそれぞれk1、k2とする。つまり、第１絶縁膜１０６と第２絶縁膜１０７のビアホールＶＨ内での膜厚はそれぞれk1d1、k2d2である（図１）。
デバイス基板１０１の面に平行な方向から作用する、トランジスタへの熱応力をゼロにする条件は、以下の式（１）で表される。

DM(xM-xSi)+2k1d1(x1-xSi)+2k2d2(x2-xSi)=0 （１）

この式（１）は、シリコンを基準とした熱膨張の影響の和が、膜厚も勘案して、任意の温度において、ゼロになることを要請したものである。
デバイス基板１０１の反りをゼロにする条件は、以下の式（２）で表される。

d1(x1-xSi)+d2(x2-xSi)=d3(x3-xSi) （２）

この式（２）は、デバイス基板１０１の下側の第１、第２絶縁膜１０６、１０７による反りの影響と、デバイス基板１０１の上側の保護絶縁膜１０８による反りの影響が等しいことを要請したものである。なお、式（２）の右辺は、正であり、保護絶縁膜１０８の線膨張率は、シリコンの線膨張率よりも大きいものを前提とする。
式（１）、（２）より、d1、x1を消去すると、式（３）が導かれる。

DM(xM-xSi)+2k1d3(x3-xSi)+2(k2-k1)d2(x2-xSi)=0 （３）

ここで、式（３）の左辺のDM(xM-xSi)+2k1d3(x3-xSi)は、ほぼあらゆる場合において正である。なぜなら、ほぼあらゆる場合において、DM>2d3>2k1d3であり、xM-xSi>|x3-xSi|であるからである。
よって、2(k2-k1)d2(x2-xSi)は負になる必要があり、d2はゼロであってはならない。この条件が、絶縁膜を1層の構造ではなく2層の構造にする理由である。なお、絶縁膜を３層以上の構造にしてもよい。ポイントは、積層する複数の絶縁膜が、シリコンより線膨張率が大きいものと小さいものの両方にて構成されることである。
そして、2(k2-k1)d2(x2-xSi)を負にするためには、d2はゼロでないということと合わせて、x2>xSiかつk2<k1であるか、または、x2<xSiかつk2>k1であることが要求される。
式（１）において、xM>xSiなので、x2>xSiならx1<xSi、x2<xSiならx1>xSiとなる。つまり、第１絶縁膜１０６と第２絶縁膜１０７の一方はシリコンより線膨張率が大きく、他方はシリコンより線膨張率が小さい。そして、式（１）より、第１絶縁膜１０６と第２絶縁膜１０７の両方がシリコンより線膨張率が大きい場合、及び式（２）より、第１絶縁膜１０６と第２絶縁膜１０７の両方がシリコンより線膨張率が小さい場合は、デバイス基板１０１の反りをゼロにする条件を満たさない。
式の上では、以下の２つの組合せ
（a）x1<xSiかつx2>xSiかつk2<k1
（b）x1>xSiかつx2<xSiかつk2>k1
とも可能であるが、第２絶縁膜１０７と下電極１０２の密着性の観点からは、（a）の方が好ましい。なぜなら、（a）ならxSi<x2<xMとなりx2とxMの差が小さいが、（b）ならx2<xSi<xMとなりx2とxMの差が大きいからである。
このようにして、第１絶縁膜１０６の線膨張率はシリコンより小さく、第２絶縁膜１０７の線膨張率はシリコンより大きく設定することが選択される。
なお（a）においてk2<k1となるのは以下の通り。
この場合、第２絶縁膜１０７の線膨張率がシリコンより大きいので、第２絶縁膜１０７は、保護絶縁膜１０８とのバランスで反りを抑制するために使われる。下電極１０２の熱膨張の影響を緩和する目的には、線膨張率がシリコンより小さい第１絶縁膜１０６の方が使われる。つまり第２絶縁膜１０７は、下電極１０２の熱膨張の影響を緩和する方向にははたらかないので、ビアホールＶＨ内での膜厚k2d2は薄い方が良く、k2<k1となる。
なお、下電極１０２は金属であるので、シリコンよりも線膨張率がかなり大きく、この下電極１０２の線膨張率が熱膨張の原因になる。下電極１０２を取り囲む絶縁膜の線膨張率がシリコンより小さければ、シリコンから見れば、この熱膨張の影響を相殺する方向になる。
ここで、上述の式（３）を満たす、具体的な条件について、説明する。
まず、下電極１０２を構成する金属をＣｕとする。これにより、下電極１０２の線膨張率xMは17ppm/Kとなる。シリコンの線膨張率xSiは3ppm/Kである。また、下電極１０２の径DMは10μmとする。
次に、第１絶縁膜１０６の条件に関して記述する。例えば、この第１絶縁膜１０６はＣＶＤ法により成膜されたＳｉＯ２膜であるものとする。ＣＶＤ法により成膜されたこのＳｉＯ２膜の段差被覆特性は、良好であり、例えば、k1は0.9である
続いて、保護絶縁膜１０８の条件に関して記述する。この保護絶縁膜１０８は低熱膨張ポリイミドとする。この低熱膨張ポリイミドの線膨張率x3は5ppm/Kである。膜厚d3は5μmとする。
これらの値を式（３）に代入すると、第２絶縁膜１０７に対して、以下の式（４）が成立する。

79+(k2-0.9)d2(x2-3)=0 （４）

上述の通りk2<k1なので、k2は0<k2<0.9の範囲で決めることになる。
現実的な解として例えば、k2=0.1、d2=2μm、x2=52ppm/Kがある。第２絶縁膜１０７の線膨張率52ppm/Kはかなり大きい、Ｌｏｗ−ｋ膜の一種である、有機系ＳｉＬＫや、Ｃ又はＨが添加されたポーラスシリカであれば、十分に実現できる値である。これらのＬｏｗ−ｋ膜の成膜は、スピン塗布による。よって、段差被覆特性は低く、k2=0.1という小さい値とつじつまが合う。
以上のように、既述の式（１）〜（４）を満たすように、ＴＳＶが設けられた半導体装置１００の各構成の材料を選択することともに、線膨張率、膜厚、段差被覆特性を調整することで、半導体装置１００の熱応力を低減して、伸縮や反りを抑制することができる。
次に、以上のような構成を有する半導体装置１００の製造方法の一例について説明する。図２から図６は、第１の半導体装置１００の製造方法の各工程の一例を示す図である。
先ず、半導体層１０５上に半導体素子を含むデバイス層１０３を形成する。その後、デバイス層１０３上に保護絶縁膜１０８を形成する（図２）。
次に、保護絶縁膜１０８に、開口部Ｐを形成する。その後、デバイス層１０３上であって保護絶縁膜１０８の開口部Ｐ内に上電極１０４を形成する（図３）。例えば、開口部Ｐをめっき法にて金属（例えば、Ｃｕ）を埋め込むことにより上電極１０４を形成する。
次に、半導体層１０５の下面１０５ｂ側を削って（研削・研磨）、半導体層１０５を薄くする。なお、この研削・研磨は、支持基板で半導体層１０５を含む基板を支持した状態で行われる。
次に、デバイス層１０３の下面１０３ｂが露出するように、半導体層１０５の上面から下面１０５ｂに貫通するビアホールＶＨを形成する（図４）。例えば、ビアホールＶＨは、フォトリソグラフィ法とＲＩＥ法を用いて、半導体層１０５に形成する。
次に、半導体層１０５の下面１０５ｂからビアホールＶＨの内面に渡って第１絶縁膜１０６を形成する。その後、半導体層１０５との間に第１絶縁膜１０６が位置するように、前半導体層１０５の下面１０５ｂからビアホールＶＨの内面に渡って第２絶縁膜１０７を形成する（図５）。
第１絶縁膜１０６と第２絶縁膜１０７は、ＣＶＤ法やスパッタ法などで、第１絶縁膜１０６、第２絶縁膜１０７の順番に成膜される。
第１絶縁膜と第２絶縁膜の密着性は、両者の線膨張率の差が大きいので、一般に低くなる。これを改善するためには、第２絶縁膜の成膜の初期を工夫することが望ましい。第２絶縁膜は、Ｌｏｗ−ｋ膜の一種であり、通常のＳｉＯ２膜と物性が異なる。この物性差は、成膜条件で制御できるので、成膜の初期は物性差が小さい成膜条件を採用することが考えられる。
次に、ビアホールＶＨ内であって、デバイス層１０３の下面１０３ｂ上の第１絶縁膜１０６及び第２絶縁膜１０７を選択的に除去する（図６）。
例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いた全面エッチングバックにより、ビアホールＶＨの底（デバイス層１０３の下面）に存在する第１絶縁膜１０６と第２絶縁膜１０７を除去する。この際、ビアホールＶＨ以外に存在する第２絶縁膜１０７は、エッチングバック量に対応する分だけ膜厚が減る。
次に、第１および第２絶縁膜１０６、１０７を介してビアホールＶＨ内に、デバイス層１０３と電気的に接続された下電極１０２を形成する。例えば、めっき法を用いて、ビアホールＶＨ内に、金属を埋め込むことで、下電極１０２を形成する。
これにより、図１に示す半導体装置１００が完成する。
以上のように、本第１の実施形態に係る半導体装置によれば、熱応力を低減して、デバイス基板の伸縮や反りを抑制することができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１００ 半導体装置
１０１ デバイス基板
１０２ 下電極（ＴＳＶ）
１０３ デバイス層
１０４ 上電極
１０５ 半導体層
１０６ 第１絶縁膜
１０７ 第２絶縁膜

Claims (9)

  1. 上面から下面に貫通するビアホールが設けられた半導体層と、
    前記半導体層の下面から前記ビアホールの内面に渡って設けられた第１絶縁膜と、
    前記半導体層との間に前記第１絶縁膜が位置するように、前記半導体層の下面から前記ビアホールの内面に渡って設けられた第２絶縁膜と、
    前記半導体層の上面側に設けられ、半導体素子を含むデバイス層と、
    前記ビアホール内に前記第１および前記第２絶縁膜を介して設けられ、前記デバイス層と電気的に接続された下電極と、
    前記半導体層の上面上に前記デバイス層を介して設けられ、前記デバイス層を保護する保護絶縁膜と、
    前記デバイス層を介して前記下電極と対向するように設けられ、前記デバイス層と電気的に接続された上電極と、を備える
    ことを特徴とする半導体装置。
  2. 前記第１絶縁膜又は前記第２絶縁膜の一方の線膨張率は、前記半導体層の線膨張率よりも大きく、他方の線膨張率は、前記半導体層の線膨張率よりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１絶縁膜の線膨張率は、前記半導体層の線膨張率よりも小さく、前記第２絶縁膜の線膨張率は、前記半導体層の線膨張率よりも大きいことを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体層よりも大きい線膨張率を有する前記絶縁膜は、Ｌｏｗ−ｋ膜であることを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記半導体層は、シリコン層であることを特徴とする請求項１から４の何れかに記載の半導体装置。
  6. 前記半導体層よりも大きい線膨張率を有する前記絶縁膜の段差被覆特性は、前記他方の段差被覆特性よりも低いことを特徴とする請求項２に記載の半導体装置。
  7. 半導体層上に半導体素子を含むデバイス層を形成し、
    前記デバイス層上に開口部が設けられた保護絶縁膜を形成し、
    前記デバイス層上であって前記保護絶縁膜の前記開口部内に上電極を形成し、
    前記半導体層の下面側を削って、前記半導体層を薄くし、
    前記デバイス層の下面が露出するように、前記半導体層の上面から下面に貫通するビアホールを形成し、
    前記半導体層の前記下面から前記ビアホールの内面に渡って第１絶縁膜を形成し、
    前記半導体層との間に前記第１絶縁膜が位置するように、前記半導体層の前記下面から前記ビアホールの内面に渡って第２絶縁膜を形成し、
    前記第１および前記第２絶縁膜を介して前記ビアホール内に、前記デバイス層と電気的に接続された下電極を形成すること、を備える
    ことを特徴とする半導体装置の製造方法。
  8. 前記ビアホール内であって、前記デバイス層の下面上の前記第１絶縁膜及び第２絶縁膜を選択的に除去することをさらに備える
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記上電極及び前記下電極は、前記デバイス層と電気的に接続されていることを特徴とする請求項７に記載の半導体装置の製造方法。
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