JP2008218832A - 半導体装置の製造方法、及び、半導体装置 - Google Patents

Abstract

【課題】 簡単な構成且つ工程で、プラズマダメージ、特に金属膜形成以降の工程におけるプラズマダメージを低減して好適なデバイス特性を実現することができる半導体装置の製造方法を提供する。
【解決手段】 ダイシング領域１２２を含むウエハ１２０上の領域に短絡配線１２５を形成し、半導体装置形成領域１２１内に配設される複数のデバイスの入出力信号用の各電極パッド１０３を短絡配線１２５を介して互いに電気的に短絡することにより、ウエハ１２０に対して各種プラズマ処理を行った場合にも、プラズマダメージの発生を抑制する。そして、プラズマ処理を行った後のウエハ１２０をダイシング領域１２２で切断して個々の半導体装置１００に個片化する際に、短絡配線１２５による各電極パッド１０３を電気的に解放することにより、各デバイス等の機能上不要な短絡を的確に解放する。
【選択図】 図３

Description

本発明は、プラズマプロセスを用いて製造される半導体装置の製造方法及び半導体装置、特に、配線等の金属膜形成工程以降のプラズマダメージを低減した半導体装置の製造方法及び半導体装置に関する。

一般に、半導体素子、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical System)等の各種デバイスが形成される半導体装置においては、デバイスの平面寸法の縮小や３次元構造の形成等の要求に応えるべく、その製造工程において、ドライエッチングやアッシング等のプラズマプロセスを行うことが不可欠となっている。

ところで、半導体装置の製造工程にプラズマプロセスを用いる場合、プラズマ中の電荷が基板上に蓄積することに起因して絶縁膜等が被るダメージ（以下、プラズマダメージと称す）について、十分に考慮する必要がある。

デバイス形成工程において、金属配線形成前の層間絶縁膜の成膜やレジスト除去の工程でプラズマプロセスを用いることがあるが、このときのプラズマダメージは比較的小さく、また、高温のアニール工程を適用することによりプラズマダメージを除去可能なため、デバイスにはさほどの影響はない。

その一方で、例えば、プラズマプロセスを用いた代表的なドライエッチングである反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を金属配線形成に用いると、マスク寸法通りの異方的な加工が可能で非常に有益である反面、エッチング中は金属膜（金属配線や電極パッド等）がプラズマに曝されるため、プラズマ中の電荷が金属膜に蓄積して帯電し、絶縁膜との間で電位差を生じ、デバイス特性を劣化させたり、最悪の場合には絶縁破壊にまで至ってしまう虞がある。このようなプラズマダメージが半導体素子やマイクロマシン等の各種デバイスで大きな問題となっている。しかも、一般に金属膜の融点は低いため、金属膜形成後の基板には高温アニール工程を行うことができず、絶縁膜等に受けたプラズマダメージを回復させることが困難な場合がある。

これに対処し、例えば、非特許文献１には、代表的な半導体素子であるＭＯＳＦＥＴをプラズマダメージから保護するための技術として、ＭＯＳＦＥＴのソース１、ドレイン２、ゲート３及び基板に電気的に接続されたパッド電極４の全てをヒューズ配線５によって接続する技術が開示されている（図７参照）。このような技術によれば、プラズマプロセス中にゲート電極に蓄積する電荷を、ヒューズ配線を経由して半導体基板と同一導電タイプを有する拡散層と電気的に接続する基板電極、或いは半導体基板とは逆の導電タイプを有する拡散層に電気的に接続するソース電極或いはドレイン電極により基板に消散させることでプラズマダメージを低減することができる。
IEEE Transactions on Electron Devices, vol.45, No.4,1998

しかしながら、上述の非特許文献１に開示された技術は、集積回路等の大規模且つ複雑な半導体装置への適用ついては考慮されておらず、その記載も示唆もされていない。また、プラズマプロセス後はヒューズ配線等を切断する必要があるが、この点に関しても記載も示唆もされていない。さらに、例えばチップサイズパッケージ（ＣＳＰ）の半導体装置の製造時のように、デバイス等を形成したウェハに別の基板を貼り合わせた後に貫通孔を形成したり、或いは更なるウエハ加工を行うような場合についてのプラズマダメージへの対策についても何ら考慮されていない。

本発明は上記事情に鑑みてなされたもので、簡単な構成且つ工程で、プラズマダメージ、特に金属膜形成以降の工程におけるプラズマダメージを低減して好適なデバイス特性を実現することができる半導体装置の製造方法、及び半導体装置を提供することを目的とする。

本発明の半導体装置の製造方法は、半導体装置形成領域を区画するダイシング領域を含むウエハ上の領域に短絡配線を形成し、前記半導体装置形成領域内に配設される複数のデバイスの入出力信号用の電極パッドを前記短絡配線を介して互いに電気的に短絡する短絡配線形成工程と、前記ウエハに対してプラズマプロセスを行うプラズマ工程と、前記ウエハを前記ダイシング領域で切断して個々の半導体装置に個片化するとともに、前記各電極パッドの電気的な短絡を解放するダイシング工程と、を具備したことを特徴とする。

また、本発明の半導体装置は、上記半導体装置の製造方法を用いて製造されたことを特徴とする。

本発明によれば、簡単な構成且つ工程で、プラズマダメージ、特に金属膜形成以降の工程におけるプラズマダメージを低減して好適なデバイス特性を実現することができる。

以下、図面を参照して本発明の形態を説明する。図１乃至図３は本発明の第１の実施形態に係わり、図１は半導体装置の概略構成を示す平面図、図２はダイシング前の半導体ウエハを示す平面図、図３は半導体装置の製造工程を示すフローチャートである。

図１に示すように、本実施形態の半導体装置１００は平面視略矩形形状をなす半導体基板１０１を有し、この半導体基板１０１の表面側には、例えば、半導体素子やマイクロマシン等の複数の各種デバイス（図示せず）が配設されたデバイス群１０２が形成されている。また、半導体基板１０１の表面側には、各種デバイスと電気的に接続する信号入出力用の電極パッド１０３が、半導体基板１０１の縁辺部に沿って複数形成されている。ここで、各電極パッド１０３のうち、少なくとも１つの電極パッド１０３は、当該電極パッド１０３の下層に形成される層間絶縁膜等を貫通して半導体基板１０１と電気的に接続されている。

本実施形態において、このような半導体装置１００は、例えば、図２に示すように、半導体ウエハ（以下、単にウエハという）１２０上において複数個が同時に形成され、ダイシングによって個片化されることにより製造される。すなわち、ウエハ１２０上には、ダイシング領域１２２によって区画された複数の半導体装置形成領域１２１が設定されている。そして、ウエハ１２０上の各半導体装置形成領域１２１内に電極パッド１０３が形成されるとともに各種デバイスが形成された後、ダイシング領域１２２が切り落とされて各半導体形成領域１２１が個片化されることにより、半導体装置１００が得られる。

次に、上述の半導体装置１００の製造工程について、図３を参照して説明する。
ウエハ１２０が投入されて半導体装置１００の製造工程がスタートすると、先ず、ステップＳ１１０の酸化・拡散・イオン注入等の工程を経てデバイスが形成された後、ステップＳ１２０の配線工程において、ウエハ１２０上に設定された各半導体装置形成領域１２１内に、複数の電極パッド１０３の形成が行われる。なお、上述のように、各電極パッド１０３のうち、少なくとも何れか１つの電極パッド１０３は、当該電極パッド１０３の下層の層間絶縁膜等を貫通するコンタクト孔等を介して、ウエハ１２０（半導体基板１０１）と電気的に接続されている。

続くステップＳ１２０において、層間絶縁膜を介して多層の金属配線が形成される。本実施形態において、この金属配線形成の初期の工程において、全ての電極パッド１０３を電気的に共通接続する短絡配線１２５の形成（短絡配線形成工程）が行われる（ステップＳ１２２）。

図２に示すように、短絡配線１２５は、ダイシング領域１２２を含むウエハ１２０上の領域に形成されるようになっており、本実施形態において、短絡配線１２５は、例えば、ダイシング領域１２２内を配索される主配線１２５ａと、この主配線１２５ａを各電極バッド１０３に接続する中継線１２５ｂとを有する。そして、短絡配線１２５は、ウエハ１２０と電気的に接続された電極パッド１０３を含む全ての電極パッド１０３を互いに短絡することにより、各電極パッド１０３を基板（ウエハ１２０）と同電位とする。

ここで、この短絡配線１２５の形成は、配線工程の初期の工程において実現するため、具体的には、半導体素子等の各種デバイスを構成する最下層の金属配線（内部配線）の形成と同時に行われることが望ましい。この場合、例えば、ダイシング領域１２２を含む領域に金属膜が成膜され、当該金属膜がパターニングされることにより、デバイスの金属配線とともに短絡配線１２５が形成される。その際、スパッタやＲＩＥプロセス等のプラズマプロセスが用いられたとしても、当該プラズマプロセスによって帯電された電荷（蓄積電荷）は、短絡配線１２５（或いは、短絡配線１２５がパターニング等される前の金属膜）を介してウエハ１２０に消散されるため、プラズマダメージが低減される。

そして、短絡配線１２５が形成された後、スパッタやＲＩＥプロセス等の各種プラズマプロセス（ステップＳ１２３）を含む各種工程を経て、多層金属配線が形成され、半導体装置形成領域１２１内に各種デバイスが形成される。すなわち、例えば、コンタクト孔の形成、各種金属配線層或いは表面保護膜等の形成にプラズマプロセスが適宜用いられる。その際、プラズマプロセス等を用いて逐次積層形成される各種デバイスの金属配線等は、通常、何らかの形態で電極パッド１０３と電気的に接続されるものであるため、その電位がウエハ１２０と同電位となり、プラズマダメージが的確に抑制される。

このようにウエハ１２０上に各種デバイス等が形成されて、ステップＳ１３０に進むと、ウエハ１２０上に設定されたダイシング領域１２２に沿って各半導体装置形成領域１２１（すなわち、各半導体装置１００）を個片化するダイシング処理が行われる。ここで、上述のように、短絡配線１２５は、ダイシング領域１２２内に配索される主配線１２５ａが各中継線１２５ｂを介して各電極パッド１０３を短絡する構成であるため、ダイシング処理によってダイシング領域１２２が切り落とされることにより、各電極パッド１０３は各々電気的に解放される。

ここで、ダイシング工程においては、ウエハ１２０を一括でダイシングして各半導体装置１００に個片化してもよいし、ダイシング領域１２２において短絡配線１２５とウエハ１２０の一部をハーフカットし、ウエハ１２０上で各デバイス等の動作特性等を検査した上で再度ダイシングして各半導体装置１００に個片化してもよい。或いは、ウエットエッチング等のデバイスへのダメージがない方法により事前に短絡配線１２５を切断した後、ウエハ１２０をダイシングして各半導体装置１００に個片化してもよい。

そして、ステップＳ１４０に進むと、ダイシングによって半導体装置１００の基板端面から露出された短絡配線１２５（中継線１２５ｂ）の端部を保護するための絶縁膜が形成される。

このような実施形態によれば、ダイシング領域１２２を含むウエハ１２０上の領域に短絡配線１２５を形成し、半導体装置形成領域１２１内に配設される複数のデバイスの入出力信号用の各電極パッド１０３を短絡配線１２５を介して互いに電気的に短絡することにより、ウエハ１２０に対して各種プラズマ処理を行った場合にも、プラズマダメージの発生を抑制することができる。そして、プラズマ処理を行った後のウエハ１２０をダイシング領域１２２で切断して個々の半導体装置１００に個片化する際に、短絡配線１２５による各電極パッド１０３を電気的に解放することにより、各デバイス等の機能上不要な短絡を的確に解放することができる。

従って、簡単な構成且つ工程で、プラズマダメージ、特に金属膜形成以降の工程におけるプラズマダメージを低減して好適なデバイス特性を実現することができる。そのため、半導体装置１００製造時における歩留まりの向上並びに、信頼性の向上を実現することができる。

この場合において、特に、短絡配線１２５の形成を、配線工程内で各デバイス要素を接続する金属配線形成と同時に行うことにより、不要な工程の増加等を招くことなく、短絡配線１２５を形成することができる。特に、最下層の金属配線形成時に短絡配線１２５を形成すれば、上層の金属配線の形成時を含むその後に続く全てのプラズマプロセスでのプラズマダメージを低減できる。さらに、短絡配線１２５の形成は、下層であるほど、ウエハ１２０表面の凹凸が少ないため、段差のカバレッジが良好な状態で配線することが容易となり、信頼性を向上させることができる。

なお、電極パッド１０３及び短絡配線１２５の形成は、プラズマダメージが懸念されるプラズマ処理が行われる以前の金属膜等の導電膜の形成工程であれば、特に限定されるものではなく、例えば、電極パッド１０３の形成工程において行ってもよい。また、短絡配線１２５の形成は、単独の工程として行われるものであってもよい。

次に、図４乃至図６は本発明の第２の実施形態に係わり、図４（ａ）は貼合せ前の半導体ウェハを示す平面図であり（ｂ）は貼合せ前の支持基盤を示す平面図、図５は半導体装置の製造工程を示すフローチャート、図６（ａ）は支持基板を貼合せ後の半導体ウエハの要部を示す断面図であり（ｂ）は貫通配線が形成された半導体ウエハの要部を示す断面図であり（ｃ）は個片化された半導体装置の要部を示す断面図である。ここで、本実施形態は、電極パッド１０３及び各種デバイス等を形成された後のウエハ１２０に対し、プラズマプロセスを用いて追加的な加工を行う場合について説明する。本実施形態においては、具体的な一例として、デバイス群１０２が複数のイメージセンサで構成され、半導体基板１０１の表面側（撮像面側）に透明なガラス等からなる支持基盤２００（基板）が貼り合わされるとともに、各電極パッド１０３が半導体基板１０１を貫通する貫通配線２１７を介して半導体基板１０１裏面側の外部接続端子と電気接続するＣＳＰタイプの半導体装置（例えば、固体撮像装置）１００の製造方法について説明する。なお、上述の第１の実施形態と同様の構成については同符号を付して説明を省略する。

図５に示すように、本実施形態においては、各半導体装置１００に対応するデバイス群１０２及び電極パッド１０３が表面側に形成されたウエハ１２０が投入されると、先ず、ステップＳ２１０において、例えば、ウエハ１２０の表面にガラス基板２２０が貼り合わされる。

ここで、図４に示すように、ガラス基板２２０は、例えば、ウエハ１２０と同一の平面視形状をなし、このガラス基板２２０には、ウエハ１２０の半導体装置形成領域１２１に対応する支持基板形成領域２２１がダイシング領域２２２によって区画されている。各支持基板形成領域２２１には、イメージセンサの受光領域であるデバイス群１０２に対応する凹部２２３が形成され、この凹部２２３により、ウエハ１２０（半導体基板１０１）との間にキャビティが形成される。また、凹部２２３の周辺には、ウエハ１２０上の各電極パッド１０３に対応する電極パッド接点２２４が形成されており、さらに、ダイシング領域２２２を含むガラス基板２２０上の領域には、各電極パッド接点２２４を互いに電気的に短絡する短絡配線２２５が形成されている。本実施形態において、短絡配線２２５は、ダイシング領域２２２内を配索される主配線２２５ａと、この主配線２２５ａを各電極パッド接点２２４に接続する中継線２２５ｂとを有する。なお、ガラス基板２２０上の電極パッド接点２２４、短絡配線２２５、及び凹部２２３の形成方法は問わない。

そして、このようなガラス基板２２０がウエハ１２０に貼り合わされ、電極パッド１０３に電極パッド接点２２４が電気的に接続されることにより、各電極パッド１０３が互いに電気的に短絡される。すなわち、本実施形態においては、ガラス基板２２０の貼り合せにより、ダイシング領域１２２を含むウエハ１２０上の領域に短絡配線２２５が形成され、各電極パッド１０３が短絡される。なお、ウエハ１２０とガラス基板２２０とを貼り合わせる接着層２１３（図６（ａ）参照）としては、例えば、ＢＣＢ（ベンゾシクロブテン）樹脂等の熱硬化型樹脂が好適に用いられる。

次に、ステップＳ２２０において、ウエハ１２０の裏面に対する追加的な後加工工程が行われる。具体的には、例えば、ウエハ１２０を裏面から研磨して数十〜数百ミクロン程度の厚さまで薄型化した後、図６（ｂ）に示すような各種加工が行われる。すなわち、ウエハ１２０には、裏面側から電極パッド１０３に対応する位置に貫通孔２１４が形成され、この貫通孔２１４の内壁及びウエハ１２０の裏面前面に亘って絶縁膜２１５が形成される。さらに、コンタクト孔２１６を介して電極パッド１０３と電気接続する貫通配線２１７が貫通孔２１４の内壁からウエハ１２０裏面にかけて絶縁膜２１５の上層に形成され、この貫通配線２１７の上層に裏面保護膜２１８が形成される。

ここで、例えば、絶縁膜２１５の成膜にあたってはプラズマＣＶＤ（Chemical Vapor Deposition）が、絶縁膜２１５にコンタクト孔２１６を形成するにあたってはＲＩＥが、貫通配線２１７の形成にあたってはスパッタ及びＲＩＥが、裏面保護膜２１８の形成に当たってはプラズマＣＶＤがそれぞれ用いられる。すなわち、本後加工工程においては、様々なプラズマプロセス（Ｓ２２１）が行われる。このようなプラズマプロセス中に、電極パッド１０３や貫通配線２１７等がプラズマに曝されても、プラズマ中の電荷が電極パッド１０３や貫通配線２１７に蓄積して帯電することなく短絡配線２２５を介してウエハ１２０（半導体基板１０１）に消散されるため、プラズマダメージを低減することができる。

そして、ステップＳ２３０に進むと、ウエハ１２０及びガラス基板２２０上に設定されたダイシング領域１２２，２２２に沿って各半導体装置形成領域１２１（すなわち、各半導体装置１００）を個片化するダイシング処理が行われる。ここで、上述のように、短絡配線２２５は、ダイシング領域１２２，２２２内に配索される主配線２２５ａが各中継線２２５ｂを介して各電極パッド１０３を短絡する構成であるため、ダイシング処理によってダイシング領域１２２，２２２が切り落とされることにより、各電極パッド１０３は各々電気的に解放される（図６（ｃ）参照）。なお、必要に応じて、半導体基板１０１裏面側の貫通配線２１７上に外部との電気的接続を行うための外部接続端子、例えば導電材料からなるバンプ２１９を形成してもよい。

そして、ステップＳ２４０に進むと、ダイシングによって半導体装置１００の基板端面から露出された短絡配線２２５（中継線２２５ｂ）の端部を保護するための絶縁膜が形成される。

このような実施形態においては、上述の第１の実施形態と同様の効果に加え、各種デバイスが形成されたウエハ１２０上ではなくガラス基板２２０上に短絡配線２２５を形成し、ウエハ１２０とガラス基板２２０とを貼り合わせることによってプラズマダメージの低減を図ることができるため、例えば、各種デバイスが形成されたウエハ１２０を外部から購入してウエハの追加工を行う際のプラズマダメージを低減することも可能となる。

なお、本実施の形態では、ガラス基板２２０上に短絡配線２２５を形成したが、第１の実施形態と同様に、ウエハ１２０上に短絡配線を形成しても良いことは云うまでもない。

また、本実施形態では、マイクロレンズ付きのイメージセンサでデバイス群１０２が形成された半導体装置１００を例に説明したが、これには限定されず、本実施形態の発明はあらゆる種類のあらゆる半導体装置に適用できることは云うまでもない。

さらに、イメージセンサが形成された半導体基板に透明ガラス支持基板を貼り合わせた固体撮像装置について説明したが、イメージセンサにおける透明ガラス基板等が不要なデバイスにおいては、支持基板を半導体基板の追加工時における単なる補強基板として用いて、デバイスが完成後、支持基板を剥がしても良いことは勿論である。

なお、上記各実施の形態において、電極パッドのうち保護ダイオード等が形成され、製造時のプラズマダメージが低減できるような電極パッドに対しては、必ずしも短絡配線により共通接続する必要はない。

本発明の第１の実施形態に係わり、半導体装置の概略構成を示す平面図 同上、ダイシング前の半導体ウエハを示す平面図 同上、半導体装置の製造工程を示すフローチャート 本発明の第２の実施形態に係わり、（ａ）は貼合せ前の半導体ウェハを示す平面図であり（ｂ）は貼合せ前の支持基板を示す平面図 同上、半導体装置の製造工程を示すフローチャート 同上、（ａ）は支持基板を貼合せ後の半導体ウエハの要部を示す断面図であり（ｂ）は貫通配線が形成された半導体ウエハの要部を示す断面図であり（ｃ）は個片化された半導体装置の要部を示す断面図 従来技術に係るＭＯＳＦＥＴの模式図

符号の説明

１００ … 半導体装置
１０１ … 半導体基板
１０２ … デバイス群
１０３ … 電極パッド
１２０ … 半導体ウエハ
１２１ … 半導体装置形成領域
１２２ … ダイシング領域
１２５ … 短絡配線
１２５ａ … 主配線
１２５ｂ … 中継線
２００ … 支持基盤
２１３ … 接着層
２１４ … 貫通孔
２１５ … 絶縁膜
２１６ … コンタクト孔
２１７ … 貫通配線
２１８ … 裏面保護膜
２１９ … バンプ
２２０ … ガラス基板（基板）
２２１ … 支持基板形成領域
２２２ … ダイシング領域
２２３ … 凹部
２２４ … 電極パッド接点
２２５ … 短絡配線
２２５ａ … 主配線
２２５ｂ … 中継線

Claims (5)

1. 半導体装置形成領域を区画するダイシング領域を含むウエハ上の領域に短絡配線を形成し、前記半導体装置形成領域内に配設される複数のデバイスの入出力信号用の電極パッドを前記短絡配線を介して互いに電気的に短絡する短絡配線形成工程と、
   前記ウエハに対してプラズマプロセスを行うプラズマ工程と、
   前記ウエハを前記ダイシング領域で切断して個々の半導体装置に個片化するとともに、前記各電極パッドの電気的な短絡を解放するダイシング工程と、を具備したことを特徴とする半導体装置の製造方法。
2. 前記短絡配線は、前記デバイスの内部配線の形成工程と同一の工程で形成されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記電極パッドの電気的な短絡は、前記短絡配線を形成した基板を前記ウエハに貼り合わせることにより行うことを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記ダイシング工程で個片化された半導体装置の端面から露出する前記短絡配線を絶縁膜で被覆する絶縁工程を具備することを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体装置の製造方法。
5. 請求項１乃至請求項４の何れか１項に記載の半導体装置の製造方法を用いて製造したことを特徴とする半導体装置。

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