JP2010114155A - 積層半導体装置および積層半導体装置の製造方法 - Google Patents

Abstract

【課題】ＴＳＶを有するＳＯＩ基板を積層する場合に余分な圧力を加えることなく、少ない圧力で確実にバンプ間を接合する。
【解決手段】絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板と、基板の表面および裏面の間を貫通する貫通孔と、表面または裏面と実質的に同一な平面に端面を有する、貫通孔に形成された貫通結合部と、を有する半導体装置を複数備え、一の半導体装置の貫通結合部の端面と、他の半導体装置の貫通結合部の端面とを接合することにより、一の半導体装置と他の半導体装置とを積層して形成した積層半導体装置を提供する。
【選択図】図１

Description

本発明は、積層半導体装置および積層半導体装置の製造方法に関する。

従来、シリコンウェハ等のシリコン基板に貫通シリコンビアを形成し、当該貫通シリコンビアを接点として積層半導体装置が形成されている。たとえば特許文献１は、積層パッケージの製作時絶縁膜形成費用を節減し、絶縁膜の絶縁特性を確保し、絶縁膜の均一度及び低い荒さを確保し、絶縁膜自体の欠陥による素子不良発生を防止する貫通シリコンビアの形成方法を開示する。当該方法は、多数の半導体チップで構成されたウェハの各チップに溝を形成するステップと、前記溝を埋め込むようにウェハ上に液状のポリマーを形成するステップと、前記ポリマーをパターニングして溝の側壁にポリマーからなる絶縁膜を形成するステップと、前記側壁に絶縁膜が形成された溝を埋め込むように金属膜を形成するステップと、前記溝内に埋め込まれている金属膜が露出されるようにウェハの後面をバックグラインディングするステップと、を含んでいる。なお、シリコン基板上に形成される代表的なデバイスにＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）があるが、ラッチアップ対策、応答速度の向上等を目的としてＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板にＣＭＯＳデバイスが形成される。
特開２００８−９１８５７号公報

特許文献１によれば、シリコン基板上に貫通シリコンビア（以下「ＴＳＶ」と略称する場合がある）を形成し、ＴＳＶを有する複数の半導体装置を積層して、積層半導体装置を形成できる。しかし、ＳＯＩ基板にＴＳＶを形成する場合には、ＳＯＩ基板の活性層であるＳＯＩ層が極めて薄い膜厚であることを考慮する必要がある。すなわち、ＴＳＶを有するＳＯＩ基板を積層する場合には、できるだけ余分な圧力を加えることなく、また、少ない圧力で確実にバンプ間の接合を実施できることが望まれる。

上記課題を解決するために、本発明の第１の態様においては、絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板と、基板の表面および裏面の間を貫通する貫通孔と、表面または裏面と実質的に同一な平面に端面を有する、貫通孔に形成された貫通結合部と、を有する半導体装置を複数備え、一の半導体装置の貫通結合部の端面と、他の半導体装置の貫通結合部の端面とを接合することにより、一の半導体装置と他の半導体装置とを積層して形成した積層半導体装置が提供される。

前記した積層半導体装置において、貫通結合部の端面を含む表面または裏面は、化学的機械的研磨により平坦化されてよい。また、貫通結合部の端面は、一の半導体装置と他の半導体装置とを積層する前に活性化されてよい。活性化は、端面にプラズマ、イオンビームまたは電子線を照射することで実施できる。さらに、貫通結合部の形成領域を除く表面または裏面は、一の半導体装置と他の半導体装置との積層による加圧を受けて、弾性変形されてもよい。

上記課題を解決するために、本発明の第２の態様においては、絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板を準備する段階と、基板の表面および裏面の間を貫通する貫通孔を形成する段階と、表面または裏面に金属膜を形成し、貫通孔を金属膜で埋め込む段階と、金属膜を化学的機械的研磨法により研磨して、表面または裏面と実質的に同一な平面に端面を有する貫通結合部を形成する段階と、で半導体装置を形成し、一の半導体装置の貫通結合部の端面と、他の半導体装置の貫通結合部の端面とを接合することにより、一の半導体装置と他の半導体装置とを積層する段階、を備えた積層半導体装置の製造方法が提供される。

前記した製造方法において、積層する段階の前に、一の半導体装置の貫通結合部の端面と、他の半導体装置の貫通結合部の端面とを、プラズマ、イオンビームまたは電子線を用いて表面活性化を施す段階、をさらに備えてよい。積層する段階は、室温で実施されてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態の積層半導体装置２００の断面例を示す。積層半導体装置２００は、複数の半導体装置１００が積層された構造を備える。半導体装置１００は、基板１０２、絶縁層１０４、ＳＯＩ層１０６、素子分離１０８、ＭＯＳＦＥＴ１１０、層間配線１１２、層間絶縁層１１４、貫通孔１１６、貫通ビア１２２および表面バンプ１２８を有する。

基板１０２は、絶縁層１０４および絶縁層１０４に接して形成されたＳＯＩ層１０６を有する。基板１０２はシリコンウェハであってよい。絶縁層１０４は、基板１０２の表面近傍に形成される。ＳＯＩ層１０６は、絶縁層１０４を介して基板１０２の表面に形成されたシリコン結晶層である。絶縁層１０４およびを有する基板１０２は、たとえばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｙｇｅｎ）法または貼り合せ法により製造できる。

素子分離１０８は、隣接するＭＯＳＦＥＴ１１０を電気的に分離する。素子分離１０８は、たとえば溝を形成し、当該溝に絶縁膜を埋め込む溝分離構造を採用できる。なお、素子分離１０８の底部は、絶縁層１０４に達してもよく、ＳＯＩ層１０６の途中で止められてもよい。

ＭＯＳＦＥＴ１１０は、素子分離１０８で囲まれたＳＯＩ層１０６に形成される。ＭＯＳＦＥＴ１１０は、ｎチャネルＭＯＳあるいはｐチャネルＭＯＳであってよく、ｎチャネルＭＯＳおよびｐチャネルＭＯＳでＣＭＯＳを構成してよい。ＭＯＳＦＥＴ１１０は、ゲート絶縁膜、ゲート電極、ソース電極およびドレイン電極を有する。

層間配線１１２は、ＭＯＳＦＥＴ１１０のゲート電極、ソース電極およびドレイン電極の各電極を他のＭＯＳＦＥＴ１１０と接続する。あるいは層間配線１１２は、ＭＯＳＦＥＴ１１０の各電極を外部に取り出す配線であってよい。層間配線１１２は、層間絶縁層１１４に形成した溝にたとえば銅等の金属を埋め込み、溝外の金属をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で取り除く、ダマシン法により形成されてよい。

層間絶縁層１１４は、層間配線１１２を絶縁する。層間絶縁層１１４は、たとえばシリコン酸化物であってよい。層間絶縁層１１４は、層間配線１１２の容量を低減することを目的として、低誘電率の絶縁膜を適用してよい。低誘電率絶縁膜として、ハロゲン化物膜が例示できる。

貫通孔１１６は、基板１０２の表面および裏面の間を貫通する。貫通孔１１６は、たとえば異方性エッチングにより形成できる。

貫通ビア１２２は、貫通孔１１６に形成される。貫通ビア１２２は、表面および裏面の間を電気的に結合する。貫通ビア１２２は、たとえばメッキ法により形成される銅であってよい。ただし、貫通ビア１２２が銅である場合、貫通ビア１２２の形成後にＭＯＳＦＥＴ１１０を形成することは実質的に困難であることから、貫通ビア１２２はＭＯＳＦＥＴ１１０の形成後に形成される。貫通ビア１２２をＭＯＳＦＥＴ１１０の形成より前に形成する場合には、材料として多結晶シリコンが採用できる。

貫通ビア１２２は、表面または裏面と実質的に同一な平面に端面１３０を有する。貫通ビア１２２の端面１３０を含む表面または裏面は、化学的機械的研磨（ＣＭＰ）により平坦化されてよい。貫通ビア１２２の端面１３０は、一の半導体装置１００と他の半導体装置１００とを積層する前に活性化されてよい。活性化は、端面１３０にプラズマ、イオンビームまたは電子線を照射することで実施されてよい。端面１３０に照射するプラズマとしてアルゴンプラズマが例示できる。貫通ビア１２２は、貫通結合部の一例であってよい。

貫通孔１１６の内部には貫通ビア１２２と基板１０２とを絶縁する絶縁層が形成されてよい。絶縁層は、たとえばシリコン酸化物、シリコン窒化物が適用でき、ＣＶＤ法、スパッタ法等の薄膜形成法により形成できる。

また、貫通孔１１６の内面には金属層が形成されてよい。金属層は、たとえば貫通ビア１２２の材料となる銅の拡散を防止するバリアメタルであってよい。バリアメタルとして、たとえば窒化チタンが例示できる。金属層は、たとえば貫通ビア１２２をメッキ法により形成する場合のシード膜であってよい。貫通ビア１２２を銅メッキにより形成する場合には、シード膜として銅膜が適用できる。バリアメタルおよびシード膜は、たとえばスパッタ法により形成できる。金属層は、バリアメタルおよびシード膜の積層膜であってよい。

表面バンプ１２８は、半導体装置１００の表面における接触端子である。表面バンプ１２８は、たとえば錫銀系のバンプが例示できる。

積層半導体装置２００は、一の半導体装置１００の貫通ビア１２２の端面１３０と、他の半導体装置１００の貫通ビア１２２の端面１３０とを接合することにより、一の半導体装置１００と他の半導体装置１００とを積層して形成される。貫通ビア１２２の形成領域を除く表面または裏面は、一の半導体装置１００と他の半導体装置１００との積層による加圧を受けて、弾性変形してよい。

本実施形態の積層半導体装置２００は、半導体装置１００の貫通ビア１２２の端面１３０を活性化して、他の端面に直接接合している。これにより、過大な押圧力を加えることなく、信頼性の高い接合が実現できる。

図２から図９は、積層半導体装置２００の製造方法を工程順に示す。図２に示すように、絶縁層１０４および絶縁層１０４に接して形成されたＳＯＩ層１０６を有する基板１０２を準備する。次に図３に示すように、ＳＯＩ層１０６に素子分離１０８を形成し、ＭＯＳＦＥＴ１１０を形成する。ＭＯＳＦＥＴ１１０の形成方法は当業者に周知なので説明を省略する。

図４に示すように、層間配線１１２および層間絶縁層１１４を形成する。層間配線１１２は、層間絶縁層１１４に形成した溝にたとえば銅等の金属をたとえばスパッタ法で埋め込み、溝外の金属をＣＭＰ法で取り除く、ダマシン法により形成できる。層間絶縁層１１４は、たとえばＣＶＤ法またはスパッタ法により形成できる。

図５に示すように、層間絶縁層１１４、層間配線１１２、ＳＯＩ層１０６および絶縁層１０４を貫通し、基板１０２に達する貫通孔１１６を形成する。なお、この段階では貫通孔１１６は基板１０２を貫通しないが、後に説明するように、貫通孔１１６は結果として基板１０２を貫通する。貫通孔１１６は、この段階で基板１０２を貫通してよい。

図６に示すように、貫通孔１１６の内部に貫通ビア１２２を形成する。貫通ビア１２２はたとえばメッキ法により形成できる。メッキ法に用いるシード層および余分なメッキ膜は適切にパターニングされる。この段階で層間配線１１２と貫通ビア１２２とが電気的に接続される。

図７に示すように、基板１０２の裏面をたとえばＣＭＰ法により研磨して、貫通ビア１２２を露出させる。また、表面バンプ１２８を形成する。表面バンプ１２８は、たとえばメッキ法により錫銀系のバンプとして形成できる。

図８に示すように、貫通ビア１２２の端面１３０を含む基板１０２の裏面を、たとえばアルゴンプラズマ照射により活性化する。この活性化により貫通ビア１２２の端面１３０が活性化され、他の半導体装置１００の貫通ビア１２２の端面１３０と容易に接合される。なお、ここでは活性化の手法としてアルゴンプラズマの照射を例示したが、他のプラズマでもよく、イオンビーム、電子ビームの照射であってもよい。

図９に示すように、貫通ビア１２２の端面１３０を含む基板１０２の裏面を活性化した半導体装置１００と、同様に活性化した他の半導体装置１００とを、互いの端面１３０が接合するよう相互の位置合わせを行い、矢印方向に半導体装置１００を移動して、相互に接合する。これにより、図１に示す積層半導体装置２００が製造できる。なお、当該接合は、室温で実施できる。また、本実施形態の場合、アンダーフィル等の接着部材が不要になるのでコスト競争力を増すとともに信頼性も向上できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

たとえば、前記した実施形態では、基板１０２の裏面側の貫通ビア１２２の端面１３０を活性化する場合を説明した。しかし、基板１０２の表面側に同様の端面を形成し、活性化を行って他の半導体装置と接合してもよい。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

本実施形態の積層半導体装置２００の断面例を示す。 積層半導体装置２００の製造方法を工程順に示す。 積層半導体装置２００の製造方法を工程順に示す。 積層半導体装置２００の製造方法を工程順に示す。 積層半導体装置２００の製造方法を工程順に示す。 積層半導体装置２００の製造方法を工程順に示す。 積層半導体装置２００の製造方法を工程順に示す。 積層半導体装置２００の製造方法を工程順に示す。 積層半導体装置２００の製造方法を工程順に示す。

符号の説明

１００ 半導体装置
１０２ 基板
１０４ 絶縁層
１０６ ＳＯＩ層
１０８ 素子分離
１１０ ＭＯＳＦＥＴ
１１２ 層間配線
１１４ 層間絶縁層
１１６ 貫通孔
１２２ 貫通ビア
１２８ 表面バンプ
１３０ 端面
２００ 積層半導体装置

Claims (8)

1. 絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有する基板と、
   前記基板の表面および裏面の間を貫通する貫通孔と、
   前記表面または前記裏面と実質的に同一な平面に端面を有する、前記貫通孔に形成された貫通結合部と、
   を有する半導体装置を複数備え、
   一の半導体装置の前記貫通結合部の前記端面と、他の半導体装置の前記貫通結合部の前記端面とを接合することにより、前記一の半導体装置と前記他の半導体装置とを積層して形成した積層半導体装置。
2. 前記貫通結合部の前記端面を含む前記表面または前記裏面は、化学的機械的研磨により平坦化されている、
   請求項１に記載の積層半導体装置。
3. 前記貫通結合部の前記端面は、前記一の半導体装置と前記他の半導体装置とを積層する前に活性化されている、
   請求項２に記載の積層半導体装置。
4. 前記活性化は、前記端面にプラズマ、イオンビームまたは電子線を照射することで実施される、
   請求項３に記載の積層半導体装置。
5. 前記貫通結合部の形成領域を除く前記表面または前記裏面は、前記一の半導体装置と前記他の半導体装置との積層による加圧を受けて、弾性変形している、
   請求項２に記載の積層半導体装置。
6. 絶縁層および前記絶縁層に接して形成されたＳＯＩ層を有する基板を準備する段階と、
   前記基板の表面および裏面の間を貫通する貫通孔を形成する段階と、
   前記表面または前記裏面に金属膜を形成し、前記貫通孔を前記金属膜で埋め込む段階と、
   前記金属膜を化学的機械的研磨法により研磨して、前記表面または前記裏面と実質的に同一な平面に端面を有する貫通結合部を形成する段階と、
   で半導体装置を形成し、一の半導体装置の前記貫通結合部の前記端面と、他の半導体装置の前記貫通結合部の前記端面とを接合することにより、前記一の半導体装置と前記他の半導体装置とを積層する段階、
   を備えた積層半導体装置の製造方法。
7. 前記積層する段階の前に、前記一の半導体装置の前記貫通結合部の前記端面と、前記他の半導体装置の前記貫通結合部の前記端面とを、プラズマ、イオンビームまたは電子線を用いて表面活性化を施す段階、
   をさらに備えた請求項６に記載の製造方法。
8. 前記積層する段階は、室温で実施される、
   請求項７に記載の製造方法。

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