JPWO2016035625A1 - 半導体装置およびその製造方法 - Google Patents

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徹 田中
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誉史 福島
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康旭 李
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    • H01L2224/11013Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the bump connector, e.g. solder flow barrier
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    • H01L2224/16148Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29309Indium [In] as principal constituent
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    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29301Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29311Tin [Sn] as principal constituent
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    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
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    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344Gold [Au] as principal constituent
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    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347Copper [Cu] as principal constituent
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    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/8112Aligning
    • H01L2224/81136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141Guiding structures both on and outside the body
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    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81191Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83053Bonding environment
    • H01L2224/83095Temperature settings
    • H01L2224/83096Transient conditions
    • H01L2224/83097Heating
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/83886Involving a self-assembly process, e.g. self-agglomeration of a material dispersed in a fluid
    • H01L2224/83888Involving a self-assembly process, e.g. self-agglomeration of a material dispersed in a fluid with special adaptation of the surface of the body to be connected, e.g. surface shape specially adapted for the self-assembly process
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    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
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    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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Abstract

【課題】金属柱を微細化すること。【解決手段】延伸方向に延伸する金属柱14と、前記延伸方向に交差する方向から前記金属柱を囲むポリマー層16と、前記金属柱から前記ポリマー層を介し離間し、前記交差する方向に前記ポリマー層を囲むガイド12と、を具備する半導体装置。金属粒子22とポリマー24とを含む混合物20をガイド12内に充填する工程と、前記ガイド側に前記ポリマーが凝集することにより前記ガイドに接するポリマー層16が形成され、前記ガイドから前記ポリマー層を介し離間して前記金属粒子が凝集することにより、前記金属粒子から前記ガイドの延伸方向に延伸する金属柱14が形成されるように、前記混合物を熱処理する工程と、を含む半導体装置の製造方法。【選択図】図1

Description

本発明は、半導体装置およびその製造方法に関し、例えば金属柱を有する半導体装置およびその製造方法に関する。
三次元集積回路の微細化のため、半導体基板を貫通する貫通電極であるTSV(Through Silicon Via)や半導体チップ同士を接続するバンプ等の金属柱の微細化が求められる。
特許文献1および2には、自己組織化するポリマーを用い微細な周期パターンを形成する技術が記載されている。非特許文献1には、はんだ粒子が分散した異方導電性ペーストを加熱することにより、半田粒子が電極部分に凝集し、電極と半田とが金属結合する技術が記載されている。
国際公開第2013/146538号 特開2014−5325号公報
積水化学工業株式会社、2014年5月27日プレスリリース〈URL: http://www.sekisui.co.jp/news/2014/1244746_20127.html〉
特許文献1および2においては、貫通電極やバンプ等の金属柱の形成については記載されていない。非特許文献1においては、バンプを微細化することができない。
本発明は上記課題に鑑みなされたものであり、金属柱を微細化することを目的とする。
本発明は、延伸方向に延伸する金属柱と、前記延伸方向に交差する方向から前記金属柱を囲むポリマー層と、前記金属柱から前記ポリマー層を介し離間し、前記交差する方向に前記ポリマー層を囲むガイドと、を具備することを特徴とする半導体装置である。
上記構成において、前記延伸方向に積層された第1基体および第2基体を具備し、前記金属柱は、前記第1基体と前記第2基体とを電気的に接続するバンプである構成とすることができる。
上記構成において、前記ガイドは、前記第1基体と前記第2基体の少なくとも一方に設けられている構成とすることができる。
上記構成において、前記第1基体の前記第2基体に対抗する面に設けられた複数の第1電極と、前記第2基体の前記第1基体に対向する面に設けられた複数の第2電極と、を具備し、前記金属柱は、前記複数の第1電極と前記複数の第2電極とをそれぞれ接続する構成とすることができる。
上記構成において、前記第1基体に設けられ、前記複数の第1電極と電気的に接続された第1回路と、前記第2基体に設けられ、前記複数の第2電極と電気的に接続された第2回路と、前記複数の第1電極のうち少なくとも1つの第1電極が前記複数の第2電極のうちいずれの第2電極と接続されているかを検出する検出回路と、前記検出回路の検出結果に基づき、前記第1回路と前記複数の第1電極との接続および前記第2回路と前記複数の第2電極との接続の少なくとも一方を切り換える切換回路と、を具備する構成とすることができる。
上記構成において、半導体基板を具備し、前記ガイドは前記半導体基板を貫通する貫通孔の内面に形成された絶縁体膜であり、前記ポリマー層は前記貫通孔内に充填され、前記金属柱は前記ポリマー層を貫通する貫通電極である構成とすることができる。
上記構成において、前記金属柱は、前記ガイド内に複数設けられている構成とすることができる。
上記構成において、前記金属柱は、前記ガイド内に1つ設けられている構成とすることができる。
上記構成において、前記ガイドは親水性であり、前記ポリマー層のうち前記ガイドに接する領域は親水性である構成とすることができる。
上記構成において、前記ポリマー層は前記ガイドの内側に設けられた親水性ポリマー層と前記親水性ポリマー層の内側に設けられた疎水性ポリマー層とを含み、前記金属柱は前記疎水性ポリマー層の内側に設けられている構成とすることができる。
上記構成において、前記ポリマー層は前記ガイドの内側に設けられた親水性ポリマー層と前記親水性ポリマー層の内側に設けられた疎水性ポリマー層とを含み、前記金属柱は前記親水性ポリマー層と前記疎水性ポリマー層との間にリング状に設けられている構成とすることができる。
上記構成において、前記ポリマー層は前記ガイドの内側に設けられた親水性ポリマー層と前記親水性ポリマー層の内側に設けられた疎水性ポリマー層とを含み、前記金属柱は前記親水性ポリマー層と前記疎水性ポリマー層との間に複数設けられている構成とすることができる。
上記構成において、前記ガイドは疎水性であり、前記ポリマー層のうち前記ガイドに接する領域は疎水性である構成とすることができる。
上記構成において、前記ポリマー層は前記ガイドの内側に設けられた疎水性ポリマー層と前記疎水性ポリマー層の内側に設けられた親水性ポリマー層とを含み、前記金属柱は前記親水性ポリマー層の内側に設けられている構成とすることができる。
上記構成において、前記ポリマー層は前記ガイドの内側に設けられた疎水性ポリマー層と前記疎水性ポリマー層の内側に設けられた親水性ポリマー層とを含み、前記金属柱は前記疎水性ポリマー層と前記親水性ポリマー層との間にリング状に設けられている構成とすることができる。
上記構成において、前記ポリマー層は前記ガイドの内側に設けられた疎水性ポリマー層と前記疎水性ポリマー層の内側に設けられた親水性ポリマー層とを含み、前記金属柱は前記疎水性ポリマー層と前記親水性ポリマー層との間に複数設けられている構成とすることができる。
上記構成において、前記金属柱は、多粒子体である構成とすることができる。
上記構成において、前記金属柱の材料は前記ポリマー層の材料の融点以下の融点を有する構成とすることができる。
本発明は、積層された第1基体および第2基体と、前記第1基体の前記第2基体に対向する面に設けられた複数の第1電極と、前記第2基体の前記第1基体に対向する面に設けられた複数の第2電極と、前記複数の第1電極と前記複数の第2電極とをそれぞれ接続する複数のバンプと、前記第1基体に設けられ、前記複数の第1電極と電気的に接続された第1回路と、前記第2基体に設けられ、前記複数の第2電極と電気的に接続された第2回路と、前記複数の第1電極のうち少なくとも1つの第1電極が前記複数の第2電極のうちいずれの第2電極と接続されているかを検出する検出回路と、前記検出回路の検出結果に基づき、前記第1回路と前記複数の第1電極との接続および前記第2回路と前記複数の第2電極との接続の少なくとも一方を切り換える切り換え回路と、を具備することを特徴とする半導体装置である。
本発明は、金属粒子とポリマーとを含む混合物をガイド内に充填する工程と、前記ガイド側に前記ポリマーが凝集することにより前記ガイドに接するポリマー層が形成され、前記ガイドから前記ポリマー層を介し離間して前記金属粒子が凝集することにより、前記金属粒子から前記ガイドの延伸方向に延伸する金属柱が形成されるように、前記混合物を熱処理する工程と、を含むことを特徴とする半導体装置の製造方法である。
上記構成において、第1基体上に第2基体を配置する工程を含み、前記熱処理する工程は、前記第1基体と前記第2基体とを電気的に接続するバンプとして前記金属柱を形成する工程を含む構成とすることができる。
上記構成において、前記混合物を充填する工程は、前記第1基体および前記第2基体の少なくとも一方の面に前記混合物を形成することにより、前記第1基体および前記第2基体の少なくとも一方の前記面に形成された前記ガイド内に前記混合物を充填する工程を含む構成とすることができる。
上記構成において、半導体基板を貫通する貫通孔を形成する工程と、前記貫通孔の内面に前記ガイドとして絶縁膜を形成する工程と、を含み、前記混合物を充填する工程は、前記貫通孔内に前記混合物を充填する工程であり、前記金属柱は前記ポリマー層を貫通する貫通電極である構成とすることができる。
上記構成において、前記ガイドは親水性であり、前記ポリマーは少なくとも親水性ポリマーを含む構成とすることができる。
上記構成において、前記ポリマーは親水性ポリマーと疎水性ポリマーを含み、前記混合物を熱処理する工程において、前記親水性ポリマーは前記ガイド側に凝集し、前記疎水性ポリマーは前記ガイドから離れて凝集する構成とすることができる。
上記構成において、前記ガイドは疎水性であり、前記ポリマーは少なくとも疎水性ポリマーを含む構成とすることができる。
上記構成において、前記ポリマーは親水性ポリマーと疎水性ポリマーを含み、前記混合物を熱処理する工程において、前記疎水性ポリマーは前記ガイド側に凝集し、前記親水性ポリマーは前記ガイドから離れて凝集する構成とすることができる。
上記構成において、前記混合物を熱処理する工程は、前記ポリマーの融点より高い温度で前記混合物を熱処理する工程である構成とすることができる。
本発明に係る半導体装置の製造方法は、水平方向に伸びる1対のガイドの間に、金属粒子とポリマーとを含む混合物を充填する工程と、各ガイド側に前記ポリマーが凝集することにより各ガイドに接するポリマー層が形成され、各ガイドから前記ポリマー層を介し離間して前記金属粒子が凝集することにより、前記金属粒子から水平方向に延伸する金属柱が形成されるように、前記混合物を熱処理する工程とを含んでいてもよい。この場合、水平方向に延伸する金属柱と、前記延伸方向に交差する方向から前記金属柱を挟むポリマー層と、前記金属柱から前記ポリマー層を介し離間し、前記交差する方向に前記金属柱と前記ポリマー層とを挟む1対のガイドとを具備することを特徴とする半導体装置を得ることができる。また、水平方向に伸びる金属柱を容易に形成することができる。
また、本発明に係る半導体装置の製造方法は、水平方向に伸びる1対のガイドの表面に金属膜を形成する工程と、各ガイドの間に金属粒子とポリマーとを含む混合物を充填する工程と、各ガイド側に前記金属粒子が凝集することにより、各ガイドに接して各ガイドの延伸方向に延伸する金属柱が形成され、各ガイドから前記金属柱を介し離間して前記ポリマーが凝集することにより、各ガイドの延伸方向に延伸するポリマー層が形成されるように、前記混合物を熱処理する工程とを含んでいてもよい。この場合、延伸方向に延伸するポリマー層と、前記延伸方向に交差する方向から前記ポリマー層を挟む金属柱と、前記ポリマー層から前記金属柱を介し離間し、前記交差する方向に前記金属柱と前記ポリマー層とを挟む1対のガイドとを具備することを特徴とする半導体装置を得ることができる。また、より狭い間隔で金属柱を形成することができ、金属柱から成る金属配線の間隔を狭くすることができる。また、各ガイドの表面に露出した金属膜を取り除く工程を含んでいることが好ましい。各ガイドを基体等の表面に設ける場合、金属膜を基体等の表面と各ガイドの表面とを覆うよう形成し、各ガイドの間の金属膜の上に、各ガイドと間隔をあけてガイド層を形成することにより、ガイド層の範囲にポリマーを凝集させて、各金属柱を分離するポリマー層を形成することができる。
また、本発明に係る半導体装置の製造方法は、内部が金属製で、その表面を親水性または疎水性の薄膜で覆った、水平方向に伸びる1対のガイドを形成する工程と、各ガイドの間に金属粒子とポリマーとを含む混合物を充填する工程と、各ガイド側に前記ポリマーが凝集することにより各ガイドに接するポリマー層が形成され、各ガイドから前記ポリマー層を介し離間して前記金属粒子が凝集することにより、前記金属粒子から各ガイドの延伸方向に延伸する金属柱が形成されるように、前記混合物を熱処理する工程とを含んでいてもよい。この場合、延伸方向に延伸する金属柱と、前記延伸方向に交差する方向から前記金属柱を挟むポリマー層と、前記金属柱から前記ポリマー層を介し離間し、前記交差する方向に前記金属柱と前記ポリマー層とを挟む、内部が金属製の1対のガイドとを具備することを特徴とする半導体装置を得ることができる。また、各ガイド内部の金属製の部分および金属柱を金属配線として利用することにより、より狭い間隔で金属配線を形成することができる。また、各ガイドの表面に露出した薄膜を取り除く工程を含んでいることが好ましい。
本発明に係る半導体装置の製造方法は、表面に複数のガイドが設けられ、各ガイドの間に前記混合物が充填された板状の支持体を複数積み重ねた後、前記混合物を熱処理する工程を行ってもよい。この場合、1または複数の前記金属柱と、1または複数の前記ポリマー層と、複数の前記ガイドとが表面に沿って延伸するよう設けられた板状の支持体を、前記表面に対して垂直方向に複数積み重ねて成ることを特徴とする半導体装置を得ることができる。また、各支持体が積み重なった各層に、一度に金属柱を形成することができる。熱処理後、形成されたポリマー層を取り除く工程を有していてもよく、これにより、多層配線を形成することができる。
本発明によれば、金属柱を微細化することができる。
図1(a)から図1(d)は、実施例1に係る金属柱の形成方法を説明する図である。 図2(a)および図2(b)は、実施例2に係る金属柱の形成方法を示す図である。 図3(a)および図3(b)は、実施例2の変形例1に係る金属柱の形成方法を示す図である。 図4(a)および図4(b)は、実施例2の変形例2に係る金属柱の形成方法を示す図である。 図5(a)から図5(e)は、実施例3に係る金属柱の形成方法を示す図である。 図6(a)から図6(e)は、実施例4に係る半導体装置の製造方法を示す断面図である。 図7(a)から図7(e)は、実施例4の変形例1に係る半導体装置の製造方法を示す断面図である。 図8(a)から図8(d)は、実施例4の変形例2に係る半導体装置の製造方法を示す断面図である。 図9(a)から図9(c)は、実施例5に係る半導体装置の製造方法を示す断面図(その1)である。 図10(a)および図10(b)は、実施例5に係る半導体装置の製造方法を示す断面図(その2)である。 図11は、実施例5に係る半導体装置の製造方法を示す断面図(その3)である。 図12は、実施例5において位置合わせずれが生じた例である。 図13は、実施例6に係る半導体装置のブロック図である。 図14は、実施例6の検出回路の一例を示すブロック図である。 図15は、実施例6に係る半導体装置の動作の一例を説明するブロック図(その1)である。 図16は、実施例6に係る半導体装置の動作の一例を説明するブロック図(その2)である。 実施例7に係る金属柱の形成方法を示す(a)平面図、(b)断面図である。 実施例8に係る金属柱の形成方法を示す(a)熱処理前の断面図、(b)熱処理後の断面図である。 実施例8の変形例に係る金属柱の形成方法を示す(a)熱処理前の断面図、(b)熱処理後の断面図である。 実施例9に係る金属柱の形成方法を示す(a)熱処理前の断面図、(b)熱処理後の断面図である。
以下、図面を参照し本発明の実施例について説明する。
図1(a)から図1(d)は、実施例1に係る金属柱の形成方法を説明する図である。図1(a)および図1(c)は、平面図であり、図1(b)および図1(d)は、それぞれ図1(a)および図1(c)のA−A断面図である。
図1(a)および図1(b)に示すように、ガイド12内に金属粒子22とポリマー24とを含む混合物20を充填する。ガイド12は、親水性または疎水性を有する。親水性を有するガイド12としては、例えば酸化シリコンまたは窒化シリコン等の無機絶縁体、または金属を用いることができる。疎水性を有するガイド12としては、疎水性ポリマー等の有機絶縁膜を用いることができる。ガイド12は基体等に形成された膜でもよい。ガイド12は基体の表面を親水性または疎水性としたものでもよい。例えば、シリコンの表面は疎水性であるが、シリコンの表面を酸化させ酸化シリコン膜を形成すると親水性の表面となる。
混合物20においては、ポリマー24に金属粒子22が分散している。金属粒子22は、例えば金(Au)、銅(Cu)、銀(Ag)、またはこれらを含む合金等の低抵抗金属である。また、金属粒子22は、カーボンナノチューブから成っていてもよい。また、金属粒子22は、例えば錫(Sn)、インジウム(In)、または、これらを含む合金等の融点の低い金属である。金属粒子22は、例えばナノ粒子であり、1nmから100nm程度の径を有する。混合物20に分散している多数の金属粒子22は、1種類の金属から成っていても複数種類の金属から成っていてもよく、金属の粒子とカーボンナノチューブとが混ざっていてもよい。混合物20中の金属粒子22の含有量は、1〜50vol.%であることが好ましい。
ポリマー24として、例えばスチレン系ポリマー、(メタ)アクリル酸エステル系ポリマー、ビニル系ポリマー、またはジエン系ポリマー等の付加重合系ポリマーを用いることができる。さらに、ウレア系ポリマー、イミド系ポリマー、またはアミド系ポリマー等の重縮合系ポリマーを用いることができる。さらに、ウレタン系ポリマー、エポキシ系ポリマー、ベンゾシクロブテン等の重付加系ポリマーを用いることができる。また、これらの混合物を用いることができる。
より詳細には、ポリマー24は、例えばポリスチレン(PS)、ポリメタクリル酸メチル(PMMA)等の有機ポリマーである。また、ポリマー24として、例えば、ポリオレフィン(例えば、ポリエチレンまたはポリプロピレン)、ポリアルキレンオキシド(例えば、ポリエチレンオキシド)、ポリプロピレンオキシド、ポリブチレンオキシド、ポリエーテル、ポリ((メタ)アクリレート)、ポリスチレン、ポリエステル、ポリオルガノシロキサン、ポリオルガノゲルマン、またはこれらの混合物を用いることができる。
ポリマー24としては、上記以外に特許文献1、2に例示されたもの、またはその他のポリマーを用いることができる。ポリマー24は、フィラー等の粒子を含んでもよい。ポリマー24に含まれる粒子は、例えば酸化シリコン等の熱膨張係数の小さい無機絶縁物である。ガイド12が親水性のとき、ポリマー24は少なくとも親水性ポリマーを含むことが好ましい。ガイド12が疎水性のとき、ポリマー24は少なくとも疎水性ポリマーを含むことが好ましい。ポリマーの親水性または疎水性は、ポリマー24の分極、親水基または疎水基の有無、および/またはポリマー24の分子量等で制御できる。
なお、親水性・疎水性を示す指標として、接触角が広く用いられている。すなわち、接触角が小さいほど親水性が高く、接触角が大きいほど疎水性が高い。例えば、ポリマー24の例として挙げたものの接触角は、スチレン系ポリマーは約90度、(メタ)アクリル酸エステル系ポリマーは約70度、ビニル系ポリマーは約90度、ウレア系ポリマーは約80度、イミド系ポリマーは75〜90度、アミド系ポリマーは50〜70度、ウレタン系ポリマーは80〜95度、エポキシ系ポリマーは約90度、ベンゾシクロブテンは約90度である。本明細書中では、「親水性」や「疎水性」は、あくまでも相対的な性質を表している。
図1(c)および図1(d)に示すように、混合物20を熱処理する。これにより、金属粒子22とポリマー24とが相分離する。このとき、ポリマー24がガイド12側に凝集する。これにより、凝集したポリマー24からガイド12に接するポリマー層16が形成される。ポリマー24がガイド12側に凝集するため、金属粒子22はガイド12から離れて凝集する。これにより、凝集した金属粒子22から、ガイド12からポリマー層16を介し離間した金属柱14が形成される。このように、ポリマー24と金属粒子22とが自己組織化し、ポリマー層16内に金属柱14が形成される。金属柱14は、ガイド12の延伸方向に延伸する。ガイド12が親水性であり、ポリマー24が親水性ポリマーを含む場合、ポリマー24はガイド12に接するように凝集しやすい。これにより、ポリマー層16のうちガイド12に接する領域は親水性となる。ガイド12が疎水性であり、ポリマー24が疎水性ポリマーを含む場合、ポリマー24はガイド12に接するように凝集しやすい。これにより、ポリマー層16のうちガイド12に接する領域は疎水性となる。このように、ポリマー24をガイド12に接するように凝集させて、ポリマー層16内に金属柱14を効率的に形成するためには、ポリマー24の接触角と、ガイド12の材料の接触角とが近い方がよい。
溶融金属は親水性ポリマーより分極率が高い。分極率が高いポリマーは親水性が高く、親水性の高い物質と低い物質とはより相分離しやすい。よって、溶融金属と相分離しやすいのは、親水性ポリマーより疎水性ポリマーである。よって、金属粒子22が溶融する場合、ガイド12を疎水性とし、ポリマー24が疎水性ポリマーを含むことが好ましい。また、無機絶縁膜等を用いることにより、親水性のガイド12を容易に形成できる。よって、ガイド12を親水性とし、ポリマー24が親水性ポリマーを含むようにしてもよい。
このようにして形成された半導体装置においては、ポリマー層16は、延伸方向に交差する方向から金属柱14を囲む。ガイド12は、金属柱14からポリマー層16を介し離間し、延伸方向に交差する方向からポリマー層16を囲む。ガイド12は、ポリマー層16を完全に囲むように形成されていなくてもよい。すなわち、図1(c)において、ポリマー層16を囲む一部が疎水性であり、一部が親水性でもよい。図1(d)において、ポリマー層16を囲む一部が疎水性であり一部が親水性でもよい。
実施例1によれば、ガイド12側にポリマー24が凝集することによりポリマー層16が形成され、ガイド12から離れて金属粒子22が凝集することにより金属柱14が形成される。これにより、ガイド12から離間して金属柱14が形成される。よって、金属柱14の径および/または金属柱14の間隔を小さくできる。このように、金属柱14の微細化が可能となる。金属柱14を微細化することにより、その配線のキャパシタンスを低減することができる。金属柱14の径および間隔は、例えば0.1μmから10μmとすることができる。金属柱14の微細化のため、金属柱14の径および間隔は1μm以下が好ましい。金属柱14の高さは例えば1μmから100μmとすることができる。例えば、アスペクト比が10以上の金属柱14を形成できる。
熱処理温度は、金属粒子22とポリマー24とが相分離する温度であればよい。例えば、熱処理温度として、150℃から300℃とすることができる。より好ましくは、200℃から250℃である。相分離させるため、熱処理温度は、ポリマー24の融点より高いことが好ましい。
金属粒子22として、熱処理温度より融点の低い材料(例えばポリマー24より融点の低い材料)を用いることができる。この場合、熱処理温度を金属粒子22の融点より高くすることにより、金属柱14が溶融する。このため、金属柱14には細孔が形成されない。金属粒子22を溶融させるため、金属柱14の融点は、ポリマー層16の融点以下であることが好ましいが、ポリマー層16の融点より高くてもよい。金属粒子22として熱処理温度より融点の高い材料を用いた場合、金属柱14は金属粒子22同士が集合して接触した、細孔を有する多粒子体となる。
実施例2は、ポリマー24として親水性ポリマーと疎水性ポリマーの混合物を用いる例である。図2(a)および図2(b)は、実施例2に係る金属柱の形成方法を示す図である。図2(a)は、平面図、図2(b)は、図2(a)のA−A断面図である。実施例2の図2(a)および図2(b)において、ポリマー24として親水性ポリマーと疎水性ポリマーの混合物を用いる。疎水性ポリマーは、親水性ポリマーに比較し疎水性を有する。親水性ポリマーと疎水性ポリマーは、互いに混和しないポリマーである。親水性ポリマーと疎水性ポリマーとの選択は、ポリマー24の分極、親水基の有無、および/またはポリマーの分子量等で適宜選択できる。
図2(a)および図2(b)に示すように、混合物を熱処理することにより、親水性ポリマーと疎水性ポリマーと金属粒子とが相分離する。ガイド12が親水性のとき、親水性ポリマーはガイド12側に凝集し、ガイド12側に形成される第1ポリマー層16aは親水性ポリマー層である。疎水性ポリマーは、ガイド12から離れて凝集し、第1ポリマー層16aの内側に疎水性ポリマー層である第2ポリマー層16bが形成される。金属粒子22は疎水性ポリマーの内側に凝集し、第2ポリマー層16bの内側に金属柱14が形成される。ガイド12が疎水性のとき、疎水性ポリマーはガイド12側に凝集し、親水性ポリマーは、ガイド12から離れて凝集する。これにより、第1ポリマー層16aは疎水性ポリマー層となり、第2ポリマー層16bは親水性ポリマー層となるその他の構成は実施例1と同じであり説明を省略する。
図3(a)および図3(b)は、実施例2の変形例1に係る金属柱の形成方法を示す図である。図3(a)は、平面図、図3(b)は、図3(a)のA−A断面図である。実施例2の変形例1においては、図3(a)および図3(b)に示すように、第1ポリマー層16aの内側に金属柱14が形成される。金属柱14の内側に第2ポリマー層16bが形成される。このように、第1ポリマー層16aと第2ポリマー層16bとの間に金属柱14がリング状に形成される。その他の構成は実施例2と同じであり説明を省略する。
図4(a)および図4(b)は、実施例2の変形例2に係る金属柱の形成方法を示す図である。図4(a)は、平面図、図4(b)は、図4(a)のA−A断面図である。実施例2の変形例2においては、図4(a)および図4(b)に示すように、第1ポリマー層16aと第2ポリマー層16bとの間に複数の金属柱14が形成される。その他の構成は実施例2の変形例1と同じであり説明を省略する。
実施例2およびその変形例によれば、ポリマー24は親水性ポリマーと疎水性ポリマーを含む。これにより、ガイド12が親水性のとき、熱処理において、親水性ポリマーはガイド12側に凝集し、疎水性ポリマーはガイド12から離れて凝集する。よって、第1ポリマー層16aは親水性ポリマー層となり、第2ポリマー層16bは疎水性ポリマー層となる。ガイド12が疎水性のとき、第1ポリマー層16aは疎水性ポリマー層となり、第2ポリマー層16bは親水性ポリマー層となる。このように、親水性ポリマーと疎水性ポリマーとが相分離するときに、金属粒子22も相分離するため、金属粒子22は実施例1に比べ、より凝集し易くなる。よって、金属柱14を精度よく形成することができる。
金属粒子22が溶融する場合、溶融金属は親水性ポリマーより疎水性ポリマーと相分離しやすい。よって、ガイド12を親水性とし、第1ポリマー層16aを親水性ポリマー層とする。これにより、金属柱14は疎水性ポリマーと溶融金属との相分離により形成される。よって、金属柱14をより精度よく形成できる。
実施例2のように、金属柱14は、第2ポリマー層16bの内側に設けられていてもよい。これにより、金属柱14の径を小さくできる。実施例2の変形例1のように、第1ポリマー層16aと第2ポリマー層16bとの間に金属柱14がリング状に設けられていてもよい。実施例2の変形例2のように、第1ポリマー層16aと第2ポリマー層16bとの間に複数の金属柱14が設けられていてもよい。これにより、金属柱14の間隔をより小さくできる。
実施例2およびその変形例のいずれを選択するかは、親水性ポリマーおよび疎水性ポリマーの材料および/または分子量等、金属粒子22の材料および/または粒径、熱処理条件により適宜設定できる。例えば、疎水性ポリマーの疎水性が弱い場合、実施例2のような金属柱14を形成できる。疎水性ポリマーの疎水性が強い場合、実施例2の変形例1のような金属柱14を形成できる。混合物20上に種となる複数の電極を設けることにより、実施例2の変形例2のような金属柱14を形成できる。
実施例3は、ガイド12内に複数の金属柱14を形成する例であリ、ビアミドル法の例である。図5(a)から図5(e)は、実施例3に係る金属柱の形成方法を示す図である。図5(a)および図5(c)は、平面図、図5(b)および図5(d)は、それぞれ図5(a)および図5(c)のA−A断面図、図5(e)は、図5(a)および図5(c)のA−A断面に相当する断面図である。
図5(a)および図5(b)に示すように、ガイド12内に混合物20を充填する。図5(c)および図5(d)に示すように、ガイド12および混合物20上に複数の開口を有する絶縁膜26を形成する。絶縁膜26は、例えば酸化シリコンまたは窒化シリコン等の無機絶縁膜、または樹脂等の有機絶縁膜である。絶縁膜26の複数の開口を介し、混合物20に接するように複数の電極28を形成する。電極28は、例えば、金、銅、ニッケル(Ni)またはチタン(Ti)等の金属層である。絶縁膜26および電極28を形成した後に混合物20をガイド12内に充填してもよい。
図5(e)に示すように、混合物20を熱処理する。複数の電極28を種に金属粒子22が凝集し、それぞれ複数の金属柱14が形成される。その他の構成は、実施例1と同じであり説明を省略する。
実施例3によれば、ガイド12内に複数の金属柱14が設けられている。これにより、ガイド12を微細化しなくとも、金属柱14の微細化が可能となる。特に、金属柱14の間隔を小さくできる。電極28の配置により、金属柱14の配置を任意に設定できる。
また、混合物20に電極28が接していることにより、複数の電極28にそれぞれ接するように複数の金属柱14が設けられる。電極28間では絶縁膜26が混合物20に接しているため、金属柱14は電極28間には形成されない。これにより、複数の金属柱14の間隔をより微細にすることができる。
金属柱14が、錫またはインジウムのような融点の低い金属である場合には、熱処理のときに電極28が溶融しないように、電極28は、金属柱14より融点の高い材料であることが好ましい。錫またはインジウムの種として機能するため、電極28はニッケルであることが好ましい。金属柱14が金または銅のような融点の高い金属である場合には、熱処理のときに電極28が溶融しないため、電極28は、金属柱14と同じ材料でもよい。
電極28が金属柱14を形成するときの種となる場合、ガイド12は設けなくてもよい。また、ガイド12とポリマーの親水性疎水性は対応していなくてもよい。
実施例4は、半導体基板を貫通する貫通電極に金属柱14を用いる例であり、ビアラスト法の例である。図6(a)から図6(e)は、実施例4に係る半導体装置の製造方法を示す断面図である。
図6(a)に示すように、半導体基板10の上にトランジスタ等を含むトランジスタ領域30を形成する。半導体基板10は、例えば単結晶シリコン基板である。半導体基板10上に電極34を形成する。電極34は、例えば銅層またはニッケル層等の金属層である。半導体基板10上に多層配線32を形成する。多層配線32は、複数の絶縁層と配線層とが交互に積層した構造である。絶縁層は例えば酸化シリコン層であり、配線層は銅層等の導電層である。多層配線32とトランジスタ領域30内のトランジスタ等により回路が形成される。多層配線32上に電極38を形成する。電極38は、銅層等の導電層である。電極38と電極34とは、多層配線32内の配線36を介し電気的に接続されている。電極38上にバンプ等を形成してもよい。電極34はトランジスタ領域30のトランジスタと電気的に接続されていてもよい。
図6(b)に示すように、半導体基板10の下面を研磨する。これにより、半導体基板10が、例えば10μmから100μm厚程度に薄膜化される。
図6(c)に示すように、半導体基板10の下面から半導体基板10を貫通する穴18を形成する。穴18の形成はディープRIE(Reactive Ion Etching)法を用いる。穴18の内面にガイド12を形成する。穴18の径は例えば1μmから10μmである。例えば半導体基板10を熱酸化することにより酸化シリコン膜のガイド12を形成する。ガイド12として、酸化シリコン膜等の絶縁膜を例えばCVD(Chemical Vapor Deposition)法を用い形成してもよい。これにより、親水性のガイド12が形成される。また、ガイド12として、穴18の内面にポリマー等の有機絶縁膜を形成してもよい。例えば、PMDA(pyromellitic dianhydride)とODA(oxydianiline)とを重合させることにより、疎水性のポリイミドのガイド12が形成できる。
図6(d)を示すように、実施例1、実施例2およびその変形例の金属柱の形成方法を用い、穴18内にポリマー層16と金属柱14を形成する。図6(e)に示すように、半導体基板10の下面に金属柱14と電気的に接続する電極40を形成する。電極40は、例えば銅層等の金属層である。金属柱14は、電極34と40とを電気的に接続する貫通電極として機能する。金属柱14の径は例えば0.1μmから数μmである。
実施例4の変形例1は、ビアミドル法の例である。図7(a)から図7(e)は、実施例4の変形例1に係る半導体装置の製造方法を示す断面図である。図7(a)に示すように、半導体基板10の上面にトランジスタ領域30を形成する。
図7(b)に示すように、半導体基板10の上面から穴18を形成する。穴18の内面にガイド12を形成する。図7(c)に示すように、実施例1、実施例2およびその変形例の金属柱の形成方法を用い、穴18内にポリマー層16と金属柱14を形成する。図7(d)に示すように、半導体基板10の上面に電極34、多層配線32および電極38を形成する。図7(e)に示すように、半導体基板10の下面を金属柱14が露出するように研磨する。半導体基板10の下面に金属柱14と電気的に接続する電極40を形成する。その他の構成は、実施例4と同じであり説明を省略する。
実施例4の変形例2は、穴18内に複数の金属柱14を形成する例である。図8(a)から図8(d)は、実施例4の変形例2に係る半導体装置の製造方法を示す断面図である。図8(a)に示すように、半導体基板10の上面にトランジスタ領域30形成し、半導体基板10の上面に多層配線32を形成する。多層配線32内の配線36は電極34と38とを電気的に接続する。半導体基板10の上面に複数の電極34が隣接して形成されている。
図8(b)に示すように、半導体基板10の下面を研磨する。隣接する複数の電極34が露出するように、半導体基板10の下面から半導体基板10を貫通する穴18を形成する。穴18の内面にガイド12を形成する。
図8(c)に示すように、実施例3の金属柱の形成方法を用い、穴18内に複数の金属柱14とポリマー層16を形成する。金属柱14は、電極34に接するように形成される。電極34の配置を設定することにより、金属柱14を任意の配置で形成できる。図8(d)に示すように、金属柱14に接する電極40を形成する。金属柱14の間隔は例えば0.1μmから数μmである。その他の構成は、実施例4と同じであり説明を省略する。
実施例4およびその変形例によれば、図6(c)、図7(b)、並びに図8(b)のように、半導体基板10を貫通する貫通孔となる穴18を形成する。図6(c)、図7(b)および図8(b)のように、穴18の内面にガイド12として絶縁膜を形成する。図6(d)、図7(c)および図8(c)のように、穴18内に混合物を充填する。その後、実施例1から3およびその変形例を用いポリマー層16を貫通する貫通電極として金属柱14を形成する。
半導体基板10を貫通する貫通電極を形成する場合、アスペクト比の高い微細な貫通電極を低コストで形成することが難しい。例えば、穴内に絶縁膜を形成する。絶縁膜は、貫通電極と半導体基板との短絡を抑制するため比較的厚くする。絶縁膜内にバリア層およびシード層を形成する。その後、めっき法を用い貫通電極を形成する方法を考える。この方法では、製造工数が多くなり製造コストが高くなる。また、絶縁膜、バリア層、シード層はアスペクト比の高い穴に形成することは難しい。
実施例4およびその変形例では、ポリマー層16が貫通電極と半導体基板との短絡を抑制するための絶縁膜として機能し、ガイド12は、穴18の内面を親水性または疎水性にするためのものである。このため、ガイド12として用いる絶縁膜は薄くてもよい。自己組織化によりポリマー層16を形成するため、ポリマー層16を厚くできる。ポリマー層16を厚くできるため、穴18のアスペクト比に対し、貫通電極のアスペクト比を高くできる。このように、アスペクト比の高い微細な貫通電極を低コストで形成することができる。
金属柱14を形成した後に、ポリマー層16が溶融する温度が加わることは好ましくない。例えば、300℃以上の温度がポリマー層16に加わることは好ましくない。実施例4では、多層配線32を形成した後に金属柱14を形成する。このため、多層配線32の形成する工程において、実施例4の変形例1に比べ高い温度を加えることができる。
実施例4の変形例2では、穴18内に複数の金属柱14が形成される。よって、貫通電極の間隔を微細化することができる。穴18内に複数の金属柱14が形成する方法をビアミドル法に適用してもよい。
なお、実施例4およびその変形例2では、電極34が金属柱14を形成するときの種となるため、ガイド12は設けなくてもよい。また、ガイド12とポリマーの親水性疎水性は対応していなくてもよい。
実施例5は、積層された半導体チップ等の基体同士を接続するマイクロバンプに金属柱14を用いる例である。図9(a)から図9(c)、図10(a)、図10(b)および図11は、実施例5に係る半導体装置の製造方法を示す断面図である。
図9(a)に示すように、半導体チップ11は、半導体基板10、多層配線32および電極38を有する。半導体基板10の上面にトランジスタ領域30が形成されている。半導体基板10上に多層配線32が形成されている。多層配線32上に電極38が形成されている。半導体基板10を貫通する貫通電極が設けられていてもよい。
図9(b)に示すように、半導体チップ11上にガイド12を形成する。ガイド12は、例えば絶縁膜であり、例えば酸化シリコン膜等の無機絶縁体または樹脂等の有機絶縁体である。ガイド12の少なくとも側面は親水性または疎水性である。ガイド12は電極38を囲むように形成されている。
図9(c)に示すように、半導体チップ11上に混合物20を形成する。混合物20は、ガイド12を覆うように形成する。
図10(a)に示すように、半導体チップ11aおよび11bを、混合物20同士が対向するように配置する。半導体チップ11aおよび11bは、例えば図9(c)に示した半導体チップ11である。これにより、半導体チップ11aおよび11bの互いに対向する面に複数の電極38が配置される。図10(b)に示すように、半導体チップ11aおよび11bの混合物20を接触させる。
図11に示すように、熱処理することにより、ガイド12側にポリマーが凝集しポリマー層16が形成される。電極38を種に金属粒子が凝集し電極38同士を接続する金属柱14が形成される。金属柱14は、半導体チップ11aと11bとを電気的に接続する。金属柱14の径および間隔は、例えば0.1μmから10μmである。金属柱14の高さは、例えば1μmから数十μmである。
実施例5によれば、図10(a)のように、第1基体として半導体チップ11a上に第2基体として半導体チップ11bを配置する。図11のように、実施例1から3およびその変形例を用い、半導体チップ11aと11bとを電気的に接続するバンプとして金属柱14を形成する。具体的には、金属柱14は、半導体チップ11aの複数の電極38と半導体チップ11bの複数の電極38とをそれぞれ接続する。
非特許文献1の方法では、隣接する電極間にバンプが形成されないようにするため、電極間隔を小さくすることが難しい。実施例5では、ガイド12が設けられているため、電極38の間隔が小さくても金属柱14を形成することができる。よって、バンプの微細化が可能となる。
実施例5では、半導体チップ11aおよび11bの両方にガイド12が設けられているが、半導体チップ11aおよび11bの少なくとも一方にガイド12が設けられていればよい。また、半導体チップ11aおよび11bの両方のガイド12に混合物20を充填しているが、半導体チップ11aおよび11bの少なくとも一方の面に混合物20を形成することにより、半導体チップ11aおよび11bの少なくとも一方の面に形成されたガイド12内に混合物20を充填してもよい。
実施例5では、第1基体および第2基体として、それぞれ半導体チップ11aおよび11bを例に説明したが、第1基体および第2基体の少なくとも一方はインターポーザでもよく、配線基板でもよい。
実施例6は、半導体チップが検出回路および切換回路を有する例である。図12は、実施例5において位置合わせずれが生じた例である。図12に示すように、実施例5において、半導体チップ11aと11bとを対向させ配置するときに、位置合わせがずれることがある。実施例5では金属柱14のピッチを小さくできる。例えば、電極38のピッチを1μm以下とすることができる。一方、半導体チップ11aと11bとの位置合わせ精度は例えば数μmである。よって、位置合わせずれが生じると、本来の接続されるべき電極38同士と異なる電極38同士が金属柱14により電気的に接続されてしまう。実施例6では、このような課題を解決する。
図13は、実施例6に係る半導体装置のブロック図である。半導体チップ11aおよび11bは、それぞれ検出回路50aおよび50b、切換回路52aおよび52b、並びに内部回路54aおよび54bを備えている。検出回路50aおよび50b、切換回路52aおよび52b並びに内部回路54aおよび54bは、トランジスタ領域30内のトランジスタと多層配線32とにより形成される電子回路に含まれる。複数の電極38aおよび38bと検出回路50aおよび50bとは、複数の配線60aおよび60bによりそれぞれ電気的に接続されている。検出回路50aおよび50bと切換回路52aおよび52bとは複数の配線62aおよび62bによりそれぞれ電気的に接続されている。切換回路52aおよび52bと内部回路54aおよび54bとは複数の配線64aおよび64bによりそれぞれ電気的に接続されている。半導体チップ11aの複数の電極38aと半導体チップ11bの複数の電極38bとはそれぞれ複数の金属柱14により電気的に接続されている。
内部回路54aおよび54bは、半導体チップの本来の機能を実現する回路(第1回路および第2回路)であり、それぞれ電極38aおよび38bと配線60aおよび60bから64aおよび64bを介し電気的に接続されている。検出回路50aおよび50bは、複数の電極38aの少なくとも1つの電極38aが複数の電極38bのうちいずれの電極38bと接続されているかを検出する。切換回路52aおよび52bは、検出回路50aおよび50bの検出結果に基づき、内部回路54aと複数の電極38aとの接続、および内部回路54bと複数の電極38bとの接続、の少なくとも一方を切り換える。
検出回路50aおよび50bとしてバウンダリスキャン回路を用いる例を説明する。図14は、実施例6の検出回路の一例を示すブロック図である。切換回路52aおよび52bの図示を省略している。半導体チップ11aから11bに信号が出力される場合を説明するが、半導体チップ11bから11aに信号が出力される場合も同様である。
図14に示すように、半導体チップ11aおよび11bは、それぞれ検出回路50aおよび50b、並びに内部回路54aおよび54bを備えている。検出回路50aおよび50bは、それぞれBS(バウンダリスキャン)回路72aおよび72b、バッファ74aおよび74b、並びに制御回路76aおよび76bを備えている。
BS回路72aは、制御回路76aの指示に基づき、内部回路54aの動作時には内部回路54aが出力する信号をバッファ74aに出力し、バウンダリスキャン時には、隣接するBS回路72aから入力したバウンダリスキャン信号をクロックに同期して別のBS回路72aに出力する。バッファ74aはBS回路72aから入力された信号のレベル等を調整し電極38aに出力する。
BS回路72bは、制御回路76bの指示に基づき、内部回路54bの動作時にはバッファ74bが出力した信号を内部回路54bに出力し、バウンダリスキャン時には、隣接するBS回路72bから入力したバウンダリスキャン信号をクロックに同期して別のBS回路72bに出力する。バッファ74bは電極38bに入力した信号のレベル等を調整しBS回路72bに出力する。
制御回路76aおよび76bは、BS回路72aおよび72bを制御し、バウンダリスキャンを行なう。配線78aおよび78bは、バウンダリスキャン信号が伝搬する。電極38aおよび38bは、内部回路54aと54bとの間を伝搬する信号が入力または出力する。電極38aと38bとは金属柱14により電気的に接続されている。電極38cおよび38dは、バウンダリスキャン信号が入力または出力し、金属柱14により接続されている。電極38eおよび38fは、制御回路76aと76bとの間を伝搬する制御信号が入力または出力し、金属柱14により接続されている。
制御回路76aおよび76bがバウンダリスキャンを行なうことにより、複数の電極38aの少なくとも1つの電極38aが複数の電極38bのうちいずれの電極38bと接続されているかを検出できる。
半導体チップ11aと11bの位置合わせずれにより、電極38cと38dが接続されない、および/または、電極38eと38fが接続されない場合、バウンダリスキャンを行なうことができなくなる。そこで、半導体チップ11aと11bが位置合わせずれしても、電極38cと38dが接続され、電極38eと38fが接続されるようにする。例えば、38cから38fをそれぞれ複数設ける。または、電極38cから38fの面積を大きくする。これにより、半導体チップ11aと11bとが位置合わせずれして接合されても、複数の電極38cと複数の38dのいずれかが接続される。電極38eと38fも同様である。
図15および図16は、実施例6に係る半導体装置の動作の一例を説明するブロック図である。検出回路50の図示を省略している。図15および図16に示すように、切換回路52aおよび52bは、それぞれ複数の配線62aおよび62bと複数の配線64aおよび64bとの接続を切り換える複数のスイッチ66aおよび66bを備えている。スイッチ66aおよび66bは、それぞれ複数の配線62aおよび62bに接続される端子AからHと、複数の配線64aおよび64bに接続される端子aからhと、を任意に接続または遮断することができる。
図15においては、本来接続されるべき電極38aおよび38b同士がシフトすることなく金属柱14により接続されている。スイッチ66aおよび66bは、端子AからHをそれぞれ端子aからhに接続する。これにより、本来接続されるべき接続関係で内部回路54aおよび54b同士が電気的に接続される。
図16においては、電極38aおよび38b同士がシフトして接続されている。図16の例では、電極38bが左側に2つシフトし電極38aに接続されている。切換回路52aは、端子AからFをそれぞれ端子bからgに接続する。切換回路52bは、端子CからHをそれぞれ端子bからgに接続する。これにより、本来接続されるべき接続関係で内部回路54aおよび54b同士が電気的に接続される。なお、内部回路54aおよび54bの両端の配線64aおよび64bはダミーである。
実施例6によれば、検出回路50aおよび50bが電極38aおよび38b同士の接続関係を検出し、切換回路52aおよび52bは、内部回路54aと電極38aとの接続、および内部回路54bと電極38bとの接続の少なくとも一方を切り換える。これにより、半導体チップ11aおよび11bの位置合わせ精度が電極38aおよび38bのピッチより大きい場合に、電極38aおよび38b同士の接続が本来の接続関係からシフトしていても内部回路54aおよび54b同士を本来の接続関係で接続させることができる。
半導体チップ11aおよび11b同士の位置合わせが回転をともなわずに平行にずれた場合、電極38aと電極38bとのシフトの方向および量は、全ての電極38aおよび38bで同じである。このため、例えば、電極38aおよび38bが同じピッチで配列している場合、切換回路52aおよび52bは、電極38aと電極38bとの接続が同じ方向かつ同じ量シフトするように、接続を切り換えればよい。また、検出回路50aおよび50bは、1つの電極38aについて、いずれの電極38bと接続されているか検出すればよい。これにより、電極38aと38bとのシフト方向および量が定まる。
検出回路50aおよび50bのいずれか一方は設けられていなくてもよい。切換回路52aおよび52bのいずれか一方は設けられていなくてもよい。
実施例6では、実施例5の方法を用い半導体チップ11aおよび11bを積層する場合を例に説明したが、半導体チップ11aおよび11bが他の方法で積層される場合に、検出回路50aおよび50b並びに切換回路52aおよび52bを適用してもよい。
実施例7は、水平方向に伸びる金属柱を形成する例である。図17(a)および図17(b)は、実施例7に係る金属柱14の形成方法を示す図である。図17(a)は平面図、図17(b)は、図17(a)のA−A断面図である。実施例1と同様に、基体の表面に水平方向に伸びるよう設けられた1対のガイド12の間に、金属粒子とポリマーとを含む混合物を充填する。その後、図17(a)および図17(b)に示すように、混合物を熱処理することにより、金属粒子とポリマーとが相分離する。
このとき、ポリマーが各ガイド12側に凝集し、1対のポリマー層16が形成されるとともに、金属粒子が各ガイド12から離れて凝集し、各ポリマー層16の間に金属柱14が形成される。各ポリマー層16および金属柱14は、各ガイド12の延伸方向に沿って、水平方向に延伸する。その他の構成は実施例1と同じであり、説明を省略する。このように、本発明の実施の形態の半導体装置の製造方法によれば、垂直方向に伸びる金属柱14だけでなく、水平方向に伸びる金属柱14を形成することもできる。また、あらかじめ各ガイド12を右や左に曲げておくことにより、真っ直ぐ伸びるだけでなく、右や左に曲がる金属柱14を形成することもできる。
実施例8は、金属配線の間隔を狭くする方法を示す例である。図18および図19は、実施例8に係る金属柱14の形成方法を示す断面図である。図18(a)に示すように、酸化シリコン等から成る1対のガイド12を基体80の表面に設け、基体80の表面および各ガイド12の表面を覆うよう、薄い金属膜82を形成する。さらに、各ガイド12の中間部の金属膜82の上に、各ガイド12と間隔をあけて、各ガイド12と同じ材料の薄いガイド層84を形成する。実施例1と同様に、各ガイド12の内側の金属膜82およびガイド層84の上に、金属粒子22とポリマー24とを含む混合物20を充填する。このとき、金属粒子22と金属膜82とは、同じ種類の金属または接触角が近い金属から成ることが好ましい。
その後、図18(b)に示すように、混合物20を熱処理することにより、金属粒子22とポリマー24とが相分離する。このとき、金属粒子22が、金属膜82が露出した各ガイド12側に凝集して、1対の金属柱14が形成されるとともに、ポリマー24が各金属柱14の間のガイド層84の範囲に凝集し、ポリマー層16が形成される。各ガイド12の表面に露出した金属膜82、およびポリマー層16の下の金属膜82を取り除くことにより、互いに分離された金属柱14を形成することができる。これにより、図17の実施例7に示すような、ポリマー層16の間に金属柱14を形成する場合と比べて、より狭い間隔で金属柱14を形成することができ、金属柱14から成る金属配線の間隔を狭くすることができる。なお、金属柱14は、垂直方向に伸びる配線を構成していても、水平方向に伸びる配線を構成していてもよい。
実施例8の変形例として、図19(a)に示すように、基体80の表面に、1対の金属製の芯部86を設け、基体80の表面および各芯部86の表面を覆うよう、酸化シリコン等から成る薄膜88を形成する。ここで、各芯部86と、各芯部86を覆う部分の薄膜88とが、それぞれガイド12を構成している。実施例1と同様に、各ガイド12の内側の薄膜88の上に、金属粒子22とポリマー24とを含む混合物20を充填する。
その後、図19(b)に示すように、混合物20を熱処理することにより、金属粒子22とポリマー24とが相分離する。このとき、ポリマー24が、薄膜88に沿って凝集し、各ガイド12の間で薄膜88の表面を覆うようポリマー層16が形成されるとともに、金属粒子22がポリマー層16の表面中央部に凝集し、金属柱14が形成される。各芯材86の上部の薄膜88を取り除くことにより、金属製の各芯材86および金属柱14を形成することができる。金属製の各芯材86および金属柱14を金属配線として利用することにより、図17の実施例7と比べて、より狭い間隔で金属配線を形成することができる。なお、金属製の各芯材86および金属柱14は、垂直方向に伸びる配線を構成していても、水平方向に伸びる配線を構成していてもよい。
実施例9は、一度に多層での配線を行う方法を示す例である。図20(a)および図20(b)は、実施例9に係る金属柱14の形成方法を示す断面図である。図20(a)に示すように、まず、最下層として、薄い板状の支持体90の表面に、水平方向に伸びるよう複数のガイド12を設け、実施例1と同様に、各ガイド12の間に、金属粒子22とポリマー24とを含む混合物20を充填する。次に、その上に、下から2番目の層として、支持体90を積み重ね、同様にして複数のガイド12を設けて混合物20を充填する。以下同様にして、支持体90とガイド12と混合物20とから成る層を複数積層する。なお、支持体90は、各ガイド12と同じ材質であることが好ましい。
その後、図20(b)に示すように、混合物20を熱処理することにより、金属粒子22とポリマー24とが相分離する。このとき、ポリマー24が支持体90および各ガイド12側に凝集し、ポリマー層16が形成されるとともに、金属粒子22が支持体90および各ガイド12から離れて凝集し、ポリマー層16の内部に金属柱14が形成される。その他の構成は実施例1と同じであり、説明を省略する。これにより、複数の支持体90が積み重なった各層に、一度に金属柱14を形成することができる。このため、ポリマー層16を取り除くことにより、多層配線を形成することができる。
図20(a)および(b)に示すように、支持体90の各ガイド12の間に孔92を開けておくことにより、その支持体90の表面に形成される金属柱14と、下の支持体90との間に形成される金属柱14とを接続することができ、各支持体90間の層同士を電気的に接続することができる。形成されたポリマー層16を取り除くことができるよう、支持体90の側方から各ガイド12の間の空間に連絡可能に、各ガイド12が支持体90の表面に設けられていることが好ましい。
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 半導体基板
11、11a、11b 半導体チップ
12 ガイド
14 金属柱
16 ポリマー層
16a 第1ポリマー層
16b 第2ポリマー層
18 穴
20 混合物
22 金属粒子
24 ポリマー
26 絶縁膜
28、34、38、38a−38f、40 電極
30 トランジスタ領域
32 多層配線
36 配線
50a、50b 検出回路
52a、52b 切換回路
54a、54b 内部回路
60a、60b、62a、62b、64a、64b 配線
66a、66b スイッチ
72a,72b BS回路
74a、74b バッファ
76a、76b 制御回路
78a、78b 配線
80 基体
82 金属膜
84 ガイド層
86 芯部
88 薄膜
90 支持体
92 孔

Claims (32)

  1. 延伸方向に延伸する金属柱と、
    前記延伸方向に交差する方向から前記金属柱を囲むポリマー層と、
    前記金属柱から前記ポリマー層を介し離間し、前記交差する方向に前記ポリマー層を囲むガイドと、
    を具備することを特徴とする半導体装置。
  2. 前記延伸方向に積層された第1基体および第2基体を具備し、
    前記金属柱は、前記第1基体と前記第2基体とを電気的に接続するバンプであることを特徴とする請求項1記載の半導体装置。
  3. 前記ガイドは、前記第1基体と前記第2基体の少なくとも一方に設けられていることを特徴とする請求項2記載の半導体装置。
  4. 前記第1基体の前記第2基体に対抗する面に設けられた複数の第1電極と、
    前記第2基体の前記第1基体に対向する面に設けられた複数の第2電極と、
    を具備し、
    前記金属柱は、前記複数の第1電極と前記複数の第2電極とをそれぞれ接続することを特徴とする請求項2または3記載の半導体装置。
  5. 前記第1基体に設けられ、前記複数の第1電極と電気的に接続された第1回路と、
    前記第2基体に設けられ、前記複数の第2電極と電気的に接続された第2回路と、
    前記複数の第1電極のうち少なくとも1つの第1電極が前記複数の第2電極のうちいずれの第2電極と接続されているかを検出する検出回路と、
    前記検出回路の検出結果に基づき、前記第1回路と前記複数の第1電極との接続および前記第2回路と前記複数の第2電極との接続の少なくとも一方を切り換える切換回路と、
    を具備することを特徴とする請求項4記載の半導体装置。
  6. 半導体基板を具備し、
    前記ガイドは前記半導体基板を貫通する貫通孔の内面に形成された絶縁体膜であり、
    前記ポリマー層は前記貫通孔内に充填され、
    前記金属柱は前記ポリマー層を貫通する貫通電極であることを特徴とする請求項1記載の半導体装置。
  7. 前記金属柱は水平方向に延伸しており、
    前記ポリマー層は、前記延伸方向に交差する方向から前記金属柱を挟むよう設けられ、
    前記ガイドは1対から成り、前記金属柱から前記ポリマー層を介し離間し、前記交差する方向に前記金属柱と前記ポリマー層とを挟むよう設けられていることを
    特徴とする請求項1記載の半導体装置。
  8. 1または複数の前記金属柱と、複数の前記ガイドとが表面に沿って延伸するよう設けられた板状の支持体を、前記表面に対して垂直方向に複数積み重ねて成ることを特徴とする請求項7記載の半導体装置。
  9. 前記ガイドは内部が金属製であることを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。
  10. 前記金属柱は、前記ガイド内に複数設けられていることを特徴とする請求項1から9のいずれか一項記載の半導体装置。
  11. 前記金属柱は、前記ガイド内に1つ設けられていることを特徴とする請求項1から9のいずれか一項記載の半導体装置。
  12. 前記ガイドは親水性であり、前記ポリマー層のうち前記ガイドに接する領域は親水性であることを特徴とする請求項1から11のいずれか一項記載の半導体装置。
  13. 前記ポリマー層は前記ガイドの内側に設けられた親水性ポリマー層と前記親水性ポリマー層の内側に設けられた疎水性ポリマー層とを含み、
    前記金属柱は前記疎水性ポリマー層の内側に設けられていることを特徴とする請求項12記載の半導体装置。
  14. 前記ポリマー層は前記ガイドの内側に設けられた親水性ポリマー層と前記親水性ポリマー層の内側に設けられた疎水性ポリマー層とを含み、
    前記金属柱は前記親水性ポリマー層と前記疎水性ポリマー層との間にリング状に設けられていることを特徴とする請求項12記載の半導体装置。
  15. 前記ポリマー層は前記ガイドの内側に設けられた親水性ポリマー層と前記親水性ポリマー層の内側に設けられた疎水性ポリマー層とを含み、
    前記金属柱は前記親水性ポリマー層と前記疎水性ポリマー層との間に複数設けられていることを特徴とする請求項12記載の半導体装置。
  16. 前記ガイドは疎水性であり、前記ポリマー層のうち前記ガイドに接する領域は疎水性であることを特徴とする請求項1から11のいずれか一項記載の半導体装置。
  17. 前記ポリマー層は前記ガイドの内側に設けられた疎水性ポリマー層と前記疎水性ポリマー層の内側に設けられた親水性ポリマー層とを含み、
    前記金属柱は前記親水性ポリマー層の内側に設けられていることを特徴とする請求項16記載の半導体装置。
  18. 前記ポリマー層は前記ガイドの内側に設けられた疎水性ポリマー層と前記疎水性ポリマー層の内側に設けられた親水性ポリマー層とを含み、
    前記金属柱は前記疎水性ポリマー層と前記親水性ポリマー層との間にリング状に設けられていることを特徴とする請求項16記載の半導体装置。
  19. 前記ポリマー層は前記ガイドの内側に設けられた疎水性ポリマー層と前記疎水性ポリマー層の内側に設けられた親水性ポリマー層とを含み、
    前記金属柱は前記疎水性ポリマー層と前記親水性ポリマー層との間に複数設けられていることを特徴とする請求項16記載の半導体装置。
  20. 前記金属柱は、多粒子体であることを特徴とする請求項1から19のいずれか一項記載の半導体装置。
  21. 前記金属柱の材料は前記ポリマー層の材料の融点以下の融点を有することを特徴とする請求項1から19のいずれか一項記載の半導体装置。
  22. 積層された第1基体および第2基体と、
    前記第1基体の前記第2基体に対向する面に設けられた複数の第1電極と、
    前記第2基体の前記第1基体に対向する面に設けられた複数の第2電極と、
    前記複数の第1電極と前記複数の第2電極とをそれぞれ接続する複数のバンプと、
    前記第1基体に設けられ、前記複数の第1電極と電気的に接続された第1回路と、
    前記第2基体に設けられ、前記複数の第2電極と電気的に接続された第2回路と、
    前記複数の第1電極のうち少なくとも1つの第1電極が前記複数の第2電極のうちいずれの第2電極と接続されているかを検出する検出回路と、
    前記検出回路の検出結果に基づき、前記第1回路と前記複数の第1電極との接続および前記第2回路と前記複数の第2電極との接続の少なくとも一方を切り換える切り換え回路と、
    を具備することを特徴とする半導体装置。
  23. 金属粒子とポリマーとを含む混合物をガイド内に充填する工程と、
    前記ガイド側に前記ポリマーが凝集することにより前記ガイドに接するポリマー層が形成され、前記ガイドから前記ポリマー層を介し離間して前記金属粒子が凝集することにより、前記金属粒子から前記ガイドの延伸方向に延伸する金属柱が形成されるように、前記混合物を熱処理する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  24. 第1基体上に第2基体を配置する工程を含み、
    前記熱処理する工程は、前記第1基体と前記第2基体とを電気的に接続するバンプとして前記金属柱を形成する工程を含むことを特徴とする請求項23記載の半導体装置の製造方法。
  25. 前記混合物を充填する工程は、前記第1基体および前記第2基体の少なくとも一方の面に前記混合物を形成することにより、前記第1基体および前記第2基体の少なくとも一方の前記面に形成された前記ガイド内に前記混合物を充填する工程を含むことを特徴とする請求項24記載の半導体装置の製造方法。
  26. 半導体基板を貫通する貫通孔を形成する工程と、
    前記貫通孔の内面に前記ガイドとして絶縁膜を形成する工程と、
    を含み、
    前記混合物を充填する工程は、前記貫通孔内に前記混合物を充填する工程であり、
    前記金属柱は前記ポリマー層を貫通する貫通電極であることを特徴とする請求項23記載の半導体装置の製造方法。
  27. 前記ガイドは1対から成り、それぞれ水平方向に伸びており、
    各ガイドの間に前記混合物を充填して熱処理を行うことにより、各ガイドに接する前記ポリマー層が形成され、各ガイドから前記ポリマー層を介し離間して、水平方向に延伸する前記金属柱が形成されることを
    特徴とする請求項23記載の半導体装置の製造方法。
  28. 前記ガイドは親水性であり、
    前記ポリマーは少なくとも親水性ポリマーを含むことを特徴とする請求項23から27のいずれか一項記載の半導体装置の製造方法。
  29. 前記ポリマーは親水性ポリマーと疎水性ポリマーを含み、
    前記混合物を熱処理する工程において、前記親水性ポリマーは前記ガイド側に凝集し、前記疎水性ポリマーは前記ガイドから離れて凝集することを特徴とする請求項28記載の半導体装置の製造方法。
  30. 前記ガイドは疎水性であり、
    前記ポリマーは少なくとも疎水性ポリマーを含むことを特徴とする請求項23から27のいずれか一項記載の半導体装置の製造方法。
  31. 前記ポリマーは親水性ポリマーと疎水性ポリマーを含み、
    前記混合物を熱処理する工程において、前記疎水性ポリマーは前記ガイド側に凝集し、前記親水性ポリマーは前記ガイドから離れて凝集することを特徴とする請求項30記載の半導体装置の製造方法。
  32. 前記混合物を熱処理する工程は、前記ポリマーの融点より高い温度で前記混合物を熱処理する工程であることを特徴とする請求項23から31のいずれか一項記載の半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7283739B2 (ja) * 2019-03-29 2023-05-30 国立大学法人東北大学 微細配線構造の製造方法および微細配線構造の製造装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315946A (ja) * 1995-03-14 1996-11-29 Fujikura Rubber Ltd 基板の接続方法および接続装置
JP2006019328A (ja) * 2004-06-30 2006-01-19 Nec Corp 積層型半導体装置
JP2010114155A (ja) * 2008-11-04 2010-05-20 Nikon Corp 積層半導体装置および積層半導体装置の製造方法
JP2011018778A (ja) * 2009-07-09 2011-01-27 Panasonic Corp 自己組織化パターン形成方法
JP2012009820A (ja) * 2010-05-21 2012-01-12 Napura:Kk 電子デバイス及びその製造方法
JP2012015209A (ja) * 2010-06-29 2012-01-19 Advantest Corp 貫通配線基板および製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1933696A (zh) * 2005-07-22 2007-03-21 索尼株式会社 多层布线板及其制作方法
US9792718B2 (en) * 2008-07-25 2017-10-17 Qualcomm Incorporated Mapping graphics instructions to associated graphics data during performance analysis
US7884016B2 (en) * 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
US9350001B2 (en) * 2010-07-09 2016-05-24 Samsung Sdi Co., Ltd. Battery pack for a lithium polymer Battery
KR20120030782A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 저유전 물질을 이용한 쓰루 실리콘 비아(tsv) 형성방법
KR20120031811A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5894445B2 (ja) * 2012-01-23 2016-03-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP5973763B2 (ja) 2012-03-28 2016-08-23 東京エレクトロン株式会社 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP5835123B2 (ja) 2012-06-21 2015-12-24 Jsr株式会社 パターン形成用自己組織化組成物及びパターン形成方法
KR101932660B1 (ko) * 2012-09-12 2018-12-26 삼성전자 주식회사 Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법
JP2014238921A (ja) * 2013-06-06 2014-12-18 昭栄化学工業株式会社 異方性導電フィルム及びその製造方法並びに樹脂・金属複合体の製造方法
US9837380B2 (en) * 2014-01-28 2017-12-05 Infineon Technologies Austria Ag Semiconductor device having multiple contact clips

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08315946A (ja) * 1995-03-14 1996-11-29 Fujikura Rubber Ltd 基板の接続方法および接続装置
JP2006019328A (ja) * 2004-06-30 2006-01-19 Nec Corp 積層型半導体装置
JP2010114155A (ja) * 2008-11-04 2010-05-20 Nikon Corp 積層半導体装置および積層半導体装置の製造方法
JP2011018778A (ja) * 2009-07-09 2011-01-27 Panasonic Corp 自己組織化パターン形成方法
JP2012009820A (ja) * 2010-05-21 2012-01-12 Napura:Kk 電子デバイス及びその製造方法
JP2012015209A (ja) * 2010-06-29 2012-01-19 Advantest Corp 貫通配線基板および製造方法

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