KR20120030782A - 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법 - Google Patents

저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법 Download PDF

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KR20120030782A
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안상훈
이장희
백종민
김경희
박병률
김병희
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Abstract

저유전 절연막을 비아 절연막으로 사용하여 단차 도포성을 개선하고, 알. 씨 딜레이(RC Delay)를 감소시킬 수 있는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법에 관해 개시한다. 이를 위해 본 발명은, 반도체 기판을 식각하여 1차 비아홀을 형성하는 단계와, 1차 비아홀을 채우는 저유전 절연막을 증착하는 단계와, 저유전 절연막이 채워진 1차 비아홀을 식각하여 2차 비아홀을 형성하여 저유전 절연막으로 이루어진 비아 절연막과 반도체 기판 상부에 금속층간 절연막을 동시에 형성하는 단계와, 2차 비아홀을 채우는 금속층 증착 단계와, 반도체 기판 상부의 금속층을 제거하는 단계를 포함하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법을 제공한다.

Description

저유전 물질을 이용한 쓰루 실리콘 비아(ＴＳＶ) 형성방법{Method of forming through silicon via using low-k material}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 3차원 패키징 기술에서 상하간 적층된 반도체 칩들을 연결하는데 폭넓게 적용되는 쓰루 실리콘 비아(TSV: Through Silicon Via, 이하 'TSV'라 함)의 형성방법에 관한 것이다.
기존에 반도체 칩은 와이어(wire) 혹은 범프(bump)를 통해 반도체 패키지의 기본 프레임인 반도체 패키지용 인쇄회로기판(PCB)과 전기적으로 연결되는 것이 일반적이었다. 하지만 최근들어 멀티칩 패키지(MCP: Multichip Package), SIP(System In Package)와 같은 고성능 반도체 패키지의 개발이 활발해지고 있다. 이에 따라 하나의 반도체 패키지 내부에 더 많은 반도체 칩을 수직 방향으로 탑재하는 3D(3-dimension) 패키징 기술의 개발이 활발해지고 있다. 이때 수직방향으로 탑재된 반도체 칩들은 종래의 와이어 혹은 범프 대신에 TSV를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
이러한 TSV를 통한 반도체 칩의 수직 방향 연결은, 신호의 연결 길이를 짧게 하여 반도체 패키지의 전기적 특성을 개선할 수 있으며, 반도체 패키지의 크기를 줄일 수 있으며, 궁극적으로 반도체 소자의 대역폭(bandwidth)을 증가시킬 수 있는 장점이 있다. 따라서 3D 패키징 기술을 발전시키기 위해서는 안정적인 TSV의 형성방법이 절실히 필요하다고 할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 비아 절연막의 단차 도포성(step coverage)을 개선하고 알. 씨 딜레이(RC Delay)를 감소시킬 수 있는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법은, 반도체 기판을 식각하여 1차 비아홀을 형성하는 단계와, 상기 1차 비아홀을 채우는 저유전 절연막을 증착하는 단계와, 상기 저유전 절연막이 채워진 1차 비아홀을 식각하여 2차 비아홀을 형성하여 저유전 절연막으로 이루어진 비아 절연막과 반도체 기판 상부에 금속층간 절연막을 동시에 형성하는 단계와, 상기 2차 비아홀을 채우는 금속층 증착 단계와, 상기 반도체 기판 상부의 상기 금속층을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 1차 비아홀에 저유전 절연막을 증착하는 단계 후, 상기 저유전 절연막의 유전상수를 낮추는 공정을 더 진행하는 것이 적합하다.
바람직하게는, 상기 저유전 절연막의 유전상수를 낮추는 공정은, 열 큐어링 및 UV 광선 큐어링 중 하나일 수 있다. 이때, 상기 열 큐어링 및 UV 광선 큐어링은, 450℃ 이하의 온도에서 산소분위기 혹은 불활성(inert) 분위기에서 진행할 수 있다. 상기 저유전 절연막은, 유전상수가 2.0~3.5 사이의 물질로서, 탄소가 1~30%인 SiOCH 막질일 수 있다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 저유전 절연막을 증착하는 방식은, SOD(Spin On Deposition) 및 FCVD(Flowable Chemical Vapor Deposition) 방식 중에서 선택된 하나의 방식을 이용할 수 있다.
상기 저유전 절연막이 채워진 1차 비아홀을 식각하여 2차 비아홀을 형성하는 방법은, 금속 마스크, 산화막 마스크, 질화막 마스크 및 이들 중 어느 하나를 포함하는 다층막 마스크로 이루어진 하드마스크 군에서 선택된 어느 하나의 마스크를 사용할 수 있다.
한편, 상기 2차 비아홀을 형성하는 단계 후, 상기 비아절연막 및 상기 금속층간 절연막의 식각 손상을 치유하는 공정을 더 진행할 수 있다. 상기 식각 손상을 치유하는 공정은, 상기 저유전 절연막 내에 흡착된 물을 제거하는 공정으로, 열처리, UV처리 및 IR 처리 중에서 선택된 하나의 공정을 통하여 달성될 수 있다.
또한, 상기 식각 손상을 치유하는 공정은, 상기 저유전 절연막 내에 탄소 성분을 증가시키는 공정일 수도 있다.
본 발명의 바람직한 실시예에 의하면, 상기 2차 비아홀을 채우는 금속층을 증착하기 전에, 상기 2차 비아홀 내부에 장벽층(barrier layer)을 형성하는 공정을 더 진행할 수 있으며, 상기 장벽층의 재질은, Ta, TaN, Ru, Co, Mn, TiN, Ti/TiN, WN, Ni, NiB 및 이들 중 어느 하나를 포함하는 다층막으로 이루어진 금속군 중에서 선택된 하나의 재질일 수 있다.
바람직하게는, 상기 2차 비아홀을 채우는 금속층은, Cu 및 W로 이루어진 저 저항 금속 군에서 선택된 하나의 재질일 수 있으며, 상기 비아절연막은, 상기 2차 비아홀 바닥면의 두께가 상기 2차 비아홀 측벽의 두께보다 더 두꺼울 수 있다.
상기 반도체 기판 상부의 금속층을 제거하는 방식은, 상기 금속층간 절연막을 연마 저지층으로 화학 기계적 연마 공정을 진행하여 제거할 수 있으며, 상기 반도체 기판은, 금속층간 절연막이 형성된 활성면 하부에, 플러그가 형성될 수 있으며, 여기서 상기 금속층을 제거하는 단계 후, 상기 플러그를 외부로 연장시키는 금속 배선 형성공정을 더 진행할 수 있으며, 상기 금속 배선 공정은 구리를 사용하여 진행할 수 있다.
따라서, 상술한 본 발명에 의하면, 첫째, TSV와 인접한 비아 절연막 및 금속층간 절연막을 저유전 절연막으로 형성하여 집적회로 내부에서 기생 용량에 의한 전기 신호의 알. 씨 딜레이(RC Delay)를 감소시킬 수 있다. 둘째, TSV 내부의 비아 절연막을 증착 방식 대신에 반응성 이온 식각(RIE)으로 형성하여, 비아 절연막의 단차 도포성 및 표면 상태를 개선할 수 있다. 셋째 비아 절연막을 형성할 때, 플러그 위의 금속층간 절연막을 동시에 형성하기 때문에 제조 공정을 단순화시킬 수 있다.
도 1은 본 발명의 바람직할 실시예에 의한 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법을 설명하기 위한 플로차트(flowchart)이다.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 따른 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법을 보여주는 단면도들이다.
도 10은 본 발명의 실시예에 따라 제조된 반도체 기판이 적용된 적층형 멀티칩 패키지를 보여주는 단면도이다.
도 11 및 도 12는 본 발명에 의한 저유전 물질을 이용한 쓰루 실리콘 비아(TSV)가 형성된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 블록도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 포함한다 또는 거진다 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 바람직할 실시예에 의한 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법을 설명하기 위한 플로차트(flowchart)이다.
도 1을 참조하면, 반도체 기판에 1차 비아홀을 형성(S100)한다. 이어서 상기 1차 비아홀이 형성된 반도체 기판 위에 저유전 절연막을 증착(S200)한다. 상기 저유전 절연막은 상기 1차 비아홀을 채우고 상기 반도체 기판 상부를 덮는 두께로 증착할 수 있다. 이어서 상기 저유전 절연막에 대한 큐어링을 진행(S300)하여 저유전 절연막의 유전상수를 낮춘다. 그리고 상기 저유전 절연막이 증착된 반도체 기판 위에 하드 마스크를 사용하여 상기 1차 비아홀을 다시 식각하여 2차 비아홀을 형성(S400)한다. 상기 2차 비아홀을 상기 1차 비아홀보다 작게 형성하면, TSV가 형성되는 1차 비아홀의 측벽 및 하부에는 저유전 절연막 재질의 비아 절연막이 형성되고, 상기 반도체 기판 상부는 금속층간 절연막이 동시에 형성된다.
여기서 상기 저유전 절연막으로 이루어진 비아 절연막 및 금속층간 절연막은, TSV가 형성되는 반도체 칩에서 기생 용량에 기인한 금속 배선의 알. 씨 딜레이(RC Delay)를 감소시킬 수 있다. 또한, 비아 절연막과 반도체 기판 상부의 금속층간 절연막을 동시에 형성할 수 있기 때문에, 금속층간 절연막을 별도로 형성할 때와 비교하여 제조 공정을 단순화시키는 효과를 달성할 수 있다.
이와 함께 상기 비아 절연막을 별도의 화학기상증착(CVD: Chemical Vapor Deposition, 이하 'CVD'라 함) 공정을 통해 형성할 때와 비교하여, 반응성 이온 식각(RIE: Reactive Ion Etching) 공정을 통해 비아 절연막을 만들기 때문에 표면 상태를 균일하게 할 수 있다, 이에 따라 비아 절연막에 대한 단차 도포성을 개선할 수 있는 장점이 있다.
이어서 상기 저유전 절연막에 식각으로 인한 손상을 제거하는 공정(S500), 예컨대 열처리, UV 처리, IR 처리 중에서 하나를 진행할 수 있다. 그리고 상기 2차 비아홀에 비아 콘택용 금속층을 증착(S600)한다. 상기 금속층 증착 전에 상기 비아 절연막 위에 장벽층 혹은 시드층(seed layer)을 선택적으로 형성할 수도 있다. 그 후, 상기 금속층의 일부를 화학 기계적 연마(CMP: Chemical Mechanical Polishing, 이하 'CMP'라 함) 공정으로 제거(S700)한 후, 반도체 기판에 형성된 플러그를 외부로 확장시키는 금속 배선 공정을 진행(S800)할 수 있다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법을 보여주는 단면도들이다.
도 2를 참조하면, 내부에 집적회로(미도시)가 형성되고 플러그(102)를 포함하는 반도체 기판(100)을 준비한다. 상기 집적회로는 메모리 소자, CMOS 이미지 센서, 로직(logic) 소자, 컨트롤러 등의 다양한 기능을 수행하는 회로군일 수 있다. 또한 상기 플러그(102)는 도면에는 도시되지 않았으나 상기 하부에 집적회로의 연결 단자를 외부로 연장하기 위한 수직 배선을 의미한다. 이어서 상기 반도체 기판(100) 위에 버퍼막(104)을 형성한다. 상기 버퍼막(104)은 실리콘 질화막(SiN)을 사용하여 형성할 수 있다. 이어서 상기 반도체 기판(100)에서 반도체 칩의 상하간 연결을 담당할 수 있는 TSV가 형성될 영역에 식각 공정을 진행하여 1차 비아홀(106)을 형성한다. 상기 1차 비아홀(106)은 반도체 기판(100)의 밑면 연마(backside polishing)에 의해 외부로 노출될 수 있는 깊이인 것이 적합하다. 따라서 1차 비아홀(106)은 상기 반도체 기판(100)에서 집적회로가 형성되는 영역의 깊이보다 더 깊게 형성되는 것이 적합하다.
도 3을 참조하면, 상기 1차 비아홀(도1의 106)이 형성된 반도체 기판(100) 위에 저유전 절연막(108)을 침적한다. 일반적으로 반도체 칩의 제조공정에서 알. 씨 딜레이(RC Delay)를 개선하여 전기적 성능을 향상시키기 위해서는, 금속 배선으로는 알루미늄(Al)보다 저 저항을 갖는 구리(Cu)의 사용이 점차 증가하고 있다. 이와 함께 절연막 재질은 산화막보다는 저유전 상수를 갖는 물질(low-k material)의 사용이 점차 증가하고 있다.
본 발명에서 저유전 절연막(108)의 정의는, 유전상수가 3.5 이하의 값을 가진 물질로서, 실리콘 산화막(SiO2)에 비해 더 낮은 유전상수를 갖는 유전체 물질을 말한다. 본 발명에 따른 저유전 절연막(108)은, 탄소가 1~30%로 함유된 유기실리케이트(OSG: organosilicate glass)인 SiOCH일 수 있다. 상기 유기 실리케이트(OSG)인 SiOCH는 Si-C-O-H의 혼합물로서, 박막 내에 전기적 분극성이 작은 원자인 수소(H)나 탄소(C)를 많이 함유하고 있으면 유전상수를 낮출 수 있다. 또한 유기 실리케이트인 SiOCH는, 열 큐어링, UV 큐어링 공정을 통해 내부에 구멍(pore)을 형성하면 열처리 전보다 더 낮은 유전상수를 얻을 수 있는 물질로 알려져 있다.
한편, 본 발명의 실시예에서는 SiOCH를 대표적인 저유전 절연막으로 사용하였으나, 상기 저유전 절연막(108)은 SiOCH에 한정되지 않으며, 유전상수가 2.0~3.5의 값을 갖는 다른 절연 물질인 불소첨가 산화막(SiOF), 유기분자 불소수지(PTFF), 소수함유 SOG(Spin On Glass)인 다공질 HSQ(Hydrogen SilsesQuioxane) 등을 사용할 수도 있다.
상기 저유전 절연막(108)의 형성 방식은 전통적인 APCVD 방식보다는, 액상의 저유전 물질을 SOD(Spin On Deposition) 방식 혹은 FCVD(Flowable Chemical Vapor Deposition) 방식을 통해 침적(deposition)하여 형성하는 것이 적합하다. 상기 SOD(Spin On Deposition) 방식 혹은 FCVD(Flowable Chemical Vapor Deposition) 방식은, 반도체 기판(100)에 형성된 미세한 간격(gap)으로 침적(deposition) 재료가 물처럼 자연스럽게 흘러 들어갈 수 있는 갭 필(gap fill) 방식이다.
한편, 상기 저유전 절연막(108)을 침적한 후, 저유전 절연막(108)의 특성을 이용하여 유전상수를 낮추는 공정을 추가로 진행할 수 있다. 상기 저유전 절연막(108)의 유전상수를 낮추는 공정은, 열 큐어링 혹은 UV 큐어링일 수 있으며, 상기 열 큐어링 혹은 UV 큐어링은, 산소 분위기 혹은 불활성(inert) 분위기에서 450℃ 미만의 온도에서 1시간 이내로 진행할 수 있다.
도 4를 참조하면, 상기 저유전 절연막(108)이 침적된 반도체 기판(100) 상부에 하드 마스크(110)를 형성한 후, 상기 하드 마스크(110)를 사용하여 상기 1차 비아홀 내부의 저유전 절연막(108)을 다시 반응성 이온 식각(RIE) 공정으로 식각하여 2차 비아홀(112)을 형성한다. 상기 하드 마스크(110)는, 금속 마스크, 산화막 마스크, 질화막 마스크 및 이들 중 어느 하나를 포함하는 다층막 마스크 중에 하나를 사용할 수 있다. 상기 금속 마스크의 대표적인 재질로는 TiN을 사용할 수 있다.
상기 2차 비아홀(112)을 형성을 상기 1차 비아홀(도6의 106)보다 더 작은 크기로 형성하면, 반도체 기판(100)에서 TSV가 형성되는 2차 비아홀(112)의 측벽 및 하부에는 저유전 절연막 재질의 비아 절연막(114)이 잔류하고, 상기 반도체 기판 상부는 금속층간 절연막(122)이 동시에 잔류하게 된다.
상기 저유전 절연막으로 이루어진 비아 절연막(114) 및 금속층간 절연막(122)은 TSV가 형성되는 반도체 기판(100)에서 기생 용량에 기인한 금속 배선의 알. 씨 딜레이(RC Delay)를 감소시키는 중요한 역할을 할 수 있다. 또한, 비아 절연막(114)과 금속층간 절연막(122)을 동시에 형성할 수 있기 때문에, 금속층간 절연막(122)을 별도로 형성할 때와 비교하여 제조 공정을 단순화시키는 효과를 달성할 수 있다. 상세하게는, 비아 절연막(114)이 식각 방식이 아닌, APCVD(Atmospheric Pressure Chemical Vapor Deposition) 방식에 따라 2차 비아홀(112) 내에 얇게 형성할 경우, 후속 공정에서 플러그(102)를 연결하는 금속배선(도8의 120)을 형성하기 위해 별도의 금속층간 절연막을 형성하야야 한다. 하지만, 본 발명의 실시예에 의해 비아 절연막(114)과 금속층간 절연막(122)을 동시에 형성하면, 후속 공정에서 금속층간 절연막(122)을 형성하는 공정을 생략할 수 있다.
또한, 상기 비아 절연막(114)을 별도의 APCVD 공정을 통해 형성할 때와 비교하여, 반응성 이온 식각(RIE)공정을 통해 TSV 내부의 비아 절연막을 만들기 때문에 표면 상태를 더욱 균일하게 형성할 수 있다. 왜냐하면, APCVD 방식으로 2차 비아홀(112) 내부에 비아 절연막(114)을 얇은 두께로 형성하면, 2차 비아홀(112)의 측벽과 바닥면에서 비아 절연막(114)의 두께가 달라지며, 그 막질의 표면 상태가 균일하지 않는 상태가 된다. 하지만 반응성 이온 식각(RIE)에 의해 비아 절연막(114)을 형성하면 그 표면 상태가 APCVD 방식으로 형성할 때와 비교하여 현저하게 균일해진다. 이에 따라 비아 절연막(114)에 대한 단차 도포성(step coverage)을 개선할 수 있는 장점이 있다. 이때, 상기 비아 절연막(114)은 2차 비아홀(112)의 측벽보다 바닥면의 두께가 더 두껍게 형성할 수 있다.
한편, 상기 2차 비아홀(116) 내부의 저유전 절연막(108)을 식각한 후, 상기 비아절연막(114) 및 상기 금속층간 절연막(122)의 식각 손상을 치유하는 공정을 더 진행할 수 있다. 상기 식각 손상을 치유하는 공정은, 상기 비아 절연막(114) 및 금속층간 절연막(122)에 흡착된 물을 제거하는 공정일 수 있으며, 구체적으로는 열처리, UV처리 및 IR 처리 중에서 선택된 하나의 공정을 통해 달성될 수 있다.
또한, 상기 비아절연막(114) 및 금속층간 절연막(122)의 식각 손상을 치유하는 공정은, 저유전 절연막에 탄소 성분을 증가시키는 공정일 수 있다. 구체적으로, 저유전 절연막으로 이루어진 비아 절연막(114) 및 금속층간 절연막(122)에 카본 성분의 전구체를 이온 주입한 후, 산소분위기 혹은 불활성 분위기에서 열처리하는 방식을 사용할 수도 있다.
도 5를 참조하면, 상기 비아 절연막(114)과 금속층간 절연막(122)이 형성된 반도체 기판(100) 위에 상기 2차 비아홀(도4의 112)을 채우는 금속층(116)을 증착한다. 상기 금속층(116)은, 구리(Cu) 및 텅스텐(W) 등으로 이루어진 저 저항 금속 군에서 선택된 하나의 재질일 수 있다.
한편, 상기 2차 비아홀을 채우는 금속층(116)을 증착하기 전, 상기 2차 비아홀 내부에 장벽층(미도시)을 형성하는 공정을 더 진행할 수 있다. 상기 장벽층의 재질은, Ta, TaN, Ru, Co, Mn, TiN, Ti/TiN, WN, Ni, NiB 및 이들 중 어느 하나를 포함하는 다층막으로 이루어진 금속군 중에서 선택된 하나의 막질일 수 있다. 상기 금속층(116)은 구리 재질의 시드층(미도시)을 먼저 비아 절연막(114) 혹은 장벽층 위에 형성한 후, 상기 시드층을 선택적으로 성장시켜 형성할 수 있다. 마지막으로 상기 금속층(116)이 형성된 반도체 기판(100) 위에 CMP 공정을 진행하여 반도체 기판(100) 상부에 있는 금속층(116)의 일부를 제거하여 비아 콘택의 기능을 수행하는 금속층(116)을 분리시킨다. 이때, 상기 금속층간 절연막(122)은 CMP 공정에서 연마 저지층의 기능을 수행할 수 있다.
도 6 내지 도 8을 참조하면, 상기 금속층(116)이 분리된 반도체 기판(100) 위에 금속 배선 형성 공정을 위한 마스크(118), 예컨대 포토레지스트 패턴을 형성한다. 그리고 상기 마스크(118)를 사용하여 하부에 있는 금속층간 절연막(122)과 버퍼막(104)을 식각하여 플러그(plug, 102)를 도 7과 같이 외부로 노출시킨다. 상기 플러그(102)는 상기 반도체 기판(100) 내부에 형성된 집적회로와 연결된 금속 배선일 수 있다. 마지막으로 구리(Cu)를 다마신(Damascene) 방식으로 상기 금속층간 절연막(122) 사이에 끼워 넣어 상기 플러그(102)와 연결된 금속배선(120)을 형성한다. 상기 TSV의 비아 콘택 기능을 수행하는 금속층(116)은, 상기 반도체 기판(100)의 밑면(backside)을 도 8의 A-A'면으로 연마하여 비아절연막(114)의 바닥층을 식각하면, 적층된 반도체 칩의 상하의 금속배선을 서로 연결하는 TSV로 사용될 수 있다.
도 9는 도 8에서 반도체 기판의 밑면을 연마한 후 상하 연결을 위한 범프를 추가 형성한 단면도이다.
도 9를 참조하면, 반도체 기판(100)에서 TSV의 비아 콘택으로 사용되는 금속층(116)은 반도체 기판(100)의 밑면 연마 공정을 통하여 반도체 기판(100)의 상부면 및 하부면에서 외부로 노출된다. 이때 반도체 칩들이 적층될 때, 반도체 칩들간의 상하 연결을 위한 범프(124)가 추가로 형성될 수 있다. 상기 범프(124)는 솔더 재질인 것이 적합하다.
도 10은 본 발명의 실시예에 의한 반도체 칩들이 적용된 적층형 멀티칩 패키지의 단면도이다.
도 10을 참조하면, 일 예로 설명되는 적층형 멀티칩 패키지(200)는, 반도체 패키지용 기판(210) 위에 4개의 반도체 칩(100A, 100B, 100C, 100D)이 수직 방향으로 적층된 구조이다. 이때, 상기 반도체 칩들(100A, 100B, 100C, 100D)은 본 발명의 바람직한 실시예에 의한 TSV의 비아콘택을 기능을 수행하는 금속층(216)과 범프에 의해 상하간 서로 연결된다. 이때, 상기 금속층(216) 내부의 비아 절연막(도9의 114)과 반도체 칩들(100A, 100B, 100C, 100D) 상부에 존재하는 금속층간 절연막(도9의 122)은, 저유전 절연막이고, 단차도포성이 개선된 형태이기 때문에, 적층된 반도체 칩(100A, 100B, 100C, 100D)에서 기생 용량에 기인한 알. 씨 딜레이(RC Delay)를 감소시킬 수 있다.
상기 반도체 패키지용 기판(210) 상부면 및 상기 반도체 칩들(100A, 100B, 100C, 100D)은 봉지재(220)에 의하여 밀봉된다. 그리고 상기 반도체 패키지용 기판(230)의 하부에는 상기 금속층(216)과 전기적으로 연결된 도전성 연결단자, 예컨대 솔더볼(230)이 탑재될 수 있다. 상기 적층형 멀티칩 패키지(200)는 본 발명의 일 실시예에 의한 반도체 기판(100)이 적용된 것을 설명하는 하나의 예시적인 것으로 다른 여러 형태로 변형하여 적용하는 것이 가능하다.
도 11 및 도 112는 본 발명에 의한 저유전 물질을 이용한 쓰루 실리콘 비아(TSV)가 형성된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 블록도들이다.
도 11은 본 발명의 다른 실시예에 따른 카드를 보여주는 개략도이다.
도 11을 참조하면, 카드는 하우징(1110) 내에 제어기(1120)와 메모리(1130)를 포함할 수 있다. 상기 제어기(1120)와 메모리(1130)는 전기적인 신호를 교환할 수 있다. 예를 들어, 상기 제어기(1120)의 명령(Command)에 따라서, 상기 메모리(1130)와 제어기(1120)는 데이터(Data)를 주고받을 수 있다. 이에 따라, 메모리 카드는 상기 메모리(1130)에 데이터를 저장하거나 또는 상기 메모리(1130)로부터 데이터를 외부로 출력할 수 있다.
상기 카드는 본 발명의 도 2 내지 도 9의 실시예들에 따른 반도체 소자를 포함할 수 있다. 예를 들어, 상기 메모리는 본 발명의 의한 저유전 물질을 이용한 쓰루 실리콘 비아(TSV)가 형성된 반도체 칩들이 적층된 멀티칩 패키지(MCP)일 수도 있다. 상기 카드는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드는 멀티미디어 카드(multimedia card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 12는 본 발명의 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 12를 참조하면, 전자 시스템은 도 2 내지 도 9의 실시예들에 따른 반도체 소자를 적어도 하나 포함할 수 있다. 상기 전자 시스템은 모바일 기기나 컴퓨터 등에 적용될 수 있다. 예를 들어, 상기 전자 시스템은 프로세서(1210), 메모리 시스템(1220), 램(1230), 및 유저 인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1250)를 이용하여 서로 데이터 통신을 할 수 있다. 상기 프로세서(1210)는 프로그램을 실행하고 상기 전자 시스템을 제어하는 역할을 할 수 있다. 상기 램(1230)은 프로세서(1210)의 동작 메모리로서 사용될 수 있다. 상기 프로세서(1210)와 램(1230)이 하나의 패키지에 시스템 인 패키지(SIP: System In Package) 혹은 멀티칩 패키지(MCP: Multichip Package) 형태로 포함될 수 있다.
본 발명에 의한 쓰루 실리콘 비아(TSV)를 포함하는 반도체 칩은 상기 시스템 인 패키지(SIP) 혹은 멀티칩 패키지(MCP)에 포함되어 상기 전자 시스템의 알. 씨 딜레이(RC Delay)를 감소시켜 전기적 성능을 개선할 수 있다.
상기 유저 인터페이스(1240)는 상기 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 상기 메모리 시스템(1220)은 프로세서(1210)의 동작을 위한 코드, 상기 프로세서(1210)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 상기 메모리 시스템(1220)은 제어기 및 메모리를 포함할 수 있으며, 도 9의 메모리 카드와 실질적으로 동일 또는 유사하게 구성될 수 있다. 상기 전자 시스템은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 예를 들면, 도 10의 전자 시스템은 휴대용 게임기, 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
100: 반도체 기판, 102: 플러그(plug),
104: 버퍼막(buffer layer), 106: 1차 비아홀,
108: 저유전 절연막, 110: 하드 마스크,
112: 2차 비아홀, 114: 비아 절연막,
116: 금속층, 118: 마스크,
120: 금속배선, 122: 금속층간 절연막,
124: 범프(bump).

Claims (10)

  1. 반도체 기판을 식각하여 1차 비아홀을 형성하는 단계;
    상기 1차 비아홀을 채우는 저유전 절연막을 증착하는 단계;
    상기 1차 비아홀 내의 저유전 절연막의 일부를 식각하여 2차 비아홀을 형성하고 저유전 절연막으로 이루어진 비아 절연막과 반도체 기판 상부에 금속층간 절연막을 동시에 형성하는 단계;
    상기 2차 비아홀을 채우는 금속층 증착 단계; 및
    상기 반도체 기판 상부의 상기 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  2. 제1항에 있어서,
    상기 1차 비아홀에 저유전 절연막을 증착하는 단계 후,
    상기 저유전 절연막의 유전상수를 낮추는 공정을 더 진행하는 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  3. 제1항에 있어서,
    상기 저유전 절연막은,
    탄소가 1~30%인 SiOCH 막질인 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  4. 제1항에 있어서,
    상기 저유전 절연막은,
    유전상수가 2.0~3.5 사이의 물질인 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  5. 제1항에 있어서,
    상기 저유전 절연막을 증착하는 방식은,
    SOD(Spin On Deposition) 및 FCVD(Flowable Chemical Vapor Deposition) 방식 중에서 선택된 하나의 방식을 이용하는 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  6. 제1항에 있어서,
    상기 2차 비아홀을 형성하는 단계 후,
    상기 비아절연막 및 상기 금속층간 절연막의 식각 손상을 치유하는 공정을 더 진행하는 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  7. 제6항에 있어서,
    상기 식각 손상을 치유하는 공정은,
    상기 저유전 절연막 내에 흡착된 물을 제거하는 공정인 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  8. 제6항에 있어서,
    상기 식각 손상을 치유하는 공정은,
    상기 저유전 절연막 내에 탄소 성분을 증가시키는 공정인 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  9. 제1항에 있어서,
    상기 2차 비아홀을 채우는 금속층은,
    Cu 및 W로 이루어진 저 저항 금속 군에서 선택된 하나의 재질인 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
  10. 제1항에 있어서,
    상기 비아절연막은,
    상기 2차 비아홀 바닥면의 두께가 상기 2차 비아홀 측벽의 두께보다 더 두꺼운 것을 특징으로 하는 저유전 물질을 이용한 쓰루 실리콘 비아(TSV) 형성방법.
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Publication number Priority date Publication date Assignee Title
US9123702B2 (en) 2012-08-10 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
US9449906B2 (en) 2012-10-15 2016-09-20 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs
WO2018236354A1 (en) * 2017-06-20 2018-12-27 Intel Corporation METALLIC SPACER APPROACHES FOR CONDUCTIVE INTERCONNECTION AND MANUFACTURING AND STRUCTURES OBTAINED THEREFROM
US10504776B2 (en) 2012-04-27 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming through-substrate vias penetrating inter-layer dielectric
US10566342B2 (en) 2017-03-03 2020-02-18 Samsung Electronics Co., Ltd. Semiconductor memory devices including a stress relief region

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120030782A (ko) 2010-09-20 2012-03-29 삼성전자주식회사 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법
KR20120118538A (ko) 2011-04-19 2012-10-29 삼성전자주식회사 멀티 칩 패키지, 이의 제조 방법, 및 멀티 칩 패키지를 포함하는 메모리 시스템
JP5733002B2 (ja) * 2011-04-28 2015-06-10 富士通セミコンダクター株式会社 半導体装置の製造方法
US8587127B2 (en) * 2011-06-15 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US9059263B2 (en) * 2011-11-09 2015-06-16 QUALCOMM Incorpated Low-K dielectric protection spacer for patterning through substrate vias through a low-K wiring layer
KR101867961B1 (ko) * 2012-02-13 2018-06-15 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR101840846B1 (ko) * 2012-02-15 2018-03-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US8872235B2 (en) * 2012-02-23 2014-10-28 Infineon Technologies Austria Ag Integrated Schottky diode for HEMTs
DE102012210480B4 (de) * 2012-06-21 2024-05-08 Robert Bosch Gmbh Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
KR101932660B1 (ko) 2012-09-12 2018-12-26 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9343497B2 (en) 2012-09-20 2016-05-17 Semiconductor Components Industries, Llc Imagers with stacked integrated circuit dies
US9764153B2 (en) * 2013-03-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9536771B2 (en) 2013-04-11 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gap fill self planarization on post EPI
KR102110247B1 (ko) * 2013-11-29 2020-05-13 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9583417B2 (en) * 2014-03-12 2017-02-28 Invensas Corporation Via structure for signal equalization
US9829806B2 (en) * 2014-03-14 2017-11-28 Taiwan Semiconductor Manufacturing Company Limited Lithography tool with backside polisher
US9401474B2 (en) * 2014-07-01 2016-07-26 Micron Technology, Inc. Methods of forming structures
WO2016035625A1 (ja) 2014-09-03 2016-03-10 国立大学法人東北大学 半導体装置およびその製造方法
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
US9947610B2 (en) * 2016-01-28 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
US9807867B2 (en) * 2016-02-04 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of manufacturing the same
US11011463B2 (en) * 2016-07-01 2021-05-18 Intel Corporation Dielectric helmet-based approaches for back end of line (BEOL) interconnect fabrication and structures resulting therefrom
US11031348B2 (en) * 2019-07-24 2021-06-08 Nanya Technology Corporation Semiconductor structure
WO2022061817A1 (zh) * 2020-09-27 2022-03-31 深圳市大疆创新科技有限公司 芯片及制备方法、接收芯片、测距装置、可移动平台

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US6187663B1 (en) * 1999-01-19 2001-02-13 Taiwan Semiconductor Manufacturing Company Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
US6251753B1 (en) * 1999-11-23 2001-06-26 Ching-Fa Yeh Method of sidewall capping for degradation-free damascene trenches of low dielectric constant dielectric by selective liquid-phase deposition
US6677679B1 (en) * 2001-02-06 2004-01-13 Advanced Micro Devices, Inc. Use of SiO2/Sin for preventing copper contamination of low-k dielectric layers
US6756672B1 (en) * 2001-02-06 2004-06-29 Advanced Micro Devices, Inc. Use of sic for preventing copper contamination of low-k dielectric layers
JP4408006B2 (ja) * 2001-06-28 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
US6570256B2 (en) * 2001-07-20 2003-05-27 International Business Machines Corporation Carbon-graded layer for improved adhesion of low-k dielectrics to silicon substrates
JP3796422B2 (ja) * 2001-09-14 2006-07-12 キヤノン株式会社 変換データ調整方法、装置およびプログラム
US20030213617A1 (en) * 2002-05-20 2003-11-20 Subramanian Karthikeyan Method and structure of a reducing intra-level and inter-level capacitance of a semiconductor device
JP4068868B2 (ja) 2002-03-29 2008-03-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6686279B2 (en) * 2002-04-01 2004-02-03 Chartered Semiconductor Manufacturing Limited Method for reducing gouging during via formation
US7056826B2 (en) * 2003-01-07 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming copper interconnects
KR100505682B1 (ko) * 2003-04-03 2005-08-03 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
US7265056B2 (en) * 2004-01-09 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming novel BARC open for precision critical dimension control
KR20060074976A (ko) 2004-12-28 2006-07-04 주식회사 하이닉스반도체 반도체 소자 제조 방법
US20070105362A1 (en) * 2005-11-09 2007-05-10 Kim Jae H Methods of forming contact structures in low-k materials using dual damascene processes
US20070287301A1 (en) * 2006-03-31 2007-12-13 Huiwen Xu Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k<2.5) dielectrics
US8247322B2 (en) * 2007-03-01 2012-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Via/contact and damascene structures and manufacturing methods thereof
US7884016B2 (en) * 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
US8202783B2 (en) * 2009-09-29 2012-06-19 International Business Machines Corporation Patternable low-k dielectric interconnect structure with a graded cap layer and method of fabrication
KR20120000748A (ko) * 2010-06-28 2012-01-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120030782A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 저유전 물질을 이용한 쓰루 실리콘 비아(ｔｓｖ) 형성방법
US8367553B2 (en) * 2010-12-07 2013-02-05 United Microelectronics Corp. Method for manufacturing through-silicon via
US8354327B2 (en) * 2011-04-21 2013-01-15 Globalfoundries Singapore Pte Ltd Scheme for planarizing through-silicon vias
US9478437B2 (en) * 2011-06-01 2016-10-25 Applied Materials, Inc. Methods for repairing low-k dielectrics using carbon plasma immersion

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504776B2 (en) 2012-04-27 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming through-substrate vias penetrating inter-layer dielectric
US9123702B2 (en) 2012-08-10 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Connecting through vias to devices
US9355935B2 (en) 2012-08-10 2016-05-31 Taiwan Semiconductor Manufactruing Company, Ltd. Connecting through vias to devices
US9449906B2 (en) 2012-10-15 2016-09-20 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs
US10566342B2 (en) 2017-03-03 2020-02-18 Samsung Electronics Co., Ltd. Semiconductor memory devices including a stress relief region
US10892272B2 (en) 2017-03-03 2021-01-12 Samsung Electronics Co., Ltd. Semiconductor memory devices including a stress relief region
WO2018236354A1 (en) * 2017-06-20 2018-12-27 Intel Corporation METALLIC SPACER APPROACHES FOR CONDUCTIVE INTERCONNECTION AND MANUFACTURING AND STRUCTURES OBTAINED THEREFROM

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Publication number Publication date
US8872354B2 (en) 2014-10-28
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US20130228936A1 (en) 2013-09-05

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