KR102110247B1 - 관통전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 기판 상에 탄소가 함유된 금속간절연막을 형성하고, 상기 금속간절연막과 상기 기판을 수직 관통하는 비아홀을 형성하고, 상기 비아홀을 통해 노출된 상기 금속간절연막의 표면에 상기 탄소를 보충하고, 상기 비아홀의 내벽을 덮는 비아절연막을 형성하고, 그리고 상기 비아홀 내에 상기 비아절연막으로 둘러싸이는 관통전극을 형성하는 것을 포함할 수 있다.

Description

관통전극을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING THROUGH ELECTRODES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 관통전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결되기 위해 기판을 관통하는 관통전극이 제안된 바 있었다. 관통전극은 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더범프에 비해 빠른 전송 속도를 구현할 수 있다. 반도체 소자의 전기적 특성 향상을 위해 관통전극을 형성하는 새로운 공정 및 구조의 필요성이 있다 할 것이다.
본 발명은 종래 기술에서의 필요성에 부응하기 위해 안출된 것으로, 본 발명의 목적은 관통전극을 형성하기 위한 공정에 의해 야기될 수 있는 손상을 방지할 수 있는 관통전극을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법은 관통전극이 관통되는 금속간절연막에 탄소를 보충하는 것을 특징으로 한다. 본 발명은 관통전극이 채워지는 비아홀의 내벽을 소수성 처리하는 것을 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 기판 상에 구성 성분이 서로 다른 복수개의 절연성 막들을 포함하는 금속간절연막을 형성하고; 상기 금속간절연막과 상기 기판을 수직 관통하는 비아홀을 형성하고; 상기 비아홀을 통해 노출된 상기 복수개의 절연성 막들 중 탄소를 함유하는 막들의 표면에 탄소를 보충하고; 상기 비아홀의 내벽을 덮는 비아절연막을 형성하고; 그리고 상기 비아홀 내에 상기 비아절연막으로 둘러싸이는 관통전극을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 금속간절연막을 형성하는 것은 상기 기판 상에 캡핑막들과 저유전절연막들을 교대로 반복 적층하는 것을 포함하고, 상기 저유전절연막은 실리콘다이옥사이드에 비해 낮은 유전상수를 가질 수 있다.
본 실시예의 방법에 있어서, 상기 캡핑막들은 SiCN을 포함하고, 상기 저유전절연막들은 SiCOH를 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 탄소를 보충하는 것은 상기 저유전절연막의 표면에 탄소(C)를 포함하는 가스를 제공하거나, 또는 탄소(C)에 실리콘(Si), 수소(H), 산소(O), 질소(N) 혹은 이들의 조합이 포함된 가스를 제공하여, 상기 저유전절연막 내의 Si-OH 결합을 Si-CH3 결합으로 치환하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 탄소를 보충하는 것은 상기 저유전절연막의 표면에 탄소(C)를 포함하는 가스를 제공하거나, 또는 탄소(C)에 실리콘(Si), 수소(H), 산소(O), 질소(N) 혹은 이들의 조합이 포함된 가스를 제공하여, 상기 저유전절연막의 표면을 소수성 처리하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 탄소를 보충하는 것은 상기 비아홀을 통해 노출된 상기 기판의 표면을 소수성 처리하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은: 상기 금속간절연막 상에 마스크막을 형성하고; 상기 마스크막을 이용한 식각 공정으로 상기 금속간절연막과 상기 기판을 패터닝하여 상기 비아홀을 형성하고; 그리고 200℃ 이하의 온도에서 CO, CO2, N2/H2, O2 혹은 이들의 조합을 포함하는 가스를 이용하는 애싱 공정으로 상기 마스크막을 제거하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 탄소를 보충하는 것은 상기 비아홀에 탄소(C)를 포함하는 가스를 제공하거나, 또는 탄소(C)에 실리콘(Si), 수소(H), 산소(O), 질소(N) 혹은 이들의 조합이 포함된 가스를 제공하여, 상기 비아홀의 내벽을 소수성 처리하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비아홀을 형성하는 것은 식각 공정으로 상기 금속간절연막을 완전히 관통하되 상기 기판을 일부 관통하는 수직 홀을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 탄소를 보충한 이후에 혹은 이전에, 상기 비아홀에 불산을 제공하여, 상기 비아홀을 통해 노출된 상기 기판의 표면을 소수성 처리하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 집적회로가 배치된 반도체 기판; 상기 반도체 기판 상에 제공된, 상기 집적회로와 전기적으로 연결된 적어도 하나의 금속배선이 포함된 금속간절연막; 그리고 상기 금속간절연막과 상기 반도체 기판을 수직방향으로 관통하는 관통전극을 포함하고, 상기 금속간절연막은 실리콘다이옥사이드에 비해 작은 유전상수를 가지며 탄소를 함유한 저유전절연막을 포함하고, 상기 저유전절연막의 탄소농도는 상기 관통전극에 인접하는 표면으로부터 수평방향으로 멀어지는 벌크쪽으로 갈수록 감소하였다가 증가할 수 있다.
본 실시예의 소자에 있어서, 상기 탄소농도는: 상기 저유전절연막의 표면에서는 제1 농도; 상기 저유전절연막의 표면에 인접한 표면근접 영역에서는 상기 제1 농도보다 작은 제2 농도; 그리고 상기 표면근접 영역에서부터 상기 저유전절연막의 벌크쪽으로 갈수록 상기 제2 농도보다 큰 제3 농도를 가질 수 있다.
본 실시예의 소자에 있어서, 상기 제1 농도는 상기 제3 농도와 동일하거나 더 클 수 있다.
본 실시예의 소자에 있어서, 상기 금속간절연막은 상기 저유전절연막을 덮는 절연성 캡핑막을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 저유전절연막은 SiCHO를 포함하고, 상기 절연성 캡핑막은 SiCN을 포함할 수 있다.
본 발명에 의하면, 비아홀 형성을 위한 식각 및/또는 애싱 공정에 의해 손상받거나 탄소 로스가 생긴 금속간절연막에 탄소를 보충해주는 리커버리 공정을 진행하므로써 금속간절연막의 저유전특성을 유지시키고, 소수성을 갖게 하고, DHF 스트립에 내성을 갖게 할 수 있다. 이에 따라, 반도체 소자의 공정의 양호성을 확보하고 전기적 특성을 향상시킬 수 있는 효과를 얻을 수 있다. 아울러, 리커버리 공정은 비아홀을 통해 노출된 반도체 기판의 표면이 소수성을 갖게하므로써 DHF 스트립 공정이 스킵될 수 있다. 따라서, 반도체 소자의 공정을 단순화하는 효과를 얻을 수 있다.
도 1a 내지 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 2a는 도 1b의 일부를 도시한 단면도이다.
도 2b는 통상적인 저유전절연막의 표면 영역이 갖는 결합 상태를 도시한 구성도이다.
도 2c는 탄소 로스가 생긴 경우 저유전절연막의 표면 영역이 갖는 결합 상태를 도시한 구성도이다.
도 2d는 리커버리 공정에 의해 탄소가 보충된 경우 저유전절연막의 표면 영역이 갖는 결합 상태를 도시한 구성도이다.
도 3a 내지 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 4b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 관통전극을 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1 - 비아 라스트 공정>
도 1a 내지 1h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 도 2a는 도 1b의 일부를 도시한 단면도이다. 도 2b는 통상적인 저유전절연막의 표면 영역이 갖는 결합 상태를 도시한 구성도이다. 도 2c는 탄소 로스가 생긴 경우 저유전절연막의 표면 영역이 갖는 결합 상태를 도시한 구성도이다. 도 2d는 리커버리 공정에 의해 탄소가 보충된 경우 저유전절연막의 표면 영역이 갖는 결합 상태를 도시한 구성도이다.
도 1a를 참조하면, 서로 대면하는 상면(100a)과 하면(100b)을 갖는 반도체 기판(100)을 제공할 수 있다. 반도체 기판(100)의 상면(100a) 상에 집적회로(111)를 포함하는 층간절연막(110: ILD)과 금속배선(125)을 포함하는 금속간절연막(120: IMD)을 차례로 형성할 수 있다. 금속간절연막(120) 상에 금속간절연막(120)을 덮는 상부절연막(130)을 더 형성할 수 있다. 반도체 기판(100)은 실리콘과 같은 반도체를 포함하는 웨이퍼일 수 있다. 집적회로(111)는 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다. 층간절연막(110)과 상부절연막(130) 중 적어도 어느 하나는 실리콘산화막이나 실리콘질화막, 가령 화학기상증착으로 형성된 테트라에틸오르쏘실리케이트 산화막(TEOS Oxide)을 포함할 수 있다.
금속간절연막(120)은 실리콘다이옥사이드(SiO2)에 비해 낮은 유전상수를 갖는 저유전상수 혹은 초저유전상수 절연체(Low-k or Ultra low-k dielectric)를 포함할 수 있다. 가령 금속간절연막(120)은 불소 도핑 SiO2(fluorine-doped silicon dioxide), 탄소 도핑 SiO2(carbon-doped silicon dioxide), 다공성 SiO2(porous silicon dioxide), HSG(hydrogen silsesquioxane)이나 MSG(methylsilsesquioxane)과 같은 실리콘계열의 폴리머 절연체(silicone based polymeric dielectric), 폴리이미드와 같은 유기 폴리머 절연체(organic polymeric dielectric), SiCOH, Dow Chemical 사(社)로부터 입수 가능한 SiLKTM, ASM 사(社)로부터 입수 가능한 AURORATM 등을 포함할 수 있다. 금속간절연막(120)은 상술한 물질들로 한정되는 것이 아니라, 가령 유전율이 1.8 내지 3.5 이하인 임의의 절연체를 포함할 수 있다.
금속배선(125)은 다층 구조일 수 있고 이에 따라 금속간절연막(120)은 다중막 구조일 수 있다. 일례로, 금속배선(125)은 집적회로(110)와 전기적 연결되는 제1 내지 제4 금속배선들(125a,125b,125c,125d)이 수직 적층된 복층 구조일 수 있다. 금속간절연막(120)은 제1 내지 제4 금속배선들(125a-125d) 사이에 제공된 복수개의 절연막들(123)을 포함할 수 있다. 절연막들(123)은 상기 저유전상수 혹은 초저유전상수 절연체, 가령 SiCOH를 포함할 수 있다.
본 명세서에선 일례로서 4개층의 금속배선들(125a-125b)에 대해 설명하지만, 금속배선들(125a-125d)의 수는 4개에 한정되지 아니하며 그 이하이거나 이상일 수 있다. 절연막(123)은 이하에서 저유전절연막으로 지칭하며, 저유전상수 절연체만을 포함한다는 의미가 아니며 초저유전상수 절연체를 포함할 수 있음은 물론이다.
금속간절연막(120)은 금속배선(125)을 구성하는 금속 성분의 확산을 저지할 수 있는 절연성 캡핑막들(121)을 더 포함할 수 있다 캡핑막들(121)은 저유전상수 절연체, 가령 SiCN을 포함할 수 있다. 캡핑막들(121)은 저유전절연막들(123) 사이에, 최하층 저유전절연막(123)과 층간절연막(110) 사이에, 및/또는 최상층 저유전절연막(123)과 상부절연막(130) 사이에 제공될 수 있다.
도 1b를 참조하면, 상부절연막(130) 상에 제공된 마스크막(80)을 형성하고, 마스크막(80)을 이용한 식각 공정으로 비아홀(101)을 형성할 수 있다. 예컨대, 마스크막(80)은 포토레지스트(PR)의 도포 및 패터닝으로 형성할 수 있다. 비아홀(101)은 마스크막(80)을 이용한 건식 식각 공정으로 상부절연막(130), 금속간절연막(120), 층간절연막(110) 및 반도체 기판(100)을 패터닝하므로써 형성할 수 있다. 비아홀(101)은 반도체 기판(100)의 하면(100b)에 이르지 않을 수 있다. 비아홀(101)을 통해 상부절연막(130)과 금속간절연막(120)과 층간절연막(110)의 측면들이 노출될 수 있다.
마스크막(80)은 애싱 공정으로 제거할 수 있다. 애싱 가스는 CO, CO2, N2/H2, O2, 혹은 이들의 조합을 포함할 수 있다. 상기 애싱 공정은 고온(예: 200℃ 이상) 혹은 저온(예: 200℃ 이하)에서 진행될 수 있다. 일례로, 마스크막(80)은 대략 280℃의 고온 O2 애싱 공정 혹은 바람직하게는 저유전절연막들(123)의 애싱 손상을 최소화할 수 있는 대략 100℃ 이하의 저온 CO2 애싱 공정으로 제거할 수 있다. 선택적으로 애싱 공정 이후에 잔류물(예: PR)을 제거할 수 있는 유기 스트립 공정을 더 진행할 수 있다.
상기 식각 및/또는 애싱 공정들에 의해 금속간절연막(120)이 손상될 수 있다. 가령, 도 2a에서 도시된 바와 같이, 비아홀(101)에 의해 노출된 저유전절연막(123)의 표면(123s)을 포함하는 표면 영역(123a)이 식각 및/또는 애싱 공정에 의해 손상될 수 있다.
일례로, 도 2b에 도시된 것처럼 저유전절연막(123)이 SiCHO를 포함하는 경우, 상기 식각 및/또는 애싱 공정에 의해 탄소 로스(carbon loss)가 생겨 도 2c에 도시된 바와 같이 저유전절연막(123)의 표면 영역(123a)에서 CH3를 잃어버릴 수 있다. CH3의 잃어버림으로 인해 저유전절연막(123)의 저유전 특성이 열화될 수 있다.
상기 식각 및/또는 애싱 공정에 의해 비아홀(101)을 통해 노출된 반도체 기판(100)의 표면(100s)은 Si-OH와 같은 친수성을 가질 수 있다. 따라서, 비아홀(101)을 형성한 이후에 불산(DHF, diluted hydro fluoric acid) 스트립 공정을 진행하여 반도체 기판(100)의 표면(100s)을 소수성 처리할 수 있다. 그런데, 저유전절연막(123)에서 탄소 로스가 생긴 경우, 저유전절연막(123)의 표면(100s)은 DHF에 내성을 가지지 않아 DHF 스트립 공정시 저유전절연막들(123)의 표면 영역(123a)이 식각될 수 있다. 본 실시예에 따르면 저유전절연막(123)의 저유전특성 유지 및/또는 DHF 스트립 내성을 확보하기 위해 도 1c에서 후술한 것처럼 탄소 로스를 보완하는 리커버리 공정을 진행할 수 있다.
도 1c를 참조하면, Si, O, C, H, N 혹은 이들의 조합을 포함하는 가스(예: SiC, SiCO, SiCN, 혹은 이들의 조합)의 제공으로 저유전절연막(123)에 탄소를 보충할 수 있는 리커버리(Recovery) 공정을 진행할 수 있다. 리커버리 공정은 가령 200℃ 내지 500℃의 온도의 산화 혹은 불활성(Inert) 분위기에서 진행될 수 있다. 리커버리 공정은 열 공정 혹은 자외선 큐어링(UV Curing) 공정을 이용하여 진행될 수 있다. 리커버리 공정에 의해 도 2c의 Si-OH 결합이 도 2d의 Si-CH3 결합으로 치환되어, 저유전절연막(123)의 탄소 로스가 보완될 수 있다. 탄소 보충에 의해 탄소 로스가 생긴 표면 영역(123a)이 Si-CH3 결합을 가지게끔 회복되고, 그러므로써 저유전절연막(123)은 저유전 특성을 유지할 수 있고 아울러 DHF 스트립 공정에 내성을 가질 수 있다.
탄소 로스 및 리커버리 공정에 의해 저유전절연막(123)은 불균일한 탄소 농도를 가질 수 있다. 저유전절연막(123)의 탄소 농도는 표면(123s)에서부터 벌크 영역(123b)쪽으로 갈수록 낮아지다가 높아질 수 있다. 가령, 도 2d를 참조하면, 표면(123s)은 제1 탄소농도, 표면(123s)에 인접한 표면근접 영역(123c)에서는 제1 탄소농도보다 낮은 제2 탄소농도, 벌크 영역(123b)은 제2 탄소농도보다 큰 제3 탄소농도를 가질 수 있다. 표면(123s)의 제1 탄소농도와 벌크 영역(123b)의 제3 탄소농도는 동일하거나 유사할 수 있다. 다른 예로, 표면(123s)의 제1 탄소농도와 벌크 영역(123b)의 제3 탄소농도는 서로 다를 수 있다. 예컨대, 표면(123s)에서 Si-CH3 결합이 더 부가된 경우 제1 탄소농도는 제3 탄소농도보다 클 수 있다.
리커버리 공정에 의해 저유전절연막(123)의 표면(123s)은 친수성(hydrophilic)에서 소수성(hydrophobia)으로 변경될 수 있다. 예컨대, 도 2c에 도시된 바와 같이 식각 및/또는 애싱 공정에 의해 저유전절연막(123)의 표면(123s)은 탄소 로스에 의해 친수성의 Si-OH 결합을 가질 수 있다. 상기 Si-OH 결합이 갖는 친수성은 도 1d에서 후술한 절연막(140a)의 증착 속도를 느리게 하여 절연막(140a)의 증착 불량이나 증착 두께의 불균일성을 초래할 수 있다. 리커버리 공정에 의하면 저유전절연막(123)의 표면(123s)이 소수성의 Si-CH3로 치환되므로써 절연막(140a)의 양호한 증착을 유도할 수 있다.
비아홀(101)을 통해 노출된 반도체 기판(100)의 표면(100s)은 리커버리 공정에 의해 소수성 처리될 수 있다. 이에 따라, 반도체 기판(100)의 표면(100s)을 소수성 처리하기 위한 DHF 스트립 공정을 스킵할 수 있다. 유사하게, 도 2a에 도시된 것처럼 비아홀(101)을 통해 노출된 층간절연막(110)의 표면(110s), 캡핑막(121)의 표면(121s) 및 상부절연막(130)의 표면(130s)이 소수성 처리될 수 있다.
본 실시예와 달리 리커버리 공정을 진행하지 아니한 경우, 반도체 기판(100)의 표면(100s)을 소수성 처리하기 위한 DHF 스트립 공정이 필요할 수 있다. DHF 스트립 공정에 의해 저유전절연막(123)의 표면 영역(123a)의 제거, 및/또는 표면(123s)의 친수성 특성에 의한 절연막(140a)의 증착 공정의 불량을 야기할 수 있다. 그렇지만, 본 실시예처럼 리커버리 공정을 진행하는 경우, 저유전절연막(123)의 식각 손상의 치유, 저유전특성의 유지 및 표면(123s)의 소수성 처리 효과를 얻을 수 있다. 이에 더하여, 리커버리 공정에 의해 DHF 스트립 공정의 진행없이 반도체 기판(100)의 표면(100s)의 소수성 처리 효과를 얻을 수 있다. 선택적으로, 리커버리 공정 이전에 혹은 이후에 DHF 스트립 공정을 더 진행할 수 있다.
이처럼, 비아홀(101)을 통해 노출된 표면들(100s,110s,121s,123s,130s)이 이루는 비아홀(101)의 내벽은 식각 및/또는 애싱 공정의 영향으로 적어도 일부 표면들(123s,100s)이 친수성을 가지므로해서 불균일한(heterogeneous) 표면 상태를 가질 수 있다. 그렇지만, 리커버리 공정에 의해 비아홀(101)의 내벽은 소수성을 갖는 균일한(homogeneous) 표면 상태로 구현될 수 있다.
도 1d를 참조하면, 화학기상증착 공정으로 실리콘산화막을 증착하여 비아홀(101)의 내벽과 상부절연막(130)의 상면을 덮는 절연막(140a)을 형성할 수 있다. 그리고 반도체 기판(100) 상에 도전막(155a)을 형성하여 비아홀(101)을 채울 수 있다. 절연막(140a)은 SACVD(sub-atmosheric chemical vapor deposition)를 이용한 HARP(high-aspect-ration process) 옥사이드를 증착하여 형성할 수 있다. 본 실시예에 따르면, 비아홀(101)의 내벽이 소수성 처리되었기 때문에 절연막(140a)의 양호한 증착이 가능해질 수 있다.
도전막(155a)은 폴리실리콘, 구리, 텅스텐, 알루미늄 등을 증착하거나 도금하여 형성할 수 있다. 도전막(155a)을 구리 혹은 구리를 포함하는 도전체로 형성할 경우 구리의 확산을 저지할 수 있는 금속막(151a)을 절연막(140a) 상에 더 형성할 수 있다. 금속막(151a)은 타이타늄(Ti), 타이타늄질화물(TiN), 크롬(Cr), 탄탈륨(Ta), 탄탈륨질화물(TaN), 니켈(Ni), 텅스텐(W), 텅스텐나이트라이드(WN), 혹은 이들의 조합을 포함하는 금속을 증착하여 비아절연막(140)을 따라 연장되는 형태로 형성할 수 있다.
도전막(155a)은 구리를 전기도금하여 형성할 수 있다. 일례로, 절연막(140a) 혹은 금속막(151a) 상에 씨드막(153a)을 형성하고 씨드막(153a)을 이용한 전기도금으로 도전막(155a)을 형성할 수 있다. 씨드막(153a)은 금속, 가령 구리(Cu) 혹은 구리망간(CuMn) 등과 같은 구리를 포함하는 금속을 물리기상증착 혹은 화학기상증착 공정으로 형성할 수 있다.
도전막(155a)을 형성한 이후에, 평탄화 공정으로 상부절연막(130) 혹은 상부절연막(130) 상에 형성된 절연막(140a)을 노출시킬 수 있다. 일례에 따르면, 상부절연막(130)이 노출될 때까지 화학기계적 연마 공정을 진행할 수 있다.
도 1e를 참조하면, 상기 평탄화 공정에 의해 절연막(140a)은 비아절연막(140)으로 형성되고, 도전막(155a)은 관통전극(155)으로 형성될 수 있다. 씨드막(153a)은 관통전극(155)의 일부를 구성할 수 있다. 관통전극(155)은 상부절연막(130), 금속간절연막(120), 층간절연막(110)을 완전히 관통하며, 반도체 기판(100)을 부분적으로 관통할 수 있다.
비아절연막(140)은 관통전극(155)의 측면과 하면을 둘러싸는 컵 형태를 가질 수 있다. 다른 예로, 상기 화학기계적 연마 공정시 절연막(140a)을 연마정지점으로 활용한 경우 비아절연막(140)은 관통전극(155)의 측면과 하면을 둘러싸며, 상부절연막(130)의 상면으로 더 연장될 수 있다.
금속막(151a)을 더 형성한 경우, 상기 평탄화 공정에 의해 금속막(151a)은 관통전극(155)을 이루는 성분(예: Cu)이 반도체 기판(100)이나 집적회로(111)로 확산하는 것을 방지하는 배리어막(151)으로 형성될 수 있다.
도 1f를 참조하면, 반도체 기판(100) 상에 관통전극(155)과 전기적으로 연결된 상부배선(170)을 형성할 수 있다. 일례로, 상부절연막(130) 상에 증착이나 다마신 공정으로 관통전극(155)과 접촉하는 상부배선(170)을 형성할 수 있다. 다른 예로, 상부배선(170)은 전기도금 공정에 의해 관통전극(155)과 함께 형성될 수 있다. 상부배선(170)은 상부절연막(130)을 관통하는 비아(177)를 통해 금속배선(125), 가령 제4 금속배선(125d)과 연결되어 관통전극(155)과 집적회로(111)을 전기적으로 연결할 수 있다. 반도체 기판(100) 상에는 인접한 상부배선들(170) 간의 전기적 절연막 역할 및/또는 보호막 역할을 하는 제2 상부절연막(160)이 더 형성될 수 있다. 선택적으로, 상부배선(170) 상에 상부단자(175)를 더 형성할 수 있다. 상부단자(175)는 가령 무연 솔더로 구성될 수 있다.
도 1g를 참조하면, 반도체 기판(100)을 리세스하여 관통전극(155)을 돌출시킬 수 있다. 가령, 반도체 기판(100)을 구성하는 물질(예: 실리콘)을 선택적으로 제거할 수 있는 에천트나 슬러리를 이용한 식각, 화학기계적 연마, 그라인딩, 혹은 이들의 조합으로 반도체 기판(100)의 하면(100b)을 리세스할 수 있다. 상기 리세스 공정은 하면(100b)에 비해 상면(100a)에 더 인접하여 관통전극(155)을 돌출시킬 수 있는 제3 하면(100d)이 드러날 때까지 진행할 수 있다. 일례로, 관통전극(155)을 노출시키지 않는 제2 하면(100c)이 드러나도록 반도체 기판(100)의 하면(100b)을 화학기계적연마(CMP)하고, 관통전극(155)을 노출시키는 제3 하면(100d)이 드러나도록 제2 하면(100c)을 건식 식각할 수 있다. 다른 예로, 반도체 기판(100)의 하면(100b)을 그라인딩하여 제2 하면(100c)이 드러나도록 하고, 제2 하면(100c)을 화학기계적 연마하여 제3 하면(100d)을 드러나도록 할 수 있다.
관통전극(155)을 돌출시키는 공정은 접착막(90)에 의해 반도체 기판(100)의 상면(100a)에 캐리어(95)가 부착된 상태에서 진행될 수 있다. 상기 돌출 공정은 반도체 기판(100)을 뒤집어 제3 하면(100d)이 위를 향한 상태에서 진행될 수 있다. 본 명세서에서 상면(100a)은 활성면으로, 제3 하면(100d)은 비활성면으로 지칭될 수 있다.
도 1h를 참조하면, 반도체 기판(100)의 비활성면(100d) 상에 하부절연막(180)을 형성할 수 있다. 일례로, 반도체 기판(100)의 비활성면(100d) 상에 관통전극(155)을 덮는 실리콘산화막이나 실리콘질화막을 증착한 후 화학기계적 연마하여 평탄화된 하부절연막(180)을 형성할 수 있다. 관통전극(155)은 하부절연막(180)을 통해 노출될 수 있다. 그리고 하부절연막(180) 상에 관통전극(155)과 전기적으로 연결되는 하부단자(190)를 형성할 수 있다. 하부단자(190)는 패드 혹은 솔더볼 형태를 가질 수 있다. 상기 일련의 공정을 통해 관통전극(155)을 포함하는 반도체 소자(1)를 제조할 수 있다.
금속간절연막(120)을 구성하는 저유전절연막들(123)은 제1 내지 제4 금속배선들(125a-125d) 간의 기생 커패시턴스를 줄일 수 있어 제1 내지 제4 금속배선들(125a-125d)을 통해 전달되는 전기적 신호의 잡음, 지연, 손실 등에 의해 야기되는 데이터 오류를 줄이거나 없앨 수 있다.
<실시예 2 - 비아 미들 공정>
도 3a 내지 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100)의 활성면(100a) 상에 집적회로(111)가 포함된 층간절연막(110)을 형성하고, 층간절연막(110) 상에 캡핑막들(121)과 저유전절연막들(123)을 교대로 반복 적층할 수 있다. 저유전절연막들(123)에는 제1 내지 제3 금속배선들(125a-125c)이 포함될 수 있다. 반도체 기판(100) 상의 최상층은 저유전절연막(123) 혹은 캡핑막(121)일 수 있다. 본 명세서에선 저유전절연막(123)이 최상층인 경우에 대해 설명하며, 캡핑막(121)이 최상층을 구성하는 경우에도 본 실시예가 동일 또는 유사하게 적용될 수 있다.
도 3b를 참조하면, 최상층의 저유전절연막(123) 상에 마스크막(80)을 형성하고, 마스크막(80)을 이용한 건식 식각 공정으로 비아홀(101)을 형성할 수 있다. 비아홀(101)은 반도체 기판(100)의 하면(100b)에 이르지 않을 수 있다. 마스크막(80)은 가령 100℃ 이하의 저온 CO2 애싱 공정으로 제거될 수 있다. 상기 식각 및/또는 애싱 공정에 의해 저유전절연막(123)의 표면 영역(123a)이 식각 손상 및/또는 탄소 로스가 생길 수 있다.
도 3c를 참조하면, 상기 손상을 치유하기 위해 도 1c를 참조하여 전술한 바와 같이 Si, O, C, H, N 혹은 이들의 조합을 포함하는 가스(예: SiC, SiCO, SiCN, 혹은 이들의 조합)의 제공으로 저유전절연막(123)의 탄소 로스를 보완하는 리커버리(Recovery) 공정을 진행할 수 있다. 상기 리커버리 공정에 의해 저유전절연막(123)의 표면 영역(123a)에 탄소가 보충되어 친수성의 Si-OH 결합이 소수성의 Si-CH3 결합으로 치환될 수 있다. 상기 리커버리 공정에 의해 비아홀(101)을 통해 노출된 반도체 기판(100)의 표면(100s)이 소수성으로 변경될 수 있다. 따라서, 반도체 기판(100)의 표면(100s)을 소수성으로 변경시키는 DHF 스트립 공정을 스킵할 수 있다. 다른 예로, DHF 스트립 공정을 더 진행할 수 있다.
도 3d를 참조하면, 비아홀(101)의 내벽을 덮는 비아절연막(140)과 비아홀(101)을 채우며 비아절연막(140)에 의해 측면과 하면이 둘러싸이는 관통전극(155)을 형성할 수 있다. 관통전극(155)과 비아절연막(140) 사이에 배리어막(151)을 더 형성할 수 있다. 리커버리 공정에 의해 비아홀(101)의 내벽이 균일하게 소수성 처리되므로써 비아절연막(140)의 증착 공정이 양호해질 수 있다.
도 3e를 참조하면, 반도체 기판(100) 상에 관통전극(155)과 전기적으로 연결되는 제4 금속배선(125d) 그리고 제4 금속배선(125d)이 매립되는 저유전절연막(123d)을 형성할 수 있다. 제4 금속배선(125d) 상에 상부절연막(130)을 형성하고, 상부절연막(130)과 저유전절연막(123d) 사이에 캡핑막(121d)을 형성할 수 있다. 제4 금속배선(125d)은 제3 금속배선(125c)과 연결되어 관통전극(155)을 집적회로(111)에 전기적으로 연결할 수 있다. 제1 내지 제4 금속배선들(125a-125d)은 복층 구조(예: 4층 구조)의 금속배선(125)을 구성하며, 저유전절연막들(123,123d)과 캡핑막들(121,121d)은 금속간절연막(120)을 구성할 수 있다.
상부절연막(130) 상에 상부단자(175)를 형성할 수 있다. 상부단자(175)는 상부절연막(130)을 관통하여 제4 금속배선(125d)과 전기적으로 연결될 수 있다. 다른 예로, 상부단자(175)는 재배선 패드 형태로 형성할 수 있다.
도 3f를 참조하면, 접착막(90)에 의해 반도체 기판(100)의 활성면(100a)에 캐리어(95)가 부착된 상태에서 반도체 기판(100)의 하면(100b)을 리세스하여 관통전극(155)을 돌출시킬 수 있다. 일례로, 반도체 기판(100)의 하면(100b)을 화학기계적 연마 혹은 그라인딩하여 관통전극(155)을 노출시키지 않는 제2 하면(100c)이 드러나도록 하고, 제2 하면(100c)을 건식 식각 혹은 화학기계적 연마하여 관통전극(155)을 돌출시키는 비활성면(100d)이 드러나도록 할 수 있다.
도 3g를 참조하면, 반도체 기판(100)의 비활성면(100d) 상에 관통전극(155)을 덮는 실리콘산화막이나 실리콘질화막을 증착한 후 화학기계적 연마하여 평탄화된 하부절연막(180)을 형성할 수 있다. 그리고 하부절연막(180) 상에 관통전극(155)과 전기적으로 연결되는 패드 혹은 솔더볼 형태의 하부단자(190)를 형성할 수 있다. 상기 일련의 공정을 통해 관통전극(155)을 포함하는 반도체 소자(2)를 제조할 수 있다.
<응용예>
도 4a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다. 도 4b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 중앙처리장치(1222)는 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 하나를 포함할 수 있다.
도 4b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 4a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 중앙처리장치(1330) 및 램(1340) 중 적어도 어느 하나는 본 발명의 실시예들에 따른 반도체 소자들(1,2) 중 적어도 하나를 포함할 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 구성 성분이 서로 다른 복수개의 절연성 막들을 포함하는 금속간절연막을 형성하는 것;
    상기 금속간절연막과 상기 기판을 수직으로 관통하는 비아홀을 형성하는 것;
    상기 비아홀을 통해 노출된 상기 금속간절연막의 적어도 일면 및 상기 비아홀을 통해 노출된 상기 기판의 일면을 실리콘(Si), 수소(H), 산소(O), 및 질소(N) 중 적어도 어느 하나와 탄소(C)를 포함하는 가스에 노출시키는 것;
    상기 비아홀의 내벽을 덮는 비아절연막을 형성하는 것; 및
    상기 비아홀 내에 상기 비아절연막으로 둘러싸이는 관통전극을 형성하는 것;을 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 금속간절연막을 형성하는 것은:
    상기 기판 상에 캡핑막들과 저유전절연막들을 교대로 반복 적층하는 것을 포함하고, 상기 저유전절연막은 실리콘다이옥사이드에 비해 낮은 유전상수를 갖는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 저유전절연막들은 SiCHO를 포함하고,
    상기 가스에 노출시키는 것은:
    상기 저유전절연막의 표면 상에 상기 가스를 제공하여, 상기 저유전절연막 내의 Si-OH 결합을 Si-CH3 결합으로 치환하는 것을 포함하는 반도체 소자의 제조방법.
  4. 제2항에 있어서,
    상기 가스에 노출시키는 것은:
    상기 저유전절연막의 표면 상에 상기 가스를 제공하여, 상기 저유전절연막의 표면을 소수성 처리하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 가스에 노출시키는 것은:
    상기 비아홀을 통해 노출된 상기 기판의 표면을 소수성 처리하는 것을 더 포함하는 반도체 소자의 제조방법.
  6. 집적회로가 배치된 반도체 기판;
    상기 반도체 기판 상에 제공된, 상기 집적회로와 전기적으로 연결된 적어도 하나의 금속배선이 포함된 금속간절연막; 및
    상기 금속간절연막과 상기 반도체 기판을 수직방향으로 관통하는 관통전극을 포함하고,
    상기 금속간절연막은 실리콘다이옥사이드에 비해 작은 유전상수를 가지며 탄소를 함유한 저유전절연막을 포함하고,
    상기 저유전절연막의 탄소농도는 상기 저유전절연막의 표면에서는 제1 농도;
    상기 저유전절연막의 표면에 인접한 표면근접 영역에서는 상기 제1 농도보다 낮은 제2 농도; 그리고
    상기 표면근접 영역에서부터 상기 저유전절연막의 벌크쪽으로 갈수록 상기 제2 농도보다 높은 제3 농도를 갖는 반도체 소자.
  7. 삭제
  8. 제6항에 있어서,
    상기 제1 농도는 상기 제3 농도와 동일하거나 더 높은 반도체 소자.
  9. 제6항에 있어서,
    상기 금속간절연막은 상기 저유전절연막을 덮는 절연성 캡핑막을 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 저유전절연막은 SiCHO를 포함하고, 상기 절연성 캡핑막은 SiCN을 포함하는 반도체 소자.
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