JP5168265B2

JP5168265B2 - 半導体装置及びその製造方法

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Publication number: JP5168265B2
Application number: JP2009252300A
Authority: JP
Inventors: 健一渡邉; 雅延池田; 孝浩木村
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-11-02
Filing date: 2009-11-02
Publication date: 2013-03-21
Anticipated expiration: 2022-08-30
Also published as: JP2010028144A

Description

本発明は、素子領域と素子領域と外部とを電気的に接続するためのパッド領域を有する半導体装置及びその製造方法に関するものである。

近年では、半導体素子の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線を有するロジックデバイスにおいては、配線遅延がデバイス信号遅延の支配的要因の１つになりつつある。デバイス信号遅延は配線抵抗値と配線容量の積に比例しており、配線遅延の改善、即ちデバイスの動作スピードの向上には主に配線抵抗値の軽減が重要である。

そこで、配線の低抵抗化を図るため、従来のＡｌ配線に代わってＣｕ配線を形成することが検討されている。しかしながら、Ｃｕの物質的特性及び上述したチップサイズの縮小化の背景下、Ｃｕ膜を直接エッチングしてＣｕ配線を形成する手法に技術的な限界が生じ始めている。よって層間絶縁膜にホールパターン又は溝パターンを形成し、Ｃｕ配線材料を埋め込むことにより配線を形成するプロセス、所謂ダマシンプロセスと呼ばれる手法の開発が急速に進められている。

さらに近年では、デバイスの動作スピードの高速化を図る上で同層間、異層間の電気容量（配線容量）の低減が要求されつつある。そこで層間絶縁膜に低誘電率絶縁膜を適用することが提案されているが、低誘電率絶縁膜は、従来のシロキシサン結合を持つようなシリコン酸化膜を元とした材料と比較して、ヤング率、硬さ、熱膨張といった物性値が大きく異なり、これが起因して以下に述べる製造工程上での不具合が生じる。

一般に低誘電率化を進めるには、原子或いは分子といった材料内部の構造変化が必要であり、原子間距離、分子間距離が離れれば誘電率の低下が進むが、同時に原子間距離、分子間距離が離れることにより結合力が弱くなるため、熱或いは機械的な特性、薬液に対する耐性など、影響を受け易い材料となる。

微細な加工により形成されたＬＳＩのパッド領域には、配線構造内の配線パターンに比べて比較的大きいパターンの電極パッドを最終的に形成する必要がある。ここで電極パッドは、ＬＳＩの半導体構造を形成した後の回路試験、ＴＥＧ（Test Element Group）等の開発における特性評価などのためＬＳＩの素子領域と外部を電気的に接続するためのものである。そのため大きさは概ね４０μｍ〜１００μｍ程度の全面配線である。

半導体は通常ウェーハと呼ばれる円形基板上に形成され、製造工程完了後、チップとして切り出され、種々の外乱のチップへの影響を抑制することが可能なプラスチックパッケージ或いはセラミックパッケージへと加工される。また、パッケージは外部回路に適した大きさの電極を有し、電極パッドとパッケージ側電極とを電気的に接続するためのワイヤーボンディング、バンプ形成がなされる際には、パッド領域内部に対して機械的な力が印加され、その後、良好な接続が行われたかを確認する為の引っ張り試験等が行われる。

しかしながら、上記のような押し込みによる圧着及び引っ張り試験が行われると、パッド領域内部には応力が発生する。低誘電率材料のヤング率は一般に小さいため、電極パッドに外力が加えられた場合に低誘電率材料で構成される低誘電率層は容易に変形し、その印加された力は結局のところ溝パターンやホールパターンで形成された接続孔の配線材料部分で支えることになる。

このように、配線材料に比べてヤング率が小さい層間絶縁膜を用いる場合、電極パッドへのワイヤーボンディング、バンプ形成時等の押し込みによる圧着及び引っ張り試験等によって生じる内部応力は配線材料部分に集中してしまう。この応力が配線材料部分に集中し降伏応力に達すると、パッド領域の配線機能に支障を来す。

そこで本発明の目的は、パッド領域における内部応力発生時にその応力が接続孔に偏って集中することを防止し、それに起因する配線機能の劣化を回避することを可能とするとともに、格子状の配線をＣＭＰの対象面としたとき、ＣＭＰ時のディッシング量及びエロージョン量を低減させることが可能とすることにある。

本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。

本発明は、隅部を有するパッド領域と、素子領域とを有する半導体基板と、少なくとも前記隅部の前記半導体基板に形成された素子分離構造と、前記半導体基板上に形成された絶縁膜と、前記隅部の前記絶縁膜に形成され、前記素子分離構造に接続する導電性プラグと、前記絶縁膜上に形成された下層低誘電率絶縁膜と、前記パッド領域の前記下層低誘電率絶縁膜に形成され、少なくとも一部が前記隅部で前記導電性プラグに接続する下層格子状配線と、前記下層低誘電率膜上及び前記下層格子状配線上に形成された第１の低誘電率絶縁膜と、前記パッド領域の前記第１の低誘電率絶縁膜に形成され、少なくとも一部が前記隅部で前記下層格子状配線に接続する第１の接続孔と、前記素子領域の前記第１の低誘電率絶縁膜に形成され、前記第１の接続孔より占有密度の低い第２の接続孔と、前記第１の低誘電率絶縁膜上及び前記第１の接続孔、前記第２の接続孔上に形成された第２の低誘電率絶縁膜と、前記パッド領域の前記第２の低誘電率絶縁膜に形成され、少なくとも一部が前記隅部で前記第１の接続孔と接続する格子状の配線と、前記素子領域の前記第２の低誘電率絶縁膜に形成された配線と、を有することを特徴とする。
本発明は、素子領域及びパッド領域を有する半導体基板と、前記半導体基板上に形成された第１の低誘電率絶縁膜と、前記第１の低誘電率絶縁膜上に形成された第２の低誘電率絶縁膜と、前記パッド領域の前記第２の低誘電率絶縁膜に形成された格子状の配線と、前記パッド領域の前記第１の低誘電率絶縁膜に形成され、少なくとも一部が前記格子状の配線と分離されている複数の第１の接続孔と、前記素子領域の前記第１の低誘電率絶縁膜に形成され、前記第１の接続孔より占有密度の低い複数の第２の接続孔と、前記配線の溝内に形成され、前記第１の接続孔を形成する第１の導電体と電気的に接続する第２の導電体と、を有することを特徴とする。

本発明は、素子領域及びパッド領域を有する半導体基板上に第１の低誘電率絶縁膜を形成する工程と、前記パッド領域の前記第１の低誘電率絶縁膜に複数の第１の接続孔パターンを、前記素子領域の前記第１の低誘電率絶縁膜に、前記第１の接続孔パターンより占有密度が低い複数の第２の接続孔パターンを夫々形成する工程と、前記第１の接続孔パターン内及び前記第２の接続孔パターン内に配線材料を形成することにより、第１の接続孔及び第２の接続孔を夫々形成する工程と、前記第１の低誘電率絶縁膜及び前記第１の接続孔、前記第２の接続孔の上方にさらに第２の低誘電率絶縁膜を形成する工程と、前記パッド領域の前記第２の低誘電率絶縁膜に格子状の配線溝パターンを形成する工程と、前記格子状の配線溝パターンに配線材料を形成することにより、格子状の配線を形成する工程とを含み、前記複数の第１の接続孔の少なくとも一部は、前記格子状の配線とは分離されることを特徴とする。
本発明は、隅部を有するパッド領域と、素子領域とを有する半導体基板の、少なくとも前記隅部の半導体基板に素子分離構造を形成する工程と、前記素子分離構造及び前記半導体基板上に絶縁膜を形成する工程と、前記隅部の前記絶縁膜に導電性プラグを形成する工程と、前記絶縁膜上及び前記導電性プラグ上に下層低誘電率絶縁膜を形成する工程と、前記下層低誘電率絶縁膜に、少なくとも前記隅部で前記導電性プラグと接続する下層格子状配線を形成する工程と、前記下層低誘電率絶縁膜上及び前記下層格子状配線上に第１の低誘電率絶縁膜を形成する工程と、少なくとも前記隅部を含む前記パッド領域の前記第１の低誘電率絶縁膜に第１の接続孔パターンを、前記素子領域の前記第１の低誘電率絶縁膜に第２の接続孔パターンを夫々形成する工程と、前記第１の接続孔パターン及び前記第２の接続孔パターンに第１の配線材料を形成して、第１の接続孔及び第２の接続孔を夫々形成する工程と、前記第１の低誘電率絶縁膜上及び前記第１の接続孔上、前記第２の接続孔上に第２の低誘電率絶縁膜を形成する工程と、前記第２の低誘電率絶縁膜に、少なくとも前記隅部に形成された第１の接続孔と接続する格子状の配線溝パターンを形成する工程と、
前記格子状の配線溝パターンに配線材料を形成することにより、格子状の配線を形成する工程とを含み、前記第１の接続孔の占有密度を、前記素子領域における前記第２の接続孔の占有密度より高く形成することを特徴とする。

以上の説明から明らかなように、本発明によれば、パッド領域の第１の接続孔を素子領域の何れかの部位における第２の接続孔より高密度に配置したので、内部応力発生時にその応力が第１接続孔に偏って集中することを防止し、それに起因する配線機能の劣化を回避することが可能となる。また、格子状の配線をＣＭＰの対象面としたとき、その対象面において配線材料の面積及び密度を低くすることができるので、ＣＭＰ時のディッシング量及びエロージョン量を低減させることが可能となる。

ビア層に発生する内部応力とビア層におけるビアの面積割合との関係を示したグラフである。ビア層に発生する内部応力とビア層におけるビアの面積割合との関係を示したグラフである。本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図３に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図４に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図５に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図３に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図７に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図８に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図９に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１０に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１１に引き続き、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本発明の第１の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第１の実施形態に係るパッド形成領域と同様のＣｕ多層配線構造をシングルダマシン法によって構成したときの断面図である。比較例１に係るパッド形成領域の構成例を示した平面図及び断面図である。比較例１に係るパッド形成領域の構成に生じる問題点を説明するための図である。比較例１に係るパッド形成領域の構成に生じる他の問題点を説明するための図である。比較例２に係るパッド形成領域の構成例を示した平面図及び断面図である。比較例２に係るパッド形成領域の構成に生じる問題点を説明するための図である。比較例２に係るパッド形成領域の構成に生じる他の問題点を説明するための図である。本発明の第２の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第３の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第４の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第５の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第６の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第７の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第８の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図である。本発明の第９の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図である。本発明の第１０の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第１１の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図及び断面図である。本発明の第１１の実施形態に係るパッド形成領域の他の構成例を示した平面図及び断面図である。本発明の第１２の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本発明の第１３の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本発明の第１４の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本発明の第１５の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本発明の第１６の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。

−本発明の基本骨子−
ワイヤーボンディングやバンプ形成の際に印加される力によってパッド領域には内部応力が発生する。配線材料と層間絶縁膜のヤング率の違いから内部応力は配線材料が埋め込まれた接続孔側に偏って集中し、それが例えば配線材料の降伏応力点に達すると、パッド領域の配線機能に支障を来してしまう。このような従来の問題点を解消すべく、本発明者はパッド領域における接続孔の占有密度を、素子領域の何れかの部位における接続孔の占有密度より高く形成する本発明独自の構成を想到した。この構成により内部応力が接続孔に偏って集中することを防止し、配線機能の信頼性の低下を回避するものである。ここでいう接続孔とは、上層配線と下層配線を接続するために配線材料がビアホールに埋め込まれた一部配線構造のことをいう。以下の説明では、この一部配線構造を全体配線構造におけるビア部と称する。また、本発明者が想到した独自の構成として、パッド領域の接続孔の占有密度を素子領域の任意の部位における接続孔の占有密度より高く形成してもよい。この構成であっても上記の本発明の作用・効果を同様に奏することができる。

−層間絶縁膜及び配線構造におけるビア部（接続孔）の力学的特性−
ここで、層間絶縁膜及び配線構造におけるビア部の力学的特性について説明する。ここでは、電極パッドに対するバンプの接合力を評価するための引っ張り試験を前提にして説明を行うものとする。層間絶縁膜はその膜厚に比べて水平方向の広がりは大きいので、説明の簡単のため、その引っ張り力が垂直に印加される場合を考える。従って、ビア部と層間絶縁膜では同じ量の歪みが生じるものとして考えることができる。このとき、ビア部に印加される応力；σｍは、ビア部のヤング率をＥｍとし、ビア部及び層間絶縁膜に生じる歪みをεとすると、次の式１によって示される。
σｍ＝Ｅｍ×ε・・・（式１）

同様に、層間絶縁膜に印加される応力；σｉは、層間絶縁膜のヤング率をＥｉとすると、次の式２によって示される。
σｉ＝Ｅｉ×ε・・・（式２）

式１及び式２からＣｕ膜と層間絶縁膜にかかる応力の比は、次の式３に示されるように、ヤング率の比となる。
σｍ：σｉ＝Ｅｍ：Ｅｉ・・・（式３）

例えば、ＥｍとしてＣｕのヤング率、Ｅｉとして低誘電率絶縁材料である"ＳｉＬＫ（ＳｉＬＫ：Dow Chemical社の登録商標であり、ポリアリルエーテル系化合物からなる有機絶縁膜材料）"のヤング率を式３に代入し、また一方で、比較の対象として、ＥｍとしてＣｕのヤング率、ＥｉとしてＳｉＯ₂のヤング率を式３に代入すると、次の式４、式５となる。尚、Ｃｕ、"ＳｉＬＫ"及びＳｉＯ₂は下記の表１から引用したものである。
σｃｕ：σｓｉｌｋ＝１：０．０２０・・・（式４）
σｃｕ：σｓｉｏ＝１：０．５５・・・（式５）

式４及び式５に示されるように、ビア部と層間絶縁膜にかかる内部応力の比は、層間絶縁膜がシリコン酸化膜からなる場合と比べて、低誘電率絶縁膜で構成されている方が層間絶縁膜にかかる内部応力の割合が低くなる。

次に、ビア部と層間絶縁膜にかかる応力値の算出式を求める。引っ張り試験による外力；Ｆとビア部及び層間絶縁膜が支える力との釣り合いは、次の式６によって表される。ここで、Ｓｍはビア部の面積、Ｓｉは同じく層間絶縁膜の面積である。
Ｆ＝σｍ×Ｓｍ＋σｉ×Ｓｉ・・・（式６）

式１及び式２を式６に代入すると、次の式７又は式８によって夫々表される。
Ｆ＝σｍ×Ｓｍ＋（Ｅｉ／Ｅｍ）×σｍ×Ｓｉ＝σｍ×（Ｓｍ＋（Ｅｉ／Ｅｍ）×Ｓｉ）・・・（式７）
Ｆ＝（Ｅｍ／Ｅｉ）×σｉ×Ｓｍ＋σｉ×Ｓｉ＝σｉ×（（Ｅｍ／Ｅｉ）×Ｓｍ＋Ｓｉ）・・・（式８）

式７及び式８を夫々σｍ、σｉについて解き、ビア部と層間絶縁膜の面積割合の函数としてグラフにしたものを図１及び図２に示す。尚、図１では、直径４０μｍの円形の電極パッドに４０ｇｆの引っ張り力を印加した場合について示し、図２では、直径５０μｍの円形の電極パッドに２０ｇｆの引っ張り力を印加した場合について示している。

先ず、図１のグラフについて説明すると、層間絶縁膜をシリコン酸化膜で構成し、ビア部をＣｕ膜で構成した場合（図中では、ＳｉＯ₂／Ｃｕ）には、層間絶縁膜の面積割合が増加してもビア部にかかる内部応力はそれほど増加しない。これに対して、層間絶縁膜を"ＳｉＬＫ"で構成し、ビア部をＣｕ膜で構成した(図中では、"ＳｉＬＫ"／Ｃｕ)場合には、層間絶縁膜の面積割合が増加すると、ビア部にかかる内部応力は急激に増加する。

また、図１のグラフには、グレイン径が０．１μｍ、０．５μｍ、１．０μｍのＣｕの降伏応力点が示されているが、層間絶縁膜を"ＳｉＬＫ"で構成した場合には、層間絶縁膜の面積割合次第でビア部にかかる内部応力が降伏応力点に達してしまうことがわかる。尚、Ｃｕの降伏応力点とは、これ以上の応力が印加されるとＣｕに降伏が起こる応力値である。このように、グレイン径が同じＣｕ膜でビア部を構成している場合には、層間絶縁膜を"ＳｉＬＫ"で構成しているか、シリコン酸化膜で構成しているかによって降伏応力点に達する層間絶縁膜の面積割合が２倍近く異なることが分かる。

さらに、図１のグラフには、低誘電率絶縁材料であるポーラスシリカ系の"ＩＰＳ（Interpapenetrated Siloxane：触媒化成工業株式会社の登録商標）"、オルガノシリケートグラス（図中では、"ＢＤ（Black Diamond）：アプライドマテリアル社の登録商標"）により層間絶縁膜を構成し、ビア部をＣｕ膜で構成した場合（図中では夫々、"ＩＰＳ"／Ｃｕ，"ＢＤ"／Ｃｕ）についても示している。"ＩＰＳ"及び"ＢＤ"のヤング率は夫々１１（Ｇｐａ）、５．５（Ｇｐａ）と低い値であるため、層間絶縁膜を"ＳｉＬＫ"で構成した場合と同様に、層間絶縁膜の面積割合の増加に伴って、急激にビア部にかかる内部応力が増加する。

図２のグラフは、層間絶縁膜を"ＳｉＬＫ"、ビア部をＣｕ膜で構成した場合（図中、Ｃｕ／"ＳｉＬＫ"）、層間絶縁膜をシリコン酸化膜、ビア部をＣｕ膜で構成した場合（図中、Ｃｕ／ＳｉＯ₂）、及び、層間絶縁膜をポーラスシリカ系"ＩＰＳ"、ビア部をＣｕ膜で構成した場合（図中、Ｃｕ／"ＩＰＳ"）について示している。

図２に示す例は、図１の例と異なる条件下での試みであるが、やはり低誘電率絶縁材料"ＳｉＬＫ"で層間絶縁膜が形成されている場合は、層間絶縁膜の面積割合が増加すると急激にビア部に内部応力がかかり、Ｃｕの降伏応力点に達する場合が見受けられる。これに対して、シリコン酸化膜で層間絶縁膜を形成した場合には、層間絶縁膜の面積割合が増加してもビア部には内部応力がそれほどかからず、Ｃｕ降伏応力点に達しない。

また、図２には層間絶縁膜にかかる内部応力についても示されており、層間絶縁膜をポーラスシリカ系"ＩＰＳ"、"ＳｉＬＫ"で構成した場合には、層間絶縁膜の面積割合が増加すると、一定のところで層間絶縁膜に印加される内部応力が急激に増加し、夫々の破断応力点に達してしまう。尚、ここでいう破断応力点とは、これ以上の応力が印加されると破断が生じる応力値のことをいう。これに対して、層間絶縁膜をシリコン酸化膜で構成した場合には、層間絶縁膜の面積割合が増加しても層間絶縁膜に印加される内部応力はそれほど増加せず、その破断応力点には達しない。

本発明では、同層間、異層間の電気容量（配線容量）の低減を図るべく層間絶縁膜を低誘電率絶縁材料で構成しており、特にその低誘電率材料はオルガノシリケートグラス"ＢＤ"、"ＳｉＬＫ"、"ＩＰＳ"等のヤング率が２０ＧＰａ以下のものを用いることが好ましい。しかしながら、上記のように、電極パッド下の層間絶縁膜をオルガノシリケートグラス"ＢＤ"、"ＳｉＬＫ"、"ＩＰＳ"等の低誘電率絶縁材料で構成した場合、内部応力の発生によりビア部及び層間絶縁膜に障害が生じ易く、配線機能の信頼性を低下させる恐れがある。これに対して、本発明は電極パッド下のビア部を高密度に配置することによって、内部応力がビア部に偏って集中することを防止することを可能としている。

以下、本発明の実施形態を添付図面を参照しながら詳細に説明する。図３〜図１２は、本発明の実施形態に係る半導体装置の製造方法を工程順に示した概略断面図である。

−ＭＯＳトランジスタ構造の形成−
先ず、シリコン基板上にＭＯＳトランジスタ構造を形成する。
具体的には、図３（ａ）に示すように、シリコン基板１の素子分離領域にＳＴＩ（Shallow Trench Isolation）法により、素子分離構造２を形成し、素子形成領域には素子活性領域を画定し、パッド形成領域には素子分離構造２を全面に形成する。

続いて、熱酸化法により、素子形成領域の素子活性領域にのみゲート絶縁膜３を形成する。そして、ＣＶＤ法により、全面に多結晶シリコン膜を堆積し、パターニングすることにより素子活性領域にのみゲート電極４を形成する。

続いて、ゲート電極４をマスクにして、不純物を低濃度に浅くイオン注入した後、ＣＶＤ法によりシリコン酸化膜を堆積し、全面を異方性エッチングすることにより、ゲート電極４の側面にのみ前記シリコン酸化膜を残し、サイドウォール５を形成する。そして、ゲート電極４及びサイドウォール５をマスクにして、再度不純物を高濃度に深くイオン注入し、ＬＤＤ構造のソース／ドレイン６を形成する。

続いて、全面にシリコン窒化膜７を形成した後、層間絶縁膜となるシリコン酸化膜８を堆積する。そして、ソース／ドレイン６の表面の一部を露出させるように、シリコン酸化膜８をパターニングし、コンタクトホール９を形成する。

続いて、コンタクトホール９の内壁面を覆うように、下地膜となるＴｉＮ膜１０を形成した後、コンタクトホール９を埋め込むようにタングステンを堆積し、ＣＭＰ（Chemical-Mechanical Polishing）法により、表面を平坦化させてタングステンプラグを形成する。尚、ゲート電極４と配線とを電気的に接続するためにゲート電極４上にもプラグが必要であるが、ここでは、ソース／ドレイン６に対するプラグとゲート電極４に対するプラグとが同一断面上にはないものとし、図３（ａ）及び以下に示す図面上ではゲート電極４に対するプラグの図示を省略する。

−Ｃｕ配線構造の形成；デュアルダマシン法−
次に、上記ＭＯＳトランジスタ構造上にＣｕ配線構造を形成する。ここでは先ずデュアルダマシン法によってＣｕ多層配線を形成する場合について説明する。

図３（ｂ）に示すように、配線層の層間絶縁膜となるシリコン酸化膜８上に、エッチングストッパー膜となるシリコンカーバイド膜（ＳｉＣ膜）１１を７０ｎｍ程度の膜厚で形成する。次に、配線層の層間絶縁膜となるオルガノシリケートグラス膜（ＳｉＯＣ膜）１２、ＣＭＰ法による研磨工程時の保護膜となるシリコン酸化膜（ＳｉＯ膜）１０１を夫々、３５０ｎｍ、１５０ｎｍ程度の膜厚で形成した後、フォトレジスト１３を塗布し、露光、現像を施して配線パターン１４を形成する。

続いて、図４（ａ）に示すように、配線パターン１４が形成されたフォトレジスト１３をマスクにして、ＣＦ系ガスを含む混合ガスを用いてオルガノシリケートグラス膜１２及びシリコン酸化膜１０１をシリコンカーバイド膜１１が露出するまで異方性エッチングする。

次に、残存するフォトレジスト１３をアッシングにより除去した後、ＣＨＦ系ガスを含む混合ガスを用いてシリコンカーバイド膜１１をエッチングにより除去し、配線溝を形成する。ここで、アッシングによりシリコン酸化膜８がダメージを受けることがなければ、ＣＦ系ガスを含む混合ガスを用いて一度に、シリコン酸化膜１０１、オルガノシリケートグラス膜１２及びシリコンカーバイド膜１１をエッチングし、そして、アッシングによりフォトレジスト１３を除去してもよい。その後、適度な熱処理を加え、シリコンカーバイド膜１１及びオルガノシリケートグラス膜１２が吸湿した材料を脱ガスにより除去する。

次に、例えばタンタルナイトライド（ＴａＮ）からなるバリアメタル膜１５を３０ｎｍ程度の膜厚で形成した後、Ｃｕ膜１６を１５００ｎｍ程度の膜厚で形成する。ここで、Ｃｕ膜１６を成膜する手法として、バリアメタル膜１５上にシード金属膜をスパッタリング装置によって成膜した後、シード金属膜を電極に利用するメッキ法を用いればＣｕ膜１６を成膜することができる。

続いて、図４（ｂ）に示すように、シリコン酸化膜１０１が露出するまでＣＭＰ法により研磨した後、配線溝内のみにＣｕ膜１６が残るように形成する。次に、エッチングストッパー膜及びＣｕ拡散防止膜となるシリコンカーバイド膜（ＳｉＣ膜）１７、層間絶縁膜となるオルガノシリケートグラス膜１８、配線層形成時のエッチングストッパー膜となるシリコンカーバイド膜１９、配線層の層間絶縁膜となるオルガノシリケートグラス膜２０、及び、ＣＭＰ法による研磨工程時の保護膜となるシリコン酸化膜２１を順次形成する。ここで、シリコンカーバイド膜１７は７０ｎｍ程度の膜厚、オルガノシリケートグラス膜１８は６００ｎｍ程度の膜厚、シリコンカーバイド膜１９は７０ｎｍ程度の膜厚、オルガノシリケートグラス膜２０は３５０ｎｍ程度の膜厚、シリコン酸化膜２１は１５０ｎｍ程度の膜厚で形成する。

次に、シリコン酸化膜２１上にフォトレジスト２２を塗布し、露光、現像を施すことにより、ビアホールを形成するためのビアパターン２３を形成する。その際に、パッド形成領域には素子形成領域より大きな断面積を有するビアパターン２３を形成する。

続いて、図５（ａ）に示すように、シリコン酸化膜２１、オルガノシリケートグラス膜２０、シリコンカーバイド膜１９、オルガノシリケートグラス膜１８の順に、種々のプロセス条件を変更しながらＣＦ系ガスを含む混合ガスを用いてシリコンカーバイド膜１７が露出するまで異方性エッチングを行う。これにより、パッド形成領域には素子形成領域より大きな面積のビアホール２４が形成される。

次に、保護膜として利用する樹脂２５を塗布及び溶解の手法でビアホールの下方部位に埋め込んだ後、全面にフォトレジスト２６を塗布し、露光、現像を施して配線パターン２７を形成する。

続いて、図５（ｂ）に示すように、配線パターン２７が形成されたフォトレジスト２６をマスクとして、ＣＦ系ガスを含む混合ガスを用いてシリコン酸化膜２１及びオルガノシリケートグラス膜２０をシリコンカーバイド膜１９が露出するまで異方性エッチングし、配線溝１０２を形成する。次に、アッシングによりフォトレジスト２６及び樹脂２５を同時に除去する。

続いて、図６（ａ）に示すように、ＣＦ系ガスを含む混合ガスを用いて、ビアホール２４の底部に残るシリコンカーバイド膜１７及び配線溝１０２の低部に残るシリコンカーバイド膜１９を異方性エッチングして除去する。次に、適度な熱処理を加えて、Ｃｕ膜１６のコンタクト面、シリコンカーバイド膜１７、オルガノシリケートグラス膜１８、シリコンカーバイド膜１９及びオルガノシリケートグラス膜２０が吸湿した材料を脱ガスにより除去した後に、例えばタンタルナイトライドからなるバリアメタル膜１２１を３０ｎｍ程度の膜厚で形成し、メッキ法によりＣｕ膜２８を１５００ｎｍ程度の膜厚で配線溝１０２及びビアホール２４に埋め込む。

続いて、図６（ｂ）に示すように、Ｃｕ膜２８及びバリアメタル膜１２１をＣＭＰ法によりシリコン酸化膜２１が露出するまで研磨し、配線溝１０２及びビアホール２４内のみにＣｕ膜２８及びバリアメタル膜１２１を残存させる。以降、Ｃｕ膜２８で形成された配線を電極パッドとする場合には、カバー膜として機能するシリコン窒化膜２９を当該配線層上に形成した後、その一部に開孔を形成する。そして、その開孔部に例えば金線を接続して電極パッドと外部とを電気的に接続させる。さらに上層に配線構造を形成する場合には、図３（ａ）〜図６（ｂ）と同様の製造工程を繰り返すことで更なる多層配線構造を形成することができる。

また、電極パッドの他の構成例として、Ｃｕ膜２８上にＡｌ層を形成し、当該Ａｌ層と密着性の良いＡｌ金線を用いて外部と電極パッドを接続したり、Ａｌ層上にバンプを形成することによって、Ｃｕ膜２８の表面露出による腐食を防止可能な構成としてもよい。

以上により、パッド形成領域の電極パッド下には素子形成領域より大きな断面積のビアホールが形成される。従って、パッド形成領域に素子形成領域と同数若しくはそれ以上の数のビア部を形成すると、パッド形成領域のビア部の占有密度を素子形成領域より高密度にすることができる。これにより、内部応力が発生したとき、過度な負荷がビア部に集中してしまうことを防止することができ、ビア部（Ｃｕ膜）に降伏が起きてしまう等、電極パッドへの外力印加時における配線機能の劣化要因を回避することが可能となる。また、パッド形成領域のビア部が素子形成領域の任意の部位におけるビア部の占有密度より高く形成されていれば、上記の効果を得ることができることは勿論であるが、局所的に素子形成領域の何れかの部位（例えば、ビア部の占有密度が最も低い部位）をみて、少なくともその部位におけるビア部の占有密度よりもパッド形成領域のビア部の占有密度が高く形成されていれば、上記効果を同様に奏することができる。

−Ｃｕ多層配線構造の形成；シングルダマシン法−
次に、Ｃｕ多層配線構造のシングルダマシン法による製造方法について説明する。ＭＯＳトランジスタ構造の形成は図３（ａ）に基づいて既に説明したのでここでは省略する。

先ず、図７（ａ）に示すように、層間絶縁膜となるシリコン酸化膜８上にエッチングストッパー膜となるシリコンカーバイド膜３０を７０ｎｍ程度の膜厚で形成する。次に、オルガノシリケートグラス膜３１及びシリコン酸化膜３２を夫々３５０ｎｍ、１５０ｎｍ程度の膜厚で形成する。

次に、シリコン酸化膜３２上にフォトレジスト３３を塗布し、露光、現像を施して、オルガノシリケートグラス膜３１及びシリコン酸化膜３２に配線溝を形成するための配線パターン３４を形成する。

続いて、図７（ｂ）に示すように、配線パターン３４が形成されたフォトレジスト３３をマスクにして、ＣＦ系ガスを含む混合ガスを用いてオルガノシリケートグラス膜３１及びシリコン酸化膜３２をシリコンカーバイド膜３０が露出するまで異方性エッチングする。次に、残存するフォトレジスト３３をアッシングにより除去した後、ＣＨＦ系ガスを含む混合ガスを用いてシリコンカーバイド膜３０をエッチングにより除去し、配線溝を形成する。ここで、アッシングによりシリコン酸化膜８がダメージを受けることがなければ、ＣＦ系ガスを含む混合ガスを用いて一度にシリコン酸化膜３２、オルガノシリケートグラス膜３１及びシリコンカーバイド膜３０をエッチングし、そして、アッシングによりフォトレジスト３３を除去してもよい。次に、適度な熱処理を加えて、オルガノシリケートグラス膜３１及びシリコンカーバイド膜３０が吸湿した材料を脱ガスにより除去する。

続いて、図８（ａ）に示すように、例えばＴａＮからなるバリアメタル膜３５を３０ｎｍ程度の膜厚で形成した後、Ｃｕ膜３６を１５００ｎｍ程度の膜厚で形成する。

続いて、図８（ｂ）に示すように、シリコン酸化膜３２が露出するまでＣＭＰ法により研磨することにより、配線溝内にのみＣｕ膜３６を残す。次に、エッチングストッパー膜及びＣｕ拡散防止膜となるシリコンカーバイド膜３７、ビア層の層間絶縁膜となるオルガノシリケートグラス膜３８、及び、シリコン酸化膜３９を順次形成する。ここで、シリコンカーバイド膜３７は７０ｎｍ程度、オルガノシリケートグラス膜３８は４５０ｎｍ程度、シリコン酸化膜３９は１５０ｎｍ程度の膜厚で形成する。

次に、シリコン酸化膜３９上にフォトレジスト４０を塗布し、露光、現像を施すことにより、ビアホールを形成するためのビアパターン４１を形成する。その際に、パッド形成領域には素子形成領域より大きな断面積を有するビアパターン４１を形成する。

続いて、図９（ａ）に示すように、種々のプロセス条件を変更しながら、シリコン酸化膜３９及びオルガノシリケートグラス膜３８を、ＣＦ系ガスを含む混合ガスを用いてシリコンカーバイド膜３７が露出するまで異方性エッチングを行う。

続いて、図９（ｂ）に示すように、ＣＨＦ系ガスを含む混合ガスを用いてビアホール４２の底部に残るシリコンカーバイド膜３７を異方性エッチングして除去する。これにより、パッド形成領域には素子形成領域より大きな断面積のビアホール４２が形成される。次に、適度な熱処理を加えてＣｕ膜３６のコンタクト面、シリコンカーバイド膜３７及びオルガノシリケートグラス膜３８が吸湿した材料を脱ガスにより除去した後に、タンタルナイトライドからなるバリアメタル膜４３を３０ｎｍ程度の膜厚で形成し、メッキ法によりＣｕ膜４４を１５００ｎｍ程度の膜厚でビアホール４２に埋め込む。

続いて、図１０（ａ）に示すように、Ｃｕ膜４４及びバリアメタル膜４３をＣＭＰ法によりシリコン酸化膜３９が露出するまで研磨し、ビアホール４２内のみにＣｕ膜４４及びバリアメタル膜４３を残存させる。

続いて、図１０（ｂ）に示すように、エッチングストッパー膜及びＣｕ拡散防止膜となるシリコンカーバイド膜１０３、配線層の層間絶縁膜となるオルガノシリケートグラス膜１０４、及び、ＣＭＰ法による研磨工程時の保護膜となるシリコン酸化膜１０５を順次形成する。ここで、シリコンカーバイド膜１０３は７０ｎｍ程度の膜厚、オルガノシリケートグラス膜１０４は３５０ｎｍ程度の膜厚、シリコン酸化膜１０５は１５０ｎｍ程度の膜厚で形成する。次に、シリコン酸化膜１０５上にフォトレジスト１０６を塗布し、露光、現像を施すことにより、配線溝を形成するための配線パターン１０７を形成する。

続いて、図１１（ａ）に示すように、配線パターン１０７が形成されたフォトレジスト１０６をマスクにして、ＣＦ系ガスを含む混合ガスを用いてシリコン酸化膜１０５及びオルガノシリケートグラス膜１０４をシリコンカーバイド膜１０３が露出するまで異方性エッチングした後、残存するフォトレジスト１０６をアッシングにより除去する。そして、シリコンカーバイド膜１０３をシリコン酸化膜３９が露出するまで異方性エッチングし、配線溝１１０を形成する。次に、適度な熱処理を加え、Ｃｕ膜４４のコンタクト面、オルガノシリケートグラス膜１０４及びシリコンカーバイド膜１０３が吸湿した材料を脱ガスにより除去する。

続いて、図１１（ｂ）に示すように、例えばタンタルナイトライドからなるバリアメタル膜１０８を３０ｎｍ程度の膜厚で形成した後、メッキ法によりＣｕ膜１０９を１５００ｎｍ程度の膜厚で配線溝１１０に埋め込む。

続いて、図１２に示すように、Ｃｕ膜１０９及びバリアメタル膜１０８をＣＭＰ法によりシリコン酸化膜１０５が露出するまで研磨し、配線溝１１０内のみにＣｕ膜１０９及びバリアメタル膜１０８を残存させる。以降、Ｃｕ膜１０９で形成された配線を電極パッドとする場合には、カバー膜として機能するシリコン窒化膜１１１を当該配線層上に形成した後、その一部に開孔を形成し、開孔部に例えば金線を接続して電極パッドと外部とを電気的に接続させる。さらに上層に配線構造を形成する場合には、図８（ｂ）〜図１２と同様の製造工程を繰り返すことで更なる多層配線構造を形成することができる。

また、電極パッドの他の構成例として、Ｃｕ膜１０９上にＡｌ層を形成し、当該Ａｌ層と密着性の良いＡｌ金線を用いて外部と電極パッドを接続したり、Ａｌ層上にバンプを形成することによって、Ｃｕ膜１０９の表面露出による腐食を防止可能な構成としてもよい。

このように、シングルダマシン法によってもパッド形成領域に素子形成領域より大きな断面積のビア部が形成される。従って、パッド形成領域に素子形成領域と同数若しくはそれ以上の数のビア部を形成すると、パッド形成領域のビア部の占有密度を素子形成領域より高密度にすることができる。また、パッド形成領域のビア部を高密度に形成するためには、各ビア部の断面積を大きく形成することの他、素子形成領域とパッド形成領域の双方間においてビア部を同等の断面積で形成し、パッド形成領域における単位面積当たりのビア部の数を素子形成領域より多く形成することでも可能である。

また、パッド形成領域のビア部が素子形成領域の任意の部位におけるビア部の占有密度より高く形成されていれば、上記の効果を得ることができることは勿論であるが、局所的に素子形成領域の何れかの部位（例えば、ビア部の占有密度が最も低い部位）をみて、少なくともその部位におけるビア部の占有密度よりもパッド形成領域のビア部の占有密度が高く形成されていれば、上記効果を同様に奏することができる。

＜第１の実施形態＞
図１３は、本発明の第１の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図（図１３（ａ））及び断面図（図１３（ｂ））である。以下に説明する第１〜第１６の実施形態は、上記説明と同様の製造工程を経て製造されるものであるため、その詳細な説明は省略する。尚、図１３（ｂ）は、図１３（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第１の実施形態に係るパッド形成領域は、図１３に示されるように、デュアルダマシン法によって形成されたものであり、配線に内包される領域に複数のビア部を均等に分布させ、素子形成領域の何れかの部位よりは高密度にビア部を配置している。図１３上では、円形型の断面構成を有するビア部が示されているが、矩形型やその他任意の形状を適用することも可能である。製造方法としては、図４（ｂ）に示すフォトレジスト２２のビアパターン２３を変更することによって本実施形態に係るビア部を形成することが可能である。尚、ここでいう「内包される領域」とは、配線形成領域の下方においてその領域に内包される領域のことをいう。

また、本実施形態では、デュアルダマシン法により形成されたパッド形成領域について説明したが、図１４に示すように、シングルダマシン法によっても同様のビア部の構成を有するＣｕ多層配線構造を形成することができる。この場合の製造方法としては、図８（ｂ）に示すフォトレジスト４０のビアパターン４１を変更することによって本実施形態に係るビア部を形成することが可能である。

＜比較例１＞
ここで、上記第１の実施形態と同様にデュアルダマシン法によって形成し得るパッド形成領域の構成例を比較例１として説明する。図１５は、比較例１に係るパッド形成領域の構成例を示した平面図（図１５（ａ））及び断面図（図１５（ｂ））である。図１５に示すように、比較例１では、内部応力がビア部４７側に偏って集中してしまうことを防止するために、配線４８に内包される領域に低誘電率絶縁膜が全く除かれた大きなビア部４７を形成している。

しかしながら、比較例１に係るビア部４７を形成するためには、素子形成領域と比べて相当大きな断面積を有するビアホール４９を形成する必要がある。従って、素子形成領域のビアホールに基準を合わせた膜厚で配線材料（例えば、Ｃｕ）５０を埋め込んだ場合、図１６に示すように、パッド形成領域側では表面段差が生じてしまう。

ここで、パッド形成領域側に表面段差が生じる事象を具体的に検証する。メッキ法では等方的にＣｕ膜の成膜が進むため、底面からの成長と同時に側面からも成長が生じる。例えば、素子形成領域及びパッド形成領域におけるビアホールの深さが８００ｎｍであり、素子形成領域のビアホールの幅が１．４μｍであるとすると、両側面から堆積したＣｕ膜が７００ｎｍ以上となると、ビアホールは全て埋めつくされる。一方で、パッド形成領域側には素子形成領域より大きな幅、例えば５μｍの幅を有するビアホールが形成されている場合、当該ビアホールを深さ及び幅の双方において埋めつくすことができず、この部分に表面段差が形成されることになる。

これに対して、本発明の第１の実施形態に係るパッド形成領域は、素子形成領域より大きな断面積のビア部を形成することに留まり、それらを均等に分布するように配置した。そのため、素子形成領域とパッド形成領域間において夫々のビアホールを埋めつくすために必要な膜厚の差はそれほど生じず、上記表面段差の問題は容易に解消することができる。また、本実施形態や以下に説明する実施形態のように実際に高密度にビア部を配置する場合には、ビアホールを形成するエッチング工程後において低誘電率絶縁膜が不安定な状態とならない程度に設計することが好ましい。

図１７は、上記比較例１に係るパッド形成領域の構成に生じる他の問題点を説明するための図である。上記表面段差に係る問題点を回避するために、ビアホール４９及び配線溝５１へのＣｕ膜５０の埋め込み時に例えば相当の膜厚をもってＣｕ膜５０を埋め込むものとする。そのため、ビアホール４９及び配線溝５１内にのみＣｕ膜５０を残すためにＣＭＰ法による研磨工程ではその膜厚に伴って相当の膜厚を研磨する必要があり、オーバポリッシュ（over polish）量が増加してしまう。

ここで、研磨する膜厚に伴ってオーバポリッシュ量が増加するのは、ＣＭＰ法による研磨工程では所定のマージンをもって対象膜が研磨されることに起因する。例えば１μｍの膜厚の層に対して１０％のマージンをもって研磨する場合には、その膜下１００ｎｍの位置まで研磨されることになる。それに対し、１．５μｍの膜厚の層に対して同様の研磨を施した場合は、その膜下１５０ｎｍの位置まで研磨することになる。このように研磨する膜厚が厚くなる程、さらにその膜下の層を余計に研磨することになる。

このように研磨する膜厚が厚くなる程にオーバポリッシュ量が増加するが、図１８中の破線で示されるように、それに付帯してエロージョン（erosion）量及びディッシング（dishing）量も増加し、配線構造に不具合が生じる。ここで、ディッシングとは、Ｃｕ膜５０とその他の膜との研磨率の違いによって生じる現象であり、本比較例のように柔らかい材質のＣｕ膜５０が研磨対象面において広い面積を占める場合、Ｃｕ膜５０表面に凹みが特に顕著に形成されてしまう。

また、エロージョンとは、研磨対象層におけるＣｕ膜５０の密度に依存して発生する現象であり、本比較例のようにＣｕ膜５０が研磨対象面に高密度に形成されている場合、Ｃｕ膜５０周辺のバリアメタル膜等を削り込み、オルガノシリケートグラス膜５２が露出してしまう。よって、ＣＭＰ法による研磨工程に含まれるウェットプロセスによりオルガノシリケートグラス膜５２は吸湿した状態となり、その状態でオルガノシリケートグラス膜５２表面にシリコンカーバイド膜が成膜され、さらに脱ガス処理等が施されると、オルガノシリケートグラス膜５２とシリコンカーバイド膜間の密着性が低下し、剥がれ等を誘発することになる。

さらに、ディッシングによりＣｕ膜５０表面に段差が生じた場合、Ｃｕ膜５０の上方に一定の膜厚の層間絶縁膜が形成されると、その層間絶縁膜表面にもＣｕ膜５０の表面段差に倣って段差が生じる。そのため、更にその上方に塗布されるフォトレジストの厚みに局所的な変化が現れ、フォトレジストに対する露光時のフォーカスマージンが低下してしまう。

また、当該層間絶縁膜に表面段差が生じることによって次のような問題点も生じる。例えば、Ｃｕ膜５０上に更に配線等（Ｃｕ膜）を形成する場合には、Ｃｕ膜５０上方に形成された層間絶縁膜をパターンニングし、Ｃｕを埋め込んだ後、ＣＭＰ法によってその表面を研磨する工程が必要となる。しかしながら、層間絶縁膜表面には上記のように段差部分が存在するので、研磨工程後には、層間絶縁膜に形成されたビア又は配線パターン内のみならず、この段差部分にもＣｕが残存してしまう。そのため、段差部分内に複数の配線又はビア部が形成される場合には、段差部分に残存するＣｕによって配線が短絡し、配線構造に不具合が生じてしまう。

一方で、Ｃｕ膜５０の表面段差に伴って上層の層間絶縁膜表面に生じた段差を研磨して平坦化した場合には、Ｃｕ膜５０の表面段差部分上における層間絶縁膜の膜厚は他の部分より厚くなり、後の当該層間絶縁膜に対するエッチング工程においてエッチングマージンの低下を招くことになる。

これに対して、上記第１の実施形態に係るパッド形成領域は、素子形成領域とパッド形成領域間において夫々のビアホールを埋めつくすために必要な膜厚の差はそれほど生じないため、表面の平坦性を確保するためにＣｕ膜を極端に厚く埋め込む必要はない。従って、オーバポリッシュ量の増加に伴うディッシングやエロージョンによる配線構造の不具合を回避することが可能となる。

＜比較例２＞
ここで、シングルダマシン法によって形成し得るパッド形成領域の構成例を比較例２として説明する。図１８は、比較例２に係るパッド形成領域の構成例を示した図である。図１８に示すように、比較例２では、内部応力がビア部５４側に偏って集中してしまうことを防止するために、不図示の上層配線に内包される領域に低誘電率絶縁膜５３が全く除かれた大きなビアホールを形成している。

しかしながら、ビア部５４を形成するためには素子形成領域と比べて相当容量が大きなビアホールを形成する必要がある。従って、素子形成領域のビアホールに基準を合わせた膜厚で配線材料（例えば、Ｃｕ）を埋め込んだ場合、図１９に示すように、パッド形成領域の表面に段差が生じてしまう。

これに対して、図１４に示した本発明の実施形態に係るパッド形成領域は、素子形成領域より大きな断面積のビア部を形成し、均等に分布するように配しているため、素子形成領域とパッド形成領域間において夫々のビアホールを埋めつくすために必要な膜厚の差はそれほど生じず、上記表面段差に起因する問題点は容易に解消することができる。

図２０は、上記比較例２に係るパッド形成領域の構成に生じる他の問題点を説明するための図である。上記表面段差に係る問題点を回避するために、ビアホールへのＣｕ膜埋め込み時に例えば相当の膜厚をもって埋め込むものとする。そのため、ビア部５４を形成するためのＣＭＰ法による研磨工程では、その膜厚に伴って相当の膜厚を研磨する必要があり、オーバポリッシュ量が増加してしまう。このように比較例２に係るパッド形成領域の製造過程ではオーバポリッシュ量が増加してしまい、図２０中の破線で示されるように、それに付帯してエロージョン量及びディッシング量が増加し、配線構造に不具合が生じてしまう。

これに対して、図１４に示したパッド構成は、素子形成領域とパッド形成領域間において夫々のビアホールを埋めつくすために必要な膜厚の差はそれほど生じないため、表面の平坦性を確保するためにＣｕ膜を極端に厚く埋め込む必要はない。従って、オーバポリッシュ量の増加に伴うディッシングやエロージョンによる配線構造の不具合を回避することが可能となる。

＜第２の実施形態＞
図２１は、本発明の第２の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図（図２１（ａ））及び断面図（図２１（ｂ））である。尚、図２１（ｂ）の断面図は、図２１（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第２の実施形態に係るパッド形成領域は、図２１（ｂ）に示されるように、デュアルダマシン法によって形成されたものであり、配線５６に内包される領域に複数の溝状ビア部５５を均等に分布し、素子形成領域の何れかの部位よりは高密度にビア部を配置している。

また、図２１（ａ）の平面図に示されるような溝状ビア部５５は、シングルダマシン法を用いて構成することも勿論可能である（但し、この場合におけるパッド形成領域の断面構成は図２１（ｂ）とは異なる）。デュアルダマシン法で溝状ビア部５５を構成する場合には、その溝状ビア部５５を構成可能な領域が配線５６に内包される領域内に制約されるが、シングルダマシン法の場合には、パッド形成領域における低誘電率絶縁膜１１２の任意の部位に溝状ビア部５５を形成することが可能である。

さらに、本実施形態に係る溝状ビア部５５の配置方向は特に限定されるものではない。即ち、図２１（ａ）に示す溝状ビア部５５は任意の方向をもって形成することが可能である。

＜第３の実施形態＞
図２２は、本発明の第３の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図（図２２（ａ））及び断面図（図２２（ｂ））である。尚、図２２（ｂ）は、図２２（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第３の実施形態に係るパッド形成領域は、図２２（ｂ）に示されるように、デュアルダマシン法によって形成されたものであり、配線５７に内包される領域に複数の同心溝状ビア部５８を均等に分布し、第１の実施形態と同様に素子形成領域に比べて高密度にビア部を配置している。

また、図２２（ａ）の平面図に示されるような同心溝状ビア部５８は、シングルダマシン法を用いて構成することも勿論可能である（但し、この場合におけるパッド形成領域の断面構成は図２２（ｂ）とは異なる）。デュアルダマシン法で同心溝状ビア部５８を構成する場合には、その同心溝状ビア部５８を構成可能な領域が配線５７に内包される領域内に制約されるが、シングルダマシン法の場合には、パッド形成領域における低誘電率絶縁膜１１３の任意の部位に同心溝状ビア部５８を形成することが可能である。

さらに、本実施形態に係る同心溝状ビア部５８は、図２２（ａ）に示されるように、周囲が囲まれた構成となっている。従って、ワイヤーボンディング等によって印加される外力により同心溝状ビア部５８が降伏応力に達し、それが影響して同心溝状ビア部５８内側の低誘電率絶縁膜１１３においてクラックが生じた場合に、そのクラックに歯止めをかけるクラックストッパーとして高い機能性を実現することが可能である。

＜第４の実施形態＞
図２３は、本発明の第４の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図（図２３（ａ））及び断面図（図２３（ｂ））である。尚、図２３（ｂ）は、図２３（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第４の実施形態に係るパッド形成領域は、図２３（ｂ）に示されるように、デュアルダマシン法によって形成されたものであり、配線６０に内包される領域に複数のクロスライン状、Ｔ字状及びＬ字状の溝状ビア部６１を組み合わせて均等に分布し、第１の実施形態と同様に素子形成領域に比べて高密度にビア部６１を配置している。

また、図２３（ａ）の平面図に示されるような溝状ビア部６１は、シングルダマシン法を用いて構成することも勿論可能である（但し、この場合におけるパッド形成領域の断面構成は図２３（ｂ）とは異なる）。デュアルダマシン法で溝状ビア部６１を構成する場合には、その溝状ビア部６１を構成可能な領域が配線６０に内包される領域に制約されるが、シングルダマシン法の場合には、パッド形成領域における低誘電率絶縁膜の任意の部位に溝状ビア部６１を形成することが可能である。

＜第５の実施形態＞
図２４は、本発明の第５の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図（図２４（ａ））及び断面図（図２４（ｂ））である。尚、図２４（ｂ）は、図２４（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第５の実施形態に係るパッド形成領域は、図２４（ｂ）に示されるように、デュアルダマシン法によって周囲が囲まれた格子状の溝状ビア部６３を形成したものであり、第１の実施形態と同様に素子形成領域に比べて高密度にビア部が配置されている。

また、図２４（ａ）の平面図に示されるような溝状ビア部６３は、シングルダマシン法を用いて構成することも勿論可能である（但し、この場合におけるパッド形成領域の断面構成は図２４（ｂ）とは異なる）。デュアルダマシン法で溝状ビア部６３を構成する場合には、その溝状ビア部６３を構成可能な領域が配線１１５に内包される領域内に制約されるが、シングルダマシン法の場合には、パッド形成領域における低誘電率絶縁膜１１６の任意の部位に溝状ビア部６３を形成することが可能である。

さらに、本実施形態に係る溝状ビア部６３は、図２４（ａ）に示されるように、周囲が囲まれた構成となっている。従って、ワイヤーボンディング等によって印加される外力により溝状ビア部６３が降伏応力に達し、それが影響して溝状ビア部６３内側の低誘電率絶縁膜１１６においてクラックが生じた場合に、そのクラックに歯止めをかけるクラックストッパーとして高い機能性を実現することが可能である。

＜第６の実施形態＞
図２５は、本発明の第６の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成例を示した平面図（図２５（ａ））及び断面図（図２５（ｂ））である。尚、図２５（ｂ）は、図２５（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第６の実施形態に係るパッド形成領域は、図２５（ｂ）に示されるように、電極パッドに格子状配線６５が形成されている。これにより、ＣＭＰ時の研磨対象面においてＣｕ膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能となる。

また、本実施形態に係るパッド形成領域は、電極パッド下には第１の実施形態と同様のビア部の構成を有しており、内部応力がビア部６６に偏って集中してしまうことを回避している。

さらに、図２５（ａ）の平面図に示されるようなビア部６６は、シングルダマシン法を用いて構成することも勿論可能である（但し、パッド形成領域の断面構成は図２５（ｂ）とは異なる）。デュアルダマシン法でビア部６６を構成する場合には、そのビア部６６を構成可能な領域が配線６５に内包される領域内に制約されるが、シングルダマシン法の場合には、パッド形成領域における低誘電率絶縁膜１１７の任意の部位にビア部６６を形成することが可能である。

＜第７の実施形態＞
図２６は、本発明の第７の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成例を示した平面図（図２６（ａ））及び断面図（図２６（ｂ））である。尚、図２６（ｂ）は、図２６（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第７の実施形態に係るパッド形成領域は、上記第６の実施形態と同様に電極パッドに格子状配線６７が形成されている。これにより、ＣＭＰ時の研磨対象面においてＣｕ膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能となる。

また、本実施形態に係るパッド形成領域は、複数のクロスライン状、Ｔ字状及びＬ字状の溝状ビア部が組み合わされたビア部６８が形成され、第１の実施形態と同様に素子形成領域より高密度なビア構成を有し、内部応力がビア部６８に偏って集中してしまうことを防止している。

さらに、図２６（ａ）の平面図に示されるビア部６８は、シングルダマシン法を用いて構成することも勿論可能である（但し、この場合におけるパッド形成領域の断面構成は図２６（ｂ）とは異なる）。デュアルダマシン法でビア部６８を構成する場合には、そのビア部６８を構成可能な領域が配線６７に内包される領域内に制約されるが、シングルダマシン法の場合には、パッド形成領域における低誘電率絶縁膜１１８の任意の部位にビア部６８を形成することが可能である。

＜第８の実施形態＞
図２７は、本発明の第８の実施形態に係るＣｕ多層配線構造の構成を示した平面図である。第８の実施形態に係るパッド形成領域は、格子状配線６９に内包される領域内において複数の溝状ビア部７０が一方向に形成され、第１の実施形態と同様に素子形成領域より高密度なビア構成を有している。また、第８の実施形態に係るパッド形成領域の電極パッドには、上記第６の実施形態と同様に格子状配線が形成されており、ＣＭＰ時の研磨対象面においてＣｕ膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能である。

＜第９の実施形態＞
図２８は、本発明の第９の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成を示した平面図である。第９の実施形態のパッド形成領域は、格子状配線７１に内包される領域内において一方向に伸びる溝状ビア部７２と、溝状ビア部７２間においてその垂直方向に伸びる溝状ビア部７３とが形成され、第１の実施形態と同様に素子形成領域より高密度なビア構成を有している。また、第９の実施形態に係るパッド形成領域の電極パッドには、上記第６の実施形態と同様に格子状配線７１が形成されている。これにより、ＣＭＰ時の研磨対象面においてＣｕ膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能となる。

＜第１０の実施形態＞
図２９は、本発明の第１０の実施形態に係るパッド形成領域のＣｕ多層配線構造の構成例を示した平面図（図２９（ａ））及び断面図（図２９（ｂ））である。尚、図２９（ｂ）は、図２９（ａ）の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。

第１０の実施形態に係るパッド形成領域も上記第６の実施形態と同様に、電極パッドにおいて格子状配線７４が形成されており、ＣＭＰ時の研磨対象面においてＣｕ膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能である。

図２９（ｂ）に示されるように、本実施形態に係るパッド形成領域はデュアルダマシン法によって形成されたものであり、配線７４と同様の形状の格子状ビア部７５が形成され、第１の実施形態と同様に素子形成領域より高密度なビア構成を有している。また、本実施形態に係る格子状ビア部７５は、図２９（ａ）に示されるように、周囲が囲まれた構成となっている。従って、ワイヤーボンディング等によって印加される外力により格子状ビア部７５が降伏応力に達し、それが影響して格子状ビア部７５内側の低誘電率絶縁膜１１９においてクラックが生じた場合に、そのクラックに歯止めをかけるクラックストッパーとして高い機能性を実現することが可能である。

＜第１１の実施形態＞
図３０は、本発明の第１１の実施形態に係るＣｕ多層配線構造の構成例を示した平面図（図３０（ａ））及び断面図（図３０（ｂ））である。尚、図３０（ｂ）は、図３０（ａ）の平面図に示されるパッド形成領域の断面構成を示した図である。

第１１の実施形態に係るパッド形成領域も上記第６の実施形態と同様に、電極パッドに格子状の配線７６が形成されている。これにより、ＣＭＰ時の研磨対象面においてＣｕ膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能となる。

図３０（ｂ）に示されるように、本実施形態に係るパッド形成領域はシングルダマシン法によって形成されたものであり、配線７６と同様の形状の格子状ビア部７７が形成され、第１の実施形態と同様に素子形成領域より高密度なビア構成を有している。また、本実施形態に係る格子状ビア部７７は、図３０（ｂ）に示されるように、周囲が囲まれた構成となっている。従って、ワイヤーボンディング等によって印加される外力により格子状ビア部７７が降伏応力に達し、それが影響して格子状ビア部７７内側の低誘電率絶縁膜１２０においてクラックが生じた場合に、そのクラックに歯止めをかけるクラックストッパーとして高い機能性を実現することが可能である。

尚、上記第２、第３、第７、第８及び第９の実施形態の説明では言及しなかったが、これらの実施形態においてもビア部を溝状にしたことにより、クラックの進行方向次第でクラックストッパーとしての機能を果たすことができるのは勿論である。

さらに本実施形態では、格子状の配線７６に内包される領域に格子状ビア部７７が形成されたものを例示しているが、本実施形態に係るパッド形成領域はシングルダマシン法によって形成されているため、パッド形成領域における低誘電率絶縁膜１２０の任意の部位にビア部を形成することができる。その具体例を図３１に示す。尚、図３１（ｂ）の断面図は、図３１（ａ）の平面図に示されるパッド形成領域の断面構成を示した図であり、図３０の各構成に対応する箇所に同じ符号を付している。

＜第１２の実施形態＞
図３２は、本発明の第１２の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本実施形態に係るＣｕ多層配線構造は、図３２に示されるように、デュアルダマシン法によって形成されており、複数段の配線７８及び複数段のビア部７９から成る配線構造を備えている。

このように、本実施形態に係るＣｕ多層配線構造は、配線７８及びビア部７９を夫々複数段備えることにより、パッド形成領域におけるＣｕ膜の占有割合を増やし、各Ｃｕ膜にかかる内部応力を分散させる構成としている。さらに、本実施形態に係るＣｕ多層配線構造は、パッド形成領域の隅部を複数段の配線７８及びビア部７９で貫通し、最下層の配線７９がシリコン酸化膜８０によってシリコン基板８４と絶縁された構成としている。従って、ビア部７９の形状が溝状である場合には、ビア部７９はパッド形成領域内で生じたクラックの進行を抑止するクラックストッパーとして作用する。

＜第１３の実施形態＞
図３３は、本発明の第１３の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本実施形態に係るＣｕ多層配線構造は、上記第１２の実施形態に係るＣｕ多層配線構造と同様に複数段の配線７８及び複数段のビア部７９から成る配線構造を備えるとともに、最下層の配線７８下にタングステンプラグ８５を備え、複数段の配線７８、複数段のビア部７９及びタングステンプラグ８５によりパッド形成領域の隅部を貫通した構成としている。従って、本実施形態に係るＣｕ多層配線構造は、パッド形成領域内の低誘電率絶縁膜８６及びシリコン酸化膜８７で生じたクラックの進行を抑止することが可能となる。

尚、本実施形態では、上記のようにパッド形成領域においてもタングステンプラグ８５を形成しているが、このタングステンプラグ８５とシリコン基板８４との絶縁を図るために、タングステンプラグ８５を下方において内包するシリコン基板の一部領域に素子分離構造８８が形成されている。

＜第１４の実施形態＞
図３４は、本発明の第１４の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本実施形態に係るＣｕ多層配線構造は、上記第１３の実施形態に係るＣｕ多層配線構造と同様に複数段の配線７８、複数段のビア部７９及び最下層の配線７８下のタングステンプラグ８５がパッド形成領域の隅部を貫通した構成で形成されている。

本実施形態に係るＣｕ多層配線構造も上記第１３の実施形態と同様に、タングステンプラグ８５とシリコン基板８４との絶縁を図るためにＳＴＩ法によりシリコン基板８４に素子分離構造８９が形成されている。本実施形態と上記第１３の実施形態とは構成上、素子分離構造８９の形成領域の大きさに違いがあり、本実施形態ではパッド形成領域のシリコン基板８４の略全面に素子分離構造８９が形成され、この素子分離構造８９によってパッド形成領域の配線構造全体に対するシリコン基板８４の距離を更に隔て、当該配線構造とシリコン基板８４間の浮遊容量を低減可能な構成としている。

＜第１５の実施形態＞
図３５は、本発明の第１５の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。上記第１４の実施形態に係るＣｕ多層配線構造の構成として、タングステンプラグ８５、配線７８及びビア部７９の配線構造全体とシリコン基板間の浮遊容量を低減する構成について説明したが、この構成は上記第１２の実施形態にも適用可能であり、上記第１２の実施形態に係るＣｕ多層配線構造に上記浮遊容量を低減する構成を追加した例が本発明の第１５の実施形態である。

本発明の第１５の実施形態に係るＣｕ多層配線構造は、図３５に示されるように、パッド形成領域のシリコン基板８４全面に素子分離構造９０が形成され、パッド形成領域のシリコン基板８４とその上方に形成される配線構造（ここでは、配線７８及びビア部７９から成る配線構造）間の距離を更に隔て、当該配線構造とシリコン基板８４間の浮遊容量を低減することを可能としている。

＜第１６の実施形態＞
図３６は、本発明の１６の実施形態に係る素子形成領域及びパッド形成領域のＣｕ多層配線構造の構成を示した断面図である。本実施形態に係るＣｕ多層配線構造は、図３６に示されるように、シングルダマシン法によって形成されており、複数段の配線８１及び複数段のビア部８２から成る配線構造を備えている。

本実施形態は、図３６に示されるように、第１２の実施形態と同様の構造を有するＣｕ多層配線構造であり、その製造工程において第１２の実施形態ではデュアルダマシン法を採用しているのに対し、本実施形態ではシングルダマシン法を採用したことに第１２の実施形態との違いがある。

本実施形態に係るＣｕ多層配線構造は、第１２の実施形態に係るＣｕ多層配線構造と同様の構成を有することにより、その構成に基づく作用効果も第１２の実施形態と同様なものとなる。即ち、本実施形態に係るＣｕ多層配線構造は、配線８１及びビア部８２を夫々複数段備え、パッド形成領域におけるＣｕ膜の占有割合を増やすことにより、各Ｃｕ膜にかかる内部応力を分散させることを可能としている。

また、本実施形態に係るＣｕ多層配線構造は、パッド形成領域の隅部を複数段の配線８１及びビア部８２で貫通した構成としたことにより、ビア部８２の形状を溝状とすることで、ビア部８２においてパッド形成領域内で生じたクラックの進行を抑止することが可能となる。一方、素子形成領域についても、素子形成領域における配線、ビア部及びプラグで隅部を貫通した構成に形成されているため、パッド形成領域内で生じたクラックが素子形成領域内へ進行することを阻止できる。

上記では、シングルダマシン法によって形成された第１２の実施形態に対応するＣｕ多層配線構造について説明したが、第１３〜第１５の実施形態についても同様にシングルダマシン法によって形成することが可能であり、夫々が第１３〜第１５の実施形態と同様の作用効果を奏することは勿論である。

また、本発明の技術的思想は、上述した半導体装置及びその製造方法に限定されず、その製造方法を実践するための半導体装置の設計する設計方法も本発明の範疇に含まれる。その一例として、層間絶縁膜となる低誘電率絶縁膜に素子形成領域及びパッド形成領域に夫々ビア部を形成する際において、素子形成領域の何れかの部位におけるビア部よりパッド形成領域のビア部を高密度に配置するように設計することも本発明の範疇に含まれる。

以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）低誘電率絶縁膜に配線構造を含む素子領域と、
前記素子領域と外部とを電気的に接続するためのものであり、前記素子領域に付随して前記低誘電率絶縁膜が形成されて成るパッド領域とを含み、
前記パッド領域内において前記低誘電率絶縁膜に形成された第１の接続孔の占有密度が、前記素子領域の前記配線構造の何れかの部位における第２の接続孔の占有密度よりも高いことを特徴とする半導体装置。

（付記２）前記第１の接続孔は、前記パッド領域内において略均等に分布して形成されることを特徴とする付記１に記載の半導体装置。

（付記３）前記パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための配線が形成されることを特徴とする付記１に記載の半導体装置。

（付記４）前記第１の接続孔は、前記配線に内包されて直接接続されることを特徴とする付記３に記載の半導体装置。

（付記５）前記パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための格子状の配線が形成されることを特徴とする付記１に記載の半導体装置。

（付記６）前記第１の接続孔は、前記低誘電率絶縁膜の任意の部位に形成されることを特徴とする付記３又は５に記載の半導体装置。

（付記７）前記第１の接続孔は、前記格子状の配線に内包されて直接接続されることを特徴とする付記５に記載の半導体装置。

（付記８）前記第１の接続孔は、溝状に形成されることを特徴とする付記４、６、７の何れか１項に記載の半導体装置。

（付記９）前記第１の接続孔は、格子状に形成されることを特徴とする付記４、６、７の何れか１項に記載の半導体装置。

（付記１０）前記第１の接続孔は、複数の同心溝状の接続孔によって形成されることを特徴とする付記４、６、７の何れか１項に記載の半導体装置。

（付記１１）前記パッド領域は、前記素子領域に付随して形成された多層配線構造を有することを特徴とする付記１に記載の半導体装置。

（付記１２）前記パッド領域における前記多層配線構造は、前記パッド領域の隅部を貫通した配線構造を有することを特徴とする付記１１に記載の半導体装置。

（付記１３）前記第１の接続孔は、前記第２の接続孔より大きな断面積を有することを特徴とする付記１に記載の半導体装置。

（付記１４）一定面積内において、前記第１の接続孔の数が前記第２の接続孔の数より多いことを特徴とする付記１に記載の半導体装置。

（付記１５）前記低誘電率絶縁膜のヤング率は、２０ＧＰａ以下であることを特徴とする付記１に記載の半導体装置。

（付記１６）素子領域と前記素子領域と外部とを電気的に接続するためのパッド領域とを有する半導体装置の製造方法であって、
前記素子領域とともに前記パッド領域に低誘電率絶縁膜を形成する工程と、
前記パッド領域には第１の接続孔を、前記素子領域には第２の接続孔を夫々形成する工程とを含み、
前記第１の接続孔の占有密度を、前記素子領域の何れかの部位における前記第２の接続孔の占有密度より高く形成することを特徴とする半導体装置の製造方法。

（付記１７）前記第１の接続孔を、前記パッド領域内において略均等に分布して形成することを特徴とする付記１６に記載の半導体装置の製造方法。

（付記１８）前記パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための配線を形成することを特徴とする付記１６に記載の半導体装置の製造方法。

（付記１９）前記第１の接続孔を、前記配線に内包されて直接接続されるように形成することを特徴とする付記１８に記載の半導体装置の製造方法。

（付記２０）前記配線を、格子状に形成することを特徴とする付記１８に記載の半導体装置の製造方法。

（付記２１）前記第１の接続孔を、前記低誘電率絶縁膜の任意の部位に形成することを特徴とする付記１８又は２０に記載の半導体装置の製造方法。

（付記２２）前記第１の接続孔を、前記格子状の配線に内包されて直接接続されるように形成することを特徴とする付記２０に記載の半導体装置の製造方法。

（付記２３）前記第１の接続孔を、溝状に形成することを特徴とする付記１９、２１、２２の何れか１項に記載の半導体装置の製造方法。

（付記２４）前記第１の接続孔を、格子状に形成することを特徴とする付記１９、２１、２２の何れか１項に記載の半導体装置の製造方法。

（付記２５）前記第１の接続孔を、複数の同心溝状に形成することを特徴とする付記１９、２１、２２の何れか１項に記載の半導体装置の製造方法。

（付記２６）前記素子領域に付随して、前記パッド領域に多層配線構造を形成することを特徴とする付記１６に記載の半導体装置の製造方法。

（付記２７）前記パッド領域の前記多層配線構造を、前記パッド領域の隅部を貫通する配線構造となるように形成することを特徴とする付記２６に記載の半導体装置の製造方法。

（付記２８）前記第１の接続孔を、前記第２の接続孔より大きな断面積で形成することを特徴とする付記１６に記載の半導体装置の製造方法。

（付記２９）一定面積内において、前記第１の接続孔の数を前記第２の接続孔より多く形成することを特徴とする付記１６に記載の半導体装置の製造方法。

（付記３０）前記低誘電率絶縁膜のヤング率は、２０ＧＰａ以下であることを特徴とする付記１６に記載の半導体装置の製造方法。

（付記３１）素子領域に付随して、前記素子領域と外部とを電気的に接続するためのパッド領域の配線構造を形成するための半導体装置の設計方法であって、
前記素子領域に付随して前記パッド領域に低誘電率絶縁膜を形成し、前記パッド領域及び前記素子領域に第１の接続孔及び第２の接続孔を夫々形成する際に、前記素子領域の何れかの部位における前記第２の接続孔の占有密度より前記第１の接続孔の占有密度が高密度に形成されるように設計することを特徴とする半導体装置の設計方法。

１、８４：シリコン基板
２、８８、８９、９０：素子分離構造
３：ゲート絶縁膜
４：ゲート電極
５：サイドウォール
６：ソース／ドレイン
７、１１、２９、１１１：シリコン窒化膜
８、２１、３２、３９、８０、８７、１０１、１０５：シリコン酸化膜
９：コンタクトホール
１０：ＴｉＮ膜
１２、１８、２０、３１、３８、１０４：オルガノシリケートグラス膜
１３、２２、２６、３３、４０、１０６：フォトレジスト
１４、２７、３４、１０７：配線パターン
１５、３５、４３、１０８、１２１：バリアメタル膜
１６、２８、３６、４４、５０、１０９：Ｃｕ膜
１７、１９、３０、３７、１０３：シリコンカーバイド膜
２３、４１：ビアパターン
２４、４２、４９：ビアホール
２５：樹脂
４７、５４、５５、５８、６１、６３、６６、６８、７０、７２、７３、７５、７７、７９、８２、：ビア部
４８、５６、５７、６０、６５、６７、６９、７１、７４、７６、７８、８１、１１５：配線
５１、１０２、１１０：配線溝
５３、８６、１１２、１１３、１１４、１１６、１１７、１１８、１１９、１２０：低誘電率絶縁膜
８５：タングステンプラグ

Claims

隅部を有するパッド領域と、素子領域とを有する半導体基板と、
少なくとも前記隅部の前記半導体基板に形成された素子分離構造と、
前記半導体基板上に形成された絶縁膜と、
前記隅部の前記絶縁膜に形成され、前記素子分離構造に接続する導電性プラグと、
前記絶縁膜上に形成された下層低誘電率絶縁膜と、
前記パッド領域の前記下層低誘電率絶縁膜に形成され、少なくとも一部が前記隅部で前記導電性プラグに接続する下層格子状配線と、
前記下層低誘電率膜上及び前記下層格子状配線上に形成された第１の低誘電率絶縁膜と、
前記パッド領域の前記第１の低誘電率絶縁膜に形成され、少なくとも一部が前記隅部で前記下層格子状配線に接続する第１の接続孔と、
前記素子領域の前記第１の低誘電率絶縁膜に形成され、前記第１の接続孔より占有密度の低い第２の接続孔と、
前記第１の低誘電率絶縁膜上及び前記第１の接続孔、前記第２の接続孔上に形成された第２の低誘電率絶縁膜と、
前記パッド領域の前記第２の低誘電率絶縁膜に形成され、少なくとも一部が前記隅部で前記第１の接続孔と接続する格子状の配線と、
前記素子領域の前記第２の低誘電率絶縁膜に形成された配線と、
を有することを特徴とする半導体装置。
前記第１の接続孔と前記格子状の配線とが連続し、
前記第２の接続孔と前記配線とが連続することを特徴とする請求項１に記載の半導体装置。
素子領域及びパッド領域を有する半導体基板と、
前記半導体基板上に形成された第１の低誘電率絶縁膜と、
前記第１の低誘電率絶縁膜上に形成された第２の低誘電率絶縁膜と、
前記パッド領域の前記第２の低誘電率絶縁膜に形成された格子状の配線と、
前記パッド領域の前記第１の低誘電率絶縁膜に形成され、少なくとも一部が前記格子状の配線と分離されている複数の第１の接続孔と、
前記素子領域の前記第１の低誘電率絶縁膜に形成され、前記第１の接続孔より占有密度の低い複数の第２の接続孔と、
前記配線の溝内に形成され、前記第１の接続孔を形成する第１の導電体と電気的に接続する第２の導電体と、
を有することを特徴とする半導体装置。
前記第１の接続孔は、前記パッド領域内において略均等に分布して形成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記第１の接続孔は、前記格子状の配線に内包されて直接接続されることを特徴とする請求項２に記載の半導体装置。
前記第１の接続孔は、前記第２の接続孔より大きな断面積を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
隅部を有するパッド領域と、素子領域とを有する半導体基板の、少なくとも前記隅部の半導体基板に素子分離構造を形成する工程と、
前記素子分離構造及び前記半導体基板上に絶縁膜を形成する工程と、
前記隅部の前記絶縁膜に導電性プラグを形成する工程と、
前記絶縁膜上及び前記導電性プラグ上に下層低誘電率絶縁膜を形成する工程と、
前記下層低誘電率絶縁膜に、少なくとも前記隅部で前記導電性プラグと接続する下層格子状配線を形成する工程と、
前記下層低誘電率絶縁膜上及び前記下層格子状配線上に第１の低誘電率絶縁膜を形成する工程と、
前記第１の低誘電率絶縁膜の上方にさらに第２の低誘電率絶縁膜を形成する工程と、
少なくとも前記隅部を含む前記パッド領域の前記第１の低誘電率絶縁膜に第１の接続孔パターンと、前記素子領域の前記第１の低誘電率絶縁膜に第２の接続孔パターンとを夫々形成する工程と、
前記第２の低誘電率絶縁膜に、少なくとも前記隅部に形成された第１の接続孔パターンと接続する格子状の配線溝パターンを形成する工程と、
前記第１の接続孔パターン、前記第２の接続孔パターン及び前記格子状の配線溝パターンに配線材料を形成することにより、第１の接続孔、第２の接続孔及び格子状の配線を夫々形成する工程とを含み、
前記第１の接続孔の占有密度を、前記素子領域における前記第２の接続孔の占有密度より高く形成することを特徴とする半導体装置の製造方法。
素子領域及びパッド領域を有する半導体基板上に第１の低誘電率絶縁膜を形成する工程と、
前記パッド領域の前記第１の低誘電率絶縁膜に複数の第１の接続孔パターンを、前記素子領域の前記第１の低誘電率絶縁膜に、前記第１の接続孔パターンより占有密度が低い複数の第２の接続孔パターンを夫々形成する工程と、
前記第１の接続孔パターン内及び前記第２の接続孔パターン内に配線材料を形成することにより、第１の接続孔及び第２の接続孔を夫々形成する工程と、
前記第１の低誘電率絶縁膜及び前記第１の接続孔、前記第２の接続孔の上方にさらに第２の低誘電率絶縁膜を形成する工程と、
前記パッド領域の前記第２の低誘電率絶縁膜に格子状の配線溝パターンを形成する工程と、
前記格子状の配線溝パターンに配線材料を形成することにより、格子状の配線を形成する工程とを含み、
前記複数の第１の接続孔の少なくとも一部は、前記格子状の配線とは分離されることを特徴とする半導体装置の製造方法。
隅部を有するパッド領域と、素子領域とを有する半導体基板の、少なくとも前記隅部の半導体基板に素子分離構造を形成する工程と、
前記素子分離構造及び前記半導体基板上に絶縁膜を形成する工程と、
前記隅部の前記絶縁膜に導電性プラグを形成する工程と、
前記絶縁膜上及び前記導電性プラグ上に下層低誘電率絶縁膜を形成する工程と、
前記下層低誘電率絶縁膜に、少なくとも前記隅部で前記導電性プラグと接続する下層格子状配線を形成する工程と、
前記下層低誘電率絶縁膜上及び前記下層格子状配線上に第１の低誘電率絶縁膜を形成する工程と、
少なくとも前記隅部を含む前記パッド領域の前記第１の低誘電率絶縁膜に第１の接続孔パターンを、前記素子領域の前記第１の低誘電率絶縁膜に第２の接続孔パターンを夫々形成する工程と、
前記第１の接続孔パターン及び前記第２の接続孔パターンに第１の配線材料を形成して、第１の接続孔及び第２の接続孔を夫々形成する工程と、
前記第１の低誘電率絶縁膜上及び前記第１の接続孔上、前記第２の接続孔上に第２の低誘電率絶縁膜を形成する工程と、
前記第２の低誘電率絶縁膜に、少なくとも前記隅部に形成された第１の接続孔と接続する格子状の配線溝パターンを形成する工程と、
前記格子状の配線溝パターンに配線材料を形成することにより、格子状の配線を形成する工程とを含み、
前記第１の接続孔の占有密度を、前記素子領域における前記第２の接続孔の占有密度より高く形成することを特徴とする半導体装置の製造方法。
前記第１の接続孔を、前記パッド領域において略均等に分布して形成することを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。