JP2010028144A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】パッド領域内において低誘電率絶縁膜に形成された第1の接続孔の占有密度が、素子領域における前記第2の接続孔の占有密度よりも高く、パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための格子状の配線が形成される。格子状の配線は、パッド領域における低誘電率絶縁膜の上方にさらに形成された低誘電率絶縁膜に格子状の配線溝パターンが形成され、当該配線溝パターン内に配線材料を埋め込むことにより形成された配線である。また、第1の接続孔及び格子状の配線はデュアルダマシン法によって形成される。
【選択図】図24
Description
本発明は、低誘電率絶縁膜に配線構造を含む素子領域と、前記素子領域と外部とを電気的に接続するためのものであり、前記素子領域に付随して前記低誘電率絶縁膜が形成されて成るパッド領域とを含む半導体装置を対象とする。本発明は、前記パッド領域内において前記低誘電率絶縁膜に形成された第1の接続孔の占有密度が、前記素子領域における前記第2の接続孔の占有密度よりも高く、前記パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための格子状の配線が形成され、前記格子状の配線は、前記パッド領域における前記低誘電率絶縁膜の上方にさらに形成された低誘電率絶縁膜に格子状の配線溝パターンが形成され、当該配線溝パターン内に配線材料を埋め込むことにより形成された配線であり、前記第1の接続孔及び前記格子状の配線はシングルダマシン法によって形成されることを特徴とする。
本発明は、素子領域と前記素子領域と外部とを電気的に接続するためのパッド領域とを有する半導体装置の製造方法もその対象とする。本発明に係る半導体装置の製造方法は、前記素子領域とともに前記パッド領域に第1の低誘電率絶縁膜を形成する工程と、前記パッド領域の前記第1の低誘電率絶縁膜に第1の接続孔パターンを、前記素子領域の前記第1の低誘電率絶縁膜に第2の接続孔パターンを夫々形成する工程と、前記第1の接続孔パターン及び前記第2の接続孔パターンに配線材料を埋め込むことにより、第1の接続孔及び第2の接続孔を夫々形成する工程と、前記パッド領域における前記第1の低誘電率絶縁膜の上方にさらに第2の低誘電率絶縁膜を形成する工程と、前記第2の低誘電率絶縁膜に格子状の配線溝パターンを形成する工程と、前記格子状の配線溝パターンに配線材料を埋め込むことにより、格子状の配線を形成する工程とを含み、前記第1の接続孔の占有密度を、前記素子領域における前記第2の接続孔の占有密度より高く形成することを特徴とする。
ワイヤーボンディングやバンプ形成の際に印加される力によってパッド領域には内部応力が発生する。配線材料と層間絶縁膜のヤング率の違いから内部応力は配線材料が埋め込まれた接続孔側に偏って集中し、それが例えば配線材料の降伏応力点に達すると、パッド領域の配線機能に支障を来してしまう。このような従来の問題点を解消すべく、本発明者はパッド領域における接続孔の占有密度を、素子領域の何れかの部位における接続孔の占有密度より高く形成する本発明独自の構成を想到した。この構成により内部応力が接続孔に偏って集中することを防止し、配線機能の信頼性の低下を回避するものである。ここでいう接続孔とは、上層配線と下層配線を接続するために配線材料がビアホールに埋め込まれた一部配線構造のことをいう。以下の説明では、この一部配線構造を全体配線構造におけるビア部と称する。また、本発明者が想到した独自の構成として、パッド領域の接続孔の占有密度を素子領域の任意の部位における接続孔の占有密度より高く形成してもよい。この構成であっても上記の本発明の作用・効果を同様に奏することができる。
ここで、層間絶縁膜及び配線構造におけるビア部の力学的特性について説明する。ここでは、電極パッドに対するバンプの接合力を評価するための引っ張り試験を前提にして説明を行うものとする。層間絶縁膜はその膜厚に比べて水平方向の広がりは大きいので、説明の簡単のため、その引っ張り力が垂直に印加される場合を考える。従って、ビア部と層間絶縁膜では同じ量の歪みが生じるものとして考えることができる。このとき、ビア部に印加される応力;σmは、ビア部のヤング率をEmとし、ビア部及び層間絶縁膜に生じる歪みをεとすると、次の式1によって示される。
σm=Em×ε・・・(式1)
σi=Ei×ε・・・(式2)
σm:σi=Em:Ei・・・(式3)
σcu:σsilk=1:0.020・・・(式4)
σcu:σsio=1:0.55・・・(式5)
F=σm×Sm+σi×Si・・・(式6)
F=σm×Sm+(Ei/Em)×σm×Si=σm×(Sm+(Ei/Em)×Si)・・・(式7)
F=(Em/Ei)×σi×Sm+σi×Si=σi×((Em/Ei)×Sm+Si)・・・(式8)
先ず、シリコン基板上にMOSトランジスタ構造を形成する。
具体的には、図3(a)に示すように、シリコン基板1の素子分離領域にSTI(Shallow Trench Isolation)法により、素子分離構造2を形成し、素子形成領域には素子活性領域を画定し、パッド形成領域には素子分離構造2を全面に形成する。
次に、上記MOSトランジスタ構造上にCu配線構造を形成する。ここでは先ずデュアルダマシン法によってCu多層配線を形成する場合について説明する。
次に、Cu多層配線構造のシングルダマシン法による製造方法について説明する。MOSトランジスタ構造の形成は図3(a)に基づいて既に説明したのでここでは省略する。
図13は、本発明の第1の実施形態に係るパッド形成領域のCu多層配線構造の構成を示した平面図(図13(a))及び断面図(図13(b))である。以下に説明する第1〜第16の実施形態は、上記説明と同様の製造工程を経て製造されるものであるため、その詳細な説明は省略する。尚、図13(b)は、図13(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
ここで、上記第1の実施形態と同様にデュアルダマシン法によって形成し得るパッド形成領域の構成例を比較例1として説明する。図15は、比較例1に係るパッド形成領域の構成例を示した平面図(図15(a))及び断面図(図15(b))である。図15に示すように、比較例1では、内部応力がビア部47側に偏って集中してしまうことを防止するために、配線48に内包される領域に低誘電率絶縁膜が全く除かれた大きなビア部47を形成している。
ここで、シングルダマシン法によって形成し得るパッド形成領域の構成例を比較例2として説明する。図18は、比較例2に係るパッド形成領域の構成例を示した図である。図18に示すように、比較例2では、内部応力がビア部54側に偏って集中してしまうことを防止するために、不図示の上層配線に内包される領域に低誘電率絶縁膜53が全く除かれた大きなビアホールを形成している。
図21は、本発明の第2の実施形態に係るパッド形成領域のCu多層配線構造の構成を示した平面図(図21(a))及び断面図(図21(b))である。尚、図21(b)の断面図は、図21(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
図22は、本発明の第3の実施形態に係るパッド形成領域のCu多層配線構造の構成を示した平面図(図22(a))及び断面図(図22(b))である。尚、図22(b)は、図22(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
図23は、本発明の第4の実施形態に係るパッド形成領域のCu多層配線構造の構成を示した平面図(図23(a))及び断面図(図23(b))である。尚、図23(b)は、図23(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
図24は、本発明の第5の実施形態に係るパッド形成領域のCu多層配線構造の構成を示した平面図(図24(a))及び断面図(図24(b))である。尚、図24(b)は、図24(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
図25は、本発明の第6の実施形態に係るパッド形成領域のCu多層配線構造の構成例を示した平面図(図25(a))及び断面図(図25(b))である。尚、図25(b)は、図25(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
図26は、本発明の第7の実施形態に係るパッド形成領域のCu多層配線構造の構成例を示した平面図(図26(a))及び断面図(図26(b))である。尚、図26(b)は、図26(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
図27は、本発明の第8の実施形態に係るCu多層配線構造の構成を示した平面図である。第8の実施形態に係るパッド形成領域は、格子状配線69に内包される領域内において複数の溝状ビア部70が一方向に形成され、第1の実施形態と同様に素子形成領域より高密度なビア構成を有している。また、第8の実施形態に係るパッド形成領域の電極パッドには、上記第6の実施形態と同様に格子状配線が形成されており、CMP時の研磨対象面においてCu膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能である。
図28は、本発明の第9の実施形態に係るパッド形成領域のCu多層配線構造の構成を示した平面図である。第9の実施形態のパッド形成領域は、格子状配線71に内包される領域内において一方向に伸びる溝状ビア部72と、溝状ビア部72間においてその垂直方向に伸びる溝状ビア部73とが形成され、第1の実施形態と同様に素子形成領域より高密度なビア構成を有している。また、第9の実施形態に係るパッド形成領域の電極パッドには、上記第6の実施形態と同様に格子状配線71が形成されている。これにより、CMP時の研磨対象面においてCu膜の面積及び密度を低くし、その際に生じるディッシング量及びエロージョン量を低減させることが可能となる。
図29は、本発明の第10の実施形態に係るパッド形成領域のCu多層配線構造の構成例を示した平面図(図29(a))及び断面図(図29(b))である。尚、図29(b)は、図29(a)の平面図に示される一点鎖線に沿ったパッド形成領域の断面構成を示した図である。
図30は、本発明の第11の実施形態に係るCu多層配線構造の構成例を示した平面図(図30(a))及び断面図(図30(b))である。尚、図30(b)は、図30(a)の平面図に示されるパッド形成領域の断面構成を示した図である。
図32は、本発明の第12の実施形態に係る素子形成領域及びパッド形成領域のCu多層配線構造の構成を示した断面図である。本実施形態に係るCu多層配線構造は、図32に示されるように、デュアルダマシン法によって形成されており、複数段の配線78及び複数段のビア部79から成る配線構造を備えている。
図33は、本発明の第13の実施形態に係る素子形成領域及びパッド形成領域のCu多層配線構造の構成を示した断面図である。本実施形態に係るCu多層配線構造は、上記第12の実施形態に係るCu多層配線構造と同様に複数段の配線78及び複数段のビア部79から成る配線構造を備えるとともに、最下層の配線78下にタングステンプラグ85を備え、複数段の配線78、複数段のビア部79及びタングステンプラグ85によりパッド形成領域の隅部を貫通した構成としている。従って、本実施形態に係るCu多層配線構造は、パッド形成領域内の低誘電率絶縁膜86及びシリコン酸化膜87で生じたクラックの進行を抑止することが可能となる。
図34は、本発明の第14の実施形態に係る素子形成領域及びパッド形成領域のCu多層配線構造の構成を示した断面図である。本実施形態に係るCu多層配線構造は、上記第13の実施形態に係るCu多層配線構造と同様に複数段の配線78、複数段のビア部79及び最下層の配線78下のタングステンプラグ85がパッド形成領域の隅部を貫通した構成で形成されている。
図35は、本発明の第15の実施形態に係る素子形成領域及びパッド形成領域のCu多層配線構造の構成を示した断面図である。上記第14の実施形態に係るCu多層配線構造の構成として、タングステンプラグ85、配線78及びビア部79の配線構造全体とシリコン基板間の浮遊容量を低減する構成について説明したが、この構成は上記第12の実施形態にも適用可能であり、上記第12の実施形態に係るCu多層配線構造に上記浮遊容量を低減する構成を追加した例が本発明の第15の実施形態である。
図36は、本発明の16の実施形態に係る素子形成領域及びパッド形成領域のCu多層配線構造の構成を示した断面図である。本実施形態に係るCu多層配線構造は、図36に示されるように、シングルダマシン法によって形成されており、複数段の配線81及び複数段のビア部82から成る配線構造を備えている。
(付記1)低誘電率絶縁膜に配線構造を含む素子領域と、
前記素子領域と外部とを電気的に接続するためのものであり、前記素子領域に付随して前記低誘電率絶縁膜が形成されて成るパッド領域とを含み、
前記パッド領域内において前記低誘電率絶縁膜に形成された第1の接続孔の占有密度が、前記素子領域の前記配線構造の何れかの部位における第2の接続孔の占有密度よりも高いことを特徴とする半導体装置。
前記素子領域とともに前記パッド領域に低誘電率絶縁膜を形成する工程と、
前記パッド領域には第1の接続孔を、前記素子領域には第2の接続孔を夫々形成する工程とを含み、
前記第1の接続孔の占有密度を、前記素子領域の何れかの部位における前記第2の接続孔の占有密度より高く形成することを特徴とする半導体装置の製造方法。
前記素子領域に付随して前記パッド領域に低誘電率絶縁膜を形成し、前記パッド領域及び前記素子領域に第1の接続孔及び第2の接続孔を夫々形成する際に、前記素子領域の何れかの部位における前記第2の接続孔の占有密度より前記第1の接続孔の占有密度が高密度に形成されるように設計することを特徴とする半導体装置の設計方法。
2、88、89、90:素子分離構造
3:ゲート絶縁膜
4:ゲート電極
5:サイドウォール
6:ソース/ドレイン
7、11、29、111:シリコン窒化膜
8、21、32、39、80、87、101、105:シリコン酸化膜
9:コンタクトホール
10:TiN膜
12、18、20、31、38、104:オルガノシリケートグラス膜
13、22、26、33、40、106:フォトレジスト
14、27、34、107:配線パターン
15、35、43、108、121:バリアメタル膜
16、28、36、44、50、109:Cu膜
17、19、30、37、103:シリコンカーバイド膜
23、41:ビアパターン
24、42、49:ビアホール
25:樹脂
47、54、55、58、61、63、66、68、70、72、73、75、77、79、82、:ビア部
48、56、57、60、65、67、69、71、74、76、78、81、115:配線
51、102、110:配線溝
53、86、112、113、114、116、117、118、119、120:低誘電率絶縁膜
85:タングステンプラグ
Claims (9)
- 低誘電率絶縁膜に配線構造を含む素子領域と、
前記素子領域と外部とを電気的に接続するためのものであり、前記素子領域に付随して前記低誘電率絶縁膜が形成されて成るパッド領域とを含み、
前記パッド領域内において前記低誘電率絶縁膜に形成された第1の接続孔の占有密度が、前記素子領域における前記第2の接続孔の占有密度よりも高く、前記パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための格子状の配線が形成され、前記格子状の配線は、前記パッド領域における前記低誘電率絶縁膜の上方にさらに形成された低誘電率絶縁膜に格子状の配線溝パターンが形成され、当該配線溝パターン内に配線材料を埋め込むことにより形成された配線であり、前記第1の接続孔及び前記格子状の配線はデュアルダマシン法によって形成されることを特徴とする半導体装置。 - 低誘電率絶縁膜に配線構造を含む素子領域と、
前記素子領域と外部とを電気的に接続するためのものであり、前記素子領域に付随して前記低誘電率絶縁膜が形成されて成るパッド領域とを含み、
前記パッド領域内において前記低誘電率絶縁膜に形成された第1の接続孔の占有密度が、前記素子領域における前記第2の接続孔の占有密度よりも高く、前記パッド領域における前記低誘電率絶縁膜の上方に、前記素子領域と外部とを電気的に接続するための格子状の配線が形成され、前記格子状の配線は、前記パッド領域における前記低誘電率絶縁膜の上方にさらに形成された低誘電率絶縁膜に格子状の配線溝パターンが形成され、当該配線溝パターン内に配線材料を埋め込むことにより形成された配線であり、前記第1の接続孔及び前記格子状の配線はシングルダマシン法によって形成されることを特徴とする半導体装置。 - 前記第1の接続孔は、前記パッド領域内において略均等に分布して形成されることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1の接続孔は、前記格子状の配線に内包されない部位を含む、前記低誘電率絶縁膜の任意の部位に形成されることを特徴とする請求項2に記載の半導体装置。
- 前記第1の接続孔は、前記格子状の配線に内包されて直接接続されることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1の接続孔は、前記第2の接続孔より大きな断面積を有することを特徴とする請求項1又は2に記載の半導体装置。
- 素子領域と前記素子領域と外部とを電気的に接続するためのパッド領域とを有する半導体装置の製造方法であって、
前記素子領域とともに前記パッド領域に第1の低誘電率絶縁膜を形成する工程と、
前記パッド領域における前記第1の低誘電率絶縁膜の上方にさらに第2の低誘電率絶縁膜を形成する工程と、
前記パッド領域の前記第1の低誘電率絶縁膜に第1の接続孔パターンを、前記素子領域の前記第1の低誘電率絶縁膜に第2の接続孔パターンを夫々形成する工程と、
前記第2の低誘電率絶縁膜に格子状の配線溝パターンを形成する工程と、
前記第1の接続孔パターン、前記第2の接続孔パターン及び前記格子状の配線溝パターンに配線材料を埋め込むことにより、第1の接続孔、第2の接続孔及び格子状の配線を夫々形成する工程とを含み、
前記第1の接続孔の占有密度を、前記素子領域における前記第2の接続孔の占有密度より高く形成することを特徴とする半導体装置の製造方法。 - 素子領域と前記素子領域と外部とを電気的に接続するためのパッド領域とを有する半導体装置の製造方法であって、
前記素子領域とともに前記パッド領域に第1の低誘電率絶縁膜を形成する工程と、
前記パッド領域の前記第1の低誘電率絶縁膜に第1の接続孔パターンを、前記素子領域の前記第1の低誘電率絶縁膜に第2の接続孔パターンを夫々形成する工程と、
前記第1の接続孔パターン及び前記第2の接続孔パターンに配線材料を埋め込むことにより、第1の接続孔及び第2の接続孔を夫々形成する工程と、
前記パッド領域における前記第1の低誘電率絶縁膜の上方にさらに第2の低誘電率絶縁膜を形成する工程と、
前記第2の低誘電率絶縁膜に格子状の配線溝パターンを形成する工程と、
前記格子状の配線溝パターンに配線材料を埋め込むことにより、格子状の配線を形成する工程とを含み、
前記第1の接続孔の占有密度を、前記素子領域における前記第2の接続孔の占有密度より高く形成することを特徴とする半導体装置の製造方法。 - 前記第1の接続孔を、前記パッド領域において略均等に分布して形成することを特徴とする請求項7又は8に記載の半導体装置の製造方法。
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