WO2015050000A1 - 半導体装置および固体撮像素子 - Google Patents

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恵永 香川
宣年 藤井
正永 深沢
金口　時久
賢哉 萩本
青柳　健一
生枝 三橋
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ソニー株式会社
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices

Definitions

  • the present technology relates to a semiconductor device and a solid-state image sensor, and more particularly, to a semiconductor device and a solid-state image sensor that can more easily improve crack resistance.
  • the lower semiconductor substrate is a semiconductor substrate on the opposite side to the wire bonding or probing side (upper side).
  • the pads for wire bonding and probing are provided on the lower semiconductor substrate.
  • the load on the semiconductor substrate during wire bonding and probing is reduced below the pad. This is because it concentrates on the insulating film portion and cracks are generated.
  • the openings of those pads are deepened, so that the process time at the time of manufacturing such as pad opening becomes long.
  • the pad is located deeper than the upper semiconductor substrate on the side where wire bonding or probing is performed, the frequency of occurrence of wire bonding failure or pin contact failure during probing increases.
  • the Cu dummy pad on the bonding surface of the wafer is exposed by dry etching. Therefore, the Cu dummy pad becomes a mask, and the opening to the wire bonding pad cannot be performed.
  • the present technology has been made in view of such a situation, and makes it possible to improve the crack resistance more easily.
  • the semiconductor device includes a first substrate having a plurality of wiring layers, and a second substrate having the plurality of wiring layers and bonded to the first substrate, Between the pad provided on one of the first substrate and the second substrate and the wiring layer closest to the other substrate in the other substrate, each wiring layer is made of metal. The formed metal wiring is provided, and the other substrate side wiring layer adjacent to the pad or the metal wiring has another metal at least at the corner of the pad or the metal wiring. Wiring is placed.
  • the pad can be a wire bonding or probing pad.
  • the pad can be provided on a substrate on the side of the first substrate and the second substrate on which wire bonding or probing is performed.
  • the first substrate and the second substrate are bonded by bonding the Cu wiring provided on the surface of the first substrate and the Cu wiring provided on the surface of the second substrate. Can be like that.
  • An area without a member for forming the metal wiring is provided in a portion near the center of the surface on the bonding surface side of the metal wiring on the bonding surface of the first substrate and the second substrate. Can be.
  • the other metal wiring can be arranged on at least a side portion of the pad or the metal wiring.
  • An insulating film can be provided between the metal wiring and the substrate on which a plurality of wiring layers constituting the other substrate are stacked.
  • the region of the substrate that is in contact with the metal wiring in the substrate on which a plurality of wiring layers are stacked that constitutes the other substrate is electrically separated from other regions of the substrate by an insulator embedded in the substrate. Can do.
  • the wiring layer in which a contact is formed to connect the pad to a substrate on which a plurality of wiring layers constituting the one substrate are stacked and a wiring provided in the wiring layer of the one substrate, It can be formed of the same metal as the contact.
  • the pad can be formed on a portion of the stopper layer provided in the wiring layer in the one substrate removed by opening of the opening after the first substrate and the second substrate are joined.
  • the semiconductor device further includes a via provided in the substrate on which the plurality of wiring layers constituting the one substrate are stacked, the via penetrating through the substrate and connected to the metal wiring, and the pad including the pad, It can be provided in the upper part of the via on the surface of one substrate.
  • the pad may be formed using a metal mask provided in an opening portion of the one substrate and having an opening narrower than the opening.
  • An insulating film can be formed on the side surface of the opening of the one substrate.
  • a wiring formed of a metal different from that of the pad may be embedded, and the metal wiring may be provided in a wiring layer on the other substrate side of the wiring.
  • the wiring can be provided as the metal wiring in at least the corner portion of the pad in the wiring layer on the other substrate side adjacent to the pad.
  • An area without a member for forming the wiring can be provided in a portion near the center of the wiring surface.
  • a first substrate having a plurality of wiring layers and a second substrate having a plurality of wiring layers and bonded to the first substrate are provided, Each wiring layer is formed of a metal between a pad provided on one of the first substrate and the second substrate and a wiring layer closest to the other substrate in the other substrate.
  • another metal wiring is disposed in at least a corner portion of the pad or the metal wiring in the upper layer.
  • the semiconductor device includes a first substrate having a plurality of wiring layers, and a second substrate having the plurality of wiring layers and bonded to the first substrate,
  • the first substrate is connected to a bonding Cu pad provided on a bonding surface with the second substrate and a plurality of wiring layers, and the bonding Cu pad and Cu wiring are connected to each other.
  • Cu vias are provided, and the second substrate is provided with a bonding Cu pad that is provided on a bonding surface with the first substrate and is bonded to the bonding Cu pad. It has been.
  • a first substrate having a plurality of wiring layers, and a second substrate having a plurality of wiring layers and bonded to the first substrate are provided.
  • the first substrate includes a bonding Cu pad provided on a bonding surface with the second substrate, and a plurality of Cu layers that penetrate through the plurality of wiring layers and connect the bonding Cu pad and the Cu wiring. Vias are provided, and the second substrate is provided with another bonding Cu pad provided on the bonding surface with the first substrate and bonded to the bonding Cu pad.
  • the solid-state imaging device includes a first substrate having a plurality of wiring layers, and a second substrate having the plurality of wiring layers and bonded to the first substrate.
  • a metal is provided in each wiring layer between a pad provided on one of the first substrate and the second substrate and a wiring layer closest to the other substrate in the other substrate.
  • the wiring layer on the other substrate side adjacent to the pad or the metal wiring at least a corner portion of the pad or the metal wiring on the other layer is provided on the other side of the pad or the metal wiring.
  • Metal wiring is arranged.
  • a first substrate having a plurality of wiring layers, and a second substrate having a plurality of wiring layers and bonded to the first substrate are provided.
  • Each wiring layer is formed of a metal between a pad provided on one of the first substrate and the second substrate and a wiring layer closest to the other substrate in the other substrate.
  • another metal wiring is disposed in at least a corner portion of the pad or the metal wiring in the upper layer.
  • the crack resistance can be improved more easily.
  • the present technology relates to one semiconductor device (chip) obtained by bonding, for example, two semiconductor substrates. First, an outline of the present technology will be described.
  • Cu (copper) wiring is used to protect the corner (corner) and the lower side of the pad PD11 where the impact is concentrated during wire bonding or probing. Is placed.
  • the arrow Q11 shows a view when the pad PD11 is viewed from the normal direction of the semiconductor substrate constituting the semiconductor device, and the arrow Q12 shows the pad PD11 shown by the arrow Q11 from the bottom to the top in the figure.
  • Cu pads CPD11-1 to CPD11-4 are arranged at four corners of the pad PD11.
  • the pads CPD11-1 to CPD11-4 are also simply referred to as pads CPD11 unless it is particularly necessary to distinguish them.
  • a pad CPD21 larger than the pads CPD11 is further provided below these pads CPD11. That is, for example, as indicated by an arrow Q14, a pad CPD 21-1 and a pad CPD 21-2 are provided below the pad CPD 11-3 and the pad CPD 11-4 indicated by the arrow Q12.
  • the pads provided below the pad PD11 may be rectangular pads CPD11-1 to CPD11-4 provided below each corner of the pad PD11, for example, as indicated by an arrow Q21 in FIG. However, other shapes may be used.
  • FIG. 2 is a view of the pad PD11 as viewed from the normal direction of the semiconductor substrate constituting the semiconductor device.
  • portions corresponding to those in FIG. 1 are denoted by the same reference numerals. Description is omitted as appropriate.
  • a Cu pad CPD 31 that protects the side portion of the pad PD 11, that is, a Cu wiring, may be provided under the pad PD 11 as indicated by an arrow Q 22.
  • the pad CPD 31 is provided immediately below the side portion so as to surround the side of the pad PD 11 when the pad PD 11 is viewed from the normal direction of the semiconductor substrate. That is, the pad CPD 31 has a ring shape, and Cu constituting the pad PCD 31 does not exist under the portion near the center of the pad PD 11. In other words, a moderately Cu-free portion is provided in the vicinity of the center of the pad PCD31.
  • a pad in which one or more Cu wirings are arranged in a space closed by Cu wirings provided along the four sides of the pad PD11 may be provided.
  • the Cu wiring that protects the side portion of the pad PD11 the Cu wiring that is located in the center of the pad PD11 and connects the upper and lower sides of the pad PD11, and the pad PD11
  • a pad CPD33 made of a Cu wiring that is long in the lateral direction connecting the left and right sides is provided under the pad PD11.
  • a portion without Cu that is a material for forming the pad CPD33 is appropriately provided.
  • a rectangular pad larger than the pad PD11 may be provided as a Cu pad for protecting the pad PD11.
  • a pad of Cu or the like (wiring) that protects at least the corners and sides of the pads below the pads used for wire bonding and probing in the normal direction of the semiconductor substrate, that is, on the bonding surface side of the semiconductor substrates. ) Is provided. Also, a pad for protecting the corner portion and the side portion of the pad is provided under the protective pad. Then, the pads that protect the corners and side portions of the pads immediately above are connected (laminated) to the semiconductor substrate to be bonded to the semiconductor substrate provided with the pads for wire bonding or the like so as to spread radially, for example. ).
  • the size of the Cu pad needs to be large enough to cover the entire area of the pad PD11 so as to protect the Al pad PD11 shown in FIG. There is.
  • a Cu-free portion may be provided on the surface of the Cu pad on the bonding surface on the bonding surface side.
  • the Cu pad shape on the bonding surface into a shape like the pad CPD31 shown by the arrow Q22 in FIG. 2, for example, the area of the Cu portion on the bonding surface can be reduced, The occurrence of dishing can be suppressed.
  • the shape of the Cu pad on the bonding surface as the shape of the pad CPD32 indicated by the arrow Q23 in FIG. 2 or the pad CPD33 indicated by the arrow Q24, the occurrence of dishing can be suppressed, and the pad The portion of the joint surface under the PD 11 can be more securely protected.
  • FIG. 3 is a diagram illustrating a configuration example of an embodiment of a semiconductor device to which the present technology is applied.
  • the semiconductor device 11 shown in FIG. 3 includes an imaging device composed of, for example, a CMOS (Complementary Metal-Oxide Semiconductor) image sensor and the like, and has an upper substrate 21 and a lower substrate 22 bonded to each other.
  • a dotted line between the upper substrate 21 and the lower substrate 22 represents a bonding surface between the upper substrate 21 and the lower substrate 22.
  • the upper substrate 21 includes a Si substrate 31 and a wiring layer 32 stacked on the Si substrate 31.
  • the wiring layer 32 is composed of a plurality of wiring layers. Further, on the upper side of the figure of the Si substrate 31, an on-chip lens 33 that collects light from the subject, and a color filter 34 that transmits light of a predetermined color among the light collected by the on-chip lens 33. Is provided. Further, the wiring layer 32 is also provided with a wire bonding pad 35 made of Al.
  • the lower substrate 22 includes a Si substrate 41 and a wiring layer 42 laminated on the Si substrate 41, and an insulating film 43 is provided on a part of the wiring layer 42 in contact with the Si substrate 41.
  • the wiring layer 42 is composed of a plurality of wiring layers.
  • a pad for protecting the pad 35 is provided in each layer.
  • These pads and the Si substrate 41 are insulated by an insulating film 43.
  • a pad group 44 composed of a plurality of pads (wirings) for protecting the Cu pad or Al pad 35 directly above is provided between the pad 35 and the insulating film 43.
  • each wiring layer from the pad 35 to the insulating film 43 is provided with a pad for protecting the pad at least in the corner portion of the pad on the upper side in the drawing. That is, pads for protecting the pads 35 are stacked.
  • the shape of the Cu pad in each layer is the shape of the pad described with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • each Cu pad on the lower side in the drawing of the pad 35 the crack resistance can be improved. Therefore, when a wire bonding is performed on the pad 35 from the upper side in the drawing with a simple configuration in which a protective pad is provided on the lower side in the drawing of the pad 35, each of the pads 35 on the lower side in the drawing is shown. It is possible to prevent the insulating film of the wiring layer from being damaged by stress.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21.
  • the depth from the Si substrate 31 to the metal pad can be reduced, the pad opening time can be shortened, and the occurrence of wire bonding failure or pin contact failure can be suppressed.
  • the metal pads provided on the upper substrate 21 may be prepared on the upper substrate 21 in advance, or a metal pad layer may be formed after opening the pads.
  • FIG. 3 a method for manufacturing the semiconductor device 11 shown in FIG. 3 will be described with reference to FIGS. 4 to 6, the same reference numerals are given to the portions corresponding to those in FIG. 3, and the description thereof will be omitted as appropriate.
  • FIGS. 4 to 6 a part of the wiring structure of the semiconductor device 11 is simplified for easy understanding. For this reason, FIG. 3 and FIGS. 4 to 6 have a part in which a part of the wiring structure is different.
  • a wiring layer L11 provided with a Cu wiring connected to a base device such as a transistor is formed on the Si substrate 31, and a wiring layer L12 above the wiring layer L11 is formed. Then, an Al wiring structure is formed. For example, a pad 35 or other Al wiring is formed as an Al wiring structure.
  • an SiO 2 film and a carbon-containing silicon oxide (SiOC) film having a thickness of 500 to 5000 nm are formed as an interlayer insulating film FL11 on the surface of the wiring layer L12.
  • the film forming method may be either a CVD (Chemical Vapor Deposition) method or a spin coating method.
  • the SiO 2 film and the carbon-containing silicon oxide (SiOC) film formed on the surface of the wiring layer L12, that is, the interlayer insulating film FL11 is only 100 to 4000 nm by the CMP (chemical mechanical polishing) method. Polished and flattened.
  • a Cu wiring structure connected to the Al wiring is formed in the wiring layer L13.
  • the process up to CMP of Cu is performed.
  • the Cu wiring structure 51 connected to the Al wiring, particularly the metal pad portion such as the pad 35, provided in the wiring layer L12 is a metal pad like the pad CPD11 and the pad CPD31 shown in FIG. It is laid out so as to be placed directly under the four corners and sides.
  • the Cu wiring structure 51 may be a so-called via structure or a wiring structure, and the wiring width is any width within the range of 0.2 to 50 ⁇ m. May be.
  • the upper substrate 21 is obtained through the above steps.
  • the lower substrate 22 is manufactured as shown in FIG.
  • the insulating film 43 is embedded in the Si substrate 41 having the device.
  • the insulating film 43 may be a SiO 2 film or a SiN film.
  • the buried film thickness of the insulating film 43 may be any film thickness as long as it is in the range of 10 to 1000 nm.
  • a contact connected to the Si substrate 41 is formed in the wiring layer L21 in the same manner as the upper substrate 21 described above.
  • the contact does not reach the Si substrate 41, and the bottom reaches only on the insulating film 43 or into the insulating film 43.
  • a Cu wiring structure is formed in the wiring layer L22 made of several wiring layers above the wiring layer L21 in the same manner as the upper substrate 21 described above.
  • a Cu wiring structure 52 is formed above the insulating film 43 in the drawing.
  • up to CMP of Cu is performed in the uppermost layer of the plurality of wiring layers constituting the wiring layer L22.
  • the Cu pads (wirings) forming the Cu wiring structure 52 such as the pads CPD11 and CPD31 shown in FIG. A Cu pad disposed immediately below is formed.
  • the lower substrate 22 is obtained through the above steps.
  • the Cu wiring structure 51 and the Cu wiring structure 52 are joined to form the Cu pad group 44 shown in FIG.
  • JP 2012-256736 A a method described in JP 2012-256736 A is used for bonding the upper substrate 21 and the lower substrate 22.
  • the Si substrate 31 of the upper substrate 21 is thinned by using a method described in, for example, Japanese Patent Application Laid-Open No. 2007-234725, and then the surface of the Si substrate 31 is formed.
  • An insulating film FL21 is formed.
  • the insulating film FL21 may be a SiO 2 film, a SiN film, or a laminated film thereof. Further, the insulating film FL21 may have any film thickness as long as it is in the range of 10 to 3000 nm.
  • the pad opening is patterned using a general lithography technique and a dry etching technique, and is previously formed in the wiring structure of the upper substrate 21. A part or all of the Al pad 35 is exposed. That is, the opening OP11 for exposing the pad 35 to the upper substrate 21 is provided. Thereby, wire bonding to the pad 35 becomes possible.
  • an on-chip lens 33 and a color filter 34 are provided on the upper substrate 21 to form the semiconductor device 11.
  • the process after the upper substrate 21 and the lower substrate 22 are joined depends on the device to which the present technology is applied. However, when the present technology is applied to a solid-state imaging device, for example, Japanese Patent Application Laid-Open No. 2007-234725. Are performed.
  • the metal pad such as Al is protected by the pad (metal wiring) such as Cu provided thereunder, so when performing wire bonding or probing on the metal pad. Further, it is possible to suppress damage to the insulating film under the pad. That is, the crack resistance of the semiconductor device 11 can be improved with a simple configuration in which a protective pad is provided.
  • a metal pad such as Al can be provided on the substrate on the wire bonding or probing side, that is, the upper substrate 21, the occurrence of wire bonding failure or pin contact failure can be suppressed. . Furthermore, when creating a metal pad, the process time during manufacturing (when the pad is opened) can be shortened, and productivity can be improved.
  • a pad for protecting the metal pad between the metal pad provided on the upper substrate and the lower substrate when bonding (bonding) two substrates, a pad for protecting the metal pad between the metal pad provided on the upper substrate and the lower substrate.
  • a pad that protects the metal pad is stacked between the metal pad provided on the upper substrate of the three or more bonded substrates and the lower substrate. That's fine.
  • the semiconductor device 11 is configured as shown in FIG. 7, for example.
  • parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the semiconductor device 11 shown in FIG. 7 is different from the semiconductor device 11 shown in FIG. 3 in that the insulating film 43 is not provided and the insulating film 71-1 and the insulating film 71-2 are provided on the Si substrate 41. Different.
  • the Si substrate 41 includes an insulating film 71-1 and an insulating film 71 so as to surround a region where the Cu pad (pad group 44) provided below the pad 35 contacts the Si substrate 41. -2 is provided.
  • the region electrically connected to the Cu pad in the Si substrate 41 and the other region of the Si substrate 41 are electrically separated. Yes.
  • a wiring layer L11 provided with Cu wiring connected to a base device such as a transistor is formed on the Si substrate 31, and a wiring layer L12 above the wiring layer L11 is formed. Then, an Al wiring structure is formed. For example, a pad 35 or other Al wiring is formed as an Al wiring structure.
  • a 500 to 5000 nm thick SiO 2 film and a carbon-containing silicon oxide (SiOC) film are formed as an interlayer insulating film FL11 on the surface of the wiring layer L12.
  • the film forming method may be either a CVD method or a spin coating method.
  • the SiO 2 film and the carbon-containing silicon oxide (SiOC) film formed on the surface of the wiring layer L12, that is, the interlayer insulating film FL11 are polished by the CMP method by 100 to 4000 nm to be flattened. Is done.
  • a Cu wiring structure connected to the Al wiring is formed in the wiring layer L13.
  • the process up to CMP of Cu is performed.
  • the Cu wiring structure 51 connected to the Al wiring, particularly the metal pad portion such as the pad 35, provided in the wiring layer L12 is a metal pad like the pad CPD11 and the pad CPD31 shown in FIG. It is laid out so as to be placed directly under the four corners and sides.
  • the Cu wiring structure 51 may be a so-called via structure or a wiring structure, and the wiring width is any width within the range of 0.2 to 50 ⁇ m. May be.
  • the upper substrate 21 is obtained through the above steps.
  • the lower substrate 22 is manufactured as shown in FIG.
  • the insulating film 71-1 and the insulating film 71-2 are embedded in the Si substrate 41 having the device.
  • the insulating film 71-1 and the insulating film 71-2 may be SiO 2 films or SiN films.
  • the buried film thickness of the insulating film 71-1 and the insulating film 71-2 may be any film thickness as long as it is in the range of 10 to 1000 nm.
  • a contact connected to the Si substrate 41 is formed in the wiring layer L21 in the same manner as the upper substrate 21 as shown by an arrow Q72.
  • a Cu wiring structure is formed in the wiring layer L22 made of several wiring layers above the wiring layer L21 in the same manner as the upper substrate 21 described above.
  • a Cu wiring structure 52 is formed above the insulating film 71-1 and the insulating film 71-2.
  • up to CMP of Cu is performed.
  • the Cu pads (wirings) forming the Cu wiring structure 52 such as the pads CPD11 and CPD31 shown in FIG. A Cu pad disposed immediately below is formed.
  • the lower substrate 22 is obtained through the above steps.
  • the upper substrate 21 and the lower substrate 22 are bonded so as to face each other.
  • the wiring layer 32 constituting the upper substrate 21 and the wiring layer 42 constituting the lower substrate 22 are disposed so as to face each other, and the Cu portions facing each other are bonded to each other and face each other.
  • the insulating film portions are joined together.
  • JP 2012-256736 A a method described in JP 2012-256736 A is used for bonding the upper substrate 21 and the lower substrate 22.
  • the Si substrate 31 of the upper substrate 21 is thinned by using a method described in, for example, Japanese Patent Application Laid-Open No. 2007-234725, and thereafter, on the surface of the Si substrate 31.
  • An insulating film FL21 is formed.
  • the insulating film FL21 may be a SiO 2 film, a SiN film, or a laminated film thereof. Further, the insulating film FL21 may have any film thickness as long as it is in the range of 10 to 3000 nm.
  • a resist RG11 is provided on the insulating film FL21. Then, a general lithography technique and a dry etching technique are used to pattern the pad opening, and a part or all of the Al pad 35 previously created in the wiring structure of the upper substrate 21 is exposed. .
  • an opening OP11 for exposing the pad 35 to the upper substrate 21 is formed. Wire bonding from the opening OP11 to the pad 35 becomes possible.
  • an on-chip lens 33 and a color filter 34 are provided on the upper substrate 21 to form the semiconductor device 11.
  • the process after the upper substrate 21 and the lower substrate 22 are joined depends on the device to which the present technology is applied. However, when the present technology is applied to a solid-state imaging device, for example, Japanese Patent Application Laid-Open No. 2007-234725. Are performed.
  • the metal pad provided on the upper substrate of the semiconductor device may be manufactured in the middle of forming the Cu wiring on the upper substrate. There is no need to provide a wiring layer. Thereby, the pad formation process by Al wiring can be reduced.
  • the semiconductor device when a metal pad is fabricated simultaneously with contact formation, the semiconductor device is configured, for example, as shown in FIG. In FIG. 11, parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the semiconductor device 101 includes an upper substrate 21 and a lower substrate 22 that are bonded to each other.
  • a dotted line between the upper substrate 21 and the lower substrate 22 indicates an upper substrate 21 and a lower substrate 22. Represents the joint surface.
  • the upper substrate 21 includes an Si substrate 31 and a wiring layer 32, and an on-chip lens 33 and a color filter 34 are provided on the upper side of the Si substrate 31 in the drawing.
  • the wiring layer L31 provided adjacent to the Si substrate 31 in the wiring layer 32 composed of a plurality of wiring layers has a wire bonding pad 111 and contacts 112-1 through 112-1 formed of tungsten (W). A contact 112-5 is provided.
  • the contacts 112-1 to 112-5 are also simply referred to as contacts 112 when it is not necessary to distinguish the contacts 112-1 to 112-5.
  • the contact 112 electrically connects a transistor (not shown) provided in the Si substrate 31 and a Cu wiring provided in a wiring layer immediately below the wiring layer L31.
  • the pad 111 is provided in the wiring layer L31 in which such a contact 112 is formed.
  • the lower substrate 22 includes a Si substrate 41 and a wiring layer 42.
  • a pad for protecting the pad 111 formed of Cu as indicated by an arrow A11. are provided in each layer. More specifically, an insulating film is formed on the surface of the Si substrate 41 so that the pad for protecting the pad 111 and the Si substrate 41 are not in electrical contact.
  • a Cu pad that protects the pad 111 is provided at least in the corner of the pad 111 in the wiring layer on the lower side in the drawing of the pad 111.
  • the wiring layer on the lower side has a Cu pad for further protecting the Cu pad for protecting the pad 111 at least at the corner of the Cu pad immediately above it. Is provided.
  • each wiring layer from the pad 111 to the Si substrate 41 is provided with a pad for protecting the pad at least at the corner of the upper pad in the drawing. That is, pads for protecting the pads 111 are stacked.
  • the Cu pad shape in each layer is the pad shape with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • each Cu pad on the lower side of the pad 111 in the drawing, the crack resistance can be easily improved.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21. As a result, the depth from the Si substrate 31 to the metal pad can be reduced, the pad opening time can be shortened, and the occurrence of wire bonding failure or pin contact failure can be suppressed.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by a Cu pad that protects the pad 111.
  • the semiconductor device 101 illustrated in FIG. 11 illustrates a cross section of a solid-state imaging device as the semiconductor device 101.
  • a contact 112 is formed in the wiring layer L31 of W (tungsten) as a contact electrode for electrical connection with the Cu wiring after the transistor is manufactured inside the Si substrate 31.
  • a wide pad 111 as a wire bonding pad is produced simultaneously with the production of the contact 112.
  • an oxide film is formed by CVD on the portion of the wiring layer L31 to be wired with W, and then patterned by lithography, and then a necessary pattern portion is opened by dry etching. .
  • W is deposited on the opened portion by CVD, and the excess portion is removed by CMP to form the contact 112 and the pad 111.
  • Cu pads (Cu wirings) for protecting the pads 111 extend from the Si substrate 41 to the bonding surface with the upper substrate 21, as in the upper substrate 21. Made while protecting the sides.
  • the Cu wiring in the wiring layer adjacent to the Si substrate 41 is electrically separated from the Si substrate 41 by the insulating film so as not to be in electrical contact with the Si substrate 41.
  • the upper substrate 21 and the lower substrate 22 are manufactured, the upper substrate 21 and the lower substrate 22 are bonded, and the opening OP21 of the pad 111 is further manufactured, and wire bonding to the pad 111 is performed.
  • the pad 111 for wire bonding can be formed at the same time as the contact 112 made of the same material (metal) as the pad 111 without going through a special wiring process.
  • the pad 111 can be easily manufactured. That is, the semiconductor device 101 can be manufactured with fewer steps.
  • FIGS. 12 and 13 is an example of a process for forming a wire bonding pad after the upper substrate 21 and the lower substrate 22 are bonded, and before the on-chip lens 33 and the color filter 34 are formed, the wire bonding is performed. This is an example of forming a pad for use.
  • the wiring layer 32 is formed on the Si substrate 31 constituting the upper substrate 21.
  • the stopper layer 141 for the pad opening process is formed together with the Cu wiring in the wiring layer L41 of the wiring layer 32 composed of a plurality of wiring layers.
  • a Cu wiring 142 is formed in the wiring layer L41.
  • the upper layer of the wiring layer L41 in the drawing that is, each wiring layer located on the bonding surface side, is made of Cu so as to protect the metal pad formed in the stopper layer 141 portion.
  • a pad (wiring) is formed.
  • the Cu pad for protecting the metal pad is, for example, a pad having the shape shown in FIG. 2, and is formed by each wiring layer from the stopper layer 141 to the bonding surface with the lower substrate 22.
  • the upper substrate 21 is manufactured, the lower substrate 22 is manufactured in the same manner. Then, as indicated by an arrow Q92, the upper substrate 21 and the lower substrate 22 are bonded so as to face each other. Specifically, the wiring layer 32 constituting the upper substrate 21 and the wiring layer 42 constituting the lower substrate 22 are disposed so as to face each other, and the Cu portions facing each other are bonded to each other and face each other. The insulating film portions are joined together.
  • the Si substrate 31 is subsequently thinned.
  • an insulating film 43 is provided on a part of the lower substrate 22 in contact with the Si substrate 41 of the wiring layer 42. Also, between the wiring layer 32 and the wiring layer 42 from the stopper layer 141 to the insulating film 43, a pad for protecting a wire bonding pad formed of Cu is provided in each layer. The pad and the Si substrate 41 are insulated by the insulating film 43. That is, between the stopper layer 141 and the insulating film 43, there is provided a pad group 143 composed of a plurality of Cu pads for protecting the metal pads formed in the stopper layer 141 portion.
  • each Cu pad provided between the stopper layer 141 and the insulating film 43 is, for example, the shape of the pad described with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • the crack resistance can be improved with a simple configuration.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21.
  • the depth from the Si substrate 31 to the metal pad can be reduced, the pad opening time can be shortened, and the occurrence of wire bonding failure or pin contact failure can be suppressed.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by the Cu pad.
  • a resist RG21 is formed on the surface of the Si substrate 31 in the upper substrate 21 as shown by an arrow Q93, and the wire bonding pad portion is opened by lithography and dry processing. Is done. That is, a partial region of the Si substrate 31, the insulating film, and the stopper layer 141 are removed to form the opening OP31.
  • the opening OP31 is a connection hole (via) for a wire bonding pad.
  • the insulating film on the surface of the Si substrate 31 and the bottom portion of the opening OP31 is removed by etch back or the like. Is done. As a result, the insulating film 144 is provided only on the side wall portion of the opening OP31.
  • an Al film is formed in the opening OP31, and the Al film is polished by CMP or the like to form a wire bonding pad 145.
  • the pad 145 can be manufactured.
  • the pad 145 is manufactured, as shown by an arrow Q96, the on-chip lens 33 and the color filter 34 are formed on the upper substrate 21, and the semiconductor device 151 having the upper substrate 21 and the lower substrate 22 is obtained. . Then, the ball 146 is disposed on the bottom portion of the pad 145 and wire bonding is performed.
  • the stopper layer 141 is prepared on the upper substrate 21, and after the upper substrate 21 and the lower substrate 22 are joined, the stopper layer 141 is removed and the pad 145 is manufactured.
  • the receptacle can be formed on an arbitrary wiring layer such as the first wiring layer in the upper substrate 21.
  • a through via that is, a structure to be a contact is formed later, and after the bonding, the through via (contact) is cut out to form a wire.
  • a bonding pad may be formed, and in such a case, it is not necessary to dig a deep hole in a severe process after bonding the substrates, and a wire bonding pad can be formed.
  • connection holes 181-1 and 181-2 are formed on the Si substrate 31, and the surfaces of the connection holes 181-1 and 181-2 are formed. Then, an insulating film 182 is formed on the surface of the Si substrate 31.
  • connection hole 181-1 and the connection hole 181-2 are also simply referred to as a connection hole 181 when it is not necessary to distinguish between them.
  • the Si substrate 31 is not penetrated by the connection hole 181.
  • connection hole 181 is filled with Al.
  • the Al film 183 formed on the surface of the Si substrate 31 is removed by CMP or the like until the insulating film 182 on the surface of the Si substrate 31 is removed.
  • a via 184-1 formed of Al filled in the connection hole 181-1 and a via 184-2 formed of Al filled in the connection hole 181-2 are obtained.
  • the via 184-1 and the via 184-2 are also simply referred to as a via 184 when it is not necessary to distinguish between them.
  • the via 184 has been described here as being formed of Al (aluminum), any other conductive material such as polysilicon, tungsten, copper (Cu), titanium, tantalum, and ruthenium can be used. It may be formed.
  • a transistor is formed in the Si substrate 31, or the wiring layer 32 is stacked on the Si substrate 31 to form the upper substrate 21.
  • a Cu pad for protecting a wire bonding pad indicated by an arrow A21 is formed in each layer of the wiring layer 32.
  • the Cu pad and the via 184 are connected to the wiring layer 32.
  • the contacts 185-1 and 185-2 are electrically connected to each other.
  • the Cu pad and the via 184-1 are electrically connected by the contact 185-1
  • the Cu pad and the via 184-2 are electrically connected by the contact 185-2.
  • the contact 185-1 and the contact 185-2 are also simply referred to as a contact 185 when it is not necessary to distinguish between them.
  • the upper substrate 21 is manufactured, the lower substrate 22 is manufactured in the same manner. Then, as shown by an arrow Q105 in FIG. 15, the upper substrate 21 and the lower substrate 22 are bonded so as to face each other.
  • an insulating film 43 is provided on a part of the portion of the lower substrate 22 in contact with the Si substrate 41 of the wiring layer. Further, between the contact 185 and the insulating film 43 in the wiring layer 32 and the wiring layer 42, as shown by an arrow A22, a wire bonding pad, more specifically, the pad is connected. A pad for protecting the via 184 is provided in each layer. These Cu pads and the Si substrate 41 are insulated by an insulating film 43.
  • each Cu pad provided between the contact 185 and the insulating film 43 is, for example, the shape of the pad described with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • the crack resistance can be improved with a simple configuration.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21. As a result, the occurrence of wire bonding failure and pin contact failure can be suppressed.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by the Cu pad.
  • the contact 185 may also have a shape that protects the via 184, that is, the shape of the pad described with reference to FIG.
  • the Si substrate 31 is then thinned as indicated by an arrow Q106.
  • the via 184 is cut out on the surface of the Si substrate 31. That is, the via 184 penetrates the Si substrate 31.
  • an Al film 186 is formed on the surface of the Si substrate 31, a resist RG32 is formed on the film 186, and a pad is formed by lithography, dry processing, or the like. .
  • a wire bonding pad 187 is formed on the via 184-1 and the via 184-2 on the surface of the Si substrate 31. Further, an on-chip lens 33 and a color filter 34 are formed on the Si substrate 31, so that a semiconductor device 191 having the upper substrate 21 and the lower substrate 22 is obtained. Then, a ball is placed on the pad 187 and wire bonding is performed.
  • the pad 187 can be easily formed by forming the via 184 (contact) for electrically connecting the wire bonding pad 187 and the wiring layer 32 to the Si substrate 31 constituting the upper substrate 21. Will be able to.
  • the above-described metal pad such as Al and Cu wiring can be provided in the same layer.
  • an Al pad is produced during the production of the Cu wiring.
  • a method for manufacturing such a metal pad is described in Japanese Patent Application Laid-Open No. 2012-15278.
  • a metal pad such as Al and Cu wiring are in the same layer, and the pad and Cu wiring need to be provided at the same height. That is, the thickness of the metal pad such as Al and the thickness of the Cu wiring must be the same.
  • the height of the Al pad is made equal to the height of the Cu wiring, the film thickness of the Al pad becomes insufficient, the pad breaks during wire bonding, or the alloying of Al and Au is insufficient. Connection failure may occur.
  • a method for forming a metal pad such as Al having a sufficiently thick film thickness without causing a defective device operation is desired. Therefore, in the present technology, by using a metal mask, it is possible to more easily produce a metal pad of Al or the like with a sufficient film thickness without causing a defective device operation.
  • FIG. 17 the same reference numerals are given to the portions corresponding to those in FIG. 3, and description thereof will be omitted as appropriate. Further, in this semiconductor device, the description will be continued assuming that a wire bonding pad is manufactured as a metal pad.
  • the upper substrate 21 and the lower substrate 22 are manufactured, and the upper substrate 21 and the lower substrate 22 are bonded so as to face each other.
  • the wiring layer 32 constituting the upper substrate 21 and the wiring layer 42 constituting the lower substrate 22 are disposed so as to face each other, and the Cu portions facing each other are bonded to each other and face each other.
  • the insulating film portions are joined together.
  • the upper substrate 21 includes a Si substrate 31 and a wiring layer 32 including a plurality of wiring layers.
  • the wiring layer 32 includes a wiring layer L51 provided with a contact made of tungsten (W), a wiring layer L52 provided with a Cu wiring, and a wiring layer L53 provided with an Al wiring.
  • the lower substrate 22 includes a Si substrate 41 and a wiring layer 42.
  • an insulating film 43 is provided on a part of the lower substrate 22 that is in contact with the Si substrate 41 of the wiring layer 42. Further, as shown by an arrow A31, between the portion of the wiring layer 32 and the wiring layer 42 where the Al pad is provided and the insulating film 43, a wire bonding pad formed of Cu is protected. Pads are provided in each layer, and these pads and the Si substrate 41 are insulated by an insulating film 43.
  • each Cu pad provided between the portion where the Al pad is provided and the insulating film 43 is, for example, the shape of the pad described with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • the crack resistance can be improved with a simple configuration.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21.
  • the depth from the Si substrate 31 to the metal pad can be reduced, the pad opening time can be shortened, and the occurrence of wire bonding failure or pin contact failure can be suppressed.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by the Cu pad.
  • a resist RG41 is formed on the surface of the Si substrate 31, and this resist RG41 is used as a mask to form W, Cu, Al, etc. under the Si substrate 31.
  • An opening OP41 is formed as a connection hole reaching the metal. Then, the resist RG41 is removed from the Si substrate 31 as indicated by an arrow Q112.
  • the metal mask MM11 is used, and the metal including Ti (titanium) or Zr (zirconium) serving as the barrier metal is formed only in the opening portion of the metal mask MM11 in the upper substrate 21. Be filmed. Further, a metal mask MM11 is used, and Al is formed only on the opening portion of the metal mask MM11 in the upper substrate 21. Thus, Al pads 221 for wire bonding are formed on the wiring layer L51 and the wiring layer L52 in the opening OP41, and the semiconductor device 231 including the upper substrate 21 and the lower substrate 22 is formed.
  • the opening of the metal mask MM1 needs to be made sufficiently small so that the pad 221 does not come into contact with the Si substrate 31.
  • the width of the opening of the metal mask MM1 in the horizontal direction in the drawing is sufficiently narrower than the width of the opening OP41.
  • the pad 221 is formed across the two wiring layers L51 and L52 and has a sufficient thickness.
  • the pad 221 is thicker in the vertical direction in the drawing than the Cu wiring layer provided in the wiring layer L52.
  • a Cu pad for protecting each corner and side of the pad 221 is provided between the pad 221 and the insulating film 43.
  • a part of the Cu pad is embedded in the pad 221.
  • the layer in contact with the pad 221 may be any layer such as a wiring layer L51 provided with contacts, a wiring layer L52 provided with Cu wiring, or a wiring layer L53 provided with Al wiring.
  • the pad 221 may be formed of a metal such as Co, Ni, Pd, Pt, and Au, or Co, Ni, Pd, Pt, and Au may be used as a barrier metal. Also good.
  • the wiring can be easily performed with fewer processes in the layer in which the metal wiring of other materials such as Cu is provided.
  • a pad 221 for bonding can be manufactured.
  • the thickness of the Al pad 221 and the thickness of the metal wiring such as Cu can be made different from each other, and it is possible to prevent the occurrence of defective device operation.
  • the metal pad 221 made of Al or the like is prevented from contacting the Si substrate 31 by reducing the opening of the metal mask MM11.
  • the opening OP41 which is a connection hole and the opening of the metal mask MM11 there is a concern that the Si substrate 31 and the Al pad 221 come into contact with each other.
  • the insulating film is left only on the side surface of the opening OP41. Therefore, contact with the Si substrate 31 can be prevented by forming the pad 221 after that.
  • the opening OP41 is formed in the upper substrate 21 by the process shown by the arrow Q121 and the arrow Q122 in FIG. Note that the steps indicated by arrows Q121 and Q122 are the same as the steps indicated by arrows Q111 and Q112 in FIG.
  • Each layer is provided with a pad for protecting the wire bonding pad.
  • an insulating film 241 is formed on the surfaces of the Si substrate 31 and the opening OP41 as indicated by an arrow Q123.
  • the insulating film 241 formed on the surface of the Si substrate 31 and the bottom portion of the opening OP41 is removed by etch back. As a result, the insulating film 241 is formed only on the side surface portion of the opening OP41.
  • the metal mask MM11 is used, and Al is formed only on the opening portion of the metal mask MM11 in the upper substrate 21.
  • Al pads 221 for wire bonding are formed on the wiring layer L51 and the wiring layer L52 in the opening OP41, and the semiconductor device 231 including the upper substrate 21 and the lower substrate 22 is formed. And wire bonding is performed with respect to the pad 221 produced in this way.
  • a metal containing at least Ti or Zr can be used as a barrier metal on the top surface, bottom surface, or both surfaces of the Al pad 221.
  • the pad 221 may be formed of a metal such as Co, Ni, Pd, Pt, and Au, or Co, Ni, Pd, Pt, and Au may be used as a barrier metal. Also good. Further, although SiO 2 is preferably used as the insulating film 241, a film such as SiN or SiOCH may be used.
  • the insulating film 241 on the side surface of the opening OP41 and forming the wire bonding pad 221 using the metal mask MM11 a sufficiently thick pad can be formed.
  • the resistance to pad cracking during bonding can be dramatically improved. Further, the contact between the pad 221 and the Si substrate 31 can be prevented.
  • the wiring can be easily performed with fewer steps in the layer in which the metal wiring of another material such as Cu is provided.
  • a pad 221 for bonding can be manufactured.
  • the thickness of the Al pad 221 and the thickness of the metal wiring such as Cu can be made different from each other, and it is possible to prevent the occurrence of defective device operation.
  • ⁇ Eighth embodiment> ⁇ Configuration example of semiconductor device>
  • the semiconductor device is configured as shown in FIG. 20, for example.
  • parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the semiconductor device 271 includes an upper substrate 21 and a lower substrate 22 that are bonded to each other.
  • a dotted line between the upper substrate 21 and the lower substrate 22 indicates the upper substrate 21 and the lower substrate 22. Represents the joint surface.
  • the upper substrate 21 includes an Si substrate 31 and a wiring layer 32, and an on-chip lens 33 and a color filter 34 are provided on the upper side of the Si substrate 31 in the drawing.
  • the upper substrate 21 is provided with a wire bonding pad 281 formed of Al at the bottom of the opening OP51, and Cu wiring 282 is embedded in the pad 281.
  • the lower substrate 22 includes an Si substrate 41 and a wiring layer 42, and an insulating film 43 is provided on a part of the wiring layer 42 in contact with the Si substrate 41.
  • a pad for protecting the pad 281 formed of Cu as shown by an arrow A41 between the wiring bonding pad 281 and the insulating film 43 in the wiring layer 32 and the wiring layer 42. are provided in each layer.
  • the lower wiring layer is provided with a Cu pad that is electrically connected to the Cu wiring 282 and protects the pad 281.
  • the wiring layer on the lower side has a Cu pad for further protecting the Cu pad protecting the pad 281 at least at the corner portion of the Cu pad immediately above it. Is provided.
  • each wiring layer from the pad 281 to the insulating film 43 is provided with a pad for protecting the pad at least at the corner portion of the upper pad in the drawing. That is, pads for protecting the pads 281 are stacked.
  • the shape of the Cu pad in each layer is the shape of the pad described with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • each Cu pad on the lower side of the pad 281 in the drawing, the crack resistance can be easily improved.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21. As a result, the depth from the Si substrate 31 to the metal pad can be reduced, the pad opening time can be shortened, and the occurrence of wire bonding failure or pin contact failure can be suppressed.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by a Cu pad that protects the pad 281.
  • the pad 281 is provided across the wiring layer L61 and the wiring layer L62 as shown on the lower side in the drawing.
  • the figure shown below in the figure is a figure which expands and shows the part of the square area
  • the wiring layer L61 on which the pads 281 are formed is provided with vias for electrically connecting the upper and lower Cu wirings, and the wiring layer L62 is provided with Cu wirings.
  • the Cu wiring 282 embedded in the Al pad 281 is arranged in the wiring layer L62 provided with another Cu wiring.
  • the wire bonding pad 281 so as to embed the Cu wiring 282
  • the pad 281 can be provided in the wiring layer close to the Si substrate 31, the aspect ratio of the width and depth of the opening OP51 can be reduced.
  • the Cu pad provided immediately below the pad 281 is not provided at the corner portion of the pad 281, but the Cu pad immediately below the pad 281 is provided on the Cu wiring 282 immediately above the pad 281.
  • the Cu wiring 282 is protected at the corner. Therefore, even in such a structure, the crack resistance can be improved by providing the protective pads for the pads 281 stacked between the insulating films 43.
  • FIGS. 21 and 22 ⁇ Description of semiconductor device manufacturing process>
  • a method for manufacturing the semiconductor device 271, particularly the pad 281 will be described with reference to FIGS. 21 and 22, the same reference numerals are given to the portions corresponding to those in FIG. 20, and description thereof will be omitted as appropriate.
  • the wiring structure of the semiconductor device 271 shown in FIG. 20 is simplified for easy understanding.
  • an Al film 311 serving as a pad material for a wire bonding pad 281 is formed before Cu wiring is formed in an arbitrary wiring layer constituting the wiring layer 32 of the upper substrate 21.
  • a resist RG51 is formed on the surface of the Al film 311.
  • lithography and dry etching are performed to form a groove 312 for embedding the Cu wiring 282 as indicated by an arrow Q132, and the resist RG51 is removed.
  • the layer where the wire bonding pad 281 is formed may be any wiring layer as long as it is the same layer as the Cu wiring, but the aspect ratio of the width and depth of the opening OP51 of the pad 281 is reduced. From the viewpoint, a lower layer wiring, that is, a wiring layer close to the Si substrate 31 is preferable.
  • the Al film 311 is processed by lithography and dry etching so as to obtain a pad 281 so as to have a layout necessary as a wire bonding pad.
  • an interlayer insulating film 313 of a Cu wiring layer is formed on the pad 281 as indicated by an arrow Q135, and the interlayer is formed by CMP until a flatness necessary for stacking the wiring layers is obtained as indicated by an arrow Q136.
  • the insulating film 313 is planarized.
  • a barrier metal and Cu film 316 is formed in the groove 314 and the groove 315, and as shown by an arrow Q139, the film 316 is processed to form a Cu wiring 282 or The other Cu wiring 317 is used.
  • the lower substrate 22 is also fabricated while fabricating a Cu wiring structure for protecting the corners and sides of the pads 281.
  • the Si substrate 41 of the lower substrate 22 and the protective Cu pad of the pad 281 are electrically separated by the insulating film 43 so as not to be in electrical contact.
  • the opening OP51 is opened, or the on-chip lens 33 and the color filter 34 are provided, whereby the semiconductor device 271 is obtained.
  • the protective Cu pad provided adjacent to the pad 281 is not provided at the corners or sides of the pad 281.
  • Protective pads may be provided at the corners and sides.
  • the upper substrate 21 is manufactured as shown in FIGS. 23 and 24, the same reference numerals are given to the portions corresponding to those in FIGS. 21 and 22, and the description thereof will be omitted as appropriate.
  • an Al film 311 serving as a pad material is formed and processed to form a pad 281.
  • an interlayer insulating film 313 is formed and planarized. Note that the steps indicated by arrows Q141 to Q146 are the same as the steps indicated by arrows Q131 to Q136 in FIG.
  • an upper groove 341 and a Cu wiring groove 315 formed in the same wiring layer are formed as indicated by an arrow Q147.
  • the embedded Cu wiring is formed by the damascene method.
  • a barrier metal and Cu film 316 is formed in the groove 341 and the groove 315, and as shown by an arrow Q149, the film 316 is processed to form a Cu wiring 343 or The other Cu wiring 317 is used.
  • the process indicated by the arrow Q147 in FIG. 23 to the arrow Q149 in FIG. 24 differs from the process indicated by the arrow Q137 in FIG. 21 through the arrow Q139 in FIG. 22 only in the shape of the groove 341, that is, the shape of the Cu wiring 343.
  • the other points are the same.
  • a part of the Cu wiring 343 obtained by the manufacturing process described with reference to FIGS. 23 and 24 is embedded in the wire bonding pad 281, and the entire surface of the pad 281 on the Cu wiring 343 side is It is in contact with the Cu wiring 343. That is, the portion of the Cu wiring 343 that is not embedded in the pad 281 functions as a Cu pad for protecting the pad 281 provided in the wiring layer adjacent to the lower substrate 22 side of the pad 281.
  • the entire pad 281 including the corners and side portions of the pad 281 is protected by the Cu wiring 343.
  • the Cu wiring 343 In addition to this, by providing a moderately Cu-free portion at the center of the Cu wiring (protective pad) that protects the pad 281, dishing due to Cu damascene (CMP) can be generated even when the pad area is large. Can be suppressed.
  • the upper substrate 21 is manufactured as shown in FIGS. 25 and 26, the same reference numerals are given to the portions corresponding to those in FIGS. 23 and 24, and the description thereof will be omitted as appropriate.
  • an Al film 311 serving as a pad material is formed on an arbitrary wiring layer constituting the wiring layer 32 of the upper substrate 21 and processed to form a pad 281. Is done. Then, as indicated by arrows Q155 and Q156, an interlayer insulating film 313 is formed and planarized. Note that the steps indicated by arrows Q151 to Q156 are the same as the steps indicated by arrows Q141 to Q146 in FIG.
  • an upper groove 371 and a Cu wiring groove 315 formed in the same wiring layer are formed as indicated by an arrow Q157.
  • the embedded Cu wiring is formed by the damascene method.
  • a barrier metal and Cu film 316 is formed in the groove 371 and the groove 315, and as shown by an arrow Q159, the film 316 is processed to form a Cu wiring 382 or The other Cu wiring 317 is used.
  • the process indicated by the arrow Q157 in FIG. 25 to the arrow Q159 in FIG. 26 differs from the process indicated by the arrow Q147 in FIG. 23 to the arrow Q149 in FIG. 24 only in the shape of the groove 371, that is, the shape of the Cu wiring 382.
  • the other points are the same.
  • a part of the Cu wiring 382 obtained by the manufacturing process described with reference to FIGS. 25 and 26 is embedded in the wire bonding pad 281, and the corner on the surface of the pad 281 on the Cu wiring 382 side is A part of the region including the side is in contact with the Cu wiring 382. That is, the portion of the Cu wiring 382 not embedded in the pad 281 functions as a Cu pad for protecting the pad 281 provided in the wiring layer adjacent to the lower substrate 22 side of the pad 281.
  • a portion where there is no Cu as the material of the Cu wiring 382, that is, a portion where the interlayer insulating film 313 is embedded is provided on the surface opposite to the pad 281 side of the Cu wiring 382.
  • a Cu wiring (pad) having a portion of the central portion of the surface, such as a Cu wiring 382, having no Cu at the portion of the upper substrate 21 or the lower substrate 22 where the upper substrate 21 and the lower substrate 22 are joined. ) Can be bonded to the upper substrate 21 and the lower substrate 22 more firmly.
  • FIG. 27 is a diagram illustrating a configuration example of another embodiment of a semiconductor device to which the present technology is applied.
  • parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • a semiconductor device 411 illustrated in FIG. 27 includes an upper substrate 21 and a lower substrate 22 that are bonded to each other.
  • a dotted line between the upper substrate 21 and the lower substrate 22 indicates the upper substrate 21 and the lower substrate 22.
  • the bonding surface of the lower substrate 22 is shown.
  • the upper substrate 21 includes an Si substrate 31 and a wiring layer 32, and an on-chip lens 33 and a color filter 34 are provided on the upper side of the Si substrate 31 in the drawing.
  • a predetermined wiring layer in the wiring layer 32 composed of a plurality of wiring layers is provided with a pad 421 made of Al and an Al pad 422.
  • the pad 421 is a wire bonding or probing pad.
  • the lower substrate 22 includes a Si substrate 41 and a wiring layer 42, and an insulating film 43 is provided on a part of the wiring layer 42 in contact with the Si substrate 41.
  • the pad 421 formed of Cu as shown by an arrow A51 is protected. Pads are provided on each layer.
  • the shape of the Cu pad in each layer is the shape of the pad described with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • each Cu pad on the lower side of the pad 421 in the drawing, the crack resistance can be easily improved.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21. As a result, the depth from the Si substrate 31 to the metal pad 421 can be reduced, the pad opening time can be shortened, and the occurrence of wire bonding failure or pin contact failure can be suppressed.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by a Cu pad that protects the pad 421.
  • the Cu pad 423 and the Cu pad 424 are provided on the bonding surface of the upper substrate 21 and the lower substrate 22 so as to face each other, and the pad 423 of the upper substrate 21 and the lower substrate are arranged. 22 pads 424 are bonded together by CuCu bonding.
  • the pad 423 is directly electrically connected to the pad 422 via the Cu via
  • the pad 422 is electrically connected to the Cu wiring of the lower substrate 22 via the pad 423 and the pad 424. Connected to.
  • the lower substrate 22 shown by an arrow Q161 in FIG. 28 is a substrate provided with a logic circuit, and has element isolation regions and source / drain regions for a plurality of MOS transistors (not shown).
  • the lower substrate 22 has a logic circuit for signal processing such as a multilayer wiring 451 and an interlayer insulating film 452.
  • Cu wiring layers are formed as a multilayer wiring 451 in the wiring layer provided on the Si substrate 41 of the lower substrate 22, and the uppermost layer corresponds to a semi-global equivalent or a global equivalent. Yes.
  • a barrier insulating film 453 is formed on the upper side of the interlayer insulating film 452 with a thickness of 0.01 to 0.5 ⁇ m by P-SiN or P-SiCN, for example, to form a bonding Cu pad. Formed with thickness. Further, an interlayer insulating film 454 is formed on the surface of the barrier insulating film 453 with a thickness of about 0.3 to 5 ⁇ m by SiO 2 .
  • the barrier insulating film 453 may be used as long as they are passivation films.
  • an oxide film is exemplified here as the interlayer insulating film 454, the interlayer insulating film 454 may be a nitride film, an oxynitride film (SiON), or an inorganic coating type insulating film such as hydrogen silsesquioxane. Sun (HSQ) or its lamination may be used.
  • grooves 455-1 to 455-5 for bonding to the upper substrate 21 are opened.
  • the grooves 455-1 to 455-5 are also simply referred to as grooves 455 when it is not necessary to distinguish them.
  • connection holes 456-1 to 456-6 for bonding with Cu multilayer wiring such as the multilayer wiring 451 under the grooves 455 are also opened.
  • connection holes 456-1 to 456-6 are also simply referred to as connection holes 456 unless it is necessary to distinguish them.
  • the processing may be performed as follows. That is, for example, the dual damascene processing method is used, and the patterning of the groove 456 is performed first, and the barrier insulating film 453 is opened halfway by dry etching. Then, after the patterning of the groove 455 is performed, the connection hole 456 to the groove 455 and the lower layer Cu is simultaneously opened by dry etching.
  • the groove 455 is formed to have a depth of 0.15 to 3 ⁇ m and a width of about 0.3 to 10 ⁇ m.
  • the pitch of the grooves 455, that is, the distance in the horizontal direction in the drawing between adjacent grooves 455 is set to 0.6 ⁇ m or more.
  • connection hole 456 is formed to have a depth of about 0.2 to 5 ⁇ m and a width of 0.1 to 3 ⁇ m.
  • etching is performed partway through the barrier insulating film 453, but the etching may be stopped partway through the interlayer insulating film 454.
  • the pressure is set to 50 to 150 mTorr
  • the source power is set to 500 to 3000 W
  • octafluorocyclopentene (C 5 F 8 ), argon (Ar) and oxygen are set as process gases.
  • the substrate bias is set to 500 to 2000 W.
  • a Cu plating film is formed to a thickness of about 0.5 to 3 ⁇ m as the metal film 457 in the opened groove 455 and the connection hole 456.
  • a barrier metal film and a Cu seed film exist between the interlayer insulating film 454 and the metal film 457. Thereafter, an unnecessary Cu plating film, a barrier metal film, and an interlayer insulating film 454 are partially removed from the upper layer and planarized by, for example, the CMP method. For example, the interlayer insulating film 454 is removed by about 0.05 to 0.5 ⁇ m.
  • the bonding layer under the wire bonding is firmly protected as described above in the region for the wire bonding pad, for example, the lower layer of the pad 421 shown in FIG. It has the structure to do.
  • the lower substrate 22 is manufactured through the above steps.
  • the Si substrate 31 constituting the upper substrate 21 has a source / drain of a photodiode, a pixel transistor, and a transfer transistor (not shown), and a multilayer wiring 481 made of Cu wiring and an interlayer insulating film 482 are formed in the periphery thereof. Have.
  • the pad 483 is made of, for example, Al, Ti, TiN, Ta, or TaN, and has a height of about 0.3 to 2 ⁇ m, a width of about 2 to 800 ⁇ m, and a wiring pitch of 0.6 ⁇ m or more.
  • an interlayer insulating film 484 is formed on the metal pad 483 and the pad 421 by using SiO 2 or the like to a thickness of about 0.3 to 5 ⁇ m.
  • the interlayer insulating film 484 is formed of an SiO 2 film, but any material that can insulate between metal pads and can be easily flattened, such as P-SiN, can be used. It may be made of a material.
  • the coating step 485 of the interlayer insulating film 484 generated on the metal pad is flattened by the CMP method and processed so that the surface of the interlayer insulating film 484 is flat as indicated by an arrow Q167.
  • Cu pad grooves 486-1 to 486-8 for bonding to the lower substrate 22 are opened in the interlayer insulating film 484.
  • the grooves 486-1 to 486-8 are also simply referred to as grooves 486 unless it is necessary to distinguish them.
  • connection holes 487-1 to 487-6 for bonding to the multilayer wiring under the grooves 486 are also opened.
  • connection holes 487-1 to 487-6 are also simply referred to as connection holes 487 when it is not necessary to distinguish them.
  • the processing may be performed as follows. That is, for example, the dual damascene processing method is used, and the connection hole 487 is first patterned, and the interlayer insulating film 484 on the pad 483 is opened by dry etching. After the patterning of the groove 486, the connection hole 487 is simultaneously opened to the groove 486 and the lower metal pad by dry etching.
  • the groove 486 is formed to have a depth of 0.15 to 3 ⁇ m and a width of about 0.3 to 10 ⁇ m. Further, the pitch of the grooves 486, that is, the distance in the horizontal direction in the drawing between the adjacent grooves 486 is set to 0.6 ⁇ m or more.
  • connection hole 487 is formed to have a depth of about 0.2 to 5 ⁇ m and a width of 0.1 to 3 ⁇ m.
  • etching is performed up to the top of the metal pad 483, but the etching may be stopped in the middle of the interlayer insulating film 484.
  • the pressure is set to 50 to 150 mTorr
  • the source power is set to 500 to 3000 W
  • octafluorocyclopentene (C 5 F 8 ), argon (Ar) and oxygen are set as process gases.
  • the substrate bias is set to 500 to 2000 W.
  • a Cu plating film is formed to a thickness of about 0.5 to 3 ⁇ m as the metal film 488 in the opened groove 486 and the connection hole 487.
  • a barrier metal film and a Cu seed film exist between the interlayer insulating film 484 and the metal film 488. Thereafter, unnecessary Cu plating film, barrier metal film, and interlayer insulating film 484 are partially removed from the upper layer and planarized by, for example, CMP. For example, the interlayer insulating film 484 is removed by about 0.05 to 0.5 ⁇ m.
  • the upper substrate 21 is manufactured through the above steps.
  • Si of the Si substrate 31 constituting the upper substrate 21 is thinned, and the CuCu bonding between the upper substrate 21 and the lower substrate 22 is performed.
  • the metal pad such as Al and the Cu pad for bonding are electrically connected.
  • the pad 422 and the Cu pad 424 are electrically connected. Note that after bonding the upper substrate 21 and the lower substrate 22, the region that is the lower layer of the wire bonding pad 421 has a structure that firmly protects the bonding surface under the wire bonding as described above. That is, in the lower layer of the pad 421, a pad having the shape described with reference to FIG. 2 is provided as a Cu pad for protecting the pad 421, for example.
  • the opening OP61 is opened or the on-chip lens 33 and the color filter 34 are provided to form the semiconductor device 411.
  • TSV was used to electrically connect the upper and lower substrates, but because the wiring had to be routed from TSV to the pad, the TSV had to be laid out at the corner of the chip. There were restrictions such as not being able to get.
  • a connection hole is formed between pads such as an Al pad 422 and a bonding Cu pad 423 directly below the Al pad 422, whereby two upper substrates 21 and a lower side are formed.
  • the substrate 22 can be electrically bonded. Therefore, no routing wiring is required and the chip layout is not restricted. As a result, the chip (semiconductor device 411) is expected to be reduced in size and power consumption.
  • ⁇ Tenth embodiment> ⁇ Configuration example of semiconductor device>
  • the semiconductor device 411 provided with the Al pads 421 for wire bonding and probing, not only the Al pads 421 for wire bonding etc., but also the Cu of the bonding surface of the upper substrate 21 and the lower substrate 22 at the same time.
  • An Al pad 422 is also formed on the upper layer of the pad 423. Therefore, a structure is possible in which the Cu pad 423 and the Al pad 422 are directly electrically connected by the Cu via.
  • the Al pad is inferior to the Cu pad in terms of design, that is, Al is more difficult to miniaturize than Cu.
  • the narrowing of the Cu pad pitch cannot be realized by limiting the pitch of the pad.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by Cu vias having a length of two or more layers that are not grounded from the Cu pad on the bonding surface to the Al pad and are grounded to the upper wiring layer. You may make it connect to.
  • the semiconductor device is configured as shown in FIG. 33, for example. 33, the same reference numerals are given to the portions corresponding to those in FIG. 27, and the description thereof will be omitted as appropriate.
  • a semiconductor device 511 illustrated in FIG. 33 includes an upper substrate 21 and a lower substrate 22 that are bonded to each other.
  • a dotted line between the upper substrate 21 and the lower substrate 22 indicates the upper substrate 21 and the lower substrate 22.
  • the bonding surface of the lower substrate 22 is shown.
  • the upper substrate 21 includes an Si substrate 31 and a wiring layer 32, and an on-chip lens 33 and a color filter 34 are provided on the upper side of the Si substrate 31 in the drawing.
  • a pad 421 made of Al is provided in a predetermined wiring layer in the wiring layer 32 composed of a plurality of wiring layers.
  • the pad 421 is a wire bonding or probing pad.
  • the lower substrate 22 includes a Si substrate 41 and a wiring layer 42, and an insulating film 43 is provided on a part of the wiring layer 42 in contact with the Si substrate 41.
  • the pad 421 formed of Cu as shown by an arrow A52 is protected. Pads are provided on each layer.
  • the shape of the Cu pad in each layer is the shape of the pad described with reference to FIG.
  • the shape of the Cu pad is the pad CPD31 indicated by the arrow Q22 in FIG. 2, the pad CPD32 indicated by the arrow Q23, and the pad CPD33 indicated by the arrow Q24.
  • the shape is such as.
  • each Cu pad on the lower side of the pad 421 in the drawing, the crack resistance can be easily improved.
  • a metal pad for wire bonding or probing can be provided on the upper substrate 21. As a result, the depth from the Si substrate 31 to the metal pad can be reduced, the pad opening time can be shortened, and the occurrence of wire bonding failure or pin contact failure can be suppressed.
  • the upper substrate 21 and the lower substrate 22 are electrically connected by a Cu pad that protects the pad 421.
  • the upper substrate 21 is provided with a Cu pad 521 for wiring and a Cu pad 522 for bonding, and the pad 521 and the pad 522 are Cu that penetrate through a plurality of wiring layers. These vias 523 are electrically connected.
  • the pad 521 is provided in the wiring layer located closer to the Si substrate 31 than the wire bonding pad 421.
  • the lower substrate 22 is provided with Cu pads 524 for wiring and Cu pads 525 for bonding. These pads 524 and pads 525 are Cu vias 526 penetrating through a plurality of wiring layers. Are electrically connected.
  • a Cu pad 522 and a Cu pad 525 disposed on the bonding surface of the upper substrate 21 and the lower substrate 22 are provided so as to face each other, and these pads 522 and the pads 525 are bonded together by CuCu bonding.
  • the pad 521 on the upper substrate 21 and the pad 524 on the lower substrate 22 are electrically connected.
  • the pads 521 and 524 and the pads and vias between these pads are all formed of Cu, further miniaturization is realized as compared with the case of using Al or the like as a material. be able to.
  • the lower substrate 22 shown by an arrow Q171 in FIG. 34 is a substrate provided with a logic circuit, and has element isolation regions and source / drain regions for a plurality of MOS transistors (not shown).
  • the lower substrate 22 has logic circuits for signal processing such as a multilayer wiring 541 and an interlayer insulating film 542.
  • Cu wiring layers are formed as a multilayer wiring 541 in the wiring layer provided on the Si substrate 41 of the lower substrate 22, and the uppermost layer is equivalent to a semi-global equivalent or a global equivalent.
  • a barrier insulating film 543 is formed on the upper side of the interlayer insulating film 542 in order to form a Cu pad for bonding by 0.01 to 0.5 ⁇ m, for example, by P-SiN or P-SiCN. Formed with thickness. Further, an interlayer insulating film 544 is formed on the surface of the barrier insulating film 543 with a thickness of about 0.3 to 5 ⁇ m by SiO 2 .
  • the interlayer insulating film 544 is also a nitride film, an oxynitride film (SiON), or an inorganic coating type insulating film such as hydrogen silsesquioxane. Sun (HSQ) or its lamination may be used.
  • HSQ hydrogen silsesquioxane
  • grooves 581-1 to 581-8 for bonding to the upper substrate 21 are opened.
  • the grooves 581-1 to 581-8 are also simply referred to as grooves 581 unless it is necessary to distinguish them.
  • connection holes 582-1 to 582-5 and the connection holes 583 for joining with Cu multilayer wiring such as the multilayer wiring 541 under the grooves 581 are opened.
  • connection holes 582-1 to 582-5 are also simply referred to as connection holes 582 when it is not necessary to distinguish between them.
  • the depth of the hole of the connection hole 583 differs depending on which wiring layer the connection destination is in.
  • the processing may be performed as follows. That is, for example, using the dual damascene processing method, the connection hole 582 and the connection hole 583 are patterned first, and the barrier insulating film 543 is opened to the middle by dry etching. Then, after the patterning of the groove 581 is performed, the connection hole 582 and the connection hole 583 to the groove 581 and the lower layer Cu are simultaneously opened by dry etching. Further, the groove 581 may be opened first, and then patterning and opening may be performed separately for each connection hole having a different depth. Although not shown, the connection hole may be formed up to the wiring layer provided with the Cu wiring 584.
  • the groove 581 is formed to have a depth of 0.15 to 3 ⁇ m and a width of about 0.3 to 10 ⁇ m.
  • the pitch of the grooves 581 that is, the distance in the horizontal direction in the drawing between the adjacent grooves 581 is 0.6 ⁇ m or more.
  • connection hole 582 is formed to have a depth of about 0.2 to 5 ⁇ m and a width of 0.1 to 3 ⁇ m.
  • the connection hole 583 has a depth of about 0.6 to 10 ⁇ m and a width of 0.1 to 3 ⁇ m. Furthermore, although the connection hole 583 is shown here as one in the figure, it may be plural.
  • etching is performed partway through the barrier insulating film 543 until connection holes of all depths are opened, and the barrier insulating film 543 of all connection holes is broken after processing of the last connection hole.
  • a pressure is set to 50 to 200 mTorr
  • a source power is set to 300 to 2000 W
  • the substrate bias may be set to 100 to 2000 W.
  • a Cu plating film is formed to a thickness of about 0.5 to 3 ⁇ m as the metal film 585 in the opened groove 581, connection hole 582, and connection hole 583.
  • a barrier metal film and a Cu seed film exist between the interlayer insulating film 544 and the metal film 585. Thereafter, unnecessary Cu plating film, barrier metal film and interlayer insulating film 544 are partially removed from the upper layer by, for example, the CMP method, and are planarized. For example, the interlayer insulating film 544 is removed by about 0.05 to 0.5 ⁇ m.
  • a Cu pad 525 and a via 526 for bonding are formed.
  • the bonding layer under the wire bonding is firmly protected as described above in the region under the wire bonding pad, for example, the pad 421 shown in FIG. It has the structure to do.
  • the lower substrate 22 is manufactured through the above steps.
  • the upper substrate 21 has a source / drain of a photodiode, a pixel transistor, and a transfer transistor (not shown), and has a multilayer wiring 611 and an interlayer insulating film 612 made of Cu wiring or the like in the periphery thereof.
  • a metal pad 421 for wire bonding is provided on the multilayer wiring 611, that is, on the Al layer.
  • the pad 421 is made of, for example, Al, Ti, TiN, Ta, or TaN, and has a height of about 0.3 to 2 ⁇ m, a width of about 2 to 800 ⁇ m, and a wiring pitch of 0.6 ⁇ m or more.
  • the pad 421 is connected to the Cu wiring via the via 613.
  • an interlayer insulating film 614 is formed on the metal pad 421 with a thickness of about 0.3 to 5 ⁇ m using SiO 2 or the like.
  • the interlayer insulating film 614 is formed of an SiO 2 film is given here, but any material that can insulate between metal pads and can be easily flattened, such as P-SiN, can be used. It may be made of a material.
  • the coating step 617 of the interlayer insulating film 614 generated on the metal pad is flattened by the CMP method, and processed so that the surface of the interlayer insulating film 614 becomes flat as indicated by an arrow Q177.
  • Cu pad grooves 641-1 to 641-8 for bonding to the lower substrate 22 are opened in the interlayer insulating film 614.
  • the grooves 641-1 to 641-8 are also simply referred to as the grooves 641 when it is not necessary to distinguish them.
  • connection holes 642-1 to 642-4, the connection holes 643-1, the connection holes 643-2, and the connection holes for joining to the multilayer wiring under the grooves 641 are provided.
  • a hole 644 is also opened.
  • connection holes 642-1 to 642-4 are also simply referred to as connection holes 642 when it is not necessary to distinguish them.
  • connection hole 643-1 and the connection hole 643-2 are also simply referred to as a connection hole 643 when it is not necessary to distinguish between them.
  • the processing may be performed as follows. That is, for example, by using a dual damascene processing method, the connection holes 642 to 644 are first patterned, and by dry etching up to the interlayer insulating film 614 on the pad 421 or the wiring 645 and the pad 521 (wiring). An opening is made partway through the barrier insulating film (not shown) immediately above. Then, after the patterning of the groove 641 is performed, the groove 641 and the connection holes 642 to 644 are simultaneously opened by dry etching.
  • groove 641 may be opened first, and then patterning and opening may be performed separately for each connection hole having a different depth.
  • the groove 641 is formed to have a depth of about 0.15 to 3 ⁇ m and a width of about 0.3 to 10 ⁇ m.
  • the pitch of the grooves 641, that is, the distance in the horizontal direction in the drawing between the adjacent grooves 641, is 0.6 ⁇ m or more.
  • connection hole 642 and the connection hole 643 are formed to have a depth of about 0.2 to 5 ⁇ m and a width of 0.1 to 3 ⁇ m.
  • the connection hole 644 is formed to have a depth of about 0.6 to 10 ⁇ m and a width of 0.1 to 3 ⁇ m.
  • connection hole 644 is shown here by one in the figure, there may be a plurality.
  • connection holes of all depths are opened, etching is performed until the middle of the barrier metal film (not shown) on the upper layer of the pad 421 or the middle of the barrier insulating film (not shown) of the wiring 645 and the pad 521. It is assumed that the barrier insulating film of all the connection holes will be broken after the processing.
  • the pressure is set to 50 to 200 mTorr
  • the source power is set to 300 to 2000 W
  • octafluorocyclobutane (C 4 F 8 ), argon (Ar), and oxygen (O 2 ) are used.
  • the substrate bias is set to 100 to 2000 W.
  • a Cu plating film is formed to a thickness of about 0.5 to 3 ⁇ m as the metal film 646 in the opened groove 641 and the connection holes 642 to 644.
  • a barrier metal film and a Cu seed film exist between the interlayer insulating film 614 and the metal film 646. Thereafter, unnecessary Cu plating film, barrier metal film, and interlayer insulating film 614 are partially removed from the upper layer and planarized by, for example, the CMP method. For example, the interlayer insulating film 614 is removed by about 0.05 to 0.5 ⁇ m.
  • Cu pads 522 and vias 523 for bonding are formed.
  • the upper substrate 21 is manufactured through the above steps.
  • Si of the Si substrate 31 constituting the upper substrate 21 is thinned, and CuCu bonding between the upper substrate 21 and the lower substrate 22 is performed.
  • the metal pad such as Al and the Cu pad for bonding are electrically connected.
  • the pad 521 on the upper substrate 21 and the pad 524 on the lower substrate 22 are electrically connected via the via 523, the pad 522, the pad 525, and the via 526.
  • the region that is the lower layer of the wire bonding pad 421 has a structure that firmly protects the bonding surface under the wire bonding as described above. That is, in the lower layer of the pad 421, a pad having the shape described with reference to FIG. 2 is provided as a Cu pad for protecting the pad 421, for example.
  • the opening OP61 is opened or the on-chip lens 33 and the color filter 34 are provided to form the semiconductor device 511.
  • TSV was used to electrically connect the upper and lower substrates, but because the wiring had to be routed from TSV to the pad, the TSV had to be laid out at the corner of the chip. There were restrictions such as not being able to get.
  • vias 523 and the like are formed between pads such as a Cu pad 521 and a bonding Cu pad 522 just below the Cu pad 521.
  • the side substrate 22 can be electrically joined. Therefore, no routing wiring is required and the chip layout is not restricted.
  • connection destination of the bonding Cu pad without providing an Al pad other than the wire bonding pad 421, by connecting to the Cu wiring (pad) of the wiring layer on the Si substrate 31 side, It is possible to realize a narrow pitch of the Cu pad, which is strict in design with the Al pad. As a result, it is expected that the chip (semiconductor device 511) is further reduced in size and power consumption as compared with the ninth embodiment.
  • a logic circuit is provided on the upper substrate 21, a chip in which a memory is provided on the lower substrate 22, an on-chip lens 33 and a photodiode are provided on the upper substrate 21, and wiring is performed on the lower substrate 22.
  • the present invention is applicable to various semiconductor devices such as a solid-state imaging device provided with
  • FIG. 39 is a diagram illustrating a configuration example of a solid-state imaging device to which the present technology is applied.
  • the solid-state image sensor 901 is a back-illuminated image sensor such as a CMOS image sensor.
  • the solid-state image sensor 901 receives light from a subject, performs photoelectric conversion, and generates an image signal to capture an image.
  • a back-illuminated image sensor is a light receiving surface on which light from a subject is incident, that is, an on-chip lens that collects light and a wiring layer provided with wiring such as a transistor for driving each pixel.
  • the image sensor is provided with a photodiode that receives light from the subject.
  • the solid-state imaging device 901 includes a pixel array unit 911, a vertical drive unit 912, a column processing unit 913, a horizontal drive unit 914, a system control unit 915, a pixel drive line 916, a vertical signal line 917, a signal processing unit 918, and a data storage unit. 919.
  • a pixel array unit 911 is formed on a semiconductor substrate (chip) (not shown), and a vertical driving unit 912 to a system control unit 915 are integrated on the semiconductor substrate.
  • the semiconductor substrate on which the pixel array unit 911 is formed is the above-described semiconductor device having the upper substrate 21 and the lower substrate 22.
  • the pixel array unit 911 includes pixels having a photodiode as a photoelectric conversion unit that generates and accumulates charges according to the amount of light incident from a subject.
  • the pixels constituting the pixel array unit 911 are illustrated as horizontal in the drawing. Two-dimensionally arranged in the direction (row direction) and the vertical direction (column direction).
  • a pixel drive line 916 is wired along the row direction, and each pixel column composed of pixels arranged in the column direction is vertical.
  • Signal lines 917 are wired along the column direction.
  • the vertical drive unit 912 includes a shift register, an address decoder, and the like, and supplies signals to each pixel via a plurality of pixel drive lines 916, so that each pixel of the pixel array unit 911 can be set to all pixels simultaneously or in units of rows. Etc. to drive.
  • the column processing unit 913 reads a signal from each pixel via the vertical signal line 917 for each pixel column of the pixel array unit 911, performs noise removal processing, correlated double sampling processing, and A / D (Analog to Digital) conversion processing. Etc. to generate a pixel signal.
  • the horizontal driving unit 914 includes a shift register, an address decoder, and the like, and selects unit circuits corresponding to the pixel columns of the column processing unit 913 in order. By the selective scanning by the horizontal driving unit 914, pixel signals subjected to signal processing for each unit circuit in the column processing unit 913 are sequentially output to the signal processing unit 918.
  • the system control unit 915 includes a timing generator that generates various timing signals, and performs drive control of the vertical drive unit 912, the column processing unit 913, and the horizontal drive unit 914 based on the timing signal generated by the timing generator. Do.
  • the signal processing unit 918 performs signal processing such as arithmetic processing on the pixel signal supplied from the column processing unit 913 while temporarily storing data in the data storage unit 919 as necessary, and from each pixel signal Output an image signal.
  • the present technology can be configured as follows.
  • the first substrate and the second substrate are bonded by bonding the Cu wiring provided on the surface of the first substrate and the Cu wiring provided on the surface of the second substrate.
  • a region without a member for forming the metal wiring is provided in a portion near the center of the surface on the bonding surface side of the metal wiring on the bonding surface of the first substrate and the second substrate.
  • (6) The semiconductor device according to any one of (1) to (5), wherein the other metal wiring is disposed on at least a side portion of the pad or the metal wiring.
  • the insulating film is provided between the board
  • the region of the substrate that is in contact with the metal wiring in the substrate on which a plurality of wiring layers are stacked that constitutes the other substrate is electrically separated from the other regions of the substrate by an insulator embedded in the substrate.
  • the semiconductor device according to any one of (1) to (6).
  • the pad is formed on the wiring layer in which a contact that connects a substrate on which the plurality of wiring layers are stacked and a wiring provided on the wiring layer of the one substrate is formed.
  • the semiconductor device formed of the same metal as the contact. (10) The pad is formed in a portion of a stopper layer provided in the wiring layer in the one substrate removed by opening of the opening after the first substrate and the second substrate are joined.
  • the semiconductor device as described in any one of thru
  • (11) A plurality of wiring layers constituting the one substrate, provided on a substrate on which a plurality of wiring layers are stacked, further comprising a via that penetrates the substrate and is connected to the metal wiring; The semiconductor device according to any one of (1) to (6), wherein the pad is provided over the via on the surface of the one substrate.
  • the pad is formed by using a metal mask that is provided in an opening portion of the one substrate and has an opening narrower than the opening.
  • (1) to (6) Semiconductor device.
  • (13) The semiconductor device according to (12), wherein an insulating film is formed on a side surface of the opening of the one substrate.
  • (14) A wiring formed of a metal different from that of the pad is embedded in the pad, and the metal wiring is provided in a wiring layer on the other substrate side of the wiring.
  • (1) to (6) The semiconductor device according to any one of the above.
  • Cu vias are provided, The second substrate is provided with another bonding Cu pad provided on a bonding surface with the first substrate and bonded to the bonding Cu pad.
  • a solid-state image sensor with wiring is provided.

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Abstract

　本技術はより簡単にクラック耐性を向上させることができるようにする半導体装置および固体撮像素子に関する。 半導体装置は、Si基板およびそのSi基板上に積層された配線層からなる上側基板と、Si基板およびそのSi基板上に積層された配線層からなり、上側基板と貼り合わされた下側基板とを有している。また、上側基板にはワイヤーボンディング用またはプロービング用のパッドが形成されており、そのパッドから下側基板のSi基板までの間の各配線層には、ワイヤーボンディング用またはプロービング用のパッドの角や辺部分を保護するためのパッドが放射線状に積層されて設けられている。本技術は、固体撮像素子に適用することができる。

Description

半導体装置および固体撮像素子
　本技術は半導体装置および固体撮像素子に関し、特に、より簡単にクラック耐性を向上させることができるようにした半導体装置および固体撮像素子に関する。
　従来、二枚の半導体基板を貼り合わせ、貫通孔によってそれらの半導体基板を電気的に接続しようとするときに、クラックの発生を防止するため、ワイヤーボンディング用およびプロービング用のパッドを下側の半導体基板に設ける技術が知られている（例えば、特許文献１参照）。ここで、下側の半導体基板とは、ワイヤーボンディングやプロービングを行う側（上側）とは反対側にある半導体基板である。
　このように下側の半導体基板にワイヤーボンディング用やプロービング用のパッドが設けられるのは、これらのパッドを上側の半導体基板に設けると、ワイヤーボンディング時やプロービング時の半導体基板への荷重がパッド下部にある絶縁膜部に集中し、クラックが発生してしまうからである。
　また、上下ウェハ（半導体基板）の電気接続をＣｕ電極と絶縁膜をそれぞれ同時に接合して実現するときに、ウェハの接合面にＣｕの部分や絶縁膜を平坦化するためにＣｕのダミーパッドを設ける技術も提案されている（例えば、特許文献２参照）。
特開２０１１－３５０３８号公報 特開２０１２－２５６７３６号公報
　しかしながら、ワイヤーボンディング用やプロービング用のパッドを下側の半導体基板に設ける技術では、それらのパッドの開口部が深くなってしまうため、パッド開口などの製造時のプロセス時間が長くなる。また、ワイヤーボンディングやプロービングを行う側にある上側の半導体基板に対してパッドが深い位置にあるため、ワイヤーボンディング不良やプロービング時のピンのコンタクト不良の発生頻度も高くなってしまう。
　さらに、Ｃｕのダミーパッドを設ける技術では、ワイヤーボンディング用のパッドの部分まで貫通する開口部を設けようとすると、ウェハの接合面にあるＣｕのダミーパッドをドライエッチングにより暴露することになる。そのため、Ｃｕのダミーパッドがマスクとなって、ワイヤーボンディング用のパッドまでの開口ができなくなってしまう。
　したがって、Ｃｕの部分や絶縁膜を平坦にしてウェハを接合する場合には、ワイヤーボンディング用のパッドを接合面よりも上部に設ける必要がある。しかし、このとき、単純に上側のウェハ（半導体基板）にワイヤーボンディング用のパッドを作製すると、上述したようにワイヤーボンディング時にクラックが発生してしまうおそれがある。
　本技術は、このような状況に鑑みてなされたものであり、より簡単にクラック耐性を向上させることができるようにするものである。
　本技術の第１の側面の半導体装置は、複数の配線層を有する第１の基板と、複数の配線層を有し、前記第１の基板と接合された第２の基板とを有し、前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられており、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置されている。
　前記パッドを、ワイヤーボンディング用またはプロービング用のパッドとすることができる。
　前記パッドを、前記第１の基板および前記第２の基板のうちのワイヤーボンディングまたはプロービングが行われる側にある基板に設けることができる。
　前記第１の基板の表面に設けられたＣｕ配線と、前記第２の基板の表面に設けられたＣｕ配線とを接合することで、前記第１の基板と前記第２の基板とが接合されているようにすることができる。
　前記第１の基板と前記第２の基板の接合面にある前記メタル配線の前記接合面側の表面の中央近傍の部分には、前記メタル配線を形成する部材のない領域が設けられているようにすることができる。
　前記他のメタル配線を、前記パッドまたは前記メタル配線の少なくとも辺部分に配置することができる。
　前記他方の基板を構成する、複数の配線層が積層されている基板と、前記メタル配線との間に絶縁膜を設けることができる。
　前記他方の基板を構成する、複数の配線層が積層されている基板における前記メタル配線と接する部分の領域を、前記基板に埋め込まれた絶縁物により前記基板の他の領域と電気的に切り離すことができる。
　前記パッドを、前記一方の基板を構成する、複数の配線層が積層されている基板と、前記一方の基板の配線層に設けられた配線とを接続するコンタクトが形成されている配線層に、前記コンタクトと同じ金属により形成することができる。
　前記パッドを、前記第１の基板と前記第２の基板の接合後に、開口部の開口により除去された前記一方の基板内の配線層に設けられたストッパ層の部分に形成することができる。
　半導体装置には、前記一方の基板を構成する、複数の配線層が積層されている基板に設けられ、前記基板を貫通して前記メタル配線に接続されるビアをさらに設け、前記パッドを、前記一方の基板表面の前記ビア上部に設けることができる。
　前記パッドを、前記一方の基板の開口部分に設けられ、前記開口よりも狭い開口を有するメタルマスクが用いられて形成されたものとすることができる。
　前記一方の基板の前記開口の側面に絶縁膜を形成することができる。
　前記パッドに、前記パッドとは異なる金属で形成された配線を埋め込み、前記配線の前記他方の基板側の配線層には前記メタル配線を設けることができる。
　前記パッドに隣接する前記他方の基板側の配線層における前記パッドの少なくとも角の部分に、前記配線を前記メタル配線として設けることができる。
　前記配線表面の中央近傍の部分に、前記配線を形成する部材のない領域を設けることができる。
　本技術の第１の側面においては、複数の配線層を有する第１の基板と、複数の配線層を有し、前記第１の基板と接合された第２の基板とが設けられ、前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられ、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置される。
　本技術の第２の側面の半導体装置は、複数の配線層を有する第１の基板と、複数の配線層を有し、前記第１の基板と接合された第２の基板とを有し、前記第１の基板には、前記第２の基板との接合面に設けられた接合用のＣｕのパッドと、複数の配線層を貫通し、前記接合用のＣｕのパッドおよびＣｕ配線を接続するＣｕのビアとが設けられ、前記第２の基板には、前記第１の基板との接合面に設けられ、前記接合用のＣｕのパッドと接合される他の接合用のＣｕのパッドが設けられている。
　本技術の第２の側面においては、複数の配線層を有する第１の基板と、複数の配線層を有し、前記第１の基板と接合された第２の基板とが設けられ、前記第１の基板には、前記第２の基板との接合面に設けられた接合用のＣｕのパッドと、複数の配線層を貫通し、前記接合用のＣｕのパッドおよびＣｕ配線を接続するＣｕのビアとが設けられ、前記第２の基板には、前記第１の基板との接合面に設けられ、前記接合用のＣｕのパッドと接合される他の接合用のＣｕのパッドが設けられる。
　本技術の第３の側面の固体撮像素子は、複数の配線層を有する第１の基板と、複数の配線層を有し、前記第１の基板と接合された第２の基板とを有し、前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられており、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置されている。
　本技術の第３の側面においては、複数の配線層を有する第１の基板と、複数の配線層を有し、前記第１の基板と接合された第２の基板とが設けられ、前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられ、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置される。
　本技術の第１の側面乃至第３の側面によれば、より簡単にクラック耐性を向上させることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
パッドにかかる応力と保護用のパッドについて説明する図である。 保護用のパッドの例を示す図である。 半導体装置の構成例を示す図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の構成例を示す図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の構成例を示す図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の構成例を示す図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の構成例を示す図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の構成例を示す図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 半導体装置の製造工程について説明する図である。 固体撮像素子の構成例を示す図である。
　以下、図面を参照して、本技術を適用した実施の形態について説明する。
〈第１の実施の形態〉
〈本技術の概要〉
　本技術は、例えば２枚の半導体基板を貼り合わせて得られた１つの半導体装置（チップ）に関するものである。まず、本技術の概要について説明する。
　例えば図１に示すように、半導体装置に設けられたＡｌ（アルミニウム）のパッドＰＤ１１に対して、貼り合わせた上側にある半導体基板の側からワイヤーボンディングやプロービングを行うとすると、上述したようにパッドＰＤ１１に対して応力が集中する。そうすると、パッドＰＤ１１直下の絶縁膜部等にクラックが発生してしまうおそれがある。
　そこで、本技術では、矢印Ｑ１１や矢印Ｑ１２に示すように、ワイヤーボンディング時やプロービング時に衝撃が集中してしまうパッドＰＤ１１の角（コーナー）や辺の下を保護するように、Ｃｕ（銅）配線が配置される。
　なお、矢印Ｑ１１は、半導体装置を構成する半導体基板の法線方向からパッドＰＤ１１を見たときの図を示しており、矢印Ｑ１２は、矢印Ｑ１１に示すパッドＰＤ１１を図中、下から上方向に見たときの図、つまり断面図を示している。
　矢印Ｑ１１および矢印Ｑ１２に示す例では、パッドＰＤ１１の４つの角の部分にＣｕのパッドＣＰＤ１１－１乃至パッドＣＰＤ１１－４が配置されている。なお、以下、パッドＣＰＤ１１－１乃至パッドＣＰＤ１１－４を特に区別する必要のない場合、単にパッドＣＰＤ１１とも称することとする。
　また、これらのパッドＣＰＤ１１の下には、矢印Ｑ１３に示すように、さらにそれらのパッドＣＰＤ１１よりも大きいパッドＣＰＤ２１が設けられる。すなわち、例えば矢印Ｑ１４に示すように、矢印Ｑ１２に示したパッドＣＰＤ１１－３およびパッドＣＰＤ１１－４の下に、パッドＣＰＤ２１－１およびパッドＣＰＤ２１－２が設けられる。
　パッドＰＤ１１の下側に設けられるパッドは、例えば図２の矢印Ｑ２１に示すように、パッドＰＤ１１の各角の下に設けられた四角形状のパッドＣＰＤ１１－１乃至パッドＣＰＤ１１－４とされてもよいし、他の形状とされてもよい。
　なお、図２は、パッドＰＤ１１を半導体装置を構成する半導体基板の法線方向から見た図であり、図２において図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　また、パッドＰＤ１１の下に、矢印Ｑ２２に示すように、パッドＰＤ１１の辺の部分を保護するＣｕのパッドＣＰＤ３１、つまりＣｕ配線が設けられてもよい。このパッドＣＰＤ３１は、半導体基板の法線方向からパッドＰＤ１１を見たときに、パッドＰＤ１１の辺を囲むように、その辺の部分の直下に設けられている。すなわち、パッドＣＰＤ３１はリング形状となっており、パッドＰＤ１１の中央付近の部分の下にはパッドＰＣＤ３１を構成するＣｕは存在しない。換言すれば、パッドＰＣＤ３１の中央近傍部分には、適度にＣｕのない部分が設けられている。
　さらに矢印Ｑ２３や矢印Ｑ２４に示すように、パッドＰＤ１１の四辺に沿って設けられたＣｕ配線で閉じられた空間に１以上のＣｕ配線が配置されたパッドが設けられてもよい。
　例えば、矢印Ｑ２３に示す例では、パッドＰＤ１１の辺の部分を保護するＣｕ配線と、パッドＰＤ１１の中央に位置し、パッドＰＤ１１の上下の辺を接続する縦方向に長いＣｕ配線とからなるパッドＣＰＤ３２がパッドＰＤ１１の下に設けられている。このパッドＣＰＤ３２の中央近傍の部分には、パッドＣＰＤ３２を形成する材料であるＣｕのない部分が適度に設けられている。
　また、矢印Ｑ２４に示す例では、パッドＰＤ１１の辺の部分を保護するＣｕ配線と、パッドＰＤ１１の中央に位置し、パッドＰＤ１１の上下の辺を接続する縦方向に長いＣｕ配線、およびパッドＰＤ１１の左右の辺を接続する横方向に長いＣｕ配線とからなるパッドＣＰＤ３３がパッドＰＤ１１の下に設けられている。パッドＣＰＤ３３の中央近傍の部分には、パッドＣＰＤ３３を形成する材料であるＣｕのない部分が適度に設けられている。
　さらに、パッドＰＤ１１よりも大きい矩形のパッドが、パッドＰＤ１１を保護するＣｕのパッドとして設けられるようにしてもよい。
　本技術では、半導体基板の法線方向におけるワイヤーボンディングやプロービングに用いられるパッドの下、つまり半導体基板同士の接合面側に、少なくともそのパッドの角部や辺部分を保護するＣｕ等のパッド（配線）が設けられる。また、その保護用のパッドの下にも、そのパッドの角部分や辺部分を保護するパッドが設けられる。そして、このように直上にあるパッドの角や辺部分を保護するパッドが、例えば放射線状に広がるように、ワイヤーボンディング用等のパッドが設けられた半導体基板と貼り合わされる半導体基板まで連結（積層）して設けられる。
　これにより、ワイヤーボンディングやプロービング用のパッドのクラック耐性を向上させることができ、上側の半導体基板へのワイヤーボンディングやプロービングが可能となる。その結果、パッド深さを浅く保つことができ、パッド開口時間の短縮や、ワイヤーボンディング不良、プロービングのピンコンタクトの不良を防止することができる。
　なお、半導体基板同士が貼り合わされる接合面では、Ｃｕのパッドの大きさは、例えば図１に示したＡｌのパッドＰＤ１１を保護するように、パッドＰＤ１１全体の領域をカバーできる大きさである必要がある。
　しかし、接合面に大きなＣｕのパッドが存在すると、接合面を平坦にするＣｕ部分や絶縁膜部分のCMP（Chemical Mechanical Polish）時の平坦化に影響を及ぼし、Ｃｕのパッド部分にディッシングが発生する。すなわち、Ｃｕのパッド部分が凹形状となってしまう。
　このようなディッシングが発生した部分は貼り合わせが困難になるため、接合面にあるＣｕのパッドの形状を、ディッシングが発生しないような形状とする必要がある。
　そこで、接合面にあるＣｕのパッドの接合面側の表面に、Ｃｕのない部分（領域）を設ければよい。具体的には、接合面にあるＣｕのパッド形状を、例えば図２の矢印Ｑ２２に示したパッドＣＰＤ３１のような形状とすることで、接合面におけるＣｕの部分の面積を減少させることができ、ディッシングの発生を抑制することができる。また、接合面におけるＣｕのパッドの形状を、例えば図２の矢印Ｑ２３に示したパッドＣＰＤ３２や、矢印Ｑ２４に示したパッドＣＰＤ３３のような形状とすることで、ディッシングの発生を抑制でき、かつパッドＰＤ１１の下にある接合面の部分をより強固に保護することができる。
〈半導体装置の構成例〉
　次に、本技術を適用した具体的な実施の形態について説明する。
　図３は、本技術を適用した半導体装置の一実施の形態の構成例を示す図である。
　図３に示す半導体装置１１は、例えばCMOS（Complementary Metal-Oxide Semiconductor）イメージセンサなどから構成される撮像装置からなり、互いに接合された上側基板２１と下側基板２２とを有している。なお、上側基板２１と下側基板２２の間にある点線は、上側基板２１と下側基板２２の接合面を表している。
　上側基板２１は、Si基板３１と、そのSi基板３１に積層された配線層３２とからなる。配線層３２は、複数の配線層から構成されている。また、Si基板３１の図中、上側には被写体からの光を集光するオンチップレンズ３３と、オンチップレンズ３３により集光された光のうちの所定の色の光を透過させるカラーフィルタ３４が設けられている。さらに、配線層３２には、Ａｌにより形成された、ワイヤーボンディング用のパッド３５も設けられている。
　下側基板２２は、Si基板４１と、そのSi基板４１に積層された配線層４２とからなり、配線層４２のSi基板４１と接する部分の一部には絶縁膜４３が設けられている。また、配線層４２は複数の配線層から構成されている。
　さらに、この例では、配線層３２と配線層４２におけるワイヤーボンディング用のパッド３５から絶縁膜４３までの間には、Ｃｕで形成された、パッド３５を保護するためのパッドが各層に設けられており、それらのパッドとSi基板４１とが絶縁膜４３により絶縁されている。具体的には、半導体装置１１には、直上にあるＣｕのパッドまたはＡｌのパッド３５を保護する複数のパッド（配線）からなるパッド群４４が、パッド３５から絶縁膜４３の間に設けられている。
　すなわち、パッド３５の図中、下側にある配線層には、パッド３５の少なくとも角の部分に、パッド３５を保護するＣｕのパッドが設けられている。また、そのＣｕのパッドの図中、下側にある配線層には、その直上にあるＣｕのパッドの少なくとも角の部分に、パッド３５を保護するＣｕのパッドをさらに保護するためのＣｕのパッドが設けられている。このようにして、パッド３５から絶縁膜４３までの各配線層には、図中、上側にあるパッドの少なくとも角部分に、そのパッドを保護するためのパッドが設けられている。つまり、パッド３５を保護するためのパッドが積層されている。
　例えば各層におけるＣｕのパッドの形状は、図２を参照して説明したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにパッド３５の図中、下側に各Ｃｕのパッドを設けることで、クラック耐性を向上させることができる。したがってパッド３５の図中、下側に保護用のパッドを設けるという簡単な構成で、パッド３５に対して図中、上側からワイヤーボンディングを行う場合に、パッド３５の図中、下側にある各配線層の絶縁膜等が応力により破損してしまうことを防止することができる。
　また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、Si基板３１からメタルのパッドまでの深さを浅くすることができ、パッド開口時間を短縮化したり、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制したりすることができる。
　なお、上側基板２１に設けられるメタルパッドに関しては、予め上側基板２１に作製しておくようにしてもよいし、パッド開口後にメタルパッド層を形成するようにしてもよい。
〈半導体装置の製造方法について〉
　続いて、図４乃至図６を参照して、図３に示した半導体装置１１の製造方法について説明する。なお、図４乃至図６において、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図３と図４乃至図６では、図を見やすくするため、半導体装置１１の配線構造の一部が簡略化されて描かれている。そのため、図３と図４乃至図６とでは、配線構造の一部が異なる部分がある。
　例えば図４の矢印Ｑ３１に示すように、Si基板３１上にトランジスタ等の下地デバイスに接続されたＣｕ配線が設けられた配線層Ｌ１１が形成され、さらにその配線層Ｌ１１の上層にある配線層Ｌ１２にＡｌ配線構造が形成される。例えばＡｌ配線構造としてパッド３５や他のＡｌ配線が形成されている。
　続いて、矢印Ｑ３２に示すように、配線層Ｌ１２の表面に層間絶縁膜ＦＬ１１として、500乃至5000nm厚のSiO2膜および炭素含有酸化シリコン（SiOC）膜が成膜される。なお、成膜方法に関しては、CVD（Chemical Vapor Deposition）法またはスピンコート法の何れであってもよい。
　さらに、矢印Ｑ３３に示すように、配線層Ｌ１２の表面に成膜されたSiO2膜および炭素含有酸化シリコン（SiOC）膜、つまり層間絶縁膜ＦＬ１１がCMP（化学機械研磨）法により100乃至4000nmだけ研磨され、平坦化される。
　続いて矢印Ｑ３４に示すように、Ａｌ配線に接続されるＣｕ配線構造が配線層Ｌ１３に形成されるが、ここではＣｕのCMPまでが行われる。
　また、この際、配線層Ｌ１２に設けられた、Ａｌ配線、特にパッド３５等のメタルパッド部に接続されるＣｕ配線構造５１は、図２に示したパッドＣＰＤ１１やパッドＣＰＤ３１のように、メタルパッドの四つ角および四辺の直下に配置されるようレイアウトされる。
　加えて図２に示したパッドＣＰＤ３２やパッドＣＰＤ３３のように、四辺のＣｕ配線で閉じられた空間に１本以上のＣｕ配線を配置するレイアウトもクラック耐性を向上させるために有効である。図２に示した何れの例においても、Ｃｕ配線構造５１としてはいわゆるビア構造であっても配線構造であってもよく、その配線幅は0.2乃至50μｍの範囲であればどのような幅とされてもよい。
　以上の工程により上側基板２１が得られる。
　一方、下側基板２２は図５に示すようにして作製される。
　すなわち、矢印Ｑ４１に示すように、デバイスを有するSi基板４１に絶縁膜４３が埋め込まれる。例えば絶縁膜４３は、SiO2膜であってもSiN膜であってもよい。また、絶縁膜４３の埋め込み膜厚は、10乃至1000nmの範囲であれば、どのような膜厚であってもよい。
　次に、矢印Ｑ４２に示すようにSi基板４１に接続されるコンタクトが上述の上側基板２１と同様にして配線層Ｌ２１に形成される。ここで、絶縁膜４３が埋め込まれた部分に関しては、コンタクトはSi基板４１までは到達せず、絶縁膜４３上または絶縁膜４３中までしか底部が到達しないようになされる。
　さらに、矢印Ｑ４３に示すように配線層Ｌ２１の上層にあるいくつかの配線層からなる配線層Ｌ２２に、上述の上側基板２１と同様にしてＣｕ配線構造が形成される。この例では、絶縁膜４３の図中、上側にＣｕ配線構造５２が形成されている。また、配線層Ｌ２２を構成する複数の配線層のうちの最上層、つまり配線層Ｌ２２の図中、上側にある配線層ではＣｕのCMPまでが行われる。
　配線層Ｌ２２には、Ｃｕ配線構造５２を構成する各Ｃｕのパッド（配線）など、図２に示したパッドＣＰＤ１１やパッドＣＰＤ３１のように、上側基板２１との接合時にメタルパッドの四つ角および四辺の直下に配置されるＣｕのパッドが形成される。
　以上の工程により下側基板２２が得られる。
　そして、図６の矢印Ｑ５１に示すように上側基板２１と下側基板２２とが対向するように接合される。具体的には、上側基板２１を構成する配線層３２と、下側基板２２を構成する配線層４２とが対向するように配置され、互いに対向するＣｕ部分同士が接合されるとともに、互いに対向する絶縁膜部分同士が接合される。
　これにより、例えばＣｕ配線構造５１とＣｕ配線構造５２とが接合され、図３に示したＣｕのパッド群４４とされる。
　なお、上側基板２１と下側基板２２の接合は、例えば特開２０１２－２５６７３６号公報等に記載されている方法などが用いられる。
　さらに、矢印Ｑ５２に示すように、例えば特開２００７－２３４７２５号公報等に記載されている方法などが用いられて、上側基板２１のSi基板３１が薄肉化され、その後、Si基板３１の表面に絶縁膜ＦＬ２１が成膜される。なお、絶縁膜ＦＬ２１は、SiO2膜やSiN膜であってもよいし、それらの積層膜であってもよい。また、絶縁膜ＦＬ２１の膜厚は10乃至3000nmの範囲であれば、どのような膜厚であってもよい。
　絶縁膜ＦＬ２１が成膜されると、続いて矢印Ｑ５３に示すように、一般的なリソグラフィ技術とドライエッチング技術が用いられて、パッド開口部がパターニングされ、予め上側基板２１の配線構造中に作成しておいたＡｌのパッド３５の一部または全部が露出される。すなわち、上側基板２１にパッド３５を露出させるための開口部ＯＰ１１が設けられる。これにより、パッド３５へのワイヤーボンディングが可能となる。
　そして、その後、上側基板２１上にオンチップレンズ３３やカラーフィルタ３４が設けられ、半導体装置１１とされる。なお、上側基板２１と下側基板２２の接合後の工程に関しては、本技術を適用するデバイスにもよるが、本技術を固体撮像素子に適用する場合には、例えば特開２００７－２３４７２５号公報に記載されている工程が行われる。
　以上のように半導体装置１１によれば、Ａｌ等のメタルのパッドが、その下に設けられたＣｕ等のパッド（メタル配線）により保護されるので、メタルのパッドにワイヤーボンディングやプロービングする際に、パッド下の絶縁膜等の破損を抑制することができる。すなわち、保護用のパッドを設けるという簡単な構成で、半導体装置１１のクラック耐性を向上させることができる。
　しかも、半導体装置１１では、Ａｌ等のメタルのパッドをワイヤーボンディングやプロービングをする側の基板、つまり上側基板２１に設けることができるので、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制することができる。さらに、メタルのパッドを作成する際、製造時（パッド開口時）のプロセス時間を短縮させ、生産性を向上させることができる。
　また、以上においては、２枚の基板を貼り合わせる（接合）するときに、上側の基板に設けられたメタルのパッドから、下側の基板までの間にそのメタルのパッドを保護するためのパッドを積層していく例について説明したが、３枚以上の基板を接合する場合においても同様にすればよい。すなわち、接合された３以上の基板のうちの上側にある基板に設けられたメタルのパッドから、最も下側にある基板までの間に、そのメタルのパッドを保護するパッドを積層して設ければよい。
〈第２の実施の形態〉
〈半導体装置の構成例〉
　なお、第１の実施の形態では、パッド３５の下に設けられたＣｕのパッド（Ｃｕ配線）とSi基板４１との間に絶縁膜４３を設けることで、ＣｕのパッドとSi基板４１とを絶縁する例について説明したが、Si基板４１の一部に絶縁物を埋め込むことで絶縁するようにしてもよい。
　そのような場合、半導体装置１１は、例えば図７に示すように構成される。なお、図７において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図７に示す半導体装置１１は、絶縁膜４３が設けられておらず、Si基板４１に絶縁膜７１－１および絶縁膜７１－２が設けられている点で図３に示した半導体装置１１と異なる。
　図７では、Si基板４１には、パッド３５の下に設けられたＣｕのパッド（パッド群４４）とSi基板４１とが接触する部分の領域を囲むように絶縁膜７１－１および絶縁膜７１－２が設けられている。そして、これらの絶縁膜７１－１および絶縁膜７１－２によって、Si基板４１におけるＣｕのパッドと電気的に接続されている領域と、Si基板４１の他の領域とが電気的に切り離されている。
〈半導体装置の製造方法について〉
　続いて、図８乃至図１０を参照して、図７に示した半導体装置１１の製造方法について説明する。なお、図８乃至図１０において、図７における場合と対応する部分には同一の符号化付してあり、その説明は適宜省略する。また、図７と図８乃至図１０では、図を見やすくするため、半導体装置１１の配線構造の一部が簡略化されて描かれている。そのため、図７と図８乃至図１０とでは、配線構造の一部が異なる部分がある。
　例えば図８の矢印Ｑ６１に示すように、Si基板３１上にトランジスタ等の下地デバイスに接続されたＣｕ配線が設けられた配線層Ｌ１１が形成され、さらにその配線層Ｌ１１の上層にある配線層Ｌ１２にＡｌ配線構造が形成される。例えばＡｌ配線構造としてパッド３５や他のＡｌ配線が形成されている。
　続いて、矢印Ｑ６２に示すように、配線層Ｌ１２の表面に層間絶縁膜ＦＬ１１として、500乃至5000nm厚のSiO2膜および炭素含有酸化シリコン（SiOC）膜が成膜される。なお、成膜方法に関しては、CVD法もしくはスピンコート法の何れであってもよい。
　さらに、矢印Ｑ６３に示すように、配線層Ｌ１２の表面に成膜されたSiO2膜および炭素含有酸化シリコン（SiOC）膜、つまり層間絶縁膜ＦＬ１１がCMP法により100乃至4000nmだけ研磨され、平坦化される。
　続いて矢印Ｑ６４に示すように、Ａｌ配線に接続されるＣｕ配線構造が配線層Ｌ１３に形成されるが、ここではＣｕのCMPまでが行われる。
　また、この際、配線層Ｌ１２に設けられた、Ａｌ配線、特にパッド３５等のメタルパッド部に接続されるＣｕ配線構造５１は、図２に示したパッドＣＰＤ１１やパッドＣＰＤ３１のように、メタルパッドの四つ角および四辺の直下に配置されるようレイアウトされる。
　加えて図２に示したパッドＣＰＤ３２やパッドＣＰＤ３３のように、四辺のＣｕ配線で閉じられた空間に１本以上のＣｕ配線を配置するレイアウトもクラック耐性を向上させるために有効である。図２に示した何れの例においても、Ｃｕ配線構造５１としてはいわゆるビア構造であっても配線構造であってもよく、その配線幅は0.2乃至50μｍの範囲であればどのような幅とされてもよい。
　以上の工程により上側基板２１が得られる。
　一方、下側基板２２は図９に示すようにして作製される。
　すなわち、矢印Ｑ７１に示すように、デバイスを有するSi基板４１に絶縁膜７１－１および絶縁膜７１－２が埋め込まれる。例えば絶縁膜７１－１および絶縁膜７１－２は、SiO2膜であってもSiN膜であってもよい。また、絶縁膜７１－１および絶縁膜７１－２の埋め込み膜厚は10乃至1000nmの範囲であれば、どのような膜厚であってもよい。
　次に、矢印Ｑ７２に示すようにSi基板４１に接続されるコンタクトが上述の上側基板２１と同様にして配線層Ｌ２１に形成される。
　さらに、矢印Ｑ７３に示すように配線層Ｌ２１の上層にあるいくつかの配線層からなる配線層Ｌ２２に、上述の上側基板２１と同様にしてＣｕ配線構造が形成される。この例では、絶縁膜７１－１および絶縁膜７１－２の図中、上側にＣｕ配線構造５２が形成されている。また、配線層Ｌ２２を構成する複数の配線層のうちの最上層、つまり配線層Ｌ２２の図中、上側にある配線層ではＣｕのCMPまでが行われる。
　配線層Ｌ２２には、Ｃｕ配線構造５２を構成する各Ｃｕのパッド（配線）など、図２に示したパッドＣＰＤ１１やパッドＣＰＤ３１のように、上側基板２１との接合時にメタルパッドの四つ角および四辺の直下に配置されるＣｕのパッドが形成される。
　以上の工程により下側基板２２が得られる。
　そして、図１０の矢印Ｑ８１に示すように上側基板２１と下側基板２２とが対向するように接合される。具体的には、上側基板２１を構成する配線層３２と、下側基板２２を構成する配線層４２とが対向するように配置され、互いに対向するＣｕ部分同士が接合されるとともに、互いに対向する絶縁膜部分同士が接合される。
　なお、上側基板２１と下側基板２２の接合は、例えば特開２０１２－２５６７３６号公報等に記載されている方法などが用いられる。
　さらに、矢印Ｑ８２に示すように、例えば特開２００７－２３４７２５号公報等に記載されている方法などが用いられて、上側基板２１のSi基板３１が薄肉化され、その後、Si基板３１の表面に絶縁膜ＦＬ２１が成膜される。なお、絶縁膜ＦＬ２１は、SiO2膜やSiN膜であってもよいし、それらの積層膜であってもよい。また、絶縁膜ＦＬ２１の膜厚は10乃至3000nmの範囲であれば、どのような膜厚であってもよい。
　さらに、絶縁膜ＦＬ２１が成膜されると、その絶縁膜ＦＬ２１の上にレジストＲＧ１１が設けられる。そして、一般的なリソグラフィ技術とドライエッチング技術が用いられて、パッド開口部がパターニングされ、予め上側基板２１の配線構造中に作成しておいたＡｌのパッド３５の一部または全部が露出される。
　これにより、矢印Ｑ８３に示すように、上側基板２１にパッド３５を露出させるための開口部ＯＰ１１が形成される。この開口部ＯＰ１１から、パッド３５へのワイヤーボンディングが可能となる。
　そして、その後、上側基板２１上にオンチップレンズ３３やカラーフィルタ３４が設けられ、半導体装置１１とされる。なお、上側基板２１と下側基板２２の接合後の工程に関しては、本技術を適用するデバイスにもよるが、本技術を固体撮像素子に適用する場合には、例えば特開２００７－２３４７２５号公報に記載されている工程が行われる。
　以上のように、下側基板２２に絶縁膜７１－１および絶縁膜７１－２を埋め込むことでも、Si基板４１におけるパッド３５と電気的に接続された一部の領域と、他の領域とを絶縁することができる。
〈第３の実施の形態〉
〈半導体装置の構成例〉
　また、半導体装置の上側基板に設けられるメタルのパッドの作製は、上側基板のＣｕ配線作製途中に作製してもよいが、コンタクト形成時に同時にメタルのパッドを作製することで、Ａｌのパッド用に配線層を設けなくてもよくなる。これにより、Ａｌ配線によるパッド形成工程を削減することができる。
　このように、コンタクト形成と同時にメタルのパッドを作製する場合、半導体装置は例えば図１１に示すように構成される。なお、図１１において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　半導体装置１０１は、互いに接合された上側基板２１と下側基板２２とを有しており、図中、上側基板２１と下側基板２２の間にある点線は、上側基板２１と下側基板２２の接合面を表している。
　上側基板２１は、Si基板３１と配線層３２とからなり、Si基板３１の図中、上側にはオンチップレンズ３３とカラーフィルタ３４が設けられている。
　さらに、複数の配線層からなる配線層３２におけるSi基板３１に隣接して設けられた配線層Ｌ３１には、タングステン（Ｗ）により形成された、ワイヤーボンディング用のパッド１１１と、コンタクト１１２－１乃至コンタクト１１２－５が設けられている。
　なお、以下、コンタクト１１２－１乃至コンタクト１１２－５を特に区別する必要のない場合、単にコンタクト１１２とも称することとする。コンタクト１１２は、Si基板３１内に設けられた図示せぬトランジスタと、配線層Ｌ３１直下にある配線層に設けられたＣｕ配線とを電気的に接続している。パッド１１１は、このようなコンタクト１１２が形成されている配線層Ｌ３１に設けられている。
　また、下側基板２２は、Si基板４１と配線層４２からなる。
　半導体装置１０１においても、配線層３２と配線層４２におけるワイヤーボンディング用のパッド１１１からSi基板４１までの間には、矢印Ａ１１に示すようにＣｕで形成された、パッド１１１を保護するためのパッドが各層に設けられている。なお、より詳細には、Si基板４１の表面には絶縁膜が形成されており、パッド１１１を保護するためのパッドと、Si基板４１とは電気的に接触しないようになされている。
　具体的には、パッド１１１の図中、下側にある配線層には、パッド１１１の少なくとも角の部分に、パッド１１１を保護するＣｕのパッドが設けられている。また、そのＣｕのパッドの図中、下側にある配線層には、その直上にあるＣｕのパッドの少なくとも角の部分に、パッド１１１を保護するＣｕのパッドをさらに保護するためのＣｕのパッドが設けられている。このようにして、パッド１１１からSi基板４１までの各配線層には、図中、上側にあるパッドの少なくとも角部分に、そのパッドを保護するためのパッドが設けられている。つまり、パッド１１１を保護するためのパッドが積層されている。
　例えば各層におけるＣｕのパッドの形状は、図２を参照したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにパッド１１１の図中、下側に各Ｃｕのパッドを設けることで、簡単にクラック耐性を向上させることができる。また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、Si基板３１からメタルのパッドまでの深さを浅くすることができ、パッド開口時間を短縮化したり、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制したりすることができる。
　また、半導体装置１０１では、パッド１１１を保護するＣｕのパッドによって、上側基板２１と下側基板２２とが電気的に接続される。
　なお、図１１に示す半導体装置１０１は、半導体装置１０１としての固体撮像装置の断面を示している。
　また、半導体装置１０１では、Si基板３１内部でのトランジスタ作製後にＣｕ配線との電気的接続を行うためのコンタクト電極としてコンタクト１１２が、Ｗ（タングステン）により配線層Ｌ３１に形成される。
　このとき、コンタクト１１２の作製と同時に、ワイヤーボンディングパッドとして広いパッド１１１も作製される。ここで、コンタクト１１２やパッド１１１の作製では、配線層Ｌ３１のＷで配線する部分に酸化膜がCVDで成膜された後、リソグラフィによってパターニングされ、その後ドライエッチングで必要なパターン部分が開口される。そして、その開口された部分にＷがCVDで成膜され、余分な部分がCMPで除去されてコンタクト１１２やパッド１１１とされる。
　パッド１１１作製後に行われる配線層３２のＣｕ配線の作製時には、上述したようにパッド１１１を保護するためのＣｕのパッドが配線形成され、各配線層について接合面まで順番に作製される。
　また、下側基板２２においてもパッド１１１を保護するためのＣｕのパッド（Ｃｕ配線）がSi基板４１から上側基板２１との接合面まで、上側基板２１における場合と同様に、各パッドの角や辺を保護しながら作製される。
　但し、Si基板４１に隣接する配線層のＣｕ配線は、Si基板４１に電気的に接触しないように、絶縁膜によってSi基板４１と電気的に分離される。
　上側基板２１と下側基板２２が作製されると、それらの上側基板２１と下側基板２２が接合され、さらにパッド１１１の開口部ＯＰ２１が作製されて、パッド１１１へのワイヤーボンディングが行われる。
　以上のように、半導体装置１０１によれば、ワイヤーボンディング用のパッド１１１を特別な配線工程を経ずに、パッド１１１と同じ材料（金属）で作製されるコンタクト１１２と同時に作り込むことで、より簡単にパッド１１１を作製することができる。すなわち、より少ない工程で半導体装置１０１を製造することができる。
〈第４の実施の形態〉
〈半導体装置の製造工程の説明〉
　なお、以上においては、上側基板２１と下側基板２２を接合する前の上側基板２１を作製する工程において、ワイヤーボンディング用やプロービング用のパッドを作製する例について説明したが、上側基板２１と下側基板２２の接合後にパッドが形成されてもよい。
　以下、図１２および図１３を参照して、上側基板２１と下側基板２２の接合後にパッドが形成される場合における半導体装置の製造工程について説明する。なお、図１２および図１３において、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図１２および図１３に示す例は、上側基板２１と下側基板２２の接合後にワイヤーボンディング用のパッドを形成するプロセスの一例であり、オンチップレンズ３３やカラーフィルタ３４の形成前に、ワイヤーボンディング用のパッドを形成する例である。
　まず、図１２の矢印Ｑ９１に示すように、上側基板２１を構成するSi基板３１上に配線層３２が形成される。このとき、複数の配線層からなる配線層３２のうちの配線層Ｌ４１には、Ｃｕの配線とともにパッド開口プロセス用のストッパ層１４１が形成される。例えば、配線層Ｌ４１には、Ｃｕの配線１４２が形成されている。
　また、配線層３２における配線層Ｌ４１よりも図中、上側の層、つまり接合面側に位置する各配線層においては、ストッパ層１４１部分に形成されるメタルのパッドを保護するように、Ｃｕのパッド（配線）が形成される。ここで、メタルのパッドを保護するためのＣｕのパッドは、例えば図２に示した形状のパッドとされ、ストッパ層１４１から下側基板２２との接合面までの各配線層で形成される。
　また、上側基板２１が作製されると、同様にして下側基板２２も作製される。そして、矢印Ｑ９２に示すように、上側基板２１と下側基板２２とが対向するように接合される。具体的には、上側基板２１を構成する配線層３２と、下側基板２２を構成する配線層４２とが対向するように配置され、互いに対向するＣｕ部分同士が接合されるとともに、互いに対向する絶縁膜部分同士が接合される。
　上側基板２１と下側基板２２が接合されると、その後、Si基板３１の肉薄化が行われる。
　矢印Ｑ９２に示す例では、下側基板２２における配線層４２のSi基板４１と接する部分の一部には絶縁膜４３が設けられている。また、配線層３２と配線層４２におけるストッパ層１４１から絶縁膜４３までの間には、Ｃｕで形成された、ワイヤーボンディング用のパッドを保護するためのパッドが各層に設けられており、それらのパッドとSi基板４１とが絶縁膜４３により絶縁されている。すなわち、ストッパ層１４１から絶縁膜４３の間には、ストッパ層１４１部分に形成されるメタルのパッドを保護するための複数のＣｕのパッドからなるパッド群１４３が設けられている。
　ストッパ層１４１から絶縁膜４３までの間に設けられた各Ｃｕのパッドの形状は、例えば図２を参照して説明したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにワイヤーボンディング用のパッドの下側に各Ｃｕのパッドを設けることで、簡単な構成でクラック耐性を向上させることができる。
　また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、Si基板３１からメタルのパッドまでの深さを浅くすることができ、パッド開口時間を短縮化したり、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制したりすることができる。
　さらに、このようなＣｕのパッドを設けることで、上側基板２１と下側基板２２とがＣｕパッドにより電気的に接続される。
　Si基板３１の肉薄化が行われると、続いて矢印Ｑ９３に示すように、上側基板２１におけるSi基板３１表面にレジストＲＧ２１が形成されて、リソグラフィおよびドライ加工等によりワイヤーボンディング用のパッド部分が開口される。すなわち、Si基板３１の一部の領域、絶縁膜、およびストッパ層１４１が除去されて開口部ＯＰ３１が形成される。この開口部ＯＰ３１は、ワイヤーボンディング用のパッドのための接続孔（ビア）である。
　そして、図１３の矢印Ｑ９４に示すように、上側基板２１における開口部ＯＰ３１部分に絶縁膜を成膜後、エッチバック等により、Si基板３１表面と開口部ＯＰ３１の底部分にある絶縁膜が除去される。その結果、開口部ＯＰ３１の側壁部分のみに絶縁膜１４４が設けられた状態となる。
　さらに、矢印Ｑ９５に示すように開口部ＯＰ３１にＡｌの膜が成膜されて、そのＡｌの膜がCMP等により研磨され、ワイヤーボンディング用のパッド１４５とされる。
　このように、上側基板２１と下側基板２２の接合後にパッド１４５を作製することにより、配線層Ｌ４１に互いに材料の異なるＣｕ配線１４２等と、Ａｌのパッド１４５とが混在するときでも、簡単にパッド１４５を作製することができる。
　パッド１４５が作製されると、その後、矢印Ｑ９６に示すように、上側基板２１にオンチップレンズ３３およびカラーフィルタ３４が形成されて、上側基板２１と下側基板２２を有する半導体装置１５１とされる。そして、パッド１４５の底部分にボール１４６が配置されてワイヤーボンディングが行われる。
　以上のように上側基板２１にストッパ層１４１を作製しておき、上側基板２１と下側基板２２の接合後にそのストッパ層１４１を除去してパッド１４５を作製することで、ワイヤーボンディング用のパッドの受けを、上側基板２１内の第１配線層等、任意の配線層に作製することができる。
〈第５の実施の形態〉
〈半導体装置の製造工程の説明〉
　また、上側基板２１と下側基板２２の接合前に、後に貫通ビア（TSV（Through Silicon Via）、すなわちコンタクトとなる構造を形成しておき、接合後に貫通ビア（コンタクト）を削り出して、ワイヤーボンディング用のパッドが形成されるようにしてもよい。そのような場合、基板接合後のシビアなプロセスの中で深い穴を掘る必要がなく、ワイヤーボンディング用のパッドを形成することができる。
　以下、図１４乃至図１６を参照して、上側基板２１と下側基板２２の接合前に貫通ビアとなる構造を形成しておく場合における半導体装置の製造工程について説明する。なお、図１４乃至図１６において、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　まず、図１４の矢印Ｑ１０１に示すように、Si基板３１上に貫通ビアの接続孔１８１－１および接続孔１８１－２が形成され、それらの接続孔１８１－１および接続孔１８１－２の表面と、Si基板３１表面に絶縁膜１８２が成膜される。
　なお、以下、接続孔１８１－１および接続孔１８１－２を特に区別する必要のない場合、単に接続孔１８１とも称することとする。矢印Ｑ１０１に示す状態においては、Si基板３１は接続孔１８１により貫通されていない。
　続いて、矢印Ｑ１０２に示すように、Si基板３１上にＡｌの膜１８３が成膜される。これにより、接続孔１８１がＡｌにより満たされる。
　さらに、矢印Ｑ１０３に示すように、Si基板３１表面の絶縁膜１８２が除去されるまで、CMP等によりSi基板３１表面に成膜されたＡｌの膜１８３の除去が行われる。その結果、接続孔１８１－１に満たされたＡｌにより形成されたビア１８４－１と、接続孔１８１－２に満たされたＡｌにより形成されたビア１８４－２とが得られる。
　なお、以下、ビア１８４－１およびビア１８４－２を特に区別する必要のない場合、単にビア１８４とも称することとする。また、ここではビア１８４はＡｌ（アルミニウム）により形成されると説明したが、その他、ポリシリコンやタングステン、銅（Ｃｕ）、チタン、タンタル、ルテニウムなど導電性材料であれば、どのような材料で形成されてもよい。
　このように、Si基板３１内にビア１８４が形成されると、その後、通常のプロセスが行われる。
　すなわち、矢印Ｑ１０４に示すように、Si基板３１内にトランジスタが形成されたり、Si基板３１上に配線層３２が積層されて上側基板２１とされたりする。
　このとき、接続孔１８１に埋められたＡｌ、すなわちビア１８４と、配線層３２とのコンタクトが何れかの手段により取っておくようになされる。
　この例では、配線層３２の各層には、矢印Ａ２１に示す、ワイヤーボンディング用のパッドを保護するためのＣｕのパッドが形成されており、それらのＣｕのパッドとビア１８４とが、配線層３２に形成されたコンタクト１８５－１およびコンタクト１８５－２により電気的に接続される。
　具体的には、Ｃｕのパッドとビア１８４－１とがコンタクト１８５－１により電気的に接続され、Ｃｕのパッドとビア１８４－２とがコンタクト１８５－２により電気的に接続される。なお、以下、コンタクト１８５－１およびコンタクト１８５－２を特に区別する必要のない場合、単にコンタクト１８５とも称することとする。
　また、上側基板２１が作製されると、同様にして下側基板２２も作製される。そして、図１５の矢印Ｑ１０５に示すように、上側基板２１と下側基板２２とが対向するように接合される。
　図１５の矢印Ｑ１０５に示す例では、下側基板２２における配線層４２のSi基板４１と接する部分の一部には絶縁膜４３が設けられている。また、配線層３２と配線層４２におけるコンタクト１８５から絶縁膜４３までの間には、矢印Ａ２２に示すようにＣｕで形成された、ワイヤーボンディング用のパッド、より詳細にはそのパッドに接続されるビア１８４を保護するためのパッドが各層に設けられている。そして、それらのＣｕのパッドとSi基板４１とが絶縁膜４３により絶縁されている。
　コンタクト１８５から絶縁膜４３までの間に設けられた各Ｃｕのパッドの形状は、例えば図２を参照して説明したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにワイヤーボンディング用のパッドの下側に各Ｃｕのパッドを設けることで、簡単な構成でクラック耐性を向上させることができる。
　また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制することができる。
　さらに、このようなＣｕのパッドを設けることで、上側基板２１と下側基板２２とがＣｕパッドにより電気的に接続される。また、コンタクト１８５もビア１８４を保護する形状、すなわち図２を参照して説明したパッドの形状とされてもよい。
　上側基板２１と下側基板２２が接合されると、その後、矢印Ｑ１０６に示すようにSi基板３１の肉薄化が行われる。Si基板３１の肉薄化プロセスによってSi基板３１表面が削られると、ビア１８４がSi基板３１の表面に削り出される。すなわち、ビア１８４がSi基板３１を貫通する状態となる。
　さらに、図１６の矢印Ｑ１０７に示すように、Si基板３１表面にＡｌの膜１８６が成膜され、その膜１８６の上にレジストＲＧ３２が形成されて、リソグラフィおよびドライ加工等によりパッドが形成される。
　これにより、矢印Ｑ１０８に示すようにSi基板３１表面のビア１８４－１およびビア１８４－２上にワイヤーボンディング用のパッド１８７が形成される。また、Si基板３１上にオンチップレンズ３３およびカラーフィルタ３４が形成されて、上側基板２１と下側基板２２を有する半導体装置１９１とされる。そして、パッド１８７にボールが配置されてワイヤーボンディングが行われる。
　以上のように上側基板２１を構成するSi基板３１に、ワイヤーボンディング用のパッド１８７と、配線層３２とを電気的に接続するビア１８４（コンタクト）を作製することで、簡単にパッド１８７を形成することができるようになる。
〈第６の実施の形態〉
〈半導体装置の製造工程の説明〉
　ところで、半導体装置において、上述したＡｌ等のメタルのパッドと、Ｃｕ配線とを同層に設けることも可能である。そのような場合、例えばＣｕ配線の作製途中にＡｌのパッドが作製される。このようなメタルのパッドの作製方法は、特開２０１２－１５２７８号公報に記載されている。
　しかしながら、特開２０１２－１５２７８号公報に記載の方法では、Ａｌ等のメタルのパッドとＣｕ配線とが同層にあり、それらのパッドとＣｕ配線は同じ高さに設けられる必要がある。すなわち、Ａｌ等のメタルのパッドとＣｕ配線の厚みを同じ厚さとする必要がある。
　例えば、Ｃｕ配線の高さにＡｌのパッドの高さを揃えると、Ａｌのパッドの膜厚が不十分になり、ワイヤーボンディング時にパッドが割れてしまったり、ＡｌとＡｕの合金化が不十分になってしまったりして接続不良が発生することがある。
　一方、Ａｌのパッドに十分な膜厚でＣｕ配線を形成すると、配線高さの増加に伴って配線間の寄生容量が増加し、抵抗と容量による信号遅延が発生してデバイス動作に不良が発生してしまうことがある。
　また、このような方法では、プロセスが複雑であった。
　そのため、デバイス動作の不良を発生させることなく、膜厚が十分に厚いＡｌ等のメタルのパッドの形成方法が切望されている。そこで本技術では、メタルマスクを使用することで、デバイス動作の不良を発生させることなく、より簡単に十分な膜厚でＡｌ等のメタルのパッドを作製できるようにする。
　以下、図１７を参照して本技術を適用した半導体装置の製造方法について説明する。なお、図１７において、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、この半導体装置では、メタルのパッドとして、ワイヤーボンディング用のパッドが作製されるものとして説明を続ける。
　まず、矢印Ｑ１１１に示すように上側基板２１と下側基板２２が制作され、それらの上側基板２１と下側基板２２とが対向するように接合される。具体的には、上側基板２１を構成する配線層３２と、下側基板２２を構成する配線層４２とが対向するように配置され、互いに対向するＣｕ部分同士が接合されるとともに、互いに対向する絶縁膜部分同士が接合される。
　ここで、上側基板２１は、Si基板３１と、複数の配線層からなる配線層３２とからなる。また、配線層３２は、タングステン（Ｗ）で形成されたコンタクトが設けられた配線層Ｌ５１、Ｃｕ配線が設けられた配線層Ｌ５２、およびＡｌ配線が設けられた配線層Ｌ５３を有している。
　下側基板２２は、Si基板４１と配線層４２からなる。この例では、下側基板２２における配線層４２のSi基板４１と接する部分の一部には絶縁膜４３が設けられている。また、矢印Ａ３１に示すように、配線層３２と配線層４２におけるＡｌのパッドが設けられる部分から絶縁膜４３までの間には、Ｃｕで形成された、ワイヤーボンディング用のパッドを保護するためのパッドが各層に設けられており、それらのパッドとSi基板４１とが絶縁膜４３により絶縁されている。
　Ａｌのパッドが設けられる部分から絶縁膜４３までの間に設けられた各Ｃｕのパッドの形状は、例えば図２を参照して説明したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにワイヤーボンディング用のパッドの下側に各Ｃｕのパッドを設けることで、簡単な構成でクラック耐性を向上させることができる。
　また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、Si基板３１からメタルのパッドまでの深さを浅くすることができ、パッド開口時間を短縮化したり、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制したりすることができる。
　さらに、このようなＣｕのパッドを設けることで、上側基板２１と下側基板２２とがＣｕパッドにより電気的に接続される。
　上側基板２１と下側基板２２とが接合されると、Si基板３１の表面にレジストＲＧ４１が形成され、このレジストＲＧ４１がマスクとして用いられてSi基板３１の下層にあるＷやＣｕ、Ａｌ等の金属まで到達する接続孔として開口部ＯＰ４１が形成される。そして、矢印Ｑ１１２に示すようにSi基板３１からレジストＲＧ４１が除去される。
　その後、矢印Ｑ１１３に示すように、メタルマスクＭＭ１１が用いられて、バリアメタルとなるＴｉ（チタン）やＺｒ（ジルコニウム）を含む金属が、上側基板２１におけるメタルマスクＭＭ１１の開口部の部分のみに成膜される。さらに、メタルマスクＭＭ１１が用いられて、Ａｌが上側基板２１におけるメタルマスクＭＭ１１の開口部の部分のみに成膜される。これにより、開口部ＯＰ４１内の配線層Ｌ５１および配線層Ｌ５２の部分に、ワイヤーボンディング用のＡｌのパッド２２１が形成され、上側基板２１と下側基板２２からなる半導体装置２３１とされる。
　そして、このようにして作製されたパッド２２１に対してワイヤーボンディングが行われる。
　ここで、バリアメタルやＡｌの成膜手法としては、蒸着やPVDを用いることが好ましい。また、Ａｌのパッド２２１とSi基板３１が接触すると絶縁不良が発生するため、 Si基板３１にパッド２２１が接触しないように、メタルマスクＭＭ１の開口部を十分小さくする必要がある。この例では、図中、横方向におけるメタルマスクＭＭ１の開口部の幅が、開口部ＯＰ４１の幅よりも十分に狭くなっている。
　また、パッド２２１は、２つの配線層Ｌ５１と配線層Ｌ５２にまたがって形成されており、十分な厚さとなっている。例えばパッド２２１は、配線層Ｌ５２に設けられているＣｕの配線層より図中、縦方向の厚みが厚くなっている。
　さらに、パッド２２１から絶縁膜４３までの間には、パッド２２１の各角や辺を保護するためのＣｕのパッドが設けられている。特に、Ｃｕのパッドの一部はパッド２２１に埋め込まれた状態となっている。
　なお、パッド２２１と接触する層は、コンタクトが設けられた配線層Ｌ５１、Ｃｕ配線が設けられた配線層Ｌ５２、Ａｌ配線が設けられた配線層Ｌ５３など、どのような層であってもよい。また、Ａｌ以外にもＣｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ等の金属によりパッド２２１が形成されるようにしてもよいし、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕがバリアメタルとして用いられるようにしてもよい。
　以上のように、メタルマスクＭＭ１１を用いてワイヤーボンディング用のパッド２２１を形成することで、十分な厚さのパッドを形成することができるようになり、ワイヤーボンディング時のパッド割れ耐性を飛躍的に向上させることができる。
　また、Ｃｕ配線の形成工程の途中でＡｌのパッド２２１を形成する工程を行う必要がなくなるので、Ｃｕ等の他の材料のメタル配線が設けられている層内に、より少ない工程で簡単にワイヤーボンディング用のパッド２２１を作製することができる。これにより、Ａｌのパッド２２１の厚さと、Ｃｕ等のメタル配線の厚さとを異なる厚さとすることができ、デバイス動作の不良の発生を防止することができる。
〈第７の実施の形態〉
〈半導体装置の製造工程の説明〉
　また、第６の実施の形態では、メタルマスクＭＭ１１の開口を小さくすることで、Ａｌ等のメタルのパッド２２１がSi基板３１に接触しないようにされていた。しかし、接続孔である開口部ＯＰ４１と、メタルマスクＭＭ１１の開口部の合わせずれがある場合、Si基板３１とＡｌのパッド２２１が接触してしまう懸念があった。
　そこで、一度、開口部ＯＰ４１に絶縁膜を成膜し、Si基板３１と開口部ＯＰ４１の底の絶縁膜のみをエッチバックで除去することで、開口部ＯＰ４１の側面のみに絶縁膜を残すことができるので、その後にパッド２２１を作製すればSi基板３１との接触を防止することができる。
　以下、図１８および図１９を参照して、このようにしてパッド２２１を作製する場合における半導体装置２３１の製造方法について説明する。なお、図１８および図１９において、図１７における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　まず、図１８の矢印Ｑ１２１および矢印Ｑ１２２に示す工程により、上側基板２１に開口部ＯＰ４１を形成する。なお、矢印Ｑ１２１および矢印Ｑ１２２に示す工程は、図１７の矢印Ｑ１１１および矢印Ｑ１１２に示した工程と同じであるので、その説明は省略する。
　また、この例においても図１７における場合と同様に、矢印Ａ３１に示すように、配線層３２と配線層４２におけるＡｌのパッド２２１が設けられる部分から絶縁膜４３までの間には、Ｃｕで形成された、ワイヤーボンディング用のパッドを保護するためのパッドが各層に設けられている。
　続いて、矢印Ｑ１２３に示すようにSi基板３１と開口部ＯＰ４１の表面に絶縁膜２４１が成膜される。
　そして、図１９の矢印Ｑ１２４に示すように、Si基板３１表面と開口部ＯＰ４１の底部分に形成されている絶縁膜２４１がエッチバックにより除去される。これにより、開口部ＯＰ４１の側面部分にのみ絶縁膜２４１が形成されている状態となる。
　さらに、矢印Ｑ１２５に示すように、メタルマスクＭＭ１１が用いられて、Ａｌが上側基板２１におけるメタルマスクＭＭ１１の開口部の部分のみに成膜される。これにより、開口部ＯＰ４１内の配線層Ｌ５１および配線層Ｌ５２の部分に、ワイヤーボンディング用のＡｌのパッド２２１が形成され、上側基板２１と下側基板２２からなる半導体装置２３１とされる。そして、このようにして作製されたパッド２２１に対してワイヤーボンディングが行われる。
　このように、開口部ＯＰ４１の側面に絶縁膜２４１が形成された状態で、パッド２２１を作製することで、パッド２２１とSi基板３１の接触を防止することができる。
　なお、Ａｌのパッド２２１の上面、底面、またはそれらの両方の面には、バリアメタルとして、少なくともＴｉやＺｒを含む金属を用いることが可能である。
　また、Ａｌ以外にもＣｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ等の金属によりパッド２２１が形成されるようにしてもよいし、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕがバリアメタルとして用いられるようにしてもよい。さらに、絶縁膜２４１としてはSiO2を用いることが好ましいが、SiNやSiOCHなどの膜を用いるようにしてもよい。
　以上のように、開口部ＯＰ４１の側面に絶縁膜２４１を形成し、メタルマスクＭＭ１１を用いてワイヤーボンディング用のパッド２２１を形成することで、十分な厚さのパッドを形成することができ、ワイヤーボンディング時のパッド割れ耐性を飛躍的に向上させることができる。また、パッド２２１とSi基板３１の接触を防止することができる。
　さらに、Ｃｕ配線の形成工程の途中でＡｌのパッド２２１を形成する工程を行う必要がなくなるので、Ｃｕ等の他の材料のメタル配線が設けられている層内に、より少ない工程で簡単にワイヤーボンディング用のパッド２２１を作製することができる。これにより、Ａｌのパッド２２１の厚さと、Ｃｕ等のメタル配線の厚さとを異なる厚さとすることができ、デバイス動作の不良の発生を防止することができる。
〈第８の実施の形態〉
〈半導体装置の構成例〉
　また、Ａｌ配線中にＣｕ配線を埋め込んだワイヤーボンディング用のパッドを形成することで、パッド開口部の幅と深さのアスペクト比低減と、Ａｌ配線層の削減による低背化を実現することができる。そのような場合、半導体装置は、例えば図２０に示すように構成される。なお、図２０において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　半導体装置２７１は、互いに接合された上側基板２１と下側基板２２とを有しており、図中、上側基板２１と下側基板２２の間にある点線は、上側基板２１と下側基板２２の接合面を表している。
　上側基板２１は、Si基板３１と配線層３２とからなり、Si基板３１の図中、上側にはオンチップレンズ３３とカラーフィルタ３４が設けられている。また、上側基板２１には、Ａｌにより形成された、ワイヤーボンディング用のパッド２８１が開口部ＯＰ５１の底に設けられており、そのパッド２８１には、Ｃｕ配線２８２が埋め込まれている。
　さらに、下側基板２２は、Si基板４１と配線層４２からなり、配線層４２のSi基板４１と接する部分の一部には絶縁膜４３が設けられている。
　半導体装置２７１においても、配線層３２と配線層４２におけるワイヤーボンディング用のパッド２８１から絶縁膜４３までの間には、矢印Ａ４１に示すようにＣｕで形成された、パッド２８１を保護するためのパッドが各層に設けられている。
　具体的には、パッド２８１の図中、下側にある配線層にはＣｕ配線２８２と電気的に接続された、パッド２８１を保護するＣｕのパッドが設けられている。また、そのＣｕのパッドの図中、下側にある配線層には、その直上にあるＣｕのパッドの少なくとも角の部分に、パッド２８１を保護するＣｕのパッドをさらに保護するためのＣｕのパッドが設けられている。このようにして、パッド２８１から絶縁膜４３までの各配線層には、図中、上側にあるパッドの少なくとも角部分に、そのパッドを保護するためのパッドが設けられている。つまり、パッド２８１を保護するためのパッドが積層されている。
　例えば各層におけるＣｕのパッドの形状は、図２を参照して説明したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにパッド２８１の図中、下側に各Ｃｕのパッドを設けることで、簡単にクラック耐性を向上させることができる。また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、Si基板３１からメタルのパッドまでの深さを浅くすることができ、パッド開口時間を短縮化したり、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制したりすることができる。
　また、半導体装置２７１では、パッド２８１を保護するＣｕのパッドによって、上側基板２１と下側基板２２とが電気的に接続される。
　半導体装置２７１では、図中、下側に示すようにパッド２８１は配線層Ｌ６１と配線層Ｌ６２にまたがって設けられている。なお、図中、下側に示す図は、半導体装置２７１における四角形の領域ＦＡ１１の部分を拡大して示す図である。
　パッド２８１が形成される配線層Ｌ６１には、上下にあるＣｕ配線を電気的に接続するビアが設けられており、配線層Ｌ６２にはＣｕ配線が設けられている。
　また、Ａｌのパッド２８１に埋め込まれたＣｕ配線２８２は、他のＣｕ配線が設けられている配線層Ｌ６２に配置されている。このように、Ｃｕ配線２８２を埋め込むようにしてワイヤーボンディング用のパッド２８１を形成することで、ワイヤーボンディング用のパッドを設けるためのＡｌ配線層を設ける必要がなくなり、半導体装置２７１を低背化することができる。また、パッド２８１をSi基板３１に近い配線層に設けることができるので、開口部ＯＰ５１の幅と深さのアスペクト比を低減させることができる。
　なお、この例では、パッド２８１の直下に設けられたＣｕのパッドは、パッド２８１の角の部分には設けられていないが、パッド２８１直下のＣｕのパッドは、その直上にあるＣｕ配線２８２の角の部分に配置されており、Ｃｕ配線２８２が保護されている。したがって、このような構造でも絶縁膜４３までの間にパッド２８１の保護用のパッドを積層して設けることで、クラック耐性を向上させることができる。
〈半導体装置の製造工程の説明〉
　続いて、図２１および図２２を参照して半導体装置２７１、特にパッド２８１の部分の製造方法について説明する。なお、図２１および図２２において、図２０における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図２１および図２２では、図を見やすくするために図２０に示した半導体装置２７１の配線構造が簡略化されて描かれている。
　まず、図２１の矢印Ｑ１３１に示すように、上側基板２１の配線層３２を構成する任意の配線層にＣｕ配線を形成する前にワイヤーボンディング用のパッド２８１のパッド材となるＡｌの膜３１１が成膜され、そのＡｌの膜３１１表面にレジストＲＧ５１が形成される。
　そして、リソグラフィおよびドライエッチングが行われ、矢印Ｑ１３２に示すようにＣｕ配線２８２を埋め込むための溝３１２が形成されて、レジストＲＧ５１が除去される。
　ここで、ワイヤーボンディング用のパッド２８１が形成される層はＣｕ配線と同じ層であればどの配線層であってもよいが、パッド２８１の開口部ＯＰ５１の幅と深さのアスペクト比を小さくする観点からは下層配線、すなわちSi基板３１に近い配線層が好ましい。
　溝３１２が形成されると、その後、ワイヤーボンディング用のパッドとして必要なレイアウトとなるように、リソグラフィおよびドライエッチングによってＡｌの膜３１１が加工され、パッド２８１とされる。
　すなわち、Ａｌの膜３１１の表面全体にレジストＲＧ５２が塗布されてリソグラフィが行われると、矢印Ｑ１３３に示すように一部のレジストＲＧ５２が残された状態となる。そして、ドライエッチングによってＡｌの膜３１１が加工され、矢印Ｑ１３４に示すようにＡｌのパッド２８１が形成される。
　さらに矢印Ｑ１３５に示すように、パッド２８１の上にＣｕ配線層の層間絶縁膜３１３が成膜され、矢印Ｑ１３６に示すように配線層を積層するために必要な平坦度が得られるまでCMPによって層間絶縁膜３１３が平坦化される。
　そして、矢印Ｑ１３７に示すように、Ｃｕ配線２８２を埋め込むための溝３１２を有するＡｌのパッド２８１の図中、上側の溝３１４、および同じ配線層に形成されるＣｕ配線用の溝３１５が形成され、ダマシン法によって埋め込みのＣｕ配線が形成される。
　すなわち、図２２の矢印Ｑ１３８に示すように、溝３１４および溝３１５の部分にバリアメタルおよびＣｕの膜３１６が成膜され、矢印Ｑ１３９に示すように、その膜３１６が加工されてＣｕ配線２８２や、他のＣｕ配線３１７とされる。
　そして、その後、パッド２８１の保護用のＣｕのパッドなどが配線形成され、接合面まで配線層３２を構成する各配線層が作製される。このようにして上側基板２１が得られると、その後、パッド２８１の角や辺を保護するためのＣｕの配線構造を作製しながら下側基板２２も作製される。このとき、下側基板２２のSi基板４１と、パッド２８１の保護用のＣｕのパッドとが電気的に接触しないように絶縁膜４３により電気的に分離される。
　さらに、上側基板２１と下側基板２２とが接合された後、開口部ＯＰ５１が開口されたり、オンチップレンズ３３やカラーフィルタ３４が設けられたりして、半導体装置２７１とされる。
　以上のようにして、Ｃｕ配線２８２が埋め込まれたパッド２８１を作製することで、パッド２８１開口部のアスペクト比低減および半導体装置２７１の低背化が実現される。
〈第８の実施の形態の変形例１〉
〈半導体装置の製造工程の説明〉
　また、第８の実施の形態においては、パッド２８１に隣接して設けられた保護用のＣｕのパッドは、パッド２８１の角や辺の部分には設けられない構成とされていたが、パッド２８１の角や辺の部分に保護用のパッドが設けられるようにしてもよい。
　そのような場合、例えば上側基板２１は図２３および図２４に示すように作製される。なお、図２３および図２４において、図２１および図２２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　まず、図２３の矢印Ｑ１４１乃至矢印Ｑ１４４に示すように、パッド材となるＡｌの膜３１１が成膜されて加工され、パッド２８１が形成される。そして、矢印Ｑ１４５および矢印Ｑ１４６に示すように層間絶縁膜３１３が成膜されて平坦化される。なお、矢印Ｑ１４１乃至矢印Ｑ１４６に示す工程は、図２１の矢印Ｑ１３１乃至矢印Ｑ１３６に示す工程と同様であるので、その説明は省略する。
　続いて、矢印Ｑ１４７に示すように、Ｃｕ配線を埋め込むための溝３１２を有するＡｌのパッド２８１の図中、上側の溝３４１、および同じ配線層に形成されるＣｕ配線用の溝３１５が形成され、ダマシン法によって埋め込みのＣｕ配線が形成される。
　すなわち、図２４の矢印Ｑ１４８に示すように、溝３４１および溝３１５の部分にバリアメタルおよびＣｕの膜３１６が成膜され、矢印Ｑ１４９に示すように、その膜３１６が加工されてＣｕ配線３４３や、他のＣｕ配線３１７とされる。
　ここで、図２３の矢印Ｑ１４７乃至図２４の矢印Ｑ１４９で示した工程は、図２１の矢印Ｑ１３７乃至図２２の矢印Ｑ１３９で示した工程と溝３４１の形状、つまりＣｕ配線３４３の形状のみが異なり、他の点では同じとなっている。
　図２３および図２４を参照して説明した製造工程により得られたＣｕ配線３４３は、その一部がワイヤーボンディング用のパッド２８１に埋め込まれており、パッド２８１におけるＣｕ配線３４３側の表面全体が、Ｃｕ配線３４３と接している。つまり、Ｃｕ配線３４３のパッド２８１に埋め込まれていない部分が、パッド２８１の下側基板２２側に隣接する配線層に設けられた、パッド２８１を保護するためのＣｕのパッドとして機能している。
　そのため、パッド２８１に対するワイヤーボンディングやプロービングを行う際に、パッド２８１の荷重が集中する部分、つまりパッド２８１の角や辺の部分がＣｕ配線３４３により補強（保護）されるので、クラックの発生を抑制することができる。
〈第８の実施の形態の変形例２〉
〈半導体装置の製造工程の説明〉
　また、第８の実施の形態の変形例１においては、Ｃｕ配線３４３によりパッド２８１の角や辺部分を含むパッド２８１全体が保護される形状とされていた。さらに、これに加えてパッド２８１を保護するＣｕ配線（保護用のパッド）の中央部分に適度にＣｕのない部分を設けることで、パッド面積が大きい場合でもＣｕダマシン（CMP）によるディッシングの発生を抑制することができる。
　そのような場合、例えば上側基板２１は図２５および図２６に示すように作製される。なお、図２５および図２６において、図２３および図２４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　まず、図２５の矢印Ｑ１５１乃至矢印Ｑ１５４に示すように、上側基板２１の配線層３２を構成する任意の配線層にパッド材となるＡｌの膜３１１が成膜されて加工され、パッド２８１が形成される。そして、矢印Ｑ１５５および矢印Ｑ１５６に示すように層間絶縁膜３１３が成膜されて平坦化される。なお、矢印Ｑ１５１乃至矢印Ｑ１５６に示す工程は、図２３の矢印Ｑ１４１乃至矢印Ｑ１４６に示す工程と同様であるので、その説明は省略する。
　続いて、矢印Ｑ１５７に示すように、Ｃｕ配線を埋め込むための溝３１２を有するＡｌのパッド２８１の図中、上側の溝３７１、および同じ配線層に形成されるＣｕ配線用の溝３１５が形成され、ダマシン法によって埋め込みのＣｕ配線が形成される。
　すなわち、図２６の矢印Ｑ１５８に示すように、溝３７１および溝３１５の部分にバリアメタルおよびＣｕの膜３１６が成膜され、矢印Ｑ１５９に示すように、その膜３１６が加工されてＣｕ配線３８２や、他のＣｕ配線３１７とされる。
　ここで、図２５の矢印Ｑ１５７乃至図２６の矢印Ｑ１５９で示した工程は、図２３の矢印Ｑ１４７乃至図２４の矢印Ｑ１４９で示した工程と溝３７１の形状、つまりＣｕ配線３８２の形状のみが異なり、他の点では同じとなっている。
　図２５および図２６を参照して説明した製造工程により得られたＣｕ配線３８２は、その一部がワイヤーボンディング用のパッド２８１に埋め込まれており、パッド２８１におけるＣｕ配線３８２側の表面における角と辺を含む一部の領域が、Ｃｕ配線３８２と接している。つまり、Ｃｕ配線３８２のパッド２８１に埋め込まれていない部分が、パッド２８１の下側基板２２側に隣接する配線層に設けられた、パッド２８１を保護するためのＣｕのパッドとして機能している。
　そのため、パッド２８１に対するワイヤーボンディングやプロービングを行う際に、パッド２８１の荷重が集中する部分、つまりパッド２８１の角や辺の部分がＣｕ配線３８２により補強（保護）されるので、クラックの発生を抑制することができる。
　さらに、Ｃｕ配線３８２のパッド２８１側と反対側の表面には、Ｃｕ配線３８２の材料であるＣｕがない部分、つまり層間絶縁膜３１３が埋め込まれている部分が設けられている。これにより、Ｃｕ配線３８２の表面におけるＣｕ部分の面積を小さくすることができ、ディッシングの発生を抑制することができる。特に、上側基板２１または下側基板２２における上側基板２１と下側基板２２の接合面の部分に、Ｃｕ配線３８２のように表面の中央部分の一部にＣｕがない部分を有するＣｕ配線（パッド）を配置すると、より強固に上側基板２１と下側基板２２を接合することができるようになる。
〈第９の実施の形態〉
〈半導体装置の構成例〉
　また、本技術を適用した半導体装置のさらに他の実施の形態について説明する。
　図２７は、本技術を適用した半導体装置の他の実施の形態の構成例を示す図である。なお、図２７において、図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図２７に示す半導体装置４１１は、互いに接合された上側基板２１と下側基板２２とを有しており、図中、上側基板２１と下側基板２２の間にある点線は、上側基板２１と下側基板２２の接合面を表している。
　上側基板２１は、Si基板３１と配線層３２とからなり、Si基板３１の図中、上側にはオンチップレンズ３３とカラーフィルタ３４が設けられている。
　さらに、複数の配線層からなる配線層３２における所定の配線層には、Ａｌにより形成されたパッド４２１やＡｌのパッド４２２が設けられている。ここで、パッド４２１は、ワイヤーボンディング用またはプロービング用のパッドとされている。
　また、下側基板２２は、Si基板４１と配線層４２からなり、配線層４２のSi基板４１と接する部分の一部には絶縁膜４３が設けられている。
　半導体装置４１１においても、配線層３２と配線層４２におけるワイヤーボンディング用等のパッド４２１から絶縁膜４３までの間には、矢印Ａ５１に示すようにＣｕで形成された、パッド４２１を保護するためのパッドが各層に設けられている。
　例えば各層におけるＣｕのパッドの形状は、図２を参照して説明したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにパッド４２１の図中、下側に各Ｃｕのパッドを設けることで、簡単にクラック耐性を向上させることができる。また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、Si基板３１からメタルのパッド４２１までの深さを浅くすることができ、パッド開口時間を短縮化したり、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制したりすることができる。
　また、半導体装置４１１では、パッド４２１を保護するＣｕのパッドによって、上側基板２１と下側基板２２とが電気的に接続される。
　さらに、半導体装置４１１では、上側基板２１と下側基板２２の接合面にＣｕのパッド４２３およびＣｕのパッド４２４が互いに対向するように設けられており、上側基板２１のパッド４２３と、下側基板２２のパッド４２４がＣｕＣｕ接合により貼り合わされる。
　この例では、パッド４２３にはＣｕのビアを介してパッド４２２とダイレクトに電気的に接続されているので、パッド４２２はパッド４２３およびパッド４２４を介して、下側基板２２のＣｕ配線と電気的に接続される。
〈半導体装置の製造工程の説明〉
　ここで、図２８乃至図３２を参照して、半導体装置４１１の製造工程について説明する。なお、図２８乃至図３２において、図２７における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　まず、図２８の矢印Ｑ１６１に示す下側基板２２は、ロジック回路を備えた基板であり、図示せぬ複数のMOSトランジスタ用に素子分離領域やソース／ドレイン領域を有している。また、下側基板２２は、多層配線４５１や層間絶縁膜４５２など信号処理のためのロジック回路を有している。
　この例では、下側基板２２のSi基板４１上に設けられた配線層には４つのＣｕ配線の層が多層配線４５１として形成されており、その最上層はセミグローバル相当乃至グローバル相当とされている。
　次に矢印Ｑ１６２に示すように、接合用のＣｕのパッドを形成するためにバリア絶縁膜４５３が、層間絶縁膜４５２の図中、上側に例えばP-SiNやP-SiCNにより0.01乃至0.5μｍの厚さで形成される。さらにそのバリア絶縁膜４５３の表面に層間絶縁膜４５４が、SiO2により0.3乃至5μｍ程度の厚さで形成される。
　なお、バリア絶縁膜４５３としてP-SiNやP-SiCNを例として挙げたが、パッシベーション性の膜であれば他の材料でもよい。また、層間絶縁膜４５４として、ここでは酸化膜を挙げているが、層間絶縁膜４５４は他に窒化膜や酸窒化膜（SiON）、または無機系の塗布型絶縁膜として例えばハイドロジェンシルセスキオキサン（HSQ）や、その積層でもよい。
　続いて、図２９の矢印Ｑ１６３に示すように、上側基板２１との接合用のＣｕのパッドの溝４５５－１乃至溝４５５－５が開口される。なお、以下、溝４５５－１乃至溝４５５－５を特に区別する必要のない場合、単に溝４５５とも称することとする。
　また、溝４５５の開口と同時に、それらの溝４５５の下層にある多層配線４５１等のＣｕの多層配線と接合するための接続孔４５６－１乃至接続孔４５６－６も開口される。なお、以下、接続孔４５６－１乃至接続孔４５６－６を特に区別する必要のない場合、単に接続孔４５６とも称することとする。
　また、ここではその途中経過を図示しないが、以下のように加工が行われてもよい。すなわち、例えばデュアルダマシン加工法が用いられて、先に溝４５６のパターニングが行われ、ドライエッチングにてバリア絶縁膜４５３の途中まで開口される。そして、溝４５５のパターニングが行われた後、ドライエッチングにて溝４５５と下層のＣｕまでの接続孔４５６の開口が同時に行われる。
　なお、溝４５５は、深さが0.15乃至3μｍで幅が0.3乃至10μｍ程度となるように形成される。また、溝４５５のピッチ、すなわち互いに隣接する溝４５５同士の図中、横方向の距離は0.6μｍ以上とされる。
　また、接続孔４５６は深さが0.2乃至5μｍ程度で、幅が0.1乃至3μｍとなるように形成される。
　さらにドライエッチング時のドライ条件は、接続孔４５６の加工の一例としては常温で、圧力は50乃至100mTorr、Source Powerを1000乃至2000Wに設定し、オクタフルオロシクロブタン（C4F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC4F8/Ar/O2＝9/1/1とし、基板バイアスを50乃至300Ｗに設定して行う条件とされる。
　ここでは、バリア絶縁膜４５３の途中までエッチングを行うことを想定しているが、層間絶縁膜４５４の途中で止めてもよい。また、溝４５５の加工の一例としては、常温で、圧力は50乃至150mTorr、Source Powerを500乃至3000Wに設定し、プロセスガスとして、オクタフルオロシクロペンテン（C5F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC5F8/Ar/ O2＝6/1/１とし、基板バイアスを500乃至2000Ｗに設定して行うようにすればよい。
　続いて、矢印Ｑ１６４に示すように、開口された溝４５５および接続孔４５６に対して、金属膜４５７としてＣｕのめっき膜が0.5乃至3μｍ程度成膜される。
　また、図示していないが層間絶縁膜４５４と金属膜４５７の間には、バリアメタル膜やＣｕシード膜が存在している。その後、例えばCMP法にて不要なＣｕめっき膜、およびバリアメタル膜と層間絶縁膜４５４が上層から一部除去され、平坦化される。例えば、層間絶縁膜４５４は0.05乃至0.5μｍ程度除去される。
　これにより、例えば接合用のＣｕのパッド４２４が形成される。
　なお、上側基板２１と下側基板２２を貼り合わせ後に、ワイヤーボンディング用のパッド、例えば図２７に示したパッド４２１の下層となる領域は、上述したようにワイヤーボンディング下の接合面を強固に保護する構造を有している。
　以上の工程により、下側基板２２が作製される。
　続いて、上側基板２１の作製について説明する。図３０の矢印Ｑ１６５に示すように、Si基板３１の上層に、２つのＣｕ配線の層と、１つのＡｌの層が形成される。
　上側基板２１を構成するSi基板３１は、図示せぬフォトダイオードや画素トランジスタや転送トランジスタのソース／ドレインを有しており、またその周辺にはＣｕ配線からなる多層配線４８１や層間絶縁膜４８２を有している。
　そして多層配線４８１上には、ワイヤーボンディング用や、Ｃｕのパッドと接続可能なメタル（金属）のパッド４８３、パッド４２１、パッド４２２が設けられている。パッド４８３は、例えばＡｌや、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮなどからなり、その高さが0.3乃至2μｍ程度で、幅が2乃至800μｍ程度で、配線ピッチが0.6μｍ以上とされている。
　次に、矢印Ｑ１６６に示すように、メタル（金属）のパッド４８３やパッド４２１の上に層間絶縁膜４８４がSiO2などにより0.3乃至5μｍ程度形成される。なお、ここでは例えば層間絶縁膜４８４がSiO2膜により形成される例を挙げているが、P-SiNなど、メタルのパッド間を絶縁可能で平坦化が容易な材料であれば、どのような材料で形成されてもよい。
　続いて、メタルのパッドの上に発生した、層間絶縁膜４８４の被覆段差４８５がCMP法により平坦化され、矢印Ｑ１６７に示すように層間絶縁膜４８４表面が平坦になるように加工される。
　さらに、図３１の矢印Ｑ１６８に示すように、層間絶縁膜４８４に下側基板２２との接合用のＣｕのパッドの溝４８６－１乃至溝４８６－８が開口される。なお、以下、溝４８６－１乃至溝４８６－８を特に区別する必要のない場合、単に溝４８６とも称することとする。
　また、溝４８６の開口と同時に、それらの溝４８６の下層にある多層配線と接合するための接続孔４８７－１乃至接続孔４８７－６も開口される。なお、以下、接続孔４８７－１乃至接続孔４８７－６を特に区別する必要のない場合、単に接続孔４８７とも称することとする。
　また、ここではその途中経過を図示しないが、以下のように加工が行われてもよい。すなわち、例えばデュアルダマシン加工法が用いられて、先に接続孔４８７のパターニングが行われ、ドライエッチングにてパッド４８３上の層間絶縁膜４８４まで開口される。そして、溝４８６のパターニングが行われた後、ドライエッチングにて溝４８６と下層のメタルのパッドまでの接続孔４８７の開口が同時に行われる。
　なお、溝４８６は、深さが0.15乃至3μｍで幅が0.3乃至10μｍ程度となるように形成される。また、溝４８６のピッチ、すなわち互いに隣接する溝４８６同士の図中、横方向の距離は0.6μｍ以上とされる。
　また、接続孔４８７は深さが0.2乃至5μｍ程度で、幅が0.1乃至3μｍとなるように形成される。
　さらにドライエッチング時のドライ条件は、接続孔４８７の加工の一例としては常温で、圧力は50乃至100mTorr、Source Powerを1000乃至2000Wに設定し、オクタフルオロシクロブタン（C4F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC4F8/Ar/O2＝9/1/１とし、基板バイアスを50乃至300Ｗに設定して行う条件とされる。
　ここでは、メタルのパッド４８３の直上までエッチングを行うことを想定しているが、層間絶縁膜４８４の途中で止めてもよい。また、溝４８６の加工の一例としては、常温で、圧力は50乃至150mTorr、Source Powerを500乃至3000Wに設定し、プロセスガスとして、オクタフルオロシクロペンテン（C5F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC5F8/Ar/ O2＝6/1/１とし、基板バイアスを500乃至2000Ｗに設定して行うようにすればよい。
　次に、矢印Ｑ１６９に示すように、開口された溝４８６および接続孔４８７に対して、金属膜４８８としてＣｕのめっき膜が0.5乃至3μｍ程度成膜される。
　また、図示していないが層間絶縁膜４８４と金属膜４８８の間には、バリアメタル膜やＣｕシード膜が存在している。その後、例えばCMP法にて不要なＣｕめっき膜、およびバリアメタル膜と層間絶縁膜４８４が上層から一部除去され、平坦化される。例えば、層間絶縁膜４８４は0.05乃至0.5μｍ程度除去される。
　これにより、例えば接合用のＣｕのパッド４２３が形成される。
　以上の工程により、上側基板２１が作製される。
　次に、図３２に示すように、上側基板２１を構成するSi基板３１のSiが薄肉化され、上側基板２１と下側基板２２とのＣｕＣｕ接合が行われる。
　これにより、Ａｌ等の金属のパッドと接合用のＣｕパッドが電気的に接続される。この例では、パッド４２２とＣｕのパッド４２４が電気的に接続されている。なお、上側基板２１と下側基板２２を貼り合わせ後に、ワイヤーボンディング用のパッド４２１の下層となる領域は、上述したようにワイヤーボンディング下の接合面を強固に保護する構造を有している。すなわち、パッド４２１の下層には、パッド４２１を保護するためのＣｕのパッドとして、例えば図２を参照して説明した形状のパッドが設けられている。
　そして、その後、開口部ＯＰ６１の開口が行われたり、オンチップレンズ３３やカラーフィルタ３４が設けられたりして、半導体装置４１１とされる。
　以上のように、従来では例えばTSVを用いて上下の基板を電気的に接続していたが、TSVからパッドまで配線を引き回さなければならなかったため、TSVをチップの隅にレイアウトせざるを得ないなどの制約が発生していた。
　これに対して半導体装置４１１によれば、例えばＡｌのパッド４２２と、その直下の接合用のＣｕのパッド４２３などのパッド間に接続孔を形成することで、２枚の上側基板２１と下側基板２２とを電気的に接合することができる。そのため、引き回し用の配線が不要でかつチップレイアウトの制約を受けるようなこともない。これによりチップ（半導体装置４１１）の小型化や低消費電力化等が期待される。
〈第１０の実施の形態〉
〈半導体装置の構成例〉
　ところで、ワイヤーボンディング用やプロービング用のＡｌのパッド４２１が設けられた半導体装置４１１では、ワイヤーボンディング用等のＡｌのパッド４２１だけでなく、同時に上側基板２１と下側基板２２の接合面のＣｕのパッド４２３の上層にもＡｌのパッド４２２が形成されている。そのため、Ｃｕのパッド４２３とＡｌのパッド４２２をＣｕのビアでダイレクトに電気的に接続する構造が可能となる。
　しかし、Ｃｕのパッドの微細化が進んだ際には、Ａｌのパッドはデザインの観点でＣｕのパッドに比べて劣るため、つまりＡｌの方がＣｕよりも微細化が困難であるため、Ａｌのパッドのピッチに律束してＣｕのパッドの狭ピッチ化が実現できない可能性が発生する。
　そこで、接合面のＣｕのパッドからＡｌのパッドに接地せずに、更に上層の配線層に接地する２層以上の長さを持つＣｕのビアにより、上側基板２１と下側基板２２を電気的に接続するようにしてもよい。
　そのような場合、半導体装置は、例えば図３３に示すように構成される。なお、図３３において、図２７における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　図３３に示す半導体装置５１１は、互いに接合された上側基板２１と下側基板２２とを有しており、図中、上側基板２１と下側基板２２の間にある点線は、上側基板２１と下側基板２２の接合面を表している。
　上側基板２１は、Si基板３１と配線層３２とからなり、Si基板３１の図中、上側にはオンチップレンズ３３とカラーフィルタ３４が設けられている。
　さらに、複数の配線層からなる配線層３２における所定の配線層には、Ａｌにより形成されたパッド４２１が設けられている。ここで、パッド４２１は、ワイヤーボンディング用またはプロービング用のパッドとされている。
　また、下側基板２２は、Si基板４１と配線層４２からなり、配線層４２のSi基板４１と接する部分の一部には絶縁膜４３が設けられている。
　半導体装置５１１においても、配線層３２と配線層４２におけるワイヤーボンディング用等のパッド４２１から絶縁膜４３までの間には、矢印Ａ５２に示すようにＣｕで形成された、パッド４２１を保護するためのパッドが各層に設けられている。
　例えば各層におけるＣｕのパッドの形状は、図２を参照して説明したパッドの形状とされている。特に、上側基板２１と下側基板２２との接合面では、Ｃｕのパッドの形状は、図２の矢印Ｑ２２に示したパッドＣＰＤ３１や、矢印Ｑ２３に示したパッドＣＰＤ３２、矢印Ｑ２４に示したパッドＣＰＤ３３などの形状とされている。
　このようにパッド４２１の図中、下側に各Ｃｕのパッドを設けることで、簡単にクラック耐性を向上させることができる。また、このような構成とすることで、ワイヤーボンディング用やプロービング用のメタルのパッドを上側基板２１に設ける構成とすることができる。その結果、Si基板３１からメタルのパッドまでの深さを浅くすることができ、パッド開口時間を短縮化したり、ワイヤーボンディング不良やピンコンタクト不良の発生を抑制したりすることができる。
　また、半導体装置５１１では、パッド４２１を保護するＣｕのパッドによって、上側基板２１と下側基板２２とが電気的に接続される。
　さらに、半導体装置５１１では、上側基板２１には配線用のＣｕのパッド５２１と、接合用のＣｕのパッド５２２が設けられており、これらのパッド５２１とパッド５２２は複数の配線層を貫通するＣｕのビア５２３により電気的に接続されている。ここで、パッド５２１は、ワイヤーボンディング用のパッド４２１よりも、よりSi基板３１に近い位置にある配線層に設けられている。
　同様に、下側基板２２には配線用のＣｕのパッド５２４と、接合用のＣｕのパッド５２５が設けられており、これらのパッド５２４とパッド５２５は複数の配線層を貫通するＣｕのビア５２６により電気的に接続されている。
　また、上側基板２１と下側基板２２の接合面に配置されたＣｕのパッド５２２およびＣｕのパッド５２５が互いに対向するように設けられており、これらのパッド５２２とパッド５２５がＣｕＣｕ接合により貼り合わされる。
　したがって、上側基板２１にあるパッド５２１と下側基板２２にあるパッド５２４とが電気的に接続されることになる。しかも、この例では、パッド５２１とパッド５２４や、それらのパッドの間にあるパッドやビアが全てＣｕにより形成されているため、材料としてＡｌ等を用いる場合と比べて、さらなる微細化を実現することができる。
〈半導体装置の製造工程の説明〉
　続いて、図３４乃至図３８を参照して、半導体装置５１１の製造工程について説明する。なお、図３４乃至図３８において、図３３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　まず、図３４の矢印Ｑ１７１に示す下側基板２２は、ロジック回路を備えた基板であり、図示せぬ複数のMOSトランジスタ用に素子分離領域やソース／ドレイン領域を有している。また、下側基板２２は、多層配線５４１や層間絶縁膜５４２など信号処理のためのロジック回路を有している。
　この例では、下側基板２２のSi基板４１上に設けられた配線層には４つのＣｕ配線の層が多層配線５４１として形成されており、その最上層はセミグローバル相当乃至グローバル相当とされている。
　次に矢印Ｑ１７２に示すように、接合用のＣｕのパッドを形成するためにバリア絶縁膜５４３が、層間絶縁膜５４２の図中、上側に例えばP-SiNやP-SiCNにより0.01乃至0.5μｍの厚さで形成される。さらにそのバリア絶縁膜５４３の表面に層間絶縁膜５４４が、SiO2により0.3乃至5μｍ程度の厚さで形成される。
　なお、バリア絶縁膜５４３としてP-SiNやP-SiCNを例として挙げたが、パッシベーション性の膜であれば他の材料でもよい。また、層間絶縁膜５４４として、ここでは酸化膜を挙げているが、層間絶縁膜５４４は他に窒化膜や酸窒化膜（SiON）、または無機系の塗布型絶縁膜として例えばハイドロジェンシルセスキオキサン（HSQ）や、その積層でもよい。
　続いて、図３５の矢印Ｑ１７３に示すように、上側基板２１との接合用のＣｕのパッドの溝５８１－１乃至溝５８１－８が開口される。なお、以下、溝５８１－１乃至溝５８１－８を特に区別する必要のない場合、単に溝５８１とも称することとする。
　また、溝５８１の開口と同時に、それらの溝５８１の下層にある多層配線５４１等のＣｕの多層配線と接合するための接続孔５８２－１乃至接続孔５８２－５や接続孔５８３も開口される。なお、以下、接続孔５８２－１乃至接続孔５８２－５を特に区別する必要のない場合、単に接続孔５８２とも称することとする。なお、接続孔５８３は、その接続先がどの配線層にある配線であるかによって、孔の深さが異なる。
　また、ここではその途中経過を図示しないが、以下のように加工が行われてもよい。すなわち、例えばデュアルダマシン加工法が用いられて、先に接続孔５８２および接続孔５８３のパターニングが行われ、ドライエッチングにてバリア絶縁膜５４３の途中まで開口される。そして、溝５８１のパターニングが行われた後、ドライエッチングにて溝５８１と下層のＣｕまでの接続孔５８２および接続孔５８３の開口が同時に行われる。さらに、溝５８１が先に開口され、その後、深さの異なる接続孔ごとにパターニングと開口が分けて行われてもよい。なお、図示されていないが、Ｃｕの配線５８４が設けられた配線層まで接続孔が形成されてもよい。
　ここで、溝５８１は、深さが0.15乃至3μｍで幅が0.3乃至10μｍ程度となるように形成される。また、溝５８１のピッチ、すなわち互いに隣接する溝５８１同士の図中、横方向の距離は0.6μｍ以上とされる。
　また、接続孔５８２は深さが0.2乃至5μｍ程度で、幅が0.1乃至3μｍとなるように形成される。接続孔５８３は深さが0.6乃至10μｍ程度で、幅が0.1乃至3μｍとなるように形成される。さらに、ここでは接続孔５８３は、図では１つで示しているが、複数であっても構わない。
　さらにドライエッチング時のドライ条件は、溝５８１の加工の一例としては常温で、圧力は50乃至150mTorr、Source Powerを500乃至3000Wに設定し、プロセスガスとしてオクタフルオロシクロペンテン（C5F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC5F8/Ar/O2＝6/1/1とし、基板バイアスを500乃至2000Ｗに設定して行う条件とされる。
　また、接続孔５８２および接続孔５８３の加工の一例としては常温で、圧力は50乃至100mTorr、Source Powerを1000乃至2000Wに設定し、オクタフルオロシクロブタン（C4F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC4F8/Ar/O2＝9/1/1とし、基板バイアスを50乃至300Ｗに設定して行う条件とされる。
　ここでは、全ての深さの接続孔を開口するまで、バリア絶縁膜５４３の途中までエッチングし、最後の接続孔の加工後で全ての接続孔のバリア絶縁膜５４３をブレークする想定とされている。バリア絶縁膜５４３をブレークする条件としては、例えば圧力は50乃至200mTorr、Source Powerを300乃至2000Wに設定し、プロセスガスとして、オクタフルオロシクロブタン（C4F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC4F8/Ar/O2＝1/2/20とし、基板バイアスを100乃至2000Ｗに設定する条件とすればよい。
　続いて、矢印Ｑ１７４に示すように、開口された溝５８１および接続孔５８２と接続孔５８３に対して、金属膜５８５としてＣｕのめっき膜が0.5乃至3μｍ程度成膜される。
　また、図示していないが層間絶縁膜５４４と金属膜５８５の間には、バリアメタル膜やＣｕシード膜が存在している。その後、例えばCMP法にて不要なＣｕめっき膜、およびバリアメタル膜と層間絶縁膜５４４が上層から一部除去され、平坦化される。例えば、層間絶縁膜５４４は0.05乃至0.5μｍ程度除去される。
　これにより、例えば接合用のＣｕのパッド５２５やビア５２６が形成される。
　なお、上側基板２１と下側基板２２を貼り合わせ後に、ワイヤーボンディング用のパッド、例えば図３３に示したパッド４２１の下層となる領域は、上述したようにワイヤーボンディング下の接合面を強固に保護する構造を有している。
　以上の工程により、下側基板２２が作製される。
　続いて、上側基板２１の作製について説明する。図３６の矢印Ｑ１７５に示すように、Si基板３１の上層に、２つのＣｕ配線の層と、１つのＡｌの層が形成される。
　上側基板２１は、図示せぬフォトダイオードや画素トランジスタや転送トランジスタのソース／ドレインを有しており、またその周辺にはＣｕ配線等からなる多層配線６１１や層間絶縁膜６１２を有している。
　そして多層配線６１１上、つまりＡｌの層には、ワイヤーボンディング用のメタル（金属）のパッド４２１が設けられている。パッド４２１は、例えばＡｌや、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮなどからなり、その高さが0.3乃至2μｍ程度で、幅が2乃至800μｍ程度で、配線ピッチが0.6μｍ以上とされている。また、パッド４２１はビア６１３を介してＣｕ配線と接続されている。
　次に、矢印Ｑ１７６に示すように、メタル（金属）のパッド４２１の上に層間絶縁膜６１４がSiO2などにより0.3乃至5μｍ程度形成される。なお、ここでは例えば層間絶縁膜６１４がSiO2膜により形成される例を挙げているが、P-SiNなど、メタルのパッド間を絶縁可能で平坦化が容易な材料であれば、どのような材料で形成されてもよい。
　続いて、メタルのパッドの上に発生した、層間絶縁膜６１４の被覆段差６１７がCMP法により平坦化され、矢印Ｑ１７７に示すように層間絶縁膜６１４表面が平坦になるように加工される。
　さらに、図３７の矢印Ｑ１７８に示すように、層間絶縁膜６１４に下側基板２２との接合用のＣｕのパッドの溝６４１－１乃至溝６４１－８が開口される。なお、以下、溝６４１－１乃至溝６４１－８を特に区別する必要のない場合、単に溝６４１とも称することとする。
　また、溝６４１の開口と同時に、それらの溝６４１の下層にある多層配線と接合するための接続孔６４２－１乃至接続孔６４２－４、接続孔６４３－１、接続孔６４３－２、および接続孔６４４も開口される。
　なお、以下、接続孔６４２－１乃至接続孔６４２－４を特に区別する必要のない場合、単に接続孔６４２とも称することとする。また、以下、接続孔６４３－１および接続孔６４３－２を特に区別する必要のない場合、単に接続孔６４３とも称することとする。
　また、ここではその途中経過を図示しないが、以下のように加工が行われてもよい。すなわち、例えばデュアルダマシン加工法が用いられて、先に接続孔６４２乃至接続孔６４４のパターニングが行われ、ドライエッチングにてパッド４２１上の層間絶縁膜６１４まで、または配線６４５やパッド５２１（配線）直上の図示せぬバリア絶縁膜の途中まで開口される。そして、溝６４１のパターニングが行われた後、ドライエッチングにて溝６４１と接続孔６４２乃至接続孔６４４の開口が同時に行われる。
　なお、溝６４１が先に開口され、その後、深さの異なる接続孔ごとにパターニングと開口が分けて行われるようにしてもよい。
　ここで、溝６４１は、深さが0.15乃至3μｍで幅が0.3乃至10μｍ程度となるように形成される。また、溝６４１のピッチ、すなわち互いに隣接する溝６４１同士の図中、横方向の距離は0.6μｍ以上とされる。
　また、接続孔６４２および接続孔６４３は深さが0.2乃至5μｍ程度で、幅が0.1乃至3μｍとなるように形成される。接続孔６４４は深さが0.6乃至10μｍ程度で、幅が0.1乃至3μｍとなるように形成される。なお、ここでは接続孔６４４は、図では１つで示しているが、複数であっても構わない。
　さらにドライエッチング時のドライ条件は、溝６４１の加工の一例としては、常温で、圧力は50乃至150mTorr、Source Powerを500乃至3000Wに設定し、プロセスガスとして、オクタフルオロシクロペンテン（C5F８）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC5F８/Ar/ O2＝6/1/１とし、基板バイアスを500乃至2000Ｗに設定して行うようにすればよい。
　また、接続孔６４２乃至接続孔６４４の加工の一例としては常温で、圧力は50乃至100mTorr、Source Powerを1000乃至2000Wに設定し、オクタフルオロシクロブタン（C4F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC4F8/Ar/O2＝9/1/１とし、基板バイアスを50乃至300Ｗに設定して行う条件とされる。
　ここでは、全ての深さの接続孔を開口するまでパッド４２１の上層の図示せぬバリアメタル膜中か、配線６４５やパッド５２１の図示せぬバリア絶縁膜の途中までエッチングし、最後の接続孔の加工後で全ての接続孔のバリア絶縁膜をブレークする想定とされている。
　バリア絶縁膜をブレークする条件としては、例えば圧力は50乃至200mTorr、Source Powerを300乃至2000Wに設定し、オクタフルオロシクロブタン（C4F8）とアルゴン（Ar）と酸素（O2）を用い、ガス流量比をC4F8/Ar/O2＝1/2/20とし、基板バイアスを100乃至2000Ｗに設定して行う条件とされる。
　次に、矢印Ｑ１７９に示すように、開口された溝６４１および接続孔６４２乃至接続孔６４４に対して、金属膜６４６としてＣｕのめっき膜が0.5乃至3μｍ程度成膜される。
　また、図示していないが層間絶縁膜６１４と金属膜６４６の間には、バリアメタル膜やＣｕシード膜が存在している。その後、例えばCMP法にて不要なＣｕめっき膜、およびバリアメタル膜と層間絶縁膜６１４が上層から一部除去され、平坦化される。例えば、層間絶縁膜６１４は0.05乃至0.5μｍ程度除去される。
　これにより、例えば接合用のＣｕのパッド５２２やビア５２３が形成される。
　以上の工程により、上側基板２１が作製される。
　次に、図３８に示すように、上側基板２１を構成するSi基板３１のSiが薄肉化され、上側基板２１と下側基板２２とのＣｕＣｕ接合が行われる。
　これにより、Ａｌ等の金属のパッドと接合用のＣｕパッドが電気的に接続される。また、上側基板２１にあるパッド５２１と下側基板２２にあるパッド５２４とが、ビア５２３、パッド５２２、パッド５２５、およびビア５２６を介して電気的に接続される。
　なお、上側基板２１と下側基板２２を貼り合わせ後に、ワイヤーボンディング用のパッド４２１の下層となる領域は、上述したようにワイヤーボンディング下の接合面を強固に保護する構造を有している。すなわち、パッド４２１の下層には、パッド４２１を保護するためのＣｕのパッドとして、例えば図２を参照して説明した形状のパッドが設けられている。
　そして、その後、開口部ＯＰ６１の開口が行われたり、オンチップレンズ３３やカラーフィルタ３４が設けられたりして、半導体装置５１１とされる。
　以上のように、従来では例えばTSVを用いて上下の基板を電気的に接続していたが、TSVからパッドまで配線を引き回さなければならなかったため、TSVをチップの隅にレイアウトせざるを得ないなどの制約が発生していた。
　これに対して半導体装置５１１によれば、例えばＣｕのパッド５２１と、その直下の接合用のＣｕのパッド５２２などのパッド間にビア５２３等を形成することで、２枚の上側基板２１と下側基板２２とを電気的に接合することができる。そのため、引き回し用の配線が不要でかつチップレイアウトの制約を受けるようなこともない。
　さらに、接合用のＣｕのパッドの接続先として、ワイヤーボンディング用のパッド４２１以外のＡｌのパッドを設けず、それよりSi基板３１側にある配線層のＣｕ配線（パッド）と接続することで、Ａｌのパッドではデザイン的に厳しかった、Ｃｕのパッドの狭ピッチ化を実現することができる。これにより、第９の実施の形態と比べてチップ（半導体装置５１１）のさらなる小型化や低消費電力化等が期待される。
〈固体撮像素子の構成例〉
　さらに、本技術は、上側基板２１にロジック回路が設けられ、下側基板２２にメモリが設けられたチップや、上側基板２１にオンチップレンズ３３やフォトダイオードが設けられ、下側基板２２に配線が設けられた固体撮像素子など、各種の半導体装置に適用可能である。
　図３９は、本技術を適用した固体撮像素子の構成例を示す図である。
　固体撮像素子９０１は、例えばCMOSイメージセンサなどからなる裏面照射型のイメージセンサであり、被写体からの光を受光して光電変換し、画像信号を生成することで画像を撮像する。
　なお、裏面照射型のイメージセンサとは、被写体からの光を入射させる受光面、つまり光を集光するオンチップレンズと、各画素を駆動させるトランジスタ等の配線が設けられた配線層との間に、被写体からの光を受光するフォトダイオードが設けられている構成のイメージセンサである。
　固体撮像素子９０１は、画素アレイ部９１１、垂直駆動部９１２、カラム処理部９１３、水平駆動部９１４、システム制御部９１５、画素駆動線９１６、垂直信号線９１７、信号処理部９１８、およびデータ格納部９１９から構成される。
　固体撮像素子９０１では、図示せぬ半導体基板（チップ）上に画素アレイ部９１１が形成され、さらに半導体基板上に垂直駆動部９１２乃至システム制御部９１５が集積されている。例えば、画素アレイ部９１１が形成される半導体基板が、上述した上側基板２１と下側基板２２を有する半導体装置などとされる。
　画素アレイ部９１１は、被写体から入射した光の量に応じた電荷を生成して蓄積する光電変換部としてのフォトダイオードを有する画素からなり、画素アレイ部９１１を構成する画素は、図中、横方向（行方向）および縦方向（列方向）に２次元配置されている。
　例えば、画素アレイ部９１１では、行方向に配列された画素からなる画素行ごとに、画素駆動線９１６が行方向に沿って配線され、列方向に配列された画素からなる画素列ごとに、垂直信号線９１７が列方向に沿って配線されている。
　垂直駆動部９１２は、シフトレジスタやアドレスデコーダなどからなり、複数の画素駆動線９１６を介して各画素に信号等を供給することで、画素アレイ部９１１の各画素を全画素同時に、または行単位等で駆動する。
　カラム処理部９１３は、画素アレイ部９１１の画素列ごとに垂直信号線９１７を介して各画素から信号を読み出して、ノイズ除去処理、相関二重サンプリング処理、A/D（Analog to Digital）変換処理などを行なって画素信号を生成する。
　水平駆動部９１４は、シフトレジスタやアドレスデコーダなどからなり、カラム処理部９１３の画素列に対応する単位回路を順番に選択する。この水平駆動部９１４による選択走査により、カラム処理部９１３において単位回路ごとに信号処理された画素信号が順番に信号処理部９１８に出力される。
　システム制御部９１５は、各種のタイミング信号を生成するタイミングジェネレータなどからなり、タイミングジェネレータで生成されたタイミング信号に基づいて、垂直駆動部９１２、カラム処理部９１３、および水平駆動部９１４の駆動制御を行なう。
　信号処理部９１８は、必要に応じてデータ格納部９１９にデータを一時的に格納しながら、カラム処理部９１３から供給された画素信号に対して演算処理等の信号処理を行ない、各画素信号からなる画像信号を出力する。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　さらに、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　さらに、本技術は、以下の構成とすることも可能である。
（１）
　複数の配線層を有する第１の基板と、
　複数の配線層を有し、前記第１の基板と接合された第２の基板と
　を有し、
　前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられており、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置されている
　半導体装置。
（２）
　前記パッドは、ワイヤーボンディング用またはプロービング用のパッドである
　（１）に記載の半導体装置。
（３）
　前記パッドは、前記第１の基板および前記第２の基板のうちのワイヤーボンディングまたはプロービングが行われる側にある基板に設けられている
　（１）または（２）に記載の半導体装置。
（４）
　前記第１の基板の表面に設けられたＣｕ配線と、前記第２の基板の表面に設けられたＣｕ配線とを接合することで、前記第１の基板と前記第２の基板とが接合されている
　（１）乃至（３）の何れか一項に記載の半導体装置。
（５）
　前記第１の基板と前記第２の基板の接合面にある前記メタル配線の前記接合面側の表面の中央近傍の部分には、前記メタル配線を形成する部材のない領域が設けられている
　（１）乃至（４）の何れか一項に記載の半導体装置。
（６）
　前記他のメタル配線は、前記パッドまたは前記メタル配線の少なくとも辺部分に配置されている
　（１）乃至（５）の何れか一項に記載の半導体装置。
（７）
　前記他方の基板を構成する、複数の配線層が積層されている基板と、前記メタル配線との間には絶縁膜が設けられている
　（１）乃至（６）の何れか一項に記載の半導体装置。
（８）
　前記他方の基板を構成する、複数の配線層が積層されている基板における前記メタル配線と接する部分の領域は、前記基板に埋め込まれた絶縁物により前記基板の他の領域と電気的に切り離されている
　（１）乃至（６）の何れか一項に記載の半導体装置。
（９）
　前記パッドは、前記一方の基板を構成する、複数の配線層が積層されている基板と、前記一方の基板の配線層に設けられた配線とを接続するコンタクトが形成されている配線層に、前記コンタクトと同じ金属により形成されている
　（１）乃至（６）の何れか一項に記載の半導体装置。
（１０）
　前記パッドは、前記第１の基板と前記第２の基板の接合後に、開口部の開口により除去された前記一方の基板内の配線層に設けられたストッパ層の部分に形成される
　（１）乃至（６）の何れか一項に記載の半導体装置。
（１１）
　前記一方の基板を構成する、複数の配線層が積層されている基板に設けられ、前記基板を貫通して前記メタル配線に接続されるビアをさらに備え、
　前記パッドは、前記一方の基板表面の前記ビア上部に設けられている
　（１）乃至（６）の何れか一項に記載の半導体装置。
（１２）
　前記パッドは、前記一方の基板の開口部分に設けられ、前記開口よりも狭い開口を有するメタルマスクが用いられて形成されたものである
　（１）乃至（６）の何れか一項に記載の半導体装置。
（１３）
　前記一方の基板の前記開口の側面には絶縁膜が形成されている
　（１２）に記載の半導体装置。
（１４）
　前記パッドには、前記パッドとは異なる金属で形成された配線が埋め込まれており、前記配線の前記他方の基板側の配線層には前記メタル配線が設けられている
　（１）乃至（６）の何れか一項に記載の半導体装置。
（１５）
　前記パッドに隣接する前記他方の基板側の配線層における前記パッドの少なくとも角の部分には、前記配線が前記メタル配線として設けられている
　（１４）に記載の半導体装置。
（１６）
　前記配線表面の中央近傍の部分には、前記配線を形成する部材のない領域が設けられている
　（１５）に記載の半導体装置。
（１７）
　複数の配線層を有する第１の基板と、
　複数の配線層を有し、前記第１の基板と接合された第２の基板と
　を有し、
　前記第１の基板には、前記第２の基板との接合面に設けられた接合用のＣｕのパッドと、複数の配線層を貫通し、前記接合用のＣｕのパッドおよびＣｕ配線を接続するＣｕのビアとが設けられ、
　前記第２の基板には、前記第１の基板との接合面に設けられ、前記接合用のＣｕのパッドと接合される他の接合用のＣｕのパッドが設けられている
　半導体装置。
（１８）
　複数の配線層を有する第１の基板と、
　複数の配線層を有し、前記第１の基板と接合された第２の基板と
　を有し、
　前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられており、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置されている
　固体撮像素子。
　１１　半導体装置，　２１　上側基板，　２２　下側基板，　３１　Si基板，　３２配線層，　３５　パッド，　４１　Si基板，　４２　配線層，　４３　絶縁膜，　１１１　パッド，　１８４－１，１８４－２，１８４　ビア，　１８７　パッド，　２８１　パッド，　２８２　Ｃｕ配線，　５２１　パッド，　５２２　パッド，　５２３　ビア

Claims (18)

  1. 　複数の配線層を有する第１の基板と、
    　複数の配線層を有し、前記第１の基板と接合された第２の基板と
    　を有し、
    　前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられており、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置されている
    　半導体装置。
  2. 　前記パッドは、ワイヤーボンディング用またはプロービング用のパッドである
    　請求項１に記載の半導体装置。
  3. 　前記パッドは、前記第１の基板および前記第２の基板のうちのワイヤーボンディングまたはプロービングが行われる側にある基板に設けられている
    　請求項１に記載の半導体装置。
  4. 　前記第１の基板の表面に設けられたＣｕ配線と、前記第２の基板の表面に設けられたＣｕ配線とを接合することで、前記第１の基板と前記第２の基板とが接合されている
    　請求項１に記載の半導体装置。
  5. 　前記第１の基板と前記第２の基板の接合面にある前記メタル配線の前記接合面側の表面の中央近傍の部分には、前記メタル配線を形成する部材のない領域が設けられている
    　請求項１に記載の半導体装置。
  6. 　前記他のメタル配線は、前記パッドまたは前記メタル配線の少なくとも辺部分に配置されている
    　請求項１に記載の半導体装置。
  7. 　前記他方の基板を構成する、複数の配線層が積層されている基板と、前記メタル配線との間には絶縁膜が設けられている
    　請求項１に記載の半導体装置。
  8. 　前記他方の基板を構成する、複数の配線層が積層されている基板における前記メタル配線と接する部分の領域は、前記基板に埋め込まれた絶縁物により前記基板の他の領域と電気的に切り離されている
    　請求項１に記載の半導体装置。
  9. 　前記パッドは、前記一方の基板を構成する、複数の配線層が積層されている基板と、前記一方の基板の配線層に設けられた配線とを接続するコンタクトが形成されている配線層に、前記コンタクトと同じ金属により形成されている
    　請求項１に記載の半導体装置。
  10. 　前記パッドは、前記第１の基板と前記第２の基板の接合後に、開口部の開口により除去された前記一方の基板内の配線層に設けられたストッパ層の部分に形成される
    　請求項１に記載の半導体装置。
  11. 　前記一方の基板を構成する、複数の配線層が積層されている基板に設けられ、前記基板を貫通して前記メタル配線に接続されるビアをさらに備え、
    　前記パッドは、前記一方の基板表面の前記ビア上部に設けられている
    　請求項１に記載の半導体装置。
  12. 　前記パッドは、前記一方の基板の開口部分に設けられ、前記開口よりも狭い開口を有するメタルマスクが用いられて形成されたものである
    　請求項１に記載の半導体装置。
  13. 　前記一方の基板の前記開口の側面には絶縁膜が形成されている
    　請求項１２に記載の半導体装置。
  14. 　前記パッドには、前記パッドとは異なる金属で形成された配線が埋め込まれており、前記配線の前記他方の基板側の配線層には前記メタル配線が設けられている
    　請求項１に記載の半導体装置。
  15. 　前記パッドに隣接する前記他方の基板側の配線層における前記パッドの少なくとも角の部分には、前記配線が前記メタル配線として設けられている
    　請求項１４に記載の半導体装置。
  16. 　前記配線表面の中央近傍の部分には、前記配線を形成する部材のない領域が設けられている
    　請求項１５に記載の半導体装置。
  17. 　複数の配線層を有する第１の基板と、
    　複数の配線層を有し、前記第１の基板と接合された第２の基板と
    　を有し、
    　前記第１の基板には、前記第２の基板との接合面に設けられた接合用のＣｕのパッドと、複数の配線層を貫通し、前記接合用のＣｕのパッドおよびＣｕ配線を接続するＣｕのビアとが設けられ、
    　前記第２の基板には、前記第１の基板との接合面に設けられ、前記接合用のＣｕのパッドと接合される他の接合用のＣｕのパッドが設けられている
    　半導体装置。
  18. 　複数の配線層を有する第１の基板と、
    　複数の配線層を有し、前記第１の基板と接合された第２の基板と
    　を有し、
    　前記第１の基板および前記第２の基板のうちの一方の基板に設けられたパッドから、他方の基板における最も前記他方の基板側にある配線層までの間には、各配線層に金属で形成されたメタル配線が設けられており、前記パッドまたは前記メタル配線に隣接する前記他方の基板側の配線層には、上層にある前記パッドまたは前記メタル配線の少なくとも角の部分に、他のメタル配線が配置されている
    　固体撮像素子。
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