CN111564424A - 使用混合键合的结构和器件及其形成方法 - Google Patents

使用混合键合的结构和器件及其形成方法 Download PDF

Info

Publication number
CN111564424A
CN111564424A CN202010446465.5A CN202010446465A CN111564424A CN 111564424 A CN111564424 A CN 111564424A CN 202010446465 A CN202010446465 A CN 202010446465A CN 111564424 A CN111564424 A CN 111564424A
Authority
CN
China
Prior art keywords
bonding
layer
contacts
interconnects
interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010446465.5A
Other languages
English (en)
Inventor
王涛
胡思平
王家文
黄诗琪
朱继锋
陈俊
华子群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010446465.5A priority Critical patent/CN111564424A/zh
Publication of CN111564424A publication Critical patent/CN111564424A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/03452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/80048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/822—Applying energy for connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了键合的半导体结构及其制造方法的实施例。在示例中，一种半导体器件包括第一半导体结构和第二半导体结构。第一半导体结构包括第一互连层，所述第一互连层包括第一互连。至少一个第一互连是第一虚设互连。第一半导体结构还包括第一键合层，所述第一键合层包括第一键合触点。每个第一互连与相应的第一键合触点接触。第二半导体结构包括第二互连层，所述第二互连层包括第二互连。至少一个第二互连是第二虚设互连。第二半导体结构还包括第二键合层，所述第二键合层包括第二键合触点。每个第二互连与相应的第二键合触点接触。半导体器件还包括第一键合层与第二键合层之间的键合界面。每个第一键合触点在键合界面处与相应的第二键合触点接触。

Description

使用混合键合的结构和器件及其形成方法
本申请为分案申请，其原申请是2019年3月6日进入中国国家阶段、国际申请日为2019年1月30日的国际专利申请PCT/CN2019/073909，该原申请的中国国家申请号是201980000243.6，发明名称为“使用虚设键合触点和虚设互连的混合键合”。
技术领域
本公开的实施例涉及键合的半导体结构及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将诸如存储单元的平面半导体器件缩放到更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本昂贵。三维(3D)器件架构可以解决一些平面半导体器件(例如，闪存器件)中的密度限制。
可以通过堆叠半导体晶圆或管芯并使用例如穿硅通孔(TSV)或铜-铜(Cu-Cu)连接将它们竖直互连来形成3D半导体器件，从而与传统平面工艺相比，得到的结构用作单个器件以降低的功率和更小的占用面积实现性能改进。在用于堆叠半导体衬底的各种技术中，混合键合被认为是有前途的技术之一，因为其具有形成高密度互连的能力。
发明内容
本文公开了半导体器件、键合结构及其制造方法的实施例。
在一个示例中，一种半导体器件包括第一半导体结构和第二半导体结构。第一半导体结构包括第一互连层，所述第一互连层包括多个第一互连。第一互连中的至少一个是至少一个第一虚设互连。第一半导体结构还包括第一键合层，所述第一键合层包括多个第一键合触点。每个第一互连与第一键合触点中的相应一个接触。第二半导体结构包括第二互连层，所述第二互连层包括多个第二互连。第二互连中的至少一个是至少一个第二虚设互连。第二半导体结构还包括第二键合层，所述第二键合层包括多个第二键合触点。每个第二互连与第二键合触点中的相应一个接触。半导体器件还包括第一键合层与第二键合层之间的键合界面。每个第一键合触点在键合界面处与第二键合触点中的相应一个接触。
在另一个示例中，键合结构包括键合界面，一对功能键合触点和一对虚设键合触点。该对功能键合触点在键合界面处彼此接触。该对键合触点分别与键合界面的相对侧上的一对功能互连接触。该对虚设键合触点在键合界面处彼此接触。该对虚设键合触点分别与键合界面的相对侧上的一对虚设互连接触。
在又一个示例中，公开了一种用于形成半导体器件的方法。在第一衬底上方形成包括多个第一互连的第一互连层。第一互连中的至少一个是至少一个第一虚设互连。在第一互连层上方形成包括多个第一键合触点的第一键合层，使得每个第一互连与第一键合触点中的相应一个接触。在第二衬底上方形成包括多个第二互连的第二互连层。第二互连中的至少一个是至少一个第二虚设互连。在第二互连层上方形成包括多个第二键合触点的第二键合层，使得每个第二互连与第二键合触点中的相应一个接触。以面对面的方式键合第一衬底和第二衬底，使得每个第一键合触点在键合界面处与第二键合触点中的相应一个接触。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开的实施例，并且与文字描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够实现和利用本公开。
图1示出了根据本公开的一些实施例的示例性键合的半导体器件的横截面。
图2A和2B示出了根据本公开的各种实施例的包括虚设键合触点的各种示例性键合的半导体器件的横截面。
图3示出了根据本公开的一些实施例的包括虚设键合触点和虚设互连的示例性键合的半导体器件的横截面。
图4A和4B示出了根据本公开的一些实施例的用于形成包括虚设键合触点的第一半导体结构的示例性制造过程。
图5A-5C示出了根据本公开的一些实施例的用于形成包括虚设键合触点的第二半导体结构的示例性制造过程。
图6示出了根据本公开的一些实施例的用于键合第一半导体结构和第二半导体结构的示例性制造过程。
图7A和7B示出了根据本公开的一些实施例的用于形成包括虚设键合触点和虚设互连的第一半导体结构的示例性制造过程。
图8A和8B示出了根据本公开的一些实施例的用于形成包括虚设键合触点和虚设互连的第二半导体结构的示例性制造过程。
图9示出了根据本公开的一些实施例的用于键合第一半导体结构和第二半导体结构的另一示例性制造过程。
图10是根据本公开的一些实施例的用于形成包括虚设键合触点的示例性键合的半导体器件的方法的流程图。
图11是根据本公开的一些实施例的用于形成包括虚设键合触点和虚设互连的示例性键合的半导体器件的方法的流程图。
将参考附图来说明本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员而言显而易见的是，本公开还可以用于各种其它应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“某一”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。
应当容易理解的是，本公开中的“在...上”、“在...上方”和“在...之上”的含义应以最宽泛的方式来解释，从而“在......上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在......上方”或“在......之上”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文中使用诸如“在...之下”、“在...下方”、“下”、“在...上方”、“上”等的空间相对术语来描述如附图所示的一个元件或特征与另一个(另一些)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或在其它取向)并且同样可以相应地解释本文中使用的空间相关描述词。
如在本文中所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如在本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如在本文中所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如在本文中所使用的，术语“约”表示可以基于与所涉及的半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如在本文中所使用的，术语“3D存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。
在高密度、低特征尺寸(例如，低于0.5μm)的混合键合工艺中，为了增加键合产量，键合界面的相对侧上的键合触点通常由两个双镶嵌工艺制成，每个工艺涉及两个图案化过程(例如，两个光刻和显影过程)。为了降低使用四个图案化过程的高成本，已经提出了仅涉及三个或甚至两个图案化过程的制造工艺来制造键合触点。然而，已知的工艺不能在键合界面处形成虚设键合触点，以在键合界面处实现所需的金属和电介质分布的均匀性，从而降低了键合产量和强度。例如，金属局部密度的变化可能导致在随后的化学机械抛光(CMP)过程期间腐蚀控制和凹陷控制的不均匀性。而且，缺少虚设键合触点可能导致大量的金属-电介质键合和电介质-电介质键合区域，其具有比金属-金属键合区域更低的键合强度。
根据本公开的各种实施例提供了使用虚设键合触点的混合键合，以提高键合产量和强度。在键合界面的至少一侧上的虚设键合触点和功能键合触点可以在单个图案化过程中制成，从而降低了工艺成本。在一些实施例中，可以通过基于下层中的互连的设计添加虚设键合触点来控制键合触点的局部密度，以增加键合产量和强度。在一些实施例中，在键合界面的每一侧上的虚设键合触点和功能键合触点在单个图案化过程中制成，从而进一步降低了混合键合工艺的成本。可以将虚设互连添加到互连层中，以便能够在单个图案化过程中在上层中添加额外的虚设键合触点，而不会影响键合的器件中的电连接。
图1示出了根据本公开的一些实施例的示例性键合的半导体器件100的横截面。为了便于描述，将键合的半导体器件100描述为非单片式3D存储器件。然而，应当理解，键合的半导体器件100不限于3D存储器件，可以包括任何适当的键合的半导体器件，其可以使用虚设键合触点来改善键合界面性质，如下面所详细描述的。应当理解，如本文所公开的在其键合界面处包括虚设键合触点的键合的半导体器件不限于图1所示的示例，可以包括2D、2.5D或3D架构的任何其它适当的半导体器件，例如逻辑器件、易失性存储器件(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))以及非易失性存储器件(例如，闪存)。
键合的半导体器件100表示非单片式3D存储器件的示例。术语“非单片式”意味着键合的半导体器件100的部件(例如，外围器件和存储器阵列器件)可以分别形成在不同的衬底上，然后进行键合以形成键合的半导体器件。键合的半导体器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当的材料。
注意，在图1中包括x和y轴以进一步示出具有衬底102的键合的半导体器件100中的部件的空间关系。衬底102包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如在本文中所使用的，当衬底在y方向(即竖直方向)上位于半导体器件的最低平面中时，在y方向上相对于半导体器件的衬底(例如，衬底102)确定一个部件(例如，层或器件)是在半导体器件(例如，键合的半导体器件100)的另一部件(例如，层或器件)“上”、“上方”还是“下方”。在整个本公开中应用了用于描述空间关系的相同概念。
键合的半导体器件100可以包括两个半导体结构，即，在键合界面158处以面对面方式键合的存储器阵列器件芯片160和外围器件芯片162。在一些实施例中，键合界面158由于混合键合(也被称为“金属/电介质混合键合”)而设置在存储器阵列器件芯片160与外围器件芯片162之间，混合键合是一种直接键合技术(例如，在不使用中间层(例如，焊料或粘合剂)的情况下在表面之间形成键合)并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面158是存储器阵列器件芯片160与外围器件芯片162相遇并键合的位置。实际上，键合界面158可以是具有一定厚度的层，其包括存储器阵列器件芯片160的底表面和外围器件芯片162的底表面。应当理解，尽管在图1中存储器阵列器件芯片160设置在外围器件芯片162上方，但在一些实施例中，它们的相对位置可以颠倒。例如，在另一键合的半导体器件中存储器阵列器件芯片160可以设置在外围器件芯片162下方。
外围器件芯片162可以包括衬底102上的外围器件层103。外围器件层103可以包括形成在衬底102上的外围器件(例如，多个晶体管104)。晶体管104可以形成在衬底102“上”，其中每个晶体管104的整体或部分形成在衬底102中(例如，在衬底102的顶表面下方)和/或直接在衬底102上。隔离区域(例如，浅沟槽隔离(STI)，未示出)和掺杂区域(例如，晶体管104的源极区和漏极区，未示出)可以形成在衬底102中。
在一些实施例中，外围器件层103的外围器件可以包括用于促进键合的半导体器件100的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围器件层103的外围器件可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术(也被称为“CMOS芯片”)在衬底102上形成外围器件层103的外围器件。
外围器件芯片162可以包括在外围器件层103上方的互连层106(在本文中被称为“外围互连层”)，以进行来往于外围器件层103的电信号传输。外围互连层106可以包括多个互连108(在本文中也被称为“触点”)，包括横向互连线和竖直互连接入(通孔)触点。如在本文中所使用的，术语“互连”可以广泛地包括任何适当类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。如下面所详细描述的，外围互连层106中的互连108可以包括电连接到外围器件的功能互连，并且可选地，还包括没有电连接到外围器件层103中的任何外围器件的虚设互连。外围互连层106还可以包括一个或多个层间电介质(ILD)层(也被称为“金属间电介质(IMD)层”)，其中可以形成互连线和通孔触点。即，外围互连层106可以在多个ILD层中包括互连108。外围互连层106中的互连108可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。外围互连层106中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图1所示，外围器件芯片162还可以包括在键合界面158处以及在外围互连层106和外围器件层103上方的键合层111。键合层111可以包括多个键合触点112和电隔离键合触点112的电介质113。键合触点112可以包括功能键合触点112-1，每个功能键合触点112-1是外围器件芯片162与存储器阵列器件芯片160之间的电连接的一部分。键合触点112还可以包括虚设键合触点112-2，每个虚设键合触点112-2都不是外围器件芯片162与存储器阵列器件芯片160之间的任何电连接的一部分。如下面所详细描述的，虚设键合触点112-2可以用于增加键合界面158处的键合触点112的局部密度，以增加键合产量和强度。键合触点112可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层111的剩余区域可以由电介质113形成，电介质113包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层111中的键合触点112和电介质113可以用于混合键合，如下面所详细描述的。
在一些实施例中，存储器阵列器件芯片160是NAND闪存器件，其中存储单元以NAND存储串114的阵列的形式提供，每个存储串114在外围器件层103上方竖直延伸。存储器阵列器件层120可以包括NAND存储串114，其竖直延伸穿过各自包括导体层116和电介质层118(在本文中被称为“导体/电介质层对”)的多个对。堆叠的导体/电介质层对在本文中也被称为“存储堆叠层”。存储器中的导体层116和电介质层118可以在竖直方向上交替堆叠。
如图1所示，每个NAND存储串114可以包括半导体沟道124和电介质层(也被称为“存储膜”)。在一些实施例中，半导体沟道124包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是复合层，包括隧穿层126、存储层128(也被称为“电荷捕获/存储层”)和阻隔层(未示出)。每个NAND存储串114可以具有圆柱形状(例如，柱形)。根据一些实施例，沿径向从柱的中心朝外表面依次布置半导体沟道124、隧穿层126、存储层128和阻隔层。隧穿层126可以包括氧化硅、氮氧化硅或其任何组合。存储层128可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些实施例中，NAND存储串114还包括多个控制栅极(每个控制栅极是字线的一部分)。存储堆叠层中的每个导体层116可以用作每个NAND存储串114的存储单元的控制栅极。每个NAND存储串114可以包括在其上端的源极选择栅极和在其下端的漏极选择栅极。如在本文中所使用的，部件(例如，NAND存储串114)的“上端”是在y方向上远离衬底102的端部，部件(例如，NAND存储串114)的“下端”是在y方向上更靠近衬底102的端部。
在一些实施例中，存储器阵列器件芯片160还包括设置在NAND存储串114上方并与其接触的半导体层130。存储器阵列器件层120可以设置在半导体层130下方。在一些实施例中，半导体层130包括由隔离区电隔离的多个半导体插塞132。在一些实施例中，每个半导体插塞132设置在相应的NAND存储串114的上端，并且用作相应的NAND存储串114的漏极，因此可以被认为是相应的NAND存储串114的一部分。半导体插塞132可以包括单晶硅。半导体插塞132可以是未掺杂的、由p型或n型掺杂剂部分掺杂的(在厚度方向和/或宽度方向上)，或者完全掺杂的。
在一些实施例中，存储器阵列器件芯片160包括形成在一个或多个ILD层中并与存储器阵列器件层120中的诸如字线(例如，导体层116)和NAND存储串114的部件接触的局部互连。局部互连可以包括字线通孔触点136、源极线通孔触点138和位线通孔触点140。每个局部互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。字线通孔触点136可以竖直延伸穿过一个或多个ILD层。每个字线通孔触点136可以与相应的导体层116接触，以单独寻址键合的半导体器件100的相应字线。每个源极线通孔触点138可以与相应的NAND存储串114的源极接触。位线通孔触点140可以竖直延伸穿过一个或多个ILD层。每个位线通孔触点140可以电连接到NAND存储串114的相应半导体插塞132(例如，漏极)，以单独寻址相应的NAND存储串114。
与外围器件芯片162类似，存储器阵列器件芯片160还可以包括用于进行来往于NAND存储串114的电信号传输的互连层。如图1所示，存储器阵列器件芯片160可以包括存储器阵列器件层120下方的互连层142(在本文中被称为“阵列互连层”)。阵列互连层142可以包括多个互连144，包括一个或多个ILD层中的互连线和通孔触点。如下面所详细描述的，阵列互连层142中的互连144可以包括电连接到NAND存储串114的功能互连，并且可选地，还包括没有电连接到存储器阵列器件层120中的任何NAND存储串114的虚设互连。
如图1所示，存储器阵列器件芯片160还可以包括在键合界面158处以及在阵列互连层142和存储器阵列器件层120下方的键合层147。键合层147可以包括多个键合触点148和电隔离键合触点148的电介质149。键合触点148可以包括功能键合触点148-1，每个功能键合触点148-1都是外围器件芯片162与存储器阵列器件芯片160之间的电连接的一部分。键合触点148还可以包括虚设键合触点148-2，每个虚设键合触点148-2都不是外围器件芯片162与存储器阵列器件芯片160之间的任何电连接的一部分。如下面所详细描述的，虚设键合触点148-2可以用于增加键合界面158处的键合触点148的局部密度以增加结合产量和强度。键合触点148可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层147的剩余区域可以用电介质149形成，电介质149包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层147中的键合触点148和电介质149可以用于混合键合，如下面所详细描述的。
如图1所示，另一互连层150(在本文中被称为“BEOL互连层”)可以设置在存储器阵列器件层120上方，并且可以包括互连，例如一个或多个ILD层中的互连线152和通孔触点154。BEOL互连层150还可以包括在键合的半导体器件100的顶部处的接触焊盘156和再分布层(未示出)，用于引线键合和/或与内插物键合。BEOL互连层150和阵列互连层142可以形成在存储器阵列器件层120的相对侧上。在一些实施例中，BEOL互连层150中的互连线152、通孔触点154和接触焊盘156可以在键合的半导体器件100与外部电路之间传输电信号。
如图1所示，键合界面158可以形成在键合层111与147之间。根据一些实施例，键合触点112在键合界面158处与键合触点148接触，电介质113与电介质149接触。在一些实施例中，一对功能键合触点112-1和148-1在键合界面158处彼此接触，并且一对功能键合触点112-1和148-1分别与键合界面158的相对侧上的一对互连108和144接触。在一些实施例中，一对虚设键合触点112-2和148-2也在键合界面158处彼此接触。作为用于改善针对混合键合的键合界面158处的金属密度和均匀性的虚设键合触点，成对的虚设键合触点112-2和148-2在键合界面158的至少一侧上与功能互连分隔开(例如，在外围互连层106和/或阵列互连层142中)以避免在存储器阵列器件芯片160与外围器件芯片162之间形成电连接。在一些实施例中，外围互连层106和阵列互连层142包括没有电连接到NAND存储串114和晶体管104的一对虚设互连，并且一对虚设键合触点112-2和148-2可以分别与键合界面158的相对侧上的这对虚设互连接触，而不在存储器阵列器件芯片160与外围器件芯片162之间形成电连接。在一些实施例中，一对电介质113和149也在键合界面158处彼此接触。
图2A和2B示出了根据本公开的各种实施例的包括虚设键合触点的各种示例性键合的半导体器件的横截面。图2A示出了根据一些实施例的包括第一半导体结构202和第二半导体结构204的键合结构200。如图2A所示，根据一些实施例，第一半导体结构202设置在键合结构200中的第二半导体结构204的下方，并且包括衬底206。第一半导体结构202还可以包括衬底206上方的第一器件层208。在一些实施例中，第一半导体结构202是外围器件芯片或存储器阵列器件芯片，并且第一器件层208包括外围器件或NAND存储串，分别如上面在图1中所描述的那样。类似地，第二半导体结构204可以包括第二器件层222。在一些实施例中，第二半导体结构204是存储器阵列器件芯片或外围器件芯片，并且第二器件层222包括NAND存储串或外围器件，分别如上面在图1中所描述的那样。键合结构200还可以包括第一半导体结构202与第二半导体结构204之间的键合界面203。应当理解，键合结构200可以包括2D、2.5D或3D架构的任何其它适当的半导体器件，例如逻辑器件、易失性存储器件(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))以及非易失性存储器件(例如，闪存)。
第一半导体结构202还可以包括在第一器件层208上方的第一互连层210。根据一些实施例，第一互连层210包括在一个或多个ILD层中的互连212和214。可以在第一互连层210中形成两种类型的互连212和214，这取决于它们的功能。在一些实施例中，每个互连212是功能MEOL或BEOL互连(例如，互连线或通孔触点)，其电连接到第一半导体结构202的第一器件层208和第二半导体结构204的第二器件层222二者以跨键合界面203并在第一半导体结构202与第二半导体结构204之间传输电信号。互连214可以是功能MEOL或BEOL互连(例如，互连线或通孔触点)，其电连接到第一半导体结构202的第一器件层208但不电连接到第二半导体结构204的第二器件层222以在第一半导体结构202内传输电信号。在一些实施例中，互连214是没有电连接到第一半导体结构202的第一器件层208的虚设互连。第一互连层210中的互连212和214可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第一互连层210中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第一半导体结构202还可以包括在第一互连层210上方的第一键合层216。根据一些实施例，第一键合层216包括在一个ILD层中的键合触点218和220。为了降低制造成本，可以在单个ILD层中通过单个图案化过程(例如，仅涉及一个光刻和显影过程)来形成第一键合层216。结果，在一些实施例中，每个键合触点218或220具有标称相同的临界尺寸(例如，通孔触点的直径)。在一些实施例中，与双镶嵌触点相反，每个键合触点218或220是单镶嵌触点。可以在第一键合层216中形成两种类型的键合触点218和220，这取决于其是否是第一半导体结构202与第二半导体结构204之间的电连接的一部分。在一些实施例中，每个键合触点218是功能键合触点，其是跨键合界面203并且在第一半导体结构202与第二半导体结构204之间的电连接的一部分。在一些实施例中，键合触点220是虚设键合触点，其不是跨键合界面203并且在第一半导体结构202与第二半导体结构204之间的电连接的一部分。第一键合层216中的键合触点218和220可以包括导电材料，包括但不限于W、Co、Cu、Al或其任何组合。在一些实施例中，键合触点218和220由Cu制成，用于混合键合。
如上所述，键合触点的密度可以影响混合键合。除了电互连所需的功能键合触点218之外，可以通过在第一键合层216中添加虚设键合触点220来增加键合触点的密度以提高混合键合产量和强度。在一些实施例中，为了最大化第一键合层216中的键合触点密度，互连212和214中的每一个与键合触点218和220中的相应一个接触。例如，第一互连层210中的互连212和214以及第一键合层216中的键合触点218和220具有一对一的映射关系，并且第一键合层216中的键合触点218和220的数量与第一互连层210中的互连212和214的数量相同。每个互连212或214可以用作用于形成相应的键合触点218或220的蚀刻停止层。根据一些实施例，在没有下方的互连212和214的区域中，由于缺少下方的蚀刻停止层而没有形成键合触点218或220(并且通过单个图案化过程形成第一键合层216中的所有键合触点218和220)。
第一键合层216还可以包括在键合触点218与220之间并且电隔离键合触点218和220的电介质221。第一键合层216中的电介质221可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低-k电介质或其任何组合。在一些实施例中，电介质221由氧化硅制成，用于混合键合。
在键合界面203的相对侧上，第二半导体结构204还可以包括在第二器件层222下方的第二互连层224。根据一些实施例，第二互连层224包括在一个或多个ILD层中的互连226和228。可以在第二互连层224中形成两种类型的互连226和228，这取决于它们的功能。在一些实施例中，每个互连226是功能MEOL或BEOL互连(例如，互连线或通孔触点)，其电连接到第一半导体结构202的第一器件层208和第二半导体结构204的第二器件层222二者以跨键合界面203并且第一半导体结构202与第二半导体结构204之间传输电信号。互连228可以是功能MEOL或BEOL互连(例如，互连线或通孔触点)，其电连接到第二半导体结构204的第二器件层222但不电连接到第一半导体结构202的第一器件层208以在第二半导体结构204内传输电信号。在一些实施例中，互连228是没有电连接到第二半导体结构204的第二器件层222的虚设互连。第二互连层224中的互连226和228可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第二互连层224中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第二半导体结构204还可以包括在第二互连层224下方的第二键合层230。根据一些实施例，第二键合层230包括在两个ILD层中的键合触点232、234和236。与第一键合层216不同，第二键合层230可以通过两个图案化过程(例如，两个光刻和显影过程)形成。结果，第二键合层230中的键合触点232、234和236可以以各种设计形成。在一些实施例中，键合触点232是双镶嵌触点，而键合触点234和236是单镶嵌触点。例如，通过两个图案化过程，键合触点232可以包括在一个ILD层中具有第一临界尺寸的第一部分232-1和在另一个ILD层中具有与第一临界尺寸不同的第二临界尺寸的第二部分232-2。如图2A所示，键合触点232的第一部分232-1可以与第二互连层224中的相应互连226接触，并且键合触点232的第二部分232-2可以在键合界面203的相对侧上与相应的键合触点218接触。因此，键合触点232可以与第二互连层224中的相应互连226接触。相反，键合触点234和236均不包括与第二互连层224中的任何互连接触的第一部分，从而与第二互连层224中的互连226和228分隔开。
可以在第二键合层230中形成两种类型的键合触点232、234和236，这取决于其是否是第一半导体结构202与第二半导体结构204之间的电连接的一部分。在一些实施例中，每个键合触点232是功能键合触点，其是跨键合界面203并且在第一半导体结构202与第二半导体结构204之间的电连接的一部分。在一些实施例中，键合触点234或236是虚设键合触点，其不是跨键合界面203并且在第一半导体结构202与第二半导体结构204之间的电连接的一部分。第二键合层230中的键合触点232、234和236可以包括导电材料，包括但不限于W、Co、Cu、Al或其任何组合。在一些实施例中，键合触点232、234和236由Cu制成，用于混合键合。
如上所述，键合触点的密度可以影响混合键合。除了电互连所需的功能键合触点232之外，可以通过在第二键合层230中添加虚设键合触点234(其可以在键合界面203处与相应的虚设键合触点220形成高强度Cu-Cu熔接键合)来增加键合触点的密度，以提高混合键合产量和强度。在一些情况下，由于缺少第一互连层210中的下方互连以用作蚀刻停止层，第二键合层230中的虚设键合触点236可以在键合界面203的相对侧上的第一键合层216中不具有相应的虚设键合触点。结果，也可以在虚设键合触点236与电介质221之间形成Cu-SiO2键合。即，根据一些实施例，第一键合层216中的每个键合触点218或220跨键合界面203与第二键合层230中的相应键合触点232或234接触，而第二键合层230中的一个或多个键合触点(例如，虚设键合触点236)不与第一键合层216中的任何结合触点接触。因此，在一些实施例中，第二键合层230中的键合触点232、234和236的数量大于第一键合层216中的键合触点218和220的数量。
第二键合层230还可以包括在键合触点232、234和236之间并且电隔离键合触点232、234和236的电介质237。第二键合层230中的电介质237可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，电介质237由氧化硅制成，用于混合键合。
如图2A所示，在键合结构200中，一对功能键合触点218和232可以在键合界面203处彼此接触，并且还分别与键合界面203的相对侧上的一对互连212和226接触，以电连接这对互连212和226。因此，通过这对功能键合触点218和232，可以在这对互连212和226之间形成电连接。根据一些实施例，这对功能键合触点218和232也在键合界面203处形成高强度Cu-Cu熔接键合。另一方面，在一些实施例中。一对虚设键合触点220和234也在键合界面203处彼此接触，以在键合界面203处形成高强度Cu-Cu熔接键合。根据一些实施例，这对虚设键合触点220和234与键合界面203的一侧上的互连214(通过虚设键合触点220)接触，但与键合界面203的相对侧上的任何互连226或228分隔开，从而避免跨键合界面203在互连之间形成电连接。在一些实施例中，至少一个虚设键合触点236在键合界面203处与任何键合触点218或220分隔开，因此一对虚设键合触点236和电介质221在键合界面203处形成Cu-SiO2键合。在一些实施例中，第一键合层216和第二键合层230的剩余区域(例如，电介质221和237)在键合界面203处形成SiO2-SiO2共价键合。
图2B示出了键合结构201，除了交换第一半导体结构202和第二半导体结构204中的部件的相对竖直位置之外，其类似于图2A所示的键合结构200。换言之，键合结构200(除衬底206之外)可以沿着键合界面203竖直翻转，以成为键合结构201。然而，可以将虚设键合触点添加到键合结构200和201以在键合界面203处增加键合触点密度(在一些实施例中，Cu-Cu熔接键合)，以实现更好的键合性能。虚设键合触点的设计和布置可以使在形成虚设键合触点中总图案化过程减少，从而降低制造成本。例如，在键合界面203的一侧，键合触点可以是通过单个图案化过程形成的所有单镶嵌触点。
图3示出了根据本公开的一些实施例的包括虚设键合触点和虚设互连的示例性键合结构300的横截面。与仅在键合界面的一侧上的键合触点是通过单个图案化过程形成的单镶嵌触点的键合结构200和201不同，在图3中的键合结构300中，在第一半导体结构302与第二半导体结构304之间的键合界面303的两侧上的键合触点可以是通过单个图案化过程形成的单镶嵌触点。通过进一步减少用于形成键合触点的图案化过程的数量，可以进一步降低制造成本。
如图3所示，根据一些实施例，第一半导体结构302设置在键合结构300中的第二半导体结构304的下方，并且包括衬底306。第一半导体结构302还可以包括衬底306上方的第一器件层308。在一些实施例中，第一半导体结构302是外围器件芯片或存储器阵列器件芯片，并且第一器件层308包括外围器件或NAND存储串，分别如上面在图1中所描述的那样。类似地，第二半导体结构304可以包括第二器件层322。在一些实施例中，第二半导体结构304是存储器阵列器件芯片或外围器件芯片，并且第二器件层322包括NAND存储串或外围器件，分别如上面在图1中所描述的那样。
第一半导体结构302还可以包括在第一器件层308上方的第一互连层310。根据一些实施例，第一互连层310包括在一个或多个ILD层中的互连312和314。可以在第一互连层310中形成两种类型的互连312和314，这取决于它们的功能。在一些实施例中，每个互连312是功能MEOL或BEOL互连(例如，互连线或通孔触点)，其电连接到第一半导体结构302的第一器件层308和第二半导体结构304的第二器件层322二者以跨键合界面302并在第一半导体结构302与第二半导体结构304之间传输电信号。在一些实施例中，每个互连314是没有电连接到第一半导体结构302的第一器件层308(以及例如其中的外围器件或NAND存储串)的虚设互连。如下面所详细描述的，可以将虚设互连314添加到第一互连层310中，以便允许在其上方形成更多的虚设键合触点，从而进一步增加键合界面303处的键合触点密度。第一互连层310中的互连312和314可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第一互连层310中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第一半导体结构302还可以包括在第一互连层310上方的第一键合层316。根据一些实施例，第一键合层316包括在一个ILD层中的键合触点318和320。为了降低制造成本，可以在单个ILD层中通过单个图案化过程(例如，仅涉及一个光刻和显影过程)来形成第一键合层316。结果，在一些实施例中，每个键合触点318或320具有标称相同的临界尺寸(例如，通孔触点的直径)。在一些实施例中，与双镶嵌触点相反，每个键合触点318或320是单镶嵌触点。可以在第一键合层316中形成两种类型的键合触点318和320，这取决于其是否是第一半导体结构302与第二半导体结构304之间的电连接的一部分。在一些实施例中，每个键合触点318是功能键合触点，其与相应的功能互连312接触，并且是跨键合界面303并且在第一半导体结构302与第二半导体结构304之间的电连接的一部分。在一些实施例中，键合触点320是虚设键合触点，其与相应的虚设互连314接触，并且不是跨键合界面303并且在第一半导体结构302与第二半导体结构304之间的电连接的一部分。第一键合层316中的键合触点318和320可以包括导电材料，包括但不限于W、Co、Cu、Al或其任何组合。在一些实施例中，键合触点318和320由Cu制成，用于混合键合。
如上所述，键合触点的密度可以影响混合键合。除了电互连所需的功能键合触点318之外，可以通过在第一互连层310中添加虚设互连314以及在第一键合层316中添加相应的虚设键合触点320来增加键合触点的密度以提高混合键合产量和强度。在一些实施例中，为了最大化第一键合层316中的键合触点密度，互连312和314中的每一个与键合触点318和320中的相应一个接触。例如，第一互连层310中的互连312和314以及第一键合层316中的键合触点318和320具有一对一的映射关系，并且第一键合层316中的键合触点318和320的数量与第一互连层310中的互连312和314的数量相同。每个互连312或314可以用作用于形成相应的键合触点318或320的蚀刻停止层。根据一些实施例，在没有下方的互连312和314的区域中，由于缺少下方的蚀刻停止层而没有形成键合触点318或320(并且通过单个图案化过程形成第一键合层316中的所有键合触点318和320)。
第一键合层316还可以包括在键合触点318与320之间并且电隔离键合触点318和320的电介质321。第一键合层316中的电介质321可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低-k电介质或其任何组合。在一些实施例中，电介质321由氧化硅制成，用于混合键合。
在键合界面303的相对侧上，第二半导体结构304还可以包括在第二器件层322下方的第二互连层224。根据一些实施例，第二互连层324包括在一个或多个ILD层中的互连326和328。可以在第二互连层324中形成两种类型的互连326和328，这取决于它们的功能。在一些实施例中，每个互连326是功能MEOL或BEOL互连(例如，互连线或通孔触点)，其电连接到第一半导体结构302的第一器件层308和第二半导体结构304的第二器件层322二者以跨键合界面303并且第一半导体结构302与第二半导体结构304之间传输电信号。在一些实施例中，每个互连328是没有电连接到第二半导体结构304的第二器件层322(以及例如其中的外围器件或NAND存储串)的虚设互连。如下面所详细描述的，可以将虚设互连328添加到第二互连层324中，以便允许在其下方形成更多的虚设键合触点，从而进一步增加键合界面303处的键合触点密度。第二互连层324中的互连326和328可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第二互连层324中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第二半导体结构304还可以包括在第二互连层324下方的第二键合层330。根据一些实施例，与图2A和2B中具有两个ILD层的第二键合层230不同，第二键合层330包括一个ILD层中的键合触点332和334。为了降低制造成本，也可以在单个ILD层中通过单个图案化过程(例如，仅涉及一个光刻和显影过程)来形成第二键合层330，就像在键合界面303的相对侧上的第一键合层316一样。结果，在一些实施例中，每个键合触点332或334具有标称相同的临界尺寸(例如，通孔触点的直径)。在一些实施例中，与双镶嵌触点相反，每个键合触点332或334是单镶嵌触点。可以在第二键合层330中形成两种类型的键合触点332和334，这取决于其是否是第一半导体结构302与第二半导体结构304之间的电连接的一部分。在一些实施例中，每个键合触点332是功能键合触点，其与相应的功能互连326接触，并且是跨键合界面303并且在第一半导体结构302与第二半导体结构304之间的电连接的一部分。在一些实施例中，键合触点334是虚设键合触点，其与相应的虚设互连328接触，并且不是跨键合界面303并且在第一半导体结构302与第二半导体结构304之间的电连接的一部分。第二键合层330中的键合触点332和334可以包括导电材料，包括但不限于W、Co、Cu、Al或其任何组合。在一些实施例中，键合触点332和334由Cu制成，用于混合键合。
如上所述，键合触点的密度可以影响混合键合。除了电互连所需的功能键合触点332之外，可以通过在第二互连层324中添加虚设互连328以及在第二键合层330中添加相应的虚设键合触点334来增加键合触点的密度，以提高混合键合产量和强度。在一些实施例中，为了最大化第二键合层330中的键合触点密度，互连326和328中的每一个与键合触点332和334中的相应一个接触。例如，第二互连层324中的互连326和328以及第二键合层330中的键合触点332和334具有一对一的映射关系，并且第二键合层330中的键合触点332和334的数量与第二互连层324中的互连326和328的数量相同。每个互连326或328可以用作用于形成相应的键合触点332或334的蚀刻停止层。根据一些实施例，在没有下方的互连326和328的区域中，由于缺少下方的蚀刻停止层而没有形成键合触点332或334(并且通过单个图案化过程形成第二键合层330中的所有键合触点332和334)。
第二键合层330还可以包括在键合触点332与334之间并且电隔离键合触点332和334的电介质335。第二键合层330中的电介质335可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，电介质335由氧化硅制成，用于混合键合。
与其中第二键合层230(通过两个图案化过程形成)中的键合触点的数量可以大于第一键合层216(通过单个图案化过程形成)中的键合触点的数量的图2A和2B不同，在图3中，第二键合层330(通过单个图案化过程形成)中的键合触点332和334的数量与第一键合层316(通过单个图案化过程形成)中的键合触点的数量相同。第一键合层316中的每个键合触点318或320可以在键合界面303处与第二键合层330中的相应键合触点332或334接触。换言之，根据一些实施例，键合界面303的相对侧上的键合触点具有一对一映射关系。因为功能键合触点318和332是成对的，并且虚设键合触点320和334也是成对的，所以没有键合触点可以与电介质321或335配对以形成例如Cu-SiO2键合。因此，可以在键合界面303处进一步增加高强度Cu-Cu键合的数量，以提高键合性能。
如图3所示，在键合结构300中，一对功能键合触点318和332可以在键合界面303处彼此接触，并且还分别与键合界面303的相对侧上的一对功能互连312和326接触，以电连接这对功能互连312和326。因此可以通过这对功能键合触点318和332在这对功能互连312和326之间形成电连接。根据一些实施例，这对功能键合触点318和332也在键合界面303处形成高强度Cu-Cu熔接键合。另一方面，在一些实施例中，一对虚设键合触点320和334也在键合界面303处彼此接触，以在键合界面303处形成高强度Cu-Cu熔接键合。根据一些实施例，这对虚设键合触点320和334在键合界面303的相对侧上与一对虚设互连314和328接触。在一些实施例中，第一键合层316和第二键合层330的剩余区域(例如，电介质321和335)在键合界面303处形成SiO2-SiO2共价键合。
通过在键合界面303的两侧引入虚设互连314和328，可以增加布置虚设键合触点320和332的灵活性。在一些实施例中，为了进一步提高混合键合产量和强度，键合界面303的每一侧上的键合触点在平面图(未示出)中标称上均匀地设置在键合界面303处。在一些实施例中，通过相应地添加成对的虚设互连和虚设触点，可以调整键合触点的局部密度和/或全局密度以适应键合结构300的各种设计。
应当理解，键合结构200、201或300可以包括其它结构或与其它结构组合，例如器件层、互连层和衬底，以形成2D、2.5D或3D架构的任何适当的半导体器件，例如逻辑器件、易失性存储器件(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))，以及非易失性存储器件(例如，闪存)。
图4A和4B示出了根据本公开的一些实施例的用于形成包括虚设键合触点的第一半导体结构的示例性制造过程。图5A-5C示出了根据本公开的一些实施例的用于形成包括虚设键合触点的第二半导体结构的示例性制造过程。图6示出了根据本公开的一些实施例的用于键合第一半导体结构和第二半导体结构的示例性制造过程。图10是根据本公开的一些实施例的用于形成包括虚设键合触点的示例性键合的半导体器件的方法的流程图。图4-6和10中所示的键合的半导体器件的示例包括图2A和2B中所示的键合结构200和201。将一起说明图4-6和10。应当理解，方法1000中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其它操作。此外，一些操作可以同时执行，或者以与图4-6和10中所示的不同顺序执行。
参考图10，方法1000开始于操作1002，其中在第一衬底上方形成包括多个第一互连的第一互连层。第一衬底可以是硅衬底。在一些实施例中，在形成第一互连层之前，在第一衬底与第一互连层之间形成第一器件层。第一器件层可以包括NAND存储串或外围器件。
如图4A所示，在硅衬底402上方形成第一器件层404。在一些实施例中，第一器件层404是包括通过多个工艺(包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺)形成在硅衬底402上的多个晶体管(未示出)的外围器件层。
在一些实施例中，第一器件层404是包括多个NAND存储串(未示出)的存储器阵列器件层，每个NAND存储串竖直延伸穿过形成在硅衬底402上的存储堆叠层(未示出)。为了形成存储堆叠层，可以通过一个或多个薄膜沉积工艺(包括但不限于CVD、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)在硅衬底402上形成包括牺牲层(例如，氮化硅)和电介质层(例如，氧化硅)的交替堆叠层的电介质堆叠层。然后可以通过栅极替换工艺(即，用导体层替换电介质堆叠层中的牺牲层)在硅衬底402上形成存储堆叠层。在一些实施例中，用于形成NAND存储串的制造过程包括形成竖直延伸穿过电介质堆叠层的半导体沟道，在半导体沟道与电介质堆叠层之间形成复合电介质层(存储膜)，包括但不限于，隧穿层、存储层和阻隔层。可以通过一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其它适合的工艺或其任何组合)来形成半导体沟道和存储膜。
如图4A所示，在第一器件层404上方形成第一互连层406。第一互连层406可以包括互连408和410，包括在一个或多个ILD层中的互连线和通孔触点，以与第一器件层404进行电连接。在一些实施例中，第一互连层406包括多个ILD层和其中通过多个工艺形成的互连。例如，互连408和410可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合)沉积的导电材料。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
方法1000前进到操作1004，如图6所示，其中在第一互连层上方形成包括多个第一键合触点的第一键合层，使得每个第一互连与第一键合触点中的相应一个接触。也可以在第一键合层中形成第一电介质。在一些实施例中，第一键合层中的第一键合触点通过单个图案化过程形成。在一些实施例中，第一键合触点的数量与第一互连的数量相同。根据一些实施例，每个第一键合触点具有标称相同的临界尺寸。
如图4B所示，通过薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在第一互连层406的顶表面上沉积一层电介质411。根据一些实施例，在电介质411中形成键合触点414和416，以在第一互连层406和第一器件层404上方形成第一键合层412。可以通过仅涉及一个光刻过程的单个图案化过程来图案化键合触点414和416。在一些实施例中，通过单个图案化过程来图案化蚀刻掩模(光刻胶和/或硬掩模)，以仅在下方形成互连408和410的区域处暴露电介质411。然后可以使用干法蚀刻和/或湿法蚀刻穿过第一键合层412蚀刻开口(例如，通路孔和/或沟槽)，直到被作为蚀刻停止层的下方互连408和410停止。键合触点414和416可以包括随后通过一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积、或其任何组合)依次沉积的阻挡/粘附层和导体(例如，金属)，以填充开口。可以通过CMP去除多余的导体，并且可以平坦化第一键合层412的顶表面以进行键合。
方法1000前进到操作1006，如图10所示，其中在第二衬底上方形成包括多个第二互连的第二互连层。第二衬底可以是硅衬底。在一些实施例中，在形成第二互连层之前，在第二衬底与第二互连层之间形成第二器件层。第二器件层可以包括外围器件或NAND存储串。
如图5A所示，在硅衬底502上方形成第二器件层504。在一些实施例中，第二器件层504是包括多个NAND存储串(未示出)的存储器阵列器件层，每个NAND存储串竖直延伸穿过形成在硅衬底502上的存储堆叠层(未示出)。形成存储器阵列器件层上的细节如上所述，不再重复。在一些实施例中，第二器件层504是包括通过多个工艺(包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、植入、CMP和任何其它适当工艺)形成在硅衬底502上的多个晶体管(未示出)的外围器件层。
如图5A所示，在第二器件层504上方形成第二互连层506。第二互连层506可以包括互连508，包括在一个或多个ILD层中的互连线和通孔触点，以与第二器件层504进行电连接。在一些实施例中，第二互连层506包括多个ILD层和其中通过多个工艺形成的互连。例如，互连508可包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合)沉积的导电材料。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
方法1000前进到操作1008，如图10所示，其中在第二互连层上方形成包括多个第二键合触点的第二键合层，使得至少一个第二键合触点与第二互连中的相应一个接触，并且至少另一个第二键合触点与第二互连分隔开。也可以在第二键合层中形成第二电介质。在一些实施例中，第二键合层中的第二键合触点通过两个图案化过程形成。在一些实施例中，为了形成第二键合层，通过两个图案化过程中的一个在第二互连上方形成第二键合触点的第一部分，并且通过两个图案化过程中的另一个在第二键合触点的第一部分上方形成第二键合触点的第二部分。根据一些实施例，第二键合触点的第二部分的数量大于第二键合触点的第一部分的数量。
如图5B中所示，通过薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在第二互连层506的顶表面上沉积第一层电介质509。根据一些实施例，在电介质509中形成键合触点的第一部分512-1，以在第二互连层506和第二器件层504上方形成第一键合子层510-1。可以通过涉及一个光刻过程的第一图案化过程来图案化键合触点的第一部分512-1。在一些实施例中，通过第一图案化过程来图案化蚀刻掩模(光刻胶和/或硬掩模)，以仅在要形成跨芯片电连接的区域处暴露电介质509。然后可以使用干法蚀刻和/或湿法蚀刻穿过第一键合子层510-1蚀刻开口(例如，通路孔和/或沟槽)，直到被作为蚀刻停止层的下方互连508停止。键合触点的第一部分512-1可以包括随后通过一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合)依次沉积的阻挡/粘附层和导体(例如，金属)，以填充开口。可以通过CMP去除多余的导体，并且可以平坦化第一键合子层510-1的顶表面。
如图5C所示，通过薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在第一键合子层510-1的顶表面上沉积第二层电介质511。根据一些实施例，在电介质511中形成键合触点的第二部分512-2和514，以在第一键合子层510-1上方形成第二键合子层510-2。第一键合子层510-1和第二键合子层510-2在此可以一起被称为第二键合层510。可以通过涉及一个光刻过程的第二图案化过程来图案化键合触点的第二部分512-2和514。在一些实施例中，通过第二图案化过程来图案化蚀刻掩模(光刻胶和/或硬掩模)，以在下方形成键合触点的第一部分512-1的区域处暴露电介质511，使得键合触点的第一部分512-1和第二部分512-2可以一起形成电连接到下方互连508的功能键合触点。另外，可以通过第二图案化过程来图案化蚀刻掩模(光刻胶和/或硬掩模)以在可以形成虚设键合触点514以增加键合性能的区域处暴露电介质511。然后可以使用干法蚀刻和/或湿法蚀刻穿过第二键合子层510-2蚀刻开口(例如，通路孔和/或沟槽)。键合触点的第二部分512-2和514可以包括随后通过一个或多个薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合)依次沉积的阻挡/粘附层和导体(例如，金属)，以填充开口。可以通过CMP去除多余的导体，并且可以平坦化第二键合层510的顶表面以进行键合。
方法1000前进到操作1010，如图10所示，其中以面对面的方式键合第一衬底和第二衬底，使得每个第一键合触点在键合界面处与第二键合触点中的一个接触。在键合之后，第一电介质也可以与第二电介质接触。键合可以是混合键合。
如图6所示，将硅衬底502和形成在其上的第二器件层504上下颠倒。面朝下的第二键合层510将与面朝上的第一键合层412键合，即以面对面的方式键合。在一些实施例中，在混合键合之前，键合触点414和416与键合触点512和514对准，使得根据一些实施例每个键合触点414或416在混合键合之后在键合界面处与键合触点512和514中的一个接触。在一些实施例中，在混合键合之前对键合表面施加处理过程(例如，等离子体处理、湿处理和/或热处理)。作为混合键合的结果，键合触点414和416可以与键合触点512和514互相混合，并且电介质411可以与电介质511共价键合，从而在第一键合层412与第二键合层510之间形成键合界面。
应当理解，尽管第二键合层510上下颠倒并且在图6所示的所得到的键合结构中位于第一键合层412上方，但在一些实施例中，使第一键合层412上下颠倒并且在所得到的键合结构中位于第二键合层510上方。在一个示例中，第一器件层404可以是外围器件层，第二器件层504可以是存储器阵列器件层。在另一个示例中，第一器件层404可以是存储器阵列器件层，第二器件层504可以是外围器件层。在又一个示例中，第一器件层404和第二器件层504可以都是外围器件层。在又一个示例中，第一器件层404和第二器件层504可以都是存储器阵列器件层。
图7A和7B示出了根据本公开的一些实施例的用于形成包括虚设键合触点和虚设互连的第一半导体结构的示例性制造过程。图8A和8B示出了根据本公开的一些实施例的用于形成包括虚设键合触点和虚设互连的第二半导体结构的示例性制造过程。图9示出了根据本公开的一些实施例的用于键合第一半导体结构和第二半导体结构的另一示例性制造过程。图11是根据本公开的一些实施例的用于形成包括虚设键合触点和虚设互连的示例性键合的半导体器件的方法的流程图。图7-9和11中所示的键合的半导体器件的示例包括图3中所示的结合结构300。将一起说明图7-9和11。应当理解，方法1100中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其它操作。此外，一些操作可以同时执行，或者以与图7-9和11中所示的不同顺序执行。
参考图11，方法1100开始于操作1102，其中在第一衬底上方形成包括多个第一互连的第一互连层。第一衬底可以是硅衬底。第一互连中的至少一个可以是至少一个第一虚设互连。在一些实施例中，在形成第一互连层之前，在第一衬底与第一互连层之间形成第一器件层。第一器件层可以包括NAND存储串或外围器件。根据一些实施例，第一虚设互连不电连接到NAND存储串和外围器件。
如图7A所示，在硅衬底702上方形成第一器件层704。在一些实施例中，第一器件层704是包括通过多个工艺(包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺)形成在硅衬底702上的多个晶体管(未示出)的外围器件层。在一些实施例中，第一器件层704是包括多个NAND存储串(未示出)的存储器阵列器件层，每个NAND存储串竖直延伸穿过形成在硅衬底702上的存储堆叠层(未示出)。形成存储器阵列器件层的细节如上所述，不再重复。
如图7A所示，在第一器件层704上方形成第一互连层706。第一互连层706可以包括功能互连708和虚设互连710，包括在一个或多个ILD层中的互连线和通孔触点。根据一些实施例，功能互连708与第一器件层704进行电连接，而虚设互连710不电连接到第一器件层704。在一些实施例中，第一互连层706包括多个ILD层和其中通过多个工艺形成的互连。例如，互连708和710可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合)沉积的导电材料。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
方法1100前进到操作1104，如图11所示，其中在第一互连层上方形成包括多个第一键合触点的第一键合层，使得每个第一互连与第一键合触点中的相应的个接触。也可以在第一键合层中形成第一电介质。在一些实施例中，通过单个图案化过程来形成第一键合层中的第一键合触点。在一些实施例中，第一键合触点的数量与第一互连的数量相同。根据一些实施例，每个第一键合触点具有标称相同的临界尺寸。
如图7B所示，通过薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在第一互连层706的顶表面上沉积一层电介质711。根据一些实施例，在电介质711中形成功能键合触点714和虚设键合触点716，以在第一互连层706和第一器件层704上方形成第一键合层712。可以通过仅涉及一个光刻过程的单个图案化过程来图案化键合触点717和716。在一些实施例中，通过单个图案化过程来图案化蚀刻掩模(光刻胶和/或硬掩模)，以仅在下方形成互连708和710的区域处暴露电介质711。然后可以使用干法蚀刻和/或湿法蚀刻穿过第一键合层712蚀刻开口(例如，通路孔和/或沟槽)，直到被作为蚀刻停止层的下方互连708和710停止。键合触点714和716可以包括随后通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积、或其任何组合)依次沉积的阻挡/粘附层和导体(例如，金属)，以填充开口。可以通过CMP去除多余的导体，并且可以平坦化第一键合层712的顶表面以进行键合。
方法1100前进到操作1106，如图11所示，其中在第二衬底上方形成包括多个第二互连的第二互连层。第二衬底可以是硅衬底。第二互连中的至少一个可以是至少一个第二虚设互连。在一些实施例中，在形成第二互连层之前，在第二衬底与第二互连层之间形成第二器件层。第二器件层可以包括NAND存储串或外围器件。根据一些实施例，第二虚设互连不电连接到NAND存储串和外围器件。
如图8A所示，在硅衬底802上方形成第二器件层804。在一些实施例中，第二器件层804是包括通过多个工艺(包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其它适当的工艺)形成在硅衬底802上的多个晶体管(未示出)的外围器件层。在一些实施例中，第二器件层804是包括多个NAND存储串(未示出)的存储器阵列器件层，每个NAND存储串竖直延伸穿过形成在硅衬底802上的存储堆叠层(未示出)。形成存储器阵列器件层的细节如上所述，不再重复。
如图8A所示，在第二器件层804上方形成第二互连层806。第二互连层806可以包括功能互连808和虚设互连810，包括在一个或多个ILD层中的互连线和通孔触点。根据一些实施例，功能互连808与第二器件层804进行电连接，而虚设互连810不电连接到第二器件层804。在一些实施例中，第二互连层806包括多个ILD层和其中通过多个工艺形成的互连。例如，互连808和810可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合)沉积的导电材料。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。
方法1100前进到操作1108，如图11所示，其中在第二互连层上方形成包括多个第二键合触点的第二键合层，使得每个第二互连与第二键合触点中的相应一个接触。也可以在第二键合层中形成第二电介质。在一些实施例中，通过单个图案化过程来形成第二键合层中的第二键合触点。在一些实施例中，第二键合触点的数量与第二互连的数量相同。根据一些实施例，每个第二键合触点具有标称相同的临界尺寸。在一些实施例中，第二键合触点的数量与第一键合触点的数量相同。
如图8B所示，通过薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)在第二互连层806的顶表面上沉积一层电介质811。根据一些实施例，在电介质811中形成功能键合触点814和虚设键合触点816，以在第二互连层806和第二器件层804上方形成第二键合层812。可以通过仅涉及一个光刻过程的单个图案化过程来图案化键合触点814和816。在一些实施例中，通过单个图案化过程来图案化蚀刻掩模(光刻胶和/或硬掩模)，以仅在下方形成互连808和810的区域处暴露电介质811。然后可以使用干法蚀刻和/或湿法蚀刻穿过第二键合层812蚀刻开口(例如，通路孔和/或沟槽)，直到被作为蚀刻停止层的下方互连808和810停止。键合触点814和816可以包括随后通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电化学沉积或其任何组合)依次沉积的阻挡/粘附层和导体(例如，金属)，以填充开口。可以通过CMP去除多余的导体，并且可以平坦化第二键合层812的顶表面以进行键合。
方法1100前进到操作1110，如图11所示，其中以面对面的方式键合第一衬底和第二衬底，使得每个第一键合触点在键合界面处与第二键合触点中的相应一个接触。在键合之后，第一电介质也可以与第二电介质接触。键合可以是混合键合。
如图9所示，将硅衬底702和形成在其上的第一器件层704上下颠倒。面朝下的第一键合层712将与面朝上的第二键合层812键合，即以面对面的方式键合。在一些实施例中，在混合键合之前，键合触点714和716与键合触点814和816对准，使得根据一些实施例每个键合触点714或716在混合键合之后在键合界面处与相应的键合触点814或816接触。在一些实施例中，在混合键合之前对键合表面施加处理过程(例如等离子体处理、湿处理和/或热处理)。作为混合键合的结果，键合触点714和716可以与键合触点814和816互相混合，并且电介质711可以与电介质811共价键合，从而在第一键合层712与第二键合层812之间形成键合界面。
根据本公开的一个方面，一种半导体器件包括第一半导体结构和第二半导体结构。第一半导体结构包括第一互连层，所述第一互连层包括多个第一互连。第一互连中的至少一个是至少一个第一虚设互连。第一半导体结构还包括第一键合层，所述第一键合层包括多个第一键合触点。每个第一互连与第一键合触点中的相应一个接触。第二半导体结构包括第二互连层，所述第二互连层包括多个第二互连。第二互连中的至少一个是至少一个第二虚设互连。第二半导体结构还包括第二键合层，所述第二键合层包括多个第二键合触点。每个第二互连与第二键合触点中的相应一个接触。半导体器件还包括第一键合层与第二键合层之间的键合界面。每个第一键合触点在键合界面处与第二键合触点中的相应一个接触。
在一些实施例中，第一键合触点的数量与第一互连的数量相同，并且第一键合触点的数量与第一互连的数量。
在一些实施例中，第一虚设互连的数量与第二虚设互连的数量相同。
在一些实施例中，每个第一键合触点具有标称相同的第一临界尺寸，并且每个第二键合触点具有标称相同的第二临界尺寸。
在一些实施例中，第一和第二键合触点包括在键合界面处彼此接触的一对虚设键合触点，并且该对虚设键合触点电连接相应的一对第一虚设和第二虚设互连。
在一些实施例中，第一键合层还包括第一电介质，并且第二键合层还包括在键合界面处与第一电介质接触的第二电介质。
在一些实施例中，第一键合触点标称上均匀地设置在键合界面处，并且第二键合触点标称上均匀地设置在键合界面处。
在一些实施例中，第一半导体结构和第二半导体结构中的一个还包括具有NAND存储串的器件层，并且第一半导体结构和第二半导体结构中的另一个还包括具有外围器件的器件层。
在一些实施例中，第一虚设互连和第二虚设互连不电连接到NAND存储串和外围器件。
根据本公开的另一方面，键合结构包括键合界面，一对功能键合触点和一对虚设键合触点。该对功能键合触点在键合界面处彼此接触。该对键合触点分别与键合界面的相对侧上的一对功能互连接触。该对虚设键合触点在键合界面处彼此接触。该对虚设键合触点分别与键合界面的相对侧上的一对虚设互连接触。
在一些实施例中，键合结构还包括在结合界面处彼此接触的一对电介质。
根据本公开的又一方面，公开了一种用于形成半导体器件的方法。在第一衬底上方形成包括多个第一互连的第一互连层。第一互连中的至少一个是至少一个第一虚设互连。在第一互连层上方形成包括多个第一键合触点的第一键合层，使得每个第一互连与第一键合触点中的相应一个接触。在第二衬底上方形成包括多个第二互连的第二互连层。第二互连中的至少一个是至少一个第二虚设互连。在第二互连层上方形成包括多个第二键合触点的第二键合层，使得每个第二互连与第二键合触点中的相应一个接触。以面对面的方式键合第一衬底和第二衬底，使得每个第一键合触点在键合界面处与第二键合触点中的相应一个接触。
在一些实施例中，为了形成第一键合层，通过单个图案化过程来形成第一键合触点。在一些实施例中，为了形成第二键合层，通过单个图案化过程来形成第二键合触点。
在一些实施例中，第一键合触点的数量与第一互连的数量相同，并且第一键合触点的数量与第一互连的数量相同。
在一些实施例中，每个第一键合触点具有标称相同的第一临界尺寸，并且每个第二键合触点具有标称相同的第二临界尺寸。
在一些实施例中，为了形成第一键合层，在第一键合层中形成第一电介质。在一些实施例中，为了形成第二键合层，在第二键合层中形成第二电介质。根据一些实施例，在键合之后，第一电介质在键合界面处与第二电介质接触。
在一些实施例中，在第一互连层与第一衬底之间形成具有NAND存储串的第一器件层，并且在第二互连层与第二衬底之间形成具有外围器件的第二器件层。根据一些实施例，第一虚设互连和第二虚设互连不电连接到NAND存储串和外围器件。
在一些实施例中，在第一互连层与第一衬底之间形成具有外围器件的第一器件层，在第二互连层与第二衬底之间形成具有NAND存储串的第二器件层。根据一些实施例，第一虚设互连和第二虚设互连不电连接到NAND存储串和外围器件。
在一些实施例中，键合包括混合键合。
以上对具体实施例的描述将揭示本公开的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
以上已经借助于功能构建块描述了本公开的实施例，所述功能构建块示出了特定功能及其关系的实施方式。为了便于描述，在本文中任意限定了这些功能构建块的边界。只要适当地执行特定功能及其关系，就可以限定替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同方案来限定。

Claims (21)

1.一种半导体器件，包括：
第一半导体结构，所述第一半导体结构包括：
第一互连层，所述第一互连层包括多个第一互连；以及
第一键合层，所述第一键合层包括多个第一键合触点，每个所述第一互连与所述第一键合触点中的相应一个接触；
第二半导体结构，所述第二半导体结构包括：
第二互连层，所述第二互连层包括多个第二互连；以及
第二键合层，所述第二键合层包括多个第二键合触点，每个所述第二互连与所述第二键合触点中的相应一个接触；以及
位于所述第一键合层与所述第二键合层之间的键合界面，
其中，每个所述第一键合触点在所述键合界面处与所述第二键合触点中的相应一个接触，并且
其中，所述第二键合触点的数量大于所述第一键合触点的数量。
2.根据权利要求1所述的半导体器件，其中，所述第一互连中的至少一个是至少一个第一虚设互连，所述第二互连中的至少一个是至少一个第二虚设互连。
3.根据权利要求2所述的半导体器件，其中，所述第一虚设互连的数量与所述第二虚设互连的数量相同。
4.根据权利要求1所述的半导体器件，其中，所述第一键合触点的数量与所述第一互连的数量相同，并且所述第二键合触点的数量与所述第二互连的数量相同。
5.根据权利要求1-4中任一项所述的半导体器件，其中，每个所述第一键合触点具有标称相同的第一临界尺寸，并且每个所述第二键合触点具有标称相同的第二临界尺寸。
6.根据权利要求1-4中任一项所述的半导体器件，其中，所述第一键合触点和所述第二键合触点包括在所述键合界面处彼此接触的一对虚设键合触点，该对虚设键合触点电连接相应的一对第一虚设互连和第二虚设互连。
7.根据权利要求1-4中任一项所述的半导体器件，其中，所述第一键合层还包括第一电介质，并且所述第二键合层还包括在所述键合界面处与所述第一电介质接触的第二电介质。
8.根据权利要求1-4中任一项所述的半导体器件，其中，所述第一键合触点标称上均匀地设置在所述键合界面处，并且所述第二键合触点标称上均匀地设置在所述键合界面处。
9.根据权利要求1-4中任一项所述的半导体器件，其中，所述第一半导体结构和所述第二半导体结构中的一个还包括具有NAND存储串的器件层，并且所述第一半导体结构和所述第二半导体结构中的另一个还包括具有外围器件的器件层。
10.一种键合结构，包括：
键合界面；
在所述键合界面处彼此接触的一对功能键合触点，其中，该对功能键合触点分别与所述键合界面的相对侧上的一对功能互连接触；
在所述键合界面处彼此接触的一对虚设键合触点，其中，该对虚设键合触点分别与所述键合界面的相对侧上的一对虚设互连接触；以及
在所述键合界面的一侧上的附加虚设键合触点，其中，所述附加虚设键合触点不与所述键合界面的相对侧上的任何键合触点接触。
11.根据权利要求10所述的键合结构，还包括在所述键合界面处彼此接触的一对电介质。
12.一种用于形成半导体器件的方法，包括：
在第一衬底上方形成包括多个第一互连的第一互连层；
在所述第一互连层上方形成包括多个第一键合触点的第一键合层，使得每个所述第一互连与所述第一键合触点中的相应一个接触；
在第二衬底上方形成包括多个第二互连的第二互连层；
在所述第二互连层上方形成包括多个第二键合触点的第二键合层，使得每个所述第二互连与所述第二键合触点中的相应一个接触；以及
以面对面的方式键合所述第一衬底和所述第二衬底，使得每个所述第一键合触点在所述键合界面处与所述第二键合触点中的相应一个接触，
其中，所述第二键合触点的数量大于所述第一键合触点的数量。
13.根据权利要求12所述的方法，其中，所述第一互连中的至少一个是至少一个第一虚设互连，所述第二互连中的至少一个是至少一个第二虚设互连。
14.根据权利要求13所述的方法，其中，所述第一虚设互连的数量与所述第二虚设互连的数量相同。
15.根据权利要求12所述的方法，其中，形成所述第一键合层包括通过单个图案化过程来形成所述第一键合触点。
16.根据权利要求12-15中任一项所述的方法，其中，形成所述第二键合层包括通过单个图案化过程来形成所述第二键合触点。
17.根据权利要求12-15中任一项所述的方法，其中，所述第一键合触点的数量与所述第一互连的数量相同，并且所述第二键合触点的数量与第二互连的数量相同。
18.根据权利要求12-15中任一项所述的方法，其中，每个所述第一键合触点具有标称相同的第一临界尺寸，并且每个所述第二键合触点具有标称相同的第二临界尺寸。
19.根据权利要求12-15中任一项所述的方法，其中：
形成所述第一键合层包括在所述第一键合层中形成第一电介质；
形成所述第二键合层包括在所述第二键合层中形成第二电介质；以及
在所述键合之后，所述第一电介质在所述键合界面处与所述第二电介质接触。
20.根据权利要求12-15中任一项所述的方法，还包括：
在所述第一互连层与所述第一衬底之间形成具有NAND存储串的第一器件层；以及
在所述第二互连层与所述第二衬底之间形成具有外围器件的第二器件层，
其中，所述第一虚设互连和所述第二虚设互连不电连接到所述NAND存储串和所述外围器件。
21.根据权利要求12-15中任一项所述的方法，其中，所述键合包括混合键合。
CN202010446465.5A 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法 Pending CN111564424A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010446465.5A CN111564424A (zh) 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202010446465.5A CN111564424A (zh) 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法
CN201980000243.6A CN109891582B (zh) 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法
PCT/CN2019/073909 WO2020154954A1 (en) 2019-01-30 2019-01-30 Hybrid bonding using dummy bonding contacts and dummy interconnects

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980000243.6A Division CN109891582B (zh) 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法

Publications (1)

Publication Number Publication Date
CN111564424A true CN111564424A (zh) 2020-08-21

Family

ID=66938506

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010446465.5A Pending CN111564424A (zh) 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法
CN201980000243.6A Active CN109891582B (zh) 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201980000243.6A Active CN109891582B (zh) 2019-01-30 2019-01-30 使用混合键合的结构和器件及其形成方法

Country Status (7)

Country Link
US (2) US10748851B1 (zh)
EP (1) EP3850663A4 (zh)
JP (1) JP7329601B2 (zh)
KR (1) KR102618755B1 (zh)
CN (2) CN111564424A (zh)
TW (1) TWI694597B (zh)
WO (1) WO2020154954A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410223A (zh) * 2021-06-15 2021-09-17 上海壁仞智能科技有限公司 芯片组及其制造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11018133B2 (en) * 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US11244916B2 (en) * 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11417628B2 (en) * 2018-12-26 2022-08-16 Ap Memory Technology Corporation Method for manufacturing semiconductor structure
US11672111B2 (en) 2018-12-26 2023-06-06 Ap Memory Technology Corporation Semiconductor structure and method for manufacturing a plurality thereof
US10811402B2 (en) 2018-12-26 2020-10-20 AP Memory Technology Corp. Memory device and microelectronic package having the same
US11158552B2 (en) 2018-12-26 2021-10-26 AP Memory Technology Corp. Semiconductor device and method to manufacture the same
US11380614B2 (en) 2018-12-26 2022-07-05 AP Memory Technology Corp. Circuit assembly
US10804202B2 (en) * 2019-02-18 2020-10-13 Sandisk Technologies Llc Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) * 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
CN110289221B (zh) 2019-06-25 2021-06-29 武汉新芯集成电路制造有限公司 一种半导体器件及其制造方法
EP3891811B1 (en) * 2019-08-23 2024-03-13 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and manufacturing method thereof
WO2021046744A1 (en) 2019-09-11 2021-03-18 Yangtze Memory Technologies Co., Ltd. Bonded semiconductor devices having processor and static random-access memory and methods for forming the same
WO2021087720A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Semiconductor devices having adjoined via structures formed by bonding and methods for forming the same
CN116779536A (zh) * 2020-03-23 2023-09-19 长江存储科技有限责任公司 半导体器件的制造方法
CN113629048A (zh) * 2020-05-07 2021-11-09 爱普科技股份有限公司 半导体结构及制造多个半导体结构的方法
JP2022035158A (ja) * 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置
US11688681B2 (en) * 2020-08-24 2023-06-27 Ap Memory Technology Corporation DRAM chiplet structure and method for manufacturing the same
CN112071767B (zh) * 2020-09-03 2024-05-07 长江存储科技有限责任公司 一种半导体器件及其检测方法
US11538778B2 (en) * 2020-12-18 2022-12-27 Advanced Semiconductor Engineering, Inc. Semiconductor package including alignment material and method for manufacturing semiconductor package
CN113161362B (zh) * 2021-03-15 2022-05-10 长江存储科技有限责任公司 三维存储器及其制作方法
US12113042B2 (en) * 2021-03-26 2024-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal bonding structure and manufacturing method thereof
WO2022261806A1 (zh) * 2021-06-15 2022-12-22 华为技术有限公司 芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备
US12094849B2 (en) * 2021-07-22 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
CN113764355B (zh) * 2021-09-06 2023-12-05 长江存储科技有限责任公司 半导体结构
CN114783984A (zh) * 2022-04-22 2022-07-22 武汉新芯集成电路制造有限公司 三维集成装置及其制作方法
CN114551409A (zh) * 2022-04-28 2022-05-27 之江实验室 用于提高多芯粒晶圆集成可靠性的混合键合结构和方法
WO2024102501A1 (en) * 2022-11-08 2024-05-16 Peiching Ling Semiconductor structure with etch stop layer and method for making the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105431938A (zh) * 2013-05-14 2016-03-23 （株）赛丽康 改善散热特性的半导体装置
US20160211248A1 (en) * 2014-03-28 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Bonding with Uniform Pattern Density
CN107731667A (zh) * 2017-08-28 2018-02-23 长江存储科技有限责任公司 具备金属连线的混合键合方法及混合键合结构
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121356B2 (ja) * 2002-10-31 2008-07-23 富士通株式会社 半導体装置
WO2004059720A1 (en) 2002-12-20 2004-07-15 International Business Machines Corporation Three-dimensional device fabrication method
US7224069B2 (en) * 2005-07-25 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structures extending from seal ring into active circuit area of integrated circuit chip
SG134187A1 (en) * 2006-01-13 2007-08-29 Tezzaron Semiconductor S Pte L Stacked wafer for 3d integration
US8187897B2 (en) 2008-08-19 2012-05-29 International Business Machines Corporation Fabricating product chips and die with a feature pattern that contains information relating to the product chip
JP5553693B2 (ja) 2010-06-30 2014-07-16 キヤノン株式会社 固体撮像装置及び撮像システム
KR102084337B1 (ko) * 2011-05-24 2020-04-23 소니 주식회사 반도체 장치
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
JP6212720B2 (ja) * 2013-09-20 2017-10-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
TWI676279B (zh) 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
KR102529174B1 (ko) 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104779238B (zh) 2014-01-10 2018-08-21 中芯国际集成电路制造(上海)有限公司 一种晶圆接合质量的检测结构及检测方法
SG11201606039TA (en) 2014-02-26 2016-08-30 Intel Corp Embedded multi-device bridge with through-bridge conductive via signal connection
KR102287754B1 (ko) * 2014-08-22 2021-08-09 삼성전자주식회사 칩 적층 반도체 패키지
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
CN111883501B (zh) * 2015-05-18 2024-10-18 索尼公司 光检测装置和成像装置
KR102500813B1 (ko) * 2015-09-24 2023-02-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10418369B2 (en) * 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
CN108292626B (zh) 2015-12-23 2024-03-08 英特尔公司 在双侧互连器件上制作和使用穿硅过孔
US9923011B2 (en) 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US10141391B2 (en) * 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor containing an embedded resistor structure
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
US10147732B1 (en) * 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
CN109155301A (zh) 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105431938A (zh) * 2013-05-14 2016-03-23 （株）赛丽康 改善散热特性的半导体装置
US20160211248A1 (en) * 2014-03-28 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Bonding with Uniform Pattern Density
CN107731667A (zh) * 2017-08-28 2018-02-23 长江存储科技有限责任公司 具备金属连线的混合键合方法及混合键合结构
CN109219885A (zh) * 2018-07-20 2019-01-15 长江存储科技有限责任公司 三维存储器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113410223A (zh) * 2021-06-15 2021-09-17 上海壁仞智能科技有限公司 芯片组及其制造方法

Also Published As

Publication number Publication date
TWI694597B (zh) 2020-05-21
WO2020154954A1 (en) 2020-08-06
EP3850663A4 (en) 2023-07-12
EP3850663A1 (en) 2021-07-21
CN109891582B (zh) 2020-06-26
US11205619B2 (en) 2021-12-21
JP2022511451A (ja) 2022-01-31
KR102618755B1 (ko) 2023-12-27
JP7329601B2 (ja) 2023-08-18
KR20210086675A (ko) 2021-07-08
CN109891582A (zh) 2019-06-14
US20200243455A1 (en) 2020-07-30
US10748851B1 (en) 2020-08-18
US20200335450A1 (en) 2020-10-22
TW202029478A (zh) 2020-08-01

Similar Documents

Publication Publication Date Title
CN109891582B (zh) 使用混合键合的结构和器件及其形成方法
US11715718B2 (en) Bonding contacts having capping layer and method for forming the same
US11430756B2 (en) Bonded semiconductor structures having bonding contacts made of indiffusible conductive materials and methods for forming the same
US11923339B2 (en) Integration of three-dimensional NAND memory devices with multiple functional chips
US11462503B2 (en) Hybrid bonding using dummy bonding contacts
TW202234676A (zh) 半導體裝置與三維記憶體裝置
CN112530863B (zh) 用于裸片对裸片进行键合的方法和结构
US20220020712A1 (en) Methods for bonding semiconductor structures and semiconductor devices thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200821