JP2018148071A - 記憶装置 - Google Patents

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Masayoshi Tagami
政由 田上
勝又　竜太
Ryuta Katsumata
竜太 勝又
飯島　純
Jun Iijima
純 飯島
徹哉 清水
Tetsuya Shimizu
徹哉 清水
臼井　孝公
Takamasa Usui
孝公 臼井
弦暉 藤田
Genki Fujita
弦暉 藤田
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Abstract

【課題】記憶容量を大きくすることが可能な記憶装置を提供する。【解決手段】記憶装置は、第１メモリセルアレイと、前記第１メモリセルアレイに対して第１方向に配置された第２メモリセルアレイと、前記第１メモリセルアレイ中を前記第１方向に延在する第１コンタクトプラグと、前記第２メモリセルアレイ中を前記第１方向に延在し、前記第１コンタクトプラグに電気的に接続された第２コンタクトプラグと、を備える。前記第１メモリセルアレイは、前記第１方向に積層された複数の第１電極層と、前記複数の第１電極層を貫く第１半導体ピラーと、を含み、前記第２メモリセルアレイは、前記第１方向に積層された複数の第２電極層と、前記複数の第２電極層を貫く第２半導体ピラーと、を含む。前記第１コンタクトプラグは、前記第１半導体ピラーに電気的に接続され、前記第２コンタクトプラグは、前記第２半導体ピラーに電気的に接続される。【選択図】図１

Description

実施形態は、記憶装置に関する。
三次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、ＮＡＮＤ型記憶装置は、積層された複数の電極層と、それを積層方向に貫くメモリホール内に設けられた半導体ピラーと、を備える。メモリセルは、半導体ピラーと電極層とが交差する部分に設けられ、半導体ピラーに沿って配置される。このような記憶装置では、電極層の積層数を増し、メモリホールの微細化によりその数を増すことにより、記憶容量を大きくすることができる。しかしながら、記憶装置の限られたチップサイズの下で、メモリホールの数を増し、電極層の積層数を増すことには限界がある。
特開２０１６−６２９０１号公報
実施形態は、記憶容量を大きくすることが可能な記憶装置を提供する。
実施形態に係る記憶装置は、第１メモリセルアレイと、前記第１メモリセルアレイに対して第１方向に配置された第２メモリセルアレイと、前記第１メモリセルアレイ中を前記第１方向に延在する第１コンタクトプラグと、前記第２メモリセルアレイ中を前記第１方向に延在し、前記第１コンタクトプラグに電気的に接続された第２コンタクトプラグと、を備える。前記第１メモリセルアレイは、前記第１方向に積層された複数の第１電極層と、前記複数の第１電極層を前記第１方向に貫く第１半導体ピラーと、を含む。前記第２メモリセルアレイは、前記第１方向に積層された複数の第２電極層と、前記複数の第２電極層を前記第１方向に貫く第２半導体ピラーと、を含む。前記第１コンタクトプラグは、前記第１半導体ピラーに電気的に接続される。前記第２コンタクトプラグは、前記第２半導体ピラーに電気的に接続される。
第１実施形態に係る記憶装置を示す模式断面図である。 第１実施形態に係る記憶装置のメモリセルアレイの構成を示す模式平面図である。 第１実施形態に係る記憶装置のメモリセルアレイの上面を示す模式平面図である。 第１実施形態に係る記憶装置のメモリセルアレイを示す模式断面図である。 第１実施形態に係る記憶装置のメモリセルアレイの製造過程を示す模式断面図である。 図５に続く製造過程を示す模式断面図である。 図６に続く製造過程を示す模式断面図である。 図７に続く製造過程を示す模式断面図である。 図８に続く製造過程を示す模式断面図である。 図９に続く製造過程を示す模式断面図である。 第２実施形態に係る記憶装置のメモリセルアレイの構成を示す模式平面図である。 第２実施形態に係る記憶装置のメモリセルアレイを示す模式図である。 第２実施形態に係る記憶装置のメモリセルアレイの製造過程を示す模式図である。 第２実施形態の変形例に係る記憶装置のメモリセルアレイの製造過程を示す模式図である。 第２実施形態の別の変形例に係る記憶装置のメモリセルアレイの製造過程を示す模式図である。 第３実施形態に係る記憶装置の製造過程を示す模式断面図である。 第３実施形態の変形例に係る記憶装置の製造過程を示す模式断面図である。 第３実施形態の別の変形例に係る記憶装置の製造過程を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、便宜上、図中の上方、下方に従って説明する場合があるが、全てに共通な上下関係を示す意図ではない。
［第１実施形態］
図１は、第１実施形態に係る記憶装置１を示す模式断面図である。記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリデバイスであり、駆動回路１０の上にメモリセルアレイ２０、３０および４０を積層した構造を有する。なお、図１では、記憶装置１の構造を示すために、各構成要素間に設けられる絶縁膜を省略している。
駆動回路１０は、例えば、ＣＭＯＳトランジスタ等の電子デバイスが設けられた基板１１と、基板１１の上に設けられた配線層１３を有する。基板１１は、例えば、シリコン基板である。基板１１の上面側には、例えば、ＣＭＯＳ型集積回路が設けられる。
メモリセルアレイ２０は、Ｚ方向に積層された複数の電極層２１と、複数の半導体ピラー２３と、ソース線２５と、を有する。半導体ピラー２３は、それぞれ電極層２１を貫いてＺ方向に延びる。半導体ピラー２３は、一方の端においてソース線２５に電気的に接続される。複数の半導体ピラー２３は、１つのソース線２５を共有する。また、半導体ピラー２３は、他方の端において配線２７に電気的に接続される。
メモリセルアレイ３０は、Ｚ方向に積層された複数の電極層３１と、複数の半導体ピラー３３と、ソース線３５と、を有する。半導体ピラー３３は、それぞれ電極層３１を貫いてＺ方向に延びる。半導体ピラー３３は、一方の端においてソース線３５に電気的に接続される。複数の半導体ピラー３３は、１つのソース線３５を共有する。また、半導体ピラー３３は、他方の端において配線３７に電気的に接続される。
メモリセルアレイ４０は、Ｚ方向に積層された複数の電極層４１と、複数の半導体ピラー４３と、ソース線４５と、を有する。半導体ピラー４３は、それぞれ電極層４１を貫いてＺ方向に延びる。半導体ピラー４３は、一方の端においてソース線４５に電気的に接続される。複数の半導体ピラー４３は、１つのソース線４５を共有する。また、半導体ピラー４３は、他方の端において配線４７に電気的に接続される。
電極層２１、３１および４１は、階段状に設けられたそれぞれ端部においてコンタクトプラグ５１に電気的に接続される。さらに、電極層２１、３１および４１は、コンタクトプラグ５１およびコンタクトプラグ５３を介して駆動回路１０に電気的に接続される。コンタクトプラグ５３は、メモリセルアレイ２０、３０および４０のそれぞれを貫通するように設けられる。コンタクトプラグ５３は、駆動回路１０の上に積層された各メモリセルアレイ中の電極層２１、３１および４１を配線層１３中の配線１５に電気的に接続する。
また、各メモリセルアレイには、それぞれを貫通する別のコンタクトプラグ５５が設けられる。コンタクトプラグ５５は、例えば、駆動回路１０と、図示しないインターフェース回路と、を電気的に接続する。
記憶装置１は、各メモリセルアレイ中をＺ方向に延びるコンタクトプラグ６０をさらに備える。コンタクトプラグ６０は、各メモリセルアレイにおいて、例えば、複数の電極層２１を貫通するように設けられる。コンタクトプラグ６０は、例えば、Ｚ方向に積層された複数の電極層２１、３１および４１のＺ方向の全幅Ｗｓよりも長く延在する。コンタクトプラグ６０は、例えば、タングステン等の金属を含む。
図１に示すように、メモリセルアレイ２０には、コンタクトプラグ６０ａが設けられ、メモリセルアレイ３０および４０には、コンタクトプラグ６０ｂおよび６０ｃがそれぞれ設けられる。本明細書では、コンタクトプラグ６０ａ、６０ｂおよび６０ｃを総称してコンタクトプラグ６０と表現する場合がある。他の構成要素についても同様に表現する場合がある。
さらに、各メモリセルアレイには、それぞれ接続パッド６１および６３が設けられる。接続パッド６１は、各メモリセルアレイの下面に設けられ、接続パッド６３は、各メモリセルアレイの上面に設けられる。
図１に示すように、メモリセルアレイ２０とメモリセルアレイ３０との境界には、接続パッド６３ａと接続パッド６１ｂとが配置され相互に接続される。接続パッド６３ａには、コンタクトプラグ６０ａが電気的に接続されている。一方、接続パッド６１ｂには、配線６５ｂを介してコンタクトプラグ６０ｂが電気的に接続されている。すなわち、コンタクトプラグ６０ａとコンタクトプラグ６０ｂとは、接続パッド６３ａおよび６１ｂを介して電気的に接続される。
同様に、メモリセルアレイ２０とメモリセルアレイ３０との境界には、接続パッド６３ｂと接続パッド６１ｃとが配置され相互に接続される。そして、コンタクトプラグ６０ｂとコンタクトプラグ６０ｃとは、接続パッド６３ｂおよび６１ｃを介して電気的に接続される。
さらに、メモリセルアレイ２０では、半導体ピラー２３に接続された配線２７が配線６５ａに接続され、配線６５ａは、コンタクトプラグ６０ａに電気的に接続される。同様に、メモリセルアレイ３０では、半導体ピラー３３に接続された配線３７が、配線６５ｂを介してコンタクトプラグ６０ｂおよび接続パッド６１ｂに電気的に接続される。また、メモリセルアレイ４０では、半導体ピラー４３に接続された配線４７が、配線６５ｃを介してコンタクトプラグ６０ｃおよび接続パッド６１ｃに電気的に接続される。
このように、駆動回路１０の上に積層された各メモリセルアレイに含まれる半導体ピラー間をコンタクトプラグ６０を介して相互に接続することができる。なお、コンタクトプラグ６０を介して相互に接続された半導体ピラーは、駆動回路１０とメモリセルアレイ２０との間に位置する接続パッド６１ａ、もしくは、メモリセルアレイ４０の上面に設けられた接続パッド６３ｃを介して、例えば、図示しないセンスアンプに接続される。
本実施形態では、メモリセルアレイ２０、３０および４０にそれぞれ含まれる半導体ピラー２３、３３および４３を相互に接続し、例えば、各半導体ピラーに沿って配置されるメモリセルＭＣ（図４参照）を含む１つのメモリストリングとして動作させることができる。
例えば、メモリセルアレイ２０、３０および４０が、それぞれ６４層の電極層を含むとすれば、記憶装置１では、１９２層の電極層を積層したメモリセルアレイと同等の記憶容量を実現することができる。例えば、１９２層の電極層を連続的に積層した積層体にメモリホールを形成し、その内部に半導体ピラーを形成するためには、極めて高度なウェーハプロセス技術を要する。これに対し、記憶装置１では、個別に形成されたメモリセルアレイ２０、３０および４０を積層し、コンタクトプラグ６０および接続パッド６１、６３を用いて相互に電気的に接続することにより、１９２層の電極層を連続的に積層する場合と同等の記憶容量を容易に実現できる。
また、１９２層の電極層を貫く半導体ピラーを形成した場合、その電気抵抗によりセル電流が小さくなり、メモリセルＭＣからのデータ読み出しが困難となる恐れがある。本実施形態では、例えば、６４層の電極層を貫く半導体ピラー２３、３３および４３は、並列接続されるため、各半導体ピラーは、１９２の電極層を貫く半導体ピラーよりも低抵抗となる。このため、記憶装置１では、セル電流の低下を抑制することができる。
なお、本実施形態は、上記の例に限定される訳ではなく、例えば、駆動回路１０の上に積層されるメモリセルアレイは、２つでも良いし、また、４つ以上のメモリセルアレイを積層しても良い。次に、図２〜図４を参照して、各メモリセルアレイの構成を詳細に説明する。
図２（ａ）および（ｂ）は、第１実施形態に係る記憶装置１のメモリセルアレイ２０の構成を示す模式平面図である。図２（ｂ）は、図２（ａ）中に示す領域ＭＰを示す平面図である。メモリセルアレイ３０および４０は、メモリセルアレイ２０と同じ構造を有する。
図２（ａ）に示すように、電極層２１は、Ｘ方向に延在し、Ｚ方向に積層されると共に、Ｙ方向に並べて配置される。Ｙ方向において隣接する電極層２１の間には、スリットＳＴが設けられ、電極層２１を相互に電気的に分離する。また、Ｘ方向における電極層２１の端部には、階段状の引き出し部ＨＵＰが設けられる。さらに、電極層２１の一部には、コンタクト領域ＣＡが設けられる。
図２（ｂ）に示すように、電極層２１には、複数のメモリホールＭＨが設けられる。メモリホールＭＨは、複数の電極層２１を貫いてＺ方向に延在し、その内部には、半導体ピラー２３（図１参照）がそれぞれ配置される。さらに、Ｙ方向に延びる複数の配線２７が設けられる。Ｙ方向において隣り合う２つの電極層２１をそれぞれ貫く複数の半導体ピラー２３のうちの１つは、複数の配線２７のうちの１つに接続される。すなわち、１つの配線２７は、Ｙ方向に並んだ複数の電極層２１のそれぞれを貫く１つの半導体ピラー２３に共有される。
また、コンタクト領域ＣＡには、コンタクトホールＰＨが設けられる。コンタクトホールＰＨは、複数の電極層２１を貫いてＺ方向に延びる。図２（ｂ）に示すように、コンタクトホールＰＨの内部には、コンタクトプラグ６０ａが設けられる。コンタクトプラグ６０ａは、例えば、タングステンなどの金属を含み、コンタクトホールＰＨ内に設けられた絶縁膜６７により電極層２１から電気的に絶縁される。絶縁膜６７は、例えば、シリコン酸化膜である。
図３は、メモリセルアレイ２０の下面を示す模式平面図である。図３に示すように、コンタクト領域ＣＡの間において、複数の配線２７がＸ方向に並べて配置される。配線２７は、それぞれＹ方向に延在する。コンタクト領域ＣＡには、複数のコンタクトプラグ６０ａがＹ方向に並べて配置される。さらに、コンタクト領域ＣＡの間には、複数の接続パッド６１ａが配置される。
接続パッド６１ａは、配線２７の上に設けられ、それぞれコンタクトプラグ６０ａのいずれかに配線６５ａを介して接続される。例えば、コンタクト領域ＣＡの間に配置される接続パッド６１ａの数は、その間に配置される配線２７の数と同じである。配線６５ａは、コンタクトプラグ７１を介してコンタクトプラグ６０ａに接続される。また、配線６５ａは、コンタクトプラグ７３を介して配線２７の１つに接続される。
図４は、メモリセルアレイ２０を示す模式断面図である。なお、図４は、図１の上下を逆にした断面図である。また、図４では、メモリセルアレイ２０の構成を明示するために、各構成要素間を電気的に絶縁する絶縁膜を適宜省略している。
図４に示すように、複数の電極層２１は、ソース線２５の上に積層される。ソース線２５は、例えば、金属層２５ａと、半導体層２５ｂと、を積層した構造を有する。金属層２５ａは、例えば、タングステン層であり、半導体層２５ｂは、例えば、ポリシリコン層である。電極層２１は、例えば、タングステン等を含む金属層である。
半導体ピラー２３は、電極層２１を積層方向（Ｚ方向）に貫き、その下端においてソース線２５に接続される。また、半導体ピラー２３の上端は、コンタクトプラグ２６を介して配線２７に電気的に接続される。
電極層２１と半導体ピラー２３との間には、メモリ膜２９が設けられる。メモリ膜２９は、電極層２１から半導体ピラー２３に向かう方向に、例えば、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン酸化膜を順に積層した構造を有し、その内部に電荷を保持し、また、その内部から電荷を放出することができる。メモリセルＭＣは、半導体ピラー２３が電極層２１を貫く部分にそれぞれ設けられ、メモリ膜２９の一部を電荷保持部として含む。
図４に示すように、コンタクトプラグ６０ａは、複数の電極層２１およびソース線２５を貫きＺ方向に延在する。コンタクトプラグ６０ａは、絶縁膜６７により電極層２１およびソース線２５から電気的に絶縁されている。
コンタクトプラグ６０ａの下端は、接続パッド６３ａに電気的に接続される。また、コンタクトプラグ６０ａの上端は、中間配線６９およびコンタクトプラグ７１、７７を介して配線６５ａに電気的に接続される。中間配線６９は、例えば、配線２７と同じレベルに設けられる。コンタクトプラグ７７は、コンタクトプラグ６０ａと中間配線６９とを接続する。コンタクトプラグ７１は、配線６５ａと中間配線６９とを接続する。さらに、配線６５ａは、コンタクトプラグ７３を介して配線２７の１つに接続され、コンタクトプラグ７５を介して接続パッド６１ａに電気的に接続される。
また、メモリセルアレイ２０は、ソース線２５に電気的に接続されたコンタクトプラグ８０をさらに含む。コンタクトプラグ８０は、複数の電極層２１を貫きＺ方向に延在する。コンタクトプラグ８０は、例えば、コンタクトプラグ６０ａと共にコンタクト領域ＣＡに設けられる。
コンタクトプラグ８０の下端は、ソース線２５に電気的に接続される。また、コンタクトプラグ８０の上端は、中間配線８５、８７、コンタクトプラグ９１、９３および９５を介して接続パッド８１に電気的に接続される。中間配線８５および８７は、それぞれ、配線６５ａおよび２７と同じレベルに設けられる。コンタクトプラグ９１は、コンタクトプラグ８０と中間配線８７とを接続する。コンタクトプラグ９３は、中間配線８５と中間配線８７とを接続する。さらに、中間配線８５は、コンタクトプラグ９１を介して接続パッド８１に電気的に接続される。また、ソース線２５は、例えば、コンタクトプラグ９７を介して接続パッド８３に電気的に接続される。
メモリセルアレイ３０および４０も同様に、コンタクトプラグ８０、接続パッド８１および８３を含む。図１に示すようにメモリセルアレイ２０、３０および４０を積層した時、それぞれのソース線２５、３５および４５は、コンタクトプラグ８０、接続パッド８１および８３を介して電気的に接続される。すなわち、メモリセルアレイ２０とメモリセルアレイ３０との境界において、メモリセルアレイ２０の接続パッド８３と、メモリセルアレイ３０の接続パッド８１が接続される。また、メモリセルアレイ３０とメモリセルアレイ４０との境界において、メモリセルアレイ３０の接続パッド８３と、メモリセルアレイ４０の接続パッド８１が接続される。
次に図５〜図１０を参照して、第１実施形態に係る記憶装置１の製造方法を説明する。図５〜図１０は、駆動回路１０の上に積層されるメモリセルアレイ２０、３０および４０の製造過程を示す模式断面図である。
図５（ａ）に示すように、凸部１０１を上面に有する基板１１０を形成する。凸部１０１は、例えば、基板１１０を選択的にエッチングすることにより形成される。基板１１０は、例えば、シリコン基板である。
図５（ｂ）に示すように、基板１１０の上面を覆う絶縁膜１０３を形成する。絶縁膜１０３は、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）を用いて形成されるシリコン窒化膜である。
図５（ｃ）に示すように、絶縁膜１０３の上に絶縁膜１０５を形成する。絶縁膜１０５は、例えば、ＴＥＯＳ（Tetraethyl orthosilicate）を原料とするＣＶＤを用いて形成されるシリコン酸化膜である。
図５（ｄ）に示すように、絶縁膜１０５を平坦化し、凸部１０１の上に形成された絶縁膜１０３の一部を露出させる。絶縁膜１０５は、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて平坦化される。
図６（ａ）に示すように、絶縁膜１０５の上、および、凸部１０１の上に絶縁膜１０７を形成する。絶縁膜１０７は、例えば、ＴＥＯＳ−ＣＶＤを用いて形成されるシリコン酸化膜である。続いて、絶縁膜１０７の上面から凸部１０１に至るコンタクトプラグ１１１を形成する。
図６（ｂ）に示すように、絶縁膜１０７の上に絶縁膜１０９を形成する。絶縁膜１０９は、例えば、ＴＥＯＳ−ＣＶＤを用いて形成されるシリコン酸化膜である。続いて、絶縁膜１０９を選択的に除去し、配線１１５を形成する。配線１１５は、例えば、コンタクトプラグ１１１を介して基板１１０に電気的に接続される。
図６（ｃ）に示すように、絶縁膜１０９の上にメモリセルアレイ２０を形成する。メモリセルアレイ２０は、Ｚ方向に積層された複数の電極層２１と、電極層２１をＺ方向に貫く複数の半導体ピラー２３と、ソース線２５と、を含む。さらに、メモリセルアレイ２０は、電極層２１にそれぞれ接続されたコンタクトプラグ５１と、配線１１５に接続されたコンタクトプラグ５３と、を含む。さらに、図示しない部分において、コンタクトプラグ６０ａおよび８０を形成する。
図７（ａ）に示すように、メモリセルアレイ２０の上に絶縁膜１２１を形成する。絶縁膜１２１は、例えば、ＴＥＯＳ−ＣＶＤを用いて形成されるシリコン酸化膜である。続いて、接続パッド１２３を絶縁膜１２１中に形成する。接続パッド１２３は、例えば、コンタクトプラグ１２５を介してコンタクトプラグ５３に電気的に接続される。また、図示しない部分において、接続パッド６１ａおよび８１（図４参照）も同時に形成される。接続パッド６１ａ、８１、１２３は、例えば、銅もしくは銅合金を含む。
図７（ｂ）に示すように、駆動回路１０とメモリセルアレイ２０とを貼り合わせる。例えば、絶縁膜１２１の上面と、駆動回路１０の上面と、を接触させ、３００〜４００℃の温度および所定の圧力下で接合する。この際、接続パッド１２３は、駆動回路１０側の接続パッド１２７に接続される。接続パッド１２７も、例えば、銅もしくは銅合金を含む。
図８（ａ）に示すように、基板１１０を除去する。例えば、基板１１０の裏面側を研磨もしくは研削し薄膜化した後、ウェットエッチングにより選択的に除去する。これにより、絶縁膜１０３を露出させ、凸部１０１を除去した後に、凹部１３１を形成する。凹部１３１の底面には、コンタクトプラグ１１１の上面が露出する。
図８（ｂ）に示すように、凹部１３１の内部に、例えば、銅もしくは銅合金等の金属を埋め込むことにより、接続パッド１３３を形成する。この際、図示しない部分において、接続パッド６３ａおよび８３も同時に形成される。
接続パッド１３３は、例えば、コンタクトプラグ１１１に接続される。接続パッド１３３は、例えば、上面の幅ＷＴ１が下面の幅ＷＢ１よりも広い形状を有する。これに対し、コンタクトプラグ１１１は、上面の幅ＷＴ２が下面の幅ＷＢ２よりも狭い形状を有する。
図９に示すように、メモリセルアレイ２０の上にメモリセルアレイ３０を貼り合わせる。メモリセルアレイ３０は、メモリセルアレイ２０と同じ方法により形成される。図９におけるメモリセルアレイ３０の上面側には、接続パッド１３３が形成される。メモリセルアレイ２０とメモリセルアレイ３０との境界では、接続パッド１３３に接続パッド１２３が接続される。また、図示しない部分において、メモリセルアレイ２０の接続パッド６３ａと、メモリセルアレイ３０の接続パッド６１ｂとが接続される（図１参照）。さらに、メモリセルアレイ２０の接続パッド８３と、メモリセルアレイ３０の接続パッド８１とが接続され（図４参照）、ソース線２５とソース線３５とが電気的に接続される。
図１０に示すように、メモリセルアレイ３０の上にメモリセルアレイ４０を貼り合わせる。メモリセルアレイ４０は、メモリセルアレイ２０および３０と同じ方法により形成される。図１０におけるメモリセルアレイ４０の上面側には、接続パッド１３５が形成される。接続パッド１３５は、例えば、アルミニウムを含む。すなわち、接続パッド１３５は最上層の配線であり、例えば、ワイヤボンディングにより外部回路に接続できるように形成される。
図１０に示すように、メモリセルアレイ３０とメモリセルアレイ４０との境界でも、接続パッド１３３に接続パッド１２３が接続される。また、図示しない部分において、メモリセルアレイ３０の接続パッド６３ｂと、メモリセルアレイ４０の接続パッド６１ｃとが接続される（図１参照）。さらに、メモリセルアレイ３０の接続パッド８３と、メモリセルアレイ４０の接続パッド８１とが接続され（図４参照）、ソース線３５とソース線４５とが電気的に接続される。
上記の製造過程では、基板１１０の上面に凸部１０１を設けることにより、貼り合わせ後の各メモリセルアレイの上面に接続パッドを形成することができる。また、凸部１０１を配線パターンを有するように形成すれば、接続パッドおよびそれにつながった配線を形成することができる。これにより、貼り合わせ後のフォトリソグラフィおよび絶縁膜のエッチングを省略することが可能となり、記憶装置１の製造過程を簡略化できる。
［第２実施形態］
図１１は、第２実施形態に係る記憶装置のメモリセルアレイ５０の構成を示す模式平面図である。メモリセルアレイ５０は、Ｙ方向に並んだ電極層２１ａ、２１ｂおよび２１ｃを含む。電極層２１ａ、２１ｂおよび２１ｃは、それぞれＸ方向に延在し、電極層２１ａと電極層２１ｂとの間、および、電極層２１ｂと電極層２１ｃとの間は、スリットＳＴにより分離されている。また、電極層２１ａ、２１ｂおよび２１ｃは、それぞれＺ方向に積層され、Ｚ方向に延びる複数のメモリホールＭＨにより貫かれている。各メモリホールＭＨの内部には、半導体ピラー２３（図示しない）が設けられる。
メモリセルアレイ５０は、電極層２１ａ、２１ｂおよび２１ｃの上をＹ方向に延在する複数の配線２７を含む。配線２７は、例えば、Ｘ方向に並べて配置される。配線２７のそれぞれは、電極層２１ａを貫いて延びる１つの半導体ピラーと、電極層２１ｂを貫いて延びる１つの半導体ピラーと、電極層２１ｃを貫いて延びる１つの半導体ピラーと、に電気的に接続される。
この例では、スリットＳＴの内部にコンタクトプラグ１６０が配置される。コンタクトプラグ１６０は、Ｚ方向に延在し、その長さは、Ｚ方向に積層された電極層２１ａ、２１ｂおよび２１ｃのそれぞれの全高よりも長い。また、コンタクトプラグ１６０は、それぞれコンタクトプラグ１４１を介して１つの配線２７に電気的に接続される。すなわち、配線２７と同数のコンタクトプラグ１６０が、スリットＳＴの内部に設けられる。
図１２（ａ）および（ｂ）は、第２実施形態に係る記憶装置のメモリセルアレイ５０を示す模式図である。図１２（ａ）は、メモリセルアレイ５０の上面を示す模式平面図である。図１２（ｂ）は、図１２（ａ）中に示す１２Ｂ−１２Ｂ線に沿った断面を示す模式図である。
図１２（ａ）に示すように、配線２７の上に複数の接続パッド１４０が設けられる。接続パッド１４０は、それぞれ１つの配線２７に電気的に接続される。すなわち、配線２７と同数の接続パッド１４０が、Ｘ方向に並んだ複数の配線２７の上方に配置される。
図１２（ｂ）に示すように、コンタクトプラグ１６０は、スリットＳＴの内部において、Ｚ方向に延びる。コンタクトプラグ１６０は、電極層２１の積層幅ＷＳよりも長く延びる。また、コンタクトプラグ１６０は、絶縁膜１６７により電極層２１およびソース線１２０から電気的に絶縁される。
コンタクトプラグ１６０は、その下端において接続パッド１５０に接続される。また、コンタクトプラグ１６０は、その上端において、コンタクトプラグ１４１を介して配線２７の１つに電気的に接続される。さらに、配線２７は、コンタクトプラグ１４３を介して接続パッド１４０に電気的に接続される。結果として、コンタクトプラグ１６０は、配線２７の１つ、および、接続パッド１４０の１つに電気的に接続される。
本実施形態では、複数のメモリセルアレイ５０が、例えば、駆動回路１０の上に積層される（図１参照）。メモリセルアレイ５０は、図１２（ｂ）に示す構造の上下を逆にして積層される。この時、１つのメモリセルアレイ５０の接続パッド１５０は、その上に積層される別のメモリセルアレイ５０の接続パッド１４０に接続される。これにより、上下に積層されるメモリセルアレイ５０の半導体ピラー２３が電気的に接続される。
また、本実施形態においても、図示しないコンタクトプラグ（例えば、図４中のコンタクトプラグ８０）を介して、上下に積層されたメモリセルアレイ５０のソース線１２０が電気的に接続される。
図１３は、第２実施形態に係るメモリセルアレイ５０の製造過程を示す模式図である。図１３（ａ）〜（ｃ）は、コンタクトプラグ１６０の形成過程を示す模式平面図である。
図１３（ａ）に示すように、電極層２１間のスリットＳＴに絶縁膜１６７を埋め込む。絶縁膜１６７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。この時、メモリホールＭＨの内部には、それぞれ図示しない半導体ピラー２３およびメモリ膜２９が形成されている。
図１３（ｂ）に示すように、エッチングマスク１８１、例えば、レジスト膜を、メモリホールＭＨおよび絶縁膜１６７を覆うように形成する。エッチングマスク１８１は、スリットＳＴ上に位置する開口１８１ａを有する。続いて、エッチングマスク１８１を用いて絶縁膜１６７を選択的に除去し、スリットＳＴ内においてＺ方向に延在し、接続パッド１５０となる部分（図６（ａ）および図１２（ｂ）参照）に連通するコンタクトホール１８５を形成する。
図１３（ｃ）に示すように、コンタクトホール１８５の内部にコンタクトプラグ１６０を形成する。コンタクトプラグ１６０は、コンタクトホール１８５の内部を埋め込んだ金属層であり、例えば、タングステンを含む。
図１４は、第２実施形態の変形例に係るメモリセルアレイ５０の製造過程を示す模式図である。図１４（ａ）〜（ｃ）は、コンタクトプラグ１７０の形成過程を示す模式平面図である。コンタクトプラグ１７０は、スリットＳＴ内において電極層２１の積層幅ＷＳよりも長く延びる。
図１４（ａ）に示すように、電極層２１間に形成されるスリットＳＴは、第１部分ＷＰと、第２部分ＮＰと、を含む。第１部分ＷＰのＹ方向の幅Ｗ１は、第２部分ＮＰのＹ方向の幅Ｗ２よりも広い。
図１４（ｂ）に示すように、スリットＳＴの内部に絶縁膜１６７を形成する。絶縁膜１６７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。絶縁膜１６７は、例えば、第２部分ＮＰを閉塞させ、第１部分ＷＰにコンタクトホール１８７を残す厚さを有するように形成される。言い換えれば、第１部分ＷＰの幅Ｗ１と、第２部分ＮＰの幅Ｗ２と、の差が、コンタクトプラグ１７０のＹ方向の幅よりも大きくなるように形成される。
図１４（ｃ）に示すように、コンタクトホール１８７の内部にコンタクトプラグ１７０を形成する。コンタクトプラグ１７０は、コンタクトホール１８７の内部を埋め込んだ金属層であり、例えば、タングステンを含む。
図１５は、第２実施形態の別の変形例に係るメモリセルアレイ５０の製造過程を示す模式断面図である。図１５（ａ）〜（ｃ）は、コンタクトプラグ１８０の形成過程を示す模式平面図である。コンタクトプラグ１８０は、スリットＳＴ内において電極層２１の積層幅ＷＳよりも長く延びる。
図１５（ａ）に示すように、電極層２１間に形成されるスリットＳＴは、例えば、円形の開口を有し、複数のコンタクトホールＣＨがＸ方向につながった形状に形成される。コンタクトホールＣＨは、例えば、Ｚ方向に延在し、接続パッド１５０となる部分（図６（ａ）および図１２（ｂ）参照）に連通するように形成される。コンタクトホールＣＨは、例えば、その直径ＲＳがコンタクトプラグ１８０の直径よりも大きくなるように形成される。
図１５（ｂ）に示すように、スリットＳＴの内部に絶縁膜１６７を形成する。絶縁膜１６７は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。絶縁膜１６７は、例えば、コンタクトホールＣＨ内にコンタクトスペース１８９を残す厚さを有するように形成される。
図１５（ｃ）に示すように、コンタクトスペース１８９の内部にコンタクトプラグ１８０を形成する。コンタクトプラグ１８０は、コンタクトスペース１８９の内部を埋め込んだ金属層であり、例えば、タングステンを含む。
［第３実施形態］
図１６は、第３実施形態に係る記憶装置１の製造過程を示す模式断面図である。図１６（ａ）は、例えば、メモリセルアレイ２０とメモリセルアレイ３０とを貼り合わせたウェーハ５を示す模式平面図である（図１参照）。図１６（ｂ）は、図１６（ａ）に示す１６Ｂ−１６Ｂ線に沿った模式断面図である。
図１６（ａ）に示すように、ウェーハ５は、例えば、Ｘ方向に延びるエアーギャップＡＧを含む。エアーギャップＡＧは、ウェーハ５の外縁まで延在し、その両端において外部に連通するように設けられる。
図１６（ｂ）に示すように、エアーギャップＡＧは、メモリセルアレイ２０とメモリセルアレイ３０との境界に設けられる。すなわち、エアーギャップＡＧは、メモリセルアレイ２０とメモリセルアレイ３０とを貼り合わせた境界に形成され、両者の間に残留するエアーの排出経路となる。これにより、メモリセルアレイ２０とメモリセルアレイ３０との境界に、所謂ボイドが形成され、接合不良となることを防ぐことができる。
エアーギャップＡＧは、メモリセルアレイ２０およびメモリセルアレイ３０のいずれか一方、もしくは両方に溝ＥＧを形成し、両者を貼り合わせることにより形成される。
エアーギャップＡＧは、例えば、ウェーハ５から切り出されるチップの間の所謂ダイシング領域ＫＲに設けられる。ダイシング領域ＫＲは、メモリセルＭＣおよび各配線を含むデバイス領域ＤＲを囲むように設けられる。これにより、デバイス領域ＤＲにおけるメモリセルアレイ間の接合面の密着性を向上させることができる。
図１７は、第３実施形態の変形例に係る記憶装置１の製造過程を示す模式断面図である。図１７（ａ）〜（ｃ）は、図１６（ａ）に示す１６Ｂ−１６Ｂ線に沿った断面に該当する部分を示す模式図である。
図１７（ａ）に示すように、メモリセルアレイ２０を駆動回路１０と貼り合わせた後において、その上面に凹部１３１および２０１を形成する。凹部１３１および２０１は、例えば、メモリセルアレイ２０から基板１１０を除去することにより形成される（図８（ａ）参照）。
図１７（ｂ）に示すように、凹部１３１および２０１に金属を埋め込み、接続パッド１３３および金属パターン２０５を形成する。接続パッド１３３および金属パターン２０５は、例えば、銅もしくは銅合金を用いて形成される。
この過程では、例えば、メモリセルアレイ２０の上面に、凹部１３１および２０１の深さよりも厚い金属層を形成する。その後、例えば、ＣＭＰを用いて、凹部１３１および２０１を埋め込んだ部分を残して金属層を除去する。
この時、ダイシング領域ＫＲの表面積に対する金属パターン２０５の面積の比率が大きければ、所謂ディッシングによりダイシング領域ＫＲに溝ＥＧが形成される。すなわち、ダイシング領域ＫＲに溝ＥＧが形成されるように、ダイシング領域ＫＲの表面積に対する金属パターン２０５の面積の比率を、例えば、メモリセルアレイ２０のデバイス領域ＤＲの面積に対する接続パッド１３３の面積の比率よりも大きくする。
図１７（ｃ）に示すように、メモリセルアレイ２０とメモリセルアレイ３０とを貼り合わせる。デバイス領域ＤＲでは、例えば、メモリセルアレイ２０の接続パッド１３３と、メモリセルアレイ３０の接続パッド１２３と、が接続される。一方、ダイシング領域ＫＲでは、溝ＥＧの位置にエアーギャップＡＧが形成される。これにより、メモリセルアレイ間にボイドが形成されることを回避でき、両者の密着性を向上させることができる。
さらに、ウェーハ上において、複数の溝ＥＧをそれぞれ直線状に設け、一方向に延在させることにより、ウェーハの反りを軽減することができる。また、上記のように、ＣＭＰにおけるディッシングを利用することにより、例えば、フォトリソグラフィおよび選択エッチングなどを用いることなく溝ＥＧを形成することができる。これにより、各メモリセルアレイの製造工程を簡略化できる。
図１８は、第３実施形態の別の変形例に係る記憶装置１の製造過程を示す模式断面図である。図１８（ａ）および（ｂ）は、図１６（ａ）に示す１６Ｂ−１６Ｂ線に沿った断面に該当する部分を示す模式図である。
図１８（ａ）に示すように、エアーギャップＡＧにおいて、溝ＥＧの内面全体に金属パターン２１５が露出されるように形成しても良い。すなわち、金属パターン２１５は、Ｘ方向の幅が溝ＥＧのＸ方向の幅と略同一となるように形成しても良い。これにより、ＣＭＰ時のディッシングが大きくなり、溝ＥＧを深く形成することができる。結果として、エアーギャップＡＧのＺ方向の幅を広くすることができる。金属パターン２１５は、例えば、銅もしくは銅合金を用いて形成される。
図１８（ｂ）に示す例では、メモリセルアレイ２２０とメモリセルアレイ２３０とを貼り合わせる。メモリセルアレイ２２０および２３０は、コンタクトプラグ２２３および２３３を含み、その端面が接続パッドとして機能する。すなわち、図１８に示すように、メモリセルアレイ２２０とメモリセルアレイ２３０とを貼り合わせた時、メモリセルアレイ２２０のコンタクトプラグ２３３と、メモリセルアレイ２３０のコンタクトプラグ２２３とが直接接続されても良い。また、両者の境界に形成されるエアーギャップＡＧの内面には、金属パターン２１５が露出される。
上記の実施例において、記憶装置１がウェーハ５から切り出され、チップ化された場合、そのチップの外縁には、エアーギャップＡＧの一部が残る。すなわち、第３実施形態に係る記憶装置１では、エアーギャップＡＧの一部に露出した絶縁膜１０５に対する金属パターン２０５の面積比は、メモリセルアレイ間の境界における絶縁膜１０５に対する接続パッド１３３の面積比よりも大きい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…記憶装置、 ５…ウェーハ、 １０…駆動回路、 １１、１１０…基板、 １３…配線層、 １５、２７、３７、４７、６５ａ、６５ｂ、６５ｃ、１１５…配線、 ２０、３０、４０、５０、２２０、２３０…メモリセルアレイ、 ２１、２１ａ、２１ｂ、２１ｃ、３１、４１…電極層、 ２３、３３、４３…半導体ピラー、 ２５、３５、４５、１２０…ソース線、 ２５ａ…金属層、 ２５ｂ…半導体層、 ２６、５１、５３、５５、６０、６０ａ、６０ｂ、６０ｃ、７１、７３、７５、７７、８０、９１、９３、９７、１１１、１２５、１４１、１４３、１６０、１７０、１８０、２２３、２３３…コンタクトプラグ、 ２９…メモリ膜、 ６１、６１ａ、６１ｂ、６１ｃ、６３、６３ａ、６３ｂ、６３ｃ、８１、８３、１２３、１２７、１３３、１３５、１４０、１５０…接続パッド、 ６７、１０３、１０５、１０７、１０９、１２１、１６７…絶縁膜、 ６９、８５、８７…中間配線、 １０１、１３１…凸部、 １８１…エッチングマスク、 １８１ａ…開口、 １８５、１８７…コンタクトホール、 １８９…コンタクトスペース、 ２０５、２１５…金属パターン、 ＡＧ…エアーギャップ、 ＣＡ…コンタクト領域、 ＣＨ、ＰＨ…コンタクトホール、 ＤＲ…デバイス領域、 ＨＵＰ…引き出し部、 ＫＲ…ダイシング領域、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＭＰ…領域、 ＲＳ…直径、 ＳＴ…スリット、 ＶＧ…溝、 ＷＰ…第１部分、 ＮＰ…第２部分

Claims (6)

  1. 第１方向に積層された複数の第１電極層と、
    前記複数の第１電極層を前記第１方向に貫く第１半導体ピラーと、
    を含む第１メモリセルアレイと、
    前記第１メモリセルアレイ中を前記第１方向に延在し、前記第１半導体ピラーに電気的に接続された第１コンタクトプラグと、
    前記第１方向に積層された複数の第２電極層と、
    前記複数の第２電極層を前記第１方向に貫く第２半導体ピラーと、
    を含み、前記第１メモリセルアレイに対して前記第１方向に配置された第２メモリセルアレイと、
    前記第２メモリセルアレイ中を前記第１方向に延在し、前記第２半導体ピラーおよび前記第１コンタクトプラグに電気的に接続された第２コンタクトプラグと、
    を備えた記憶装置。
  2. 前記第１メモリセルアレイ中を前記第１方向に延在する第３コンタクトプラグをさらに備え、
    前記第１メモリセルアレイは、前記第１半導体ピラーの一方の端に電気的に接続された配線をさらに含み、
    前記第３コンタクトプラグは、前記配線に電気的に接続される請求項１記載の記憶装置。
  3. 前記第１メモリセルアレイと前記第２メモリセルアレイとの間に設けられ、前記第１コンタクトプラグと前記第２コンタクトプラグとを電気的に接続する接続パッドをさらに備えた請求項１または２に記載の記憶装置。
  4. 前記第１コンタクトプラグは、前記複数の電極層を前記第１方向に貫くように設けられる請求項１〜３のいずれか１つに記載の記憶装置。
  5. 前記第１メモリセルアレイは、前記第１方向に積層された複数の別の第１電極層をさらに含み、
    前記複数の別の電極層は、前記複数の第１電極層に対して前記第１方向と交差する２方向に配置され、前記第１コンタクトプラグは、前記複数の第１電極層と前記複数の別の第１電極層との間に設けられる請求項１〜３のいずれか１つに記載の記憶装置。
  6. 前記第１メモリセルアレイと前記第２メモリセルアレイとの間に、前記接続パッドを含む接合面を有し、
    前記第１メモリセルアレイは、前記接合面を囲む外縁に配置された金属パターンをさらに含み、
    前記第１メモリセルアレイの前記外縁の表面積に対する前記金属パターンの面積の比率は、前記接合面の面積に対する前記接続パッドの面積の比率よりも大きい請求項３記載の記憶装置。
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