JP2022521631A - 三次元メモリデバイス及びその形成方法 - Google Patents

三次元メモリデバイス及びその形成方法 Download PDF

Info

Publication number
JP2022521631A
JP2022521631A JP2021549994A JP2021549994A JP2022521631A JP 2022521631 A JP2022521631 A JP 2022521631A JP 2021549994 A JP2021549994 A JP 2021549994A JP 2021549994 A JP2021549994 A JP 2021549994A JP 2022521631 A JP2022521631 A JP 2022521631A
Authority
JP
Japan
Prior art keywords
layer
array
semiconductor structure
memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021549994A
Other languages
English (en)
Other versions
JP7328344B2 (ja
Inventor
リウ・ジュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022521631A publication Critical patent/JP2022521631A/ja
Application granted granted Critical
Publication of JP7328344B2 publication Critical patent/JP7328344B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0018—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell whereby the nonvolatile element is an EEPROM element, e.g. a floating gate or metal-nitride-oxide-silicon [MNOS] transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Holo Graphy (AREA)

Abstract

Figure 2022521631000001
埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）を有する３次元（３Ｄ）メモリデバイス及び３Ｄメモリデバイスを形成するための方法が開示される。３Ｄメモリデバイス（３００）は、周辺回路（３１２）と、埋め込みＤＲＡＭセル（３１４）のアレイと、複数の第１の接合コンタクト（３２６）を含む第１の接合層（３２４）とを含む第１の半導体構造（３０２）を含む。３Ｄメモリデバイスはまた、３Ｄ ＮＡＮＤメモリストリング（３３８）のアレイと、複数の第２の接合コンタクト（３３０）を含む第２の接合層（３２８）とを含む第２の半導体構造（３０４）をさらに含む。３Ｄメモリデバイス（３００）は、第１の接合層（３２４）と第２の接合層（３２８）との間の接合界面（３０６）をさらに含む。第１の接合コンタクト（３２４）は、接合界面（３０６）で第２の接合コンタクト（３２８）と接触している。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズに寸法調整される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセス及び製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
３Ｄメモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。
埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）を有する３Ｄメモリデバイスの実施形態及びその製造方法が本明細書に開示される。
一例では、３Ｄメモリデバイスは、周辺回路と、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合コンタクトを含む第１の接合層とを含む第１の半導体構造を含む。３Ｄメモリデバイスはまた、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合コンタクトを含む第２の接合層とを含む第２の半導体構造をさらに含む。３Ｄメモリデバイスは、第１の接合層と第２の接合層との間に接合界面をさらに含む。第１の接合コンタクトは、接合界面において第２の接合コンタクトと接触している。
別の例では、３Ｄメモリデバイスを形成するための方法が開示される。第１の半導体構造が形成される。第１の半導体構造は、周辺回路と、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合コンタクトを含む第１の接合層とを含む。第２の半導体構造が形成される。第２の半導体構造は、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合コンタクトを含む第２の接合層とを含む。第１の半導体構造及び第２の半導体構造は、第１の接合コンタクトが接合界面で第２の接合コンタクトと接触するように、対面方式で接合される。
さらに別の例では、３Ｄメモリデバイスを動作させるための方法が開示される。３Ｄメモリデバイスは、同じチップ内に入力／出力回路と、埋め込みＤＲＡＭセルのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイとを含む。データは、入力／出力回路を介して埋め込みＤＲＡＭセルのアレイに転送される。データは、埋め込みＤＲＡＭセルのアレイにバッファされる。データは、埋め込みＤＲＡＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイに格納される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成及び使用することを可能にするのにさらに役立つ。
いくつかの実施形態による、埋め込みＤＲＡＭを有する例示的な３Ｄメモリデバイスの断面の概略図を示す。 いくつかの実施形態による、埋め込みＤＲＡＭを有する別の例示的な３Ｄメモリデバイスの断面の概略図を示す。 いくつかの実施形態による、周辺回路及び埋め込みＤＲＡＭを有する例示的な半導体構造の概略平面図を示す。 いくつかの実施形態による、埋め込みＤＲＡＭを有する例示的な３Ｄメモリデバイスの断面図を示す。 いくつかの実施形態による、埋め込みＤＲＡＭを有する別の例示的な３Ｄメモリデバイスの断面図を示す。 いくつかの実施形態による、周辺回路及び埋め込みＤＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、周辺回路及び埋め込みＤＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、周辺回路及び埋め込みＤＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。 いくつかの実施形態による、埋め込みＤＲＡＭを有する例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 いくつかの実施形態による、埋め込みＤＲＡＭを有する例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。 いくつかの実施形態による、埋め込みＤＲＡＭを有する３Ｄメモリデバイスの例示的な動作を示す。 いくつかの実施形態による、埋め込みＤＲＡＭを有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。 いくつかの実施形態による、埋め込みＤＲＡＭを有する３Ｄメモリデバイスを動作させるための例示的な方法のフローチャートである。
本開示の実施形態について、添付の図面を参照しながら説明する。
特定の構成及び配置について説明するが、これは例示のみを目的として行われることを理解すべきである。当業者は、本開示の精神及び範囲から逸脱することなく、他の構成及び配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、又は特性を含む必要はない可能性があることに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、又は特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ又は複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、又は特性を単数の意味で説明するために使用されてもよく、又は特徴、構造、又は特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語も、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、又は複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
本開示における「上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、及び「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、中間の特徴を有する何か又はその間の層の「上に（ｏｎ）」の意味も含み、「より上に（ａｂｏｖｅ）」又は「上方に（ｏｖｅｒ）」は何か「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」の意味を意味するだけでなく、その間に中間の特徴を有さない何か又はその間の層「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接）であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、又はパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。代替で、基板は、ガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することができ、又は下にあるもしくは上にある構造体の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも厚さが薄い均一又は不均一な連続構造体の領域であり得る。例えば、層は、連続構造体の上面と底面との間、又は上面と底面との間の任意の対の水平面の間に位置することができる。層は、横方向、垂直方向、及び／又はテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つ若しくは複数の層を含むことができ、並びに／又はその上、それより上、及び／若しくはその下に１つ若しくは複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つ又は複数の導体及び接触層（相互接続線及び／又はビアコンタクトが形成される）並びに１つ又は複数の誘電体層を含むことができる。
本明細書で使用される場合、「名目／名目上」という用語は、製品又はプロセスの設計段階中に設定される、構成要素又はプロセス動作の特性又はパラメータの所望の又は目標の値を、所望の値より上及び／又は下の値の範囲と共に指す。値の範囲は、製造プロセスにおけるわずかな変動又は公差に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、又は±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタの垂直に配向されたストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」と本明細書では呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
従来の３Ｄメモリデバイスでは、同じ平面上のメモリアレイデバイスの外側に形成された周辺回路は、デバイスチップの大面積を占める可能性があり、それによってアレイ効率が悪く、ダイサイズが大きく、コストが高くなる。また、メモリアレイデバイスの処理に関連する熱履歴は、周辺回路の性能要件を制限し、３Ｄメモリデバイスの高い入力／出力（Ｉ／Ｏ）速度を達成することを困難にする。さらに、３Ｄ ＮＡＮＤメモリデバイスの場合、ＮＡＮＤメモリセルプログラム、消去、及び読み出し速度は、ＤＲＡＭ及びスタティックＲＡＭ（ＳＲＡＭ）などの他のタイプのメモリデバイスと比較して本質的に遅い。
本開示による様々な実施形態は、Ｉ／Ｏ速度、スループット、及びメモリ密度が改善されたオンチップ埋め込みＤＲＡＭを有する３Ｄメモリデバイスを提供する。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリの周辺回路（例えば、制御及び感知回路）は、高速アドバンストロジックデバイス処理を使用して別個の基板上に形成される。埋め込みＤＲＡＭセルを周辺回路と同じ基板上に形成して、空のウェハ空間を利用し、３Ｄ ＮＡＮＤメモリの高速メモリバッファとして機能することができる。３Ｄ ＮＡＮＤメモリは、別の基板上に形成され、周辺回路及び埋め込みＤＲＡＭセルが形成される基板に接合され得る。その結果、メモリアレイ効率が向上し、ダイサイズ及びビットコストが低減され、それによってメモリデバイス性能が大幅に向上する。３ＤメモリデバイスのＩ／Ｏ速度及びスループットは、ＤＲＡＭ及び周辺ロジックデバイスの速度及びスループットに一致することができる。高速な揮発性メモリ（例えば、ＤＲＡＭ）と高密度／大容量の不揮発性メモリ（例えば、３Ｄ ＮＡＮＤメモリ）をワンチップ化することで、高速な不揮発性データ記憶を実現できる。例えば、本明細書で開示される埋め込みＤＲＡＭを有する３Ｄメモリデバイスは、その高速不揮発性データ記憶能力のために、モバイルデバイス又はコンピュータ上でインスタントオン機能を可能にすることができる。
図１Ａは、いくつかの実施形態による、埋め込みＤＲＡＭを有する例示的な３Ｄメモリデバイス１００の断面の概略図を示す。３Ｄメモリデバイス１００は、非モノリシック３Ｄメモリデバイスの一例を表す。用語「非モノリシック」は、３Ｄメモリデバイス１００の構成要素（例えば、周辺回路／埋め込みＤＲＡＭ及び３Ｄ ＮＡＮＤメモリ）を異なる基板上に別々に形成し、次いで接合して３Ｄメモリデバイスを形成することができることを意味する。３Ｄメモリデバイス１００は、周辺回路及び埋め込みＤＲＡＭセルのアレイを含む第１の半導体構造１０２を含むことができる。周辺回路及び埋め込みＤＲＡＭセルアレイの両方は、高速を達成するために高度な論理プロセス（例えば、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどの技術ノード）で実装することができる。いくつかの実施形態では、第１の半導体構造内の周辺回路及び埋め込みＤＲＡＭセルアレイは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用している。
いくつかの実施形態では、周辺回路は、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号周辺回路を含む。例えば、周辺回路は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、又は回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、又はキャパシタ）のうちの１つ又は複数を含むことができる。埋め込みＤＲＡＭは、論理回路（例えば、周辺回路）の同じダイ上に集積されたＤＲＡＭであり、より広いバス及びより速い動作速度を可能にする。埋め込みＤＲＡＭは、すべてのタイプのＤＲＡＭと同様に、メモリセルの定期的なリフレッシュを必要とする。埋め込みＤＲＡＭをリフレッシュするためのメモリコントローラは、周辺回路の一部として埋め込むことができる。いくつかの実施形態では、各埋め込みＤＲＡＭセルは、負電荷の正としてデータのビットをストリングするためのキャパシタの他、それへのアクセスを制御する１つ又は複数のトランジスタを含む。一例では、各埋め込みＤＲＡＭセルは、１トランジスタ１キャパシタ（１ Ｔ １ Ｃ）セルである。
３Ｄメモリデバイス１００はまた、３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造１０４を含むことができる。すなわち、第２の半導体構造１０４は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で設けられるＮＡＮＤフラッシュメモリデバイスとすることができる。いくつかの実施形態では、ＮＡＮＤ技術（例えば、メモリスタック内のレベル／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、通常、３２から２５６個のＮＡＮＤメモリセルからなる。３Ｄ ＮＡＮＤメモリストリングはページに編成することができ、次いで各３Ｄ ＮＡＮＤメモリストリングがビット線（ＢＬ）と呼ばれる別個の線に接続されるブロックに編成される。３Ｄ ＮＡＮＤメモリストリング内の同じ位置を有するすべてのセルは、ワード線（ＷＬ）によって制御ゲートを介して接続することができる。いくつかの実施形態では、プレーンは、同じビット線を介して接続される特定の数のブロックを含む。第２の半導体構造１０４は一つ又は複数のプレーンを含んでもよく、すべての読み出し／書き込み／消去動作を実施するために必要な周辺回路は第１の半導体構造１０２に含まれてもよい。
図１Ａに示すように、３Ｄメモリデバイス１００は、垂直方向で第１の半導体構造１０２と第２の半導体構造１０４との間に接合界面１０６をさらに含む。以下で詳細に説明するように、第１の半導体構造１０２及び第２の半導体構造１０４は、第１の半導体構造１０２及び第２の半導体構造１０４の一方を製造する熱履歴が第１の半導体構造１０２及び第２の半導体構造１０４の他方を製造するプロセスを限定しないように、別々に（いくつかの実施形態では並列に）製造することができる。さらに、回路基板上の長距離チップツーチップデータバスとは対照的に、第１の半導体構造１０２と第２の半導体構造１０４との間に直接的で短い電気接続を行うために、接合界面１０６を介して多数の相互接続（例えば、ハイブリッド接合を介した接合コンタクト）を形成することができ、それにより、チップインターフェース遅延が排除され、消費電力が低減された高速Ｉ／Ｏスループットが達成される。第２の半導体構造１０４内の３Ｄ ＮＡＮＤメモリストリングのアレイと、第１の半導体構造１０２内の埋め込みＤＲＡＭセルのアレイとの間のデータ転送は、接合界面１０６にわたる相互接続（例えば、ハイブリッド接合を介した接合コンタクト）を介して実施され得る。また、第１の半導体構造１０２及び第２の半導体構造１０４を垂直方向に一体化することで、チップサイズを低減することができ、メモリセル密度を増大させることができる。
積層された第１の半導体構造１０２及び第２の半導体構造１０４の相対位置は限定されないことが理解される。図１Ｂは、いくつかの実施形態による、埋め込みＤＲＡＭを有する別の例示的な３Ｄメモリデバイス１０１の断面の概略図を示す。３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造１０４が周辺回路及び埋め込みＤＲＡＭセルのアレイを含む第１の半導体構造１０２の上にある図１Ａの３Ｄメモリデバイス１００とは異なり、図１Ｂの３Ｄメモリデバイス１００では、周辺回路及び埋め込みＤＲＡＭセルのアレイを含む第１の半導体構造１０２は、３Ｄ ＮＡＮＤメモリストリングのアレイを含む第２の半導体構造１０４の上にある。それにもかかわらず、いくつかの実施形態によれば、接合界面１０６は、垂直方向で３Ｄメモリデバイス１０１内の第１の半導体構造１０２と第２の半導体構造１０４との間に形成される他、第１の半導体構造１０２及び第２の半導体構造１０４は、接合（例えば、ハイブリッド結合）を介して垂直に接合される。第２の半導体構造１０４内の３Ｄ ＮＡＮＤメモリストリングのアレイと、第１の半導体構造１０２内の埋め込みＤＲＡＭセルのアレイとの間のデータ転送は、接合界面１０６にわたる相互接続（例えば、ハイブリッド接合を介した接合コンタクト）を介して実施され得る。
図２は、いくつかの実施形態による、周辺回路及び埋め込みＤＲＡＭを有する例示的な半導体構造２００の概略平面図を示す。半導体構造２００は、第１の半導体構造１０２の一例であってもよい。半導体構造２００は、ワード線ドライバ２０２、ページバッファ２０４、及び任意の他の適切な回路を含む、３Ｄ ＮＡＮＤメモリを制御及び感知するための周辺回路を含むことができる。半導体構造２００は、周辺回路と同じダイ上にあり、周辺回路と同じ論理プロセスを使用して製造された埋め込みＤＲＡＭ２０６をさらに含むことができる。図２は、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）と、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）と埋め込みＤＲＡＭ２０６とが同一平面上の異なる領域に形成された埋め込みＤＲＡＭ２０６との例示的なレイアウトを示している。例えば、埋め込みＤＲＡＭ２０６は、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）の外部に形成されてもよい。半導体構造２００のレイアウトは、図２の例示的なレイアウトに限定されないことが理解される。いくつかの実施形態では、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）及び埋め込みＤＲＡＭ２０６（例えば、埋め込みＤＲＡＭセルのアレイ）は、一方が他方の上方に、すなわち異なる平面上に積層される。例えば、チップサイズをより小さくするために、周辺回路（例えば、ワード線ドライバ２０２、ページバッファ２０４）より上又は下に、埋め込みＤＲＡＭ２０６（例えば、埋め込みＤＲＡＭセルのアレイ）を形成してもよい。
図３は、いくつかの実施形態による、埋め込みＤＲＡＭを有する例示的な３Ｄメモリデバイス３００の断面図を示す。図１Ａに関して上述した３Ｄメモリデバイス１００の一例として、３Ｄメモリデバイス３００は、第１の半導体構造３０２と、第１の半導体構造３０２の上に積層された第２の半導体構造３０４とを含む非モノリシック３Ｄメモリデバイスである。第１の半導体構造３０２及び第２の半導体構造３０４は、その間の接合界面３０６で接合されている。図３に示すように、第１の半導体構造３０２は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、又は任意の他の適切な材料を含むことができる基板３０８を含むことができる。
３Ｄメモリデバイス３００の第１の半導体構造３０２は、基板３０８の上にデバイス層３１０を含むことができる。図３では、３Ｄメモリデバイス３００内の構成要素の空間的関係をさらに示すために、ｘ軸及びｙ軸が追加されていることに留意されたい。基板３０８は、ｘ方向（横方向又は幅方向）に横方向に延在する２つの側面（例えば、上面及び底面）を有する。本明細書で使用される場合、半導体デバイス（例えば、３Ｄメモリデバイス３００）の１つの構成要素（例えば、層又はデバイス）が別の構成要素（例えば、層又はデバイス）の「上に」、「より上に」、又は「より下に」あるかどうかは、基板がｙ方向に半導体デバイスの最も低い平面に位置するとき、ｙ方向（垂直方向又は厚さ方向）における半導体デバイス（例えば、基板３０８）の基板との相関で判定される。空間的関係を説明するための同じ概念が本開示全体にわたって適用される。
いくつかの実施形態では、デバイス層３１０は、基板３０８上の周辺回路３１２と、基板３０８上及び周辺回路３１２の外側の埋め込みＤＲＡＭセルのアレイ３１４とを含む。いくつかの実施形態では、周辺回路３１２は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流又は電圧基準を含むがこれらに限定されない、３Ｄメモリデバイス３００の動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号周辺回路を形成する複数の周辺トランジスタ３１６を含む。周辺トランジスタ３１６は、基板３０８上に形成することができ、周辺トランジスタ３１６の全体又は一部は、基板３０８内に（例えば、基板３０８の上面より下）及び／又は基板３０８上に直接形成される。分離領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））及びドープ領域（例えば、周辺トランジスタ３１６のソース領域及びドレイン領域）も基板３０８内に形成することができる。
いくつかの実施形態では、各埋め込みＤＲＡＭセル３１４は、ＤＲＡＭ選択トランジスタ３１８及びキャパシタ３２０を含む。埋め込みＤＲＡＭセル３１４は、１つのトランジスタ及び１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。埋め込みＤＲＡＭセル３１４は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ３１８は基板３０８上に形成され、ＤＲＡＭ選択トランジスタ３１８の全体又は一部は基板３０８内に（例えば、基板３０８の上面より下）及び／又は基板３０８上に直接形成される。分離領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））及びドープ領域（例えば、ＤＲＡＭ選択トランジスタ３１８のソース領域及びドレイン領域）も基板３０８内に形成することができる。図３に示すように、ＤＲＡＭ選択トランジスタ３１８及び周辺トランジスタ３１６は、同一平面上、例えば基板３０８上の異なる領域に形成することができる。すなわち、ＤＲＡＭ選択トランジスタ３１８は、基板３０８上の周辺回路３１２が形成された領域の外側に形成することができる。いくつかの実施形態では、キャパシタ３２０は、ＤＲＡＭ選択トランジスタ３１８の上に形成される。いくつかの実施形態によれば、各キャパシタ３２０は、その一方がそれぞれのＤＲＡＭ選択トランジスタ３１８の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ３１８の別のノードは、埋め込みＤＲＡＭのビット線３１９に電気的に接続される。各キャパシタ３２０の別の電極は、共通プレート３２１、例えば共通接地に電気的に接続することができる。埋め込みＤＲＡＭセル３１４の構造及び構成は、図３の例に限定されず、任意の適切な構造及び構成を含み得ることが理解される。例えば、キャパシタ３２０は、平面キャパシタ、スタックキャパシタ、マルチフィンキャパシタ、シリンダキャパシタ、トレンチキャパシタ、又は基板キャパシタであってもよい。
いくつかの実施形態では、３Ｄメモリデバイス３００の第１の半導体構造３０２は、周辺回路３１２及び埋め込みＤＲＡＭセル３１４のアレイとの間で電気信号を転送するために、デバイス層３１０の上に相互接続層３２２をさらに含む。相互接続層３２２は、横方向相互接続線及び垂直相互接続アクセス（ビア）コンタクトを含む複数の相互接続（本明細書では「コンタクト」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続及びバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層３２２は、相互接続線及びビアコンタクトが形成され得る１つ又は複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。すなわち、相互接続層３２２は、複数のＩＬＤ層内に相互接続線及びビアコンタクトを含むことができる。相互接続層３２２内の相互接続線及びビアコンタクトは、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。相互接続層３２２内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図３に示すように、３Ｄメモリデバイス３００の第１の半導体構造３０２は、接合界面３０６、相互接続層３２２及びデバイス層３１０（周辺回路３１２及び埋め込みＤＲＡＭセル３１４のアレイを含む）の上に接合層３２４をさらに含むことができる。接合層３２４は、複数の接合コンタクト３２６と、接合コンタクト３２６を電気的に絶縁する誘電体とを含むことができる。接合コンタクト３２６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。接合層３２４の残りの領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合コンタクト３２６及び接合層３２４内の周囲の誘電体は、ハイブリッド接合に使用することができる。
同様に、図３に示すように、３Ｄメモリデバイス３００の第２の半導体構造３０４はまた、接合界面３０６及び第１の半導体構造３０２の接合層３２４の上に接合層３２８を含むことができる。接合層３２８は、複数の接合コンタクト３３０と、接合コンタクト３３０を電気的に絶縁する誘電体とを含むことができる。接合コンタクト３３０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。接合層３２８の残りの領域は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合コンタクト３３０及び接合層３２８内の周囲の誘電体は、ハイブリッド接合に使用することができる。
上述したように、第２の半導体構造３０４は、接合界面３０６において対面方式で第１の半導体構造３０２の上に接合することができる。いくつかの実施形態では、接合界面３０６は、直接接合技術（例えば、はんだ又は接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属接合及び誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として接合層３２４と３２８との間に配置される。いくつかの実施形態では、接合界面３０６は、接合層３２４及び３２８が接触して接合される場所である。実際には、接合界面３０６は、第１の半導体構造３０２の接合層３２４の上面及び第２の半導体構造３０４の接合層３２８の底面を含む特定の厚さを有する層とすることができる。
いくつかの実施形態では、３Ｄメモリデバイス３００の第２の半導体構造３０４は、電気信号を転送するために接合層３２８の上に相互接続層３３２をさらに含む。相互接続層３３２は、ＭＥＯＬ相互接続及びＢＥＯＬ相互接続などの複数の相互接続を含むことができる。相互接続層３３２は、相互接続線及びビアコンタクトが形成され得る１つ又は複数のＩＬＤ層をさらに含むことができる。相互接続層３３２内の相互接続線及びビアコンタクトは、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。相互接続層３３２内のＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス３００の第２の半導体構造３０４は、メモリセルが相互接続層３３２及び接合層３２８の上に３Ｄ ＮＡＮＤメモリストリング３３８のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスを含む。いくつかの実施形態によれば、各３Ｄ ＮＡＮＤメモリストリング３３８は、それぞれが導体層３３４及び誘電体層３３６を含む複数の対を通って垂直に延在する。積層され交互に配置された導体層３３４及び誘電体層３３６は、本明細書ではメモリスタック３３３とも呼ばれる。いくつかの実施形態によれば、メモリスタック３３３内の交互に配置された導体層３３４及び誘電体層３３６は、垂直方向に交互になる。言い換えれば、メモリスタック３３３の上部又は底部のものを除いて、各導体層３３４は両側に２つの誘電体層３３６が隣接することができ、各誘電体層３３６は両側に２つの導体層３３４が隣接することができる。導体層３３４は、それぞれ同じ厚さを有してもよく、又は異なる厚さを有してもよい。同様に、誘電体層３３６は、それぞれ同じ厚さを有してもよく、又は異なる厚さを有してもよい。導体層３３４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。誘電体層３３６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
いくつかの実施形態では、各３Ｄ ＮＡＮＤメモリストリング３３８は、半導体チャネル３４２及びメモリ膜３４０を含む「電荷トラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態では、半導体チャネル３４２は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜３４０は、トンネル層、記憶層（「電荷トラップ／記憶層」としても知られる）、及びブロッキング層を含む複合誘電体層である。各３Ｄ ＮＡＮＤメモリストリング３３８は、円筒形状（例えば、ピラー形状）を有することができる。いくつかの実施形態によれば、メモリ膜３４０の半導体チャネル３４２、トンネル層、記憶層、及びブロッキング層は、この順序でピラーの中心から外面に向かう方向に沿って配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、又はそれらの任意の組み合わせを含むことができる。記憶層は、窒化ケイ素、酸窒化ケイ素、ケイ素、又はそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、又はそれらの任意の組み合わせを含むことができる。一例では、ブロッキング層は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことができる。別の例では、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）又は酸化タンタル（Ｔａ２Ｏ５）層などの高ｋ誘電体層を含むことができる。
いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング３３８は、複数の制御ゲート（各々がワード線の一部である）をさらに含む。メモリスタック３３３内の各導体層３３４は、３Ｄ ＮＡＮＤメモリストリング３３８の各メモリセルの制御ゲートとして機能することができる。いくつかの実施形態では、各３Ｄ ＮＡＮＤメモリストリング３３８は、垂直方向のそれぞれの端部に２つのプラグ３４４及び３４６を含む。プラグ３４４は、半導体層３４８からエピタキシャル成長された単結晶シリコンなどの半導体材料を含むことができる。プラグ３４４は、３Ｄ ＮＡＮＤメモリストリング３３８のソース選択ゲートによって制御されるチャネルとして機能することができる。プラグ３４４は、３Ｄ ＮＡＮＤメモリストリング３３８の上端にあり、半導体チャネル３４２と接触することができる。本明細書で使用される場合、構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング３３８）の「上端」は、基板３０８からｙ方向に離れた端部であり、構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング３３８）の「下端」は、基板３０８が３Ｄメモリデバイス３００の最も低い平面に位置するときに、ｙ方向に基板３０８により近い端部である。別のプラグ３４６は、半導体材料（例えば、ポリシリコン）又は導体材料（例えば、金属）を含むことができる。いくつかの実施形態では、プラグ３４６は、チタン／窒化チタン（バリア層としてＴｉ／ＴｉＮ）及びタングステン（導体として）で充填された開口部を含む。３Ｄメモリデバイス３００の製造中に３Ｄ ＮＡＮＤメモリストリング３３８の上端を覆うことによって、プラグ３４６は、酸化ケイ素及び窒化ケイ素などの３Ｄ ＮＡＮＤメモリストリング３３８に充填された誘電体のエッチングを防止するエッチング停止層として機能することができる。いくつかの実施形態では、プラグ３４６は、３Ｄ ＮＡＮＤメモリストリング３３８のドレインとして機能する。
いくつかの実施形態では、第１の半導体構造３０２は、メモリスタック３３３及び３Ｄ ＮＡＮＤメモリストリング３３８の上に配置された半導体層３４８をさらに含む。半導体層３４８は、その上にメモリスタック３３３及び３Ｄ ＮＡＮＤメモリストリング３３８が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層３４８は、プラグ３４４をエピタキシャル成長させることができる単結晶シリコンを含む。いくつかの実施形態では、半導体層３４８は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、又は任意の他の適切な材料を含むことができる。半導体層３４８はまた、分離領域及びドープ領域（例えば、図示されていないが、３Ｄ ＮＡＮＤメモリストリング３３８のアレイ共通ソースとして機能する）を含むことができる。分離領域（図示せず）は、ドープ領域を電気的に分離するために半導体層３４８の厚さ全体又は厚さの一部にわたって延在することができる。いくつかの実施形態では、酸化ケイ素を含むパッド酸化物層がメモリスタック３３３と半導体層３４８との間に配置される。
３Ｄ ＮＡＮＤメモリストリング３３８は、「電荷トラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであってもよいことが理解される。半導体層３４８は、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとしてポリシリコンを含むことができる。
図３に示すように、３Ｄメモリデバイス３００の第２の半導体構造３０４は、半導体層３４８の上にパッドアウト相互接続層３５０をさらに含むことができる。パッドアウト相互接続層３５０は、１つ又は複数のＩＬＤ層内に相互接続、例えばコンタクトパッド３５２を含む。パッドアウト相互接続層３５０及び相互接続層３３２は、半導体層３４８の両側に形成することができる。いくつかの実施形態では、パッドアウト相互接続層３５０内の相互接続は、例えばパッドアウト目的のために、３Ｄメモリデバイス３００と外部回路との間で電気信号を転送することができる。
いくつかの実施形態では、第２の半導体構造３０４は、パッドアウト相互接続層３５０と相互接続層３３２及び３２２とを電気的に接続するために半導体層３４８を貫通する１つ又は複数のコンタクト３５４をさらに含む。結果として、埋め込みＤＲＡＭセル３１４のアレイは、相互接続層３２２及び３３２並びに接合コンタクト３２６及び３３０を介して３Ｄ ＮＡＮＤメモリストリング３３８のアレイに電気的に接続することができる。さらに、周辺回路３１２、埋め込みＤＲＡＭセルのアレイ３１４、及び３Ｄ ＮＡＮＤメモリストリング３３８のアレイは、コンタクト３５４及びパッドアウト相互接続層３５０を介して外部回路に電気的に接続することができる。
図４は、いくつかの実施形態による、埋め込みＤＲＡＭを有する別の例示的な３Ｄメモリデバイス４００の断面図を示す。図３で上述した３Ｄメモリデバイス３００と同様に、３Ｄメモリデバイス４００は、３Ｄ ＮＡＮＤメモリストリングを含む第１の半導体構造４０２と、周辺回路及び埋め込みＤＲＡＭセルを含む第２の半導体構造４０４とが別々に形成され、接合界面４０６で対面方式で接合される非モノリシック３Ｄメモリデバイスの一例を表す。周辺回路及び埋め込みＤＲＡＭセルを含む第１の半導体構造３０２が３Ｄ ＮＡＮＤメモリストリングを含む第２の半導体構造３０４の下にある図３で上述した３Ｄメモリデバイス３００とは異なり、図４の３Ｄメモリデバイス４００は、周辺回路を含む第２の半導体構造４０４と、３Ｄ ＮＡＮＤメモリストリングを含む第１の半導体構造４０２の上に配置された埋め込みＤＲＡＭセルとを含む。３Ｄメモリデバイス３００及び４００の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下では繰り返されないことが理解される。
３Ｄメモリデバイス４００の第１の半導体構造４０２は、基板４０８と、基板４０８の上の交互に配置された導体層４１２及び誘電体層４１４を含むメモリスタック４１０とを含むことができる。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング４１６のアレイはそれぞれ、基板４０８の上のメモリスタック４１０内の交互に配置された導体層４１２及び誘電体層４１４を垂直に貫通する。各３Ｄ ＮＡＮＤメモリストリング４１６は、半導体チャネル４２０及びメモリ膜４１８を含むことができる。各３Ｄ ＮＡＮＤメモリストリング４１６は、その下端及び上端にそれぞれ２つのプラグ４２２及び４２４をさらに含む。３Ｄ ＮＡＮＤメモリストリング４１６は、「電荷トラップ」タイプの３Ｄ ＮＡＮＤメモリストリング又は「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであり得る。いくつかの実施形態では、酸化ケイ素を含むパッド酸化物層がメモリスタック４１０と基板４０８との間に配置される。
いくつかの実施形態では、３Ｄメモリデバイス４００の第１の半導体構造４０２はまた、メモリスタック４１０及び３Ｄ ＮＡＮＤメモリストリング４１６の上に相互接続層４２６を含み、３Ｄ ＮＡＮＤメモリストリング４１６との間で電気信号を転送する。相互接続層４２６は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層４２６内の相互接続はまた、ビット線コンタクト及びワード線コンタクトなどのローカル相互接続を含む。いくつかの実施形態では、３Ｄメモリデバイス４００の第１の半導体構造４０２は、接合界面４０６に、並びに相互接続層４２６及びメモリスタック４１０の上に接合層４２８をさらに含む。接合層４２８は、複数の接合コンタクト４３０と、接合コンタクト４３０を取り囲み、電気的に絶縁する誘電体とを含むことができる。
図４に示すように、３Ｄメモリデバイス４００の第２の半導体構造４０４は、接合界面４０６及び接合層４２８の上に別の接合層４３２を含む。接合層４３２は、複数の接合コンタクト４３４と、接合コンタクト４３４を取り囲み、電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態では、３Ｄメモリデバイス４００の第２の半導体構造４０４はまた、電気信号を転送するために接合層４３２の上に相互接続層４３６を含む。相互接続層４３６は、相互接続線及びビアコンタクトを含む複数の相互接続を含むことができる。
３Ｄメモリデバイス４００の第２の半導体構造４０４は、相互接続層４３６及び接合層４３２の上にデバイス層４３８をさらに含むことができる。いくつかの実施形態では、デバイス層４３８は、相互接続層４３６及び接合層４３２の上の周辺回路４４２と、相互接続層４３６及び接合層４３２の上及び周辺回路４４２の外側の埋め込みＤＲＡＭセル４４４のアレイとを含む。いくつかの実施形態では、周辺回路４４２は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流又は電圧基準を含むがこれらに限定されない、３Ｄメモリデバイス４００の動作を容易にするために使用される任意の適切なデジタル、アナログ、及び／又は混合信号周辺回路を形成する複数の周辺トランジスタ４４６を含む。周辺トランジスタ４４６は、半導体層４４０「上」に形成することができ、周辺トランジスタ４４６の全体又は一部は、半導体層４４０内に、及び／又は半導体層４４０上に直接形成される。分離領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））及びドープ領域（例えば、周辺トランジスタ４４６のソース領域及びドレイン領域）も半導体層４４０内に形成することができる。
いくつかの実施形態では、各埋め込みＤＲＡＭセル４４４は、ＤＲＡＭ選択トランジスタ４４８及びキャパシタ４５０を含む。埋め込みＤＲＡＭセル４４４は、１つのトランジスタ及び１つのキャパシタからなる１Ｔ１Ｃセルとすることができる。埋め込みＤＲＡＭセル４４４は、２Ｔ１Ｃセル、３Ｔ１Ｃセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ４４８は、半導体層４４０「上」に形成され、ＤＲＡＭ選択トランジスタ４４８の全体又は一部は、半導体層４４０内及び／又は半導体層４４０上に直接形成される。分離領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））及びドープ領域（例えば、ＤＲＡＭ選択トランジスタ４４８のソース領域及びドレイン領域）も半導体層４４０内に形成することができる。図４に示すように、ＤＲＡＭ選択トランジスタ４４８及び周辺トランジスタ４４６は、同一平面上、例えば半導体層４４０上の異なる領域に形成することができる。すなわち、ＤＲＡＭ選択トランジスタ４４８は、周辺回路４４２が半導体層４４０上に形成される領域の外側に形成することができる。いくつかの実施形態では、キャパシタ４５０はＤＲＡＭ選択トランジスタ４４８の下に配置される。いくつかの実施形態によれば、各キャパシタ４５０は、その一方がそれぞれのＤＲＡＭ選択トランジスタ４４８の一方のノードに電気的に接続されている２つの電極を含む。いくつかの実施形態によれば、各ＤＲＡＭ選択トランジスタ４４８の別のノードは、埋め込みＤＲＡＭのビット線４４９に電気的に接続される。各キャパシタ４５０の別の電極は、共通プレート４５１、例えば共通接地に電気的に接続することができる。埋め込みＤＲＡＭセル４４４の構造及び構成は、図４の例に限定されず、任意の適切な構造及び構成を含み得ることが理解される。例えば、キャパシタ４５０は、平面キャパシタ、スタックキャパシタ、マルチフィンキャパシタ、シリンダキャパシタ、トレンチキャパシタ、又は基板キャパシタであってもよい。
いくつかの実施形態では、第２の半導体構造４０４は、デバイス層４３８の上に配置された半導体層４４０をさらに含む。半導体層４４０は、その上に周辺トランジスタ４４６及びＤＲＡＭ選択トランジスタ４４８が形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層４４０は単結晶シリコンを含む。いくつかの実施形態では、半導体層４４０は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、又は任意の他の適切な材料を含むことができる。半導体層４４０はまた、分離領域及びドープ領域を含むことができる。
図４に示すように、３Ｄメモリデバイス４００の第２の半導体構造４０４は、半導体層４４０の上にパッドアウト相互接続層４５２をさらに含むことができる。パッドアウト相互接続層４５２は、１つ又は複数のＩＬＤ層内に相互接続、例えばコンタクトパッド４５４を含む。いくつかの実施形態では、パッドアウト相互接続層４５２内の相互接続は、例えばパッドアウト目的のために、３Ｄメモリデバイス４００と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第２の半導体構造４０４は、パッドアウト相互接続層４５２と相互接続層４３６及び４２６とを電気的に接続するために半導体層４４０を貫通する１つ又は複数のコンタクト４５６をさらに含む。結果として、埋め込みＤＲＡＭセル４４４のアレイは、相互接続層４２６及び４３６並びに接合コンタクト４３０及び４３４を介して３Ｄ ＮＡＮＤメモリストリング４１６のアレイに電気的に接続することができる。さらに、周辺回路４４２、埋め込みＤＲＡＭセル４４４のアレイ、及び３Ｄ ＮＡＮＤメモリストリング４１６のアレイは、コンタクト４５６及びパッドアウト相互接続層４５２を介して外部回路に電気的に接続することができる。
図５Ａ～図５Ｃは、いくつかの実施形態による、周辺回路及び埋め込みＤＲＡＭを有する例示的な半導体構造を形成するための製造プロセスを示す。図６Ａ及び図６Ｂは、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造を形成するための製造プロセスを示す。図７Ａ及び図７Ｂは、いくつかの実施形態による、埋め込みＤＲＡＭを有する例示的な３Ｄメモリデバイスを形成するための製造プロセスを示す。図９は、いくつかの実施形態による、埋め込みＤＲＡＭを有する３Ｄメモリデバイスを形成するための例示的な方法９００のフローチャートである。図５～図７及び図９に示す３Ｄメモリデバイスの例は、図３に示す３Ｄメモリデバイス３００及び図４に示す３Ｄメモリデバイス４００を含む。図５～図７及び図９を併せて説明する。方法９００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、又は間に他の動作も実施され得ることが理解される。さらに、いくつかの動作は、同時に、又は図９に示す順序とは異なる順序で実施されてもよい。
図５Ａ～図５Ｃに示すように、周辺回路と、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合コンタクトを含む第１の接合層とを含む第１の半導体構造が形成される。図６Ａ及び図６Ｂに示すように、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合コンタクトを含む第２の接合層とを含む第２の半導体構造が形成される。図７Ａ及び図７Ｂに示すように、第１の半導体構造及び第２の半導体構造は、第１の接合コンタクトが接合界面で第２の接合コンタクトと接触するように対面方式で接合される。
図９を参照すると、方法９００は工程９０２で開始し、周辺回路及び埋め込みＤＲＡＭセルのアレイが第１の基板上に形成される。第１の基板はシリコン基板とすることができる。いくつかの実施形態では、周辺回路及び埋め込みＤＲＡＭセルのアレイを形成するために、複数のトランジスタが第１の基板上に形成され、複数のキャパシタがいくつかのトランジスタの上に接触して形成される。
図５Ａに示すように、シリコン基板５０２上には、複数のトランジスタ（例えば、周辺トランジスタ５０４及びＤＲＡＭ選択トランジスタ５０６）が形成されている。トランジスタ５０４及び５０６は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、及び任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ５０４及び５０６のソース領域及び／又はドレイン領域として機能するイオン注入及び／又は熱拡散によってシリコン基板５０２内に形成される。いくつかの実施形態では、分離領域（例えば、ＳＴＩ）もまた、湿式／乾式エッチング及び薄膜堆積によってシリコン基板５０２内に形成される。
図５Ｂに示すように、ＤＲＡＭ選択トランジスタ５０６の上に接触して複数のキャパシタ５０８が形成されている。各キャパシタ５０８は、例えば、キャパシタ５０８の一方の電極をそれぞれのＤＲＡＭ選択トランジスタ５０６の一方のノードに電気的に接続することによって、フォトグラフィによってパターニングされて、１Ｔ１Ｃメモリセルを形成するためにそれぞれのＤＲＡＭ選択トランジスタ５０６と位置合わせされ得る。いくつかの実施形態では、ＤＲＡＭ選択トランジスタ５０６とキャパシタ５０８とを接続するために、ビット線５０７及び共通プレート５０９も形成される。キャパシタ５０８は、フォトリソグラフィ、乾式／湿式エッチング、薄膜堆積、熱成長、注入、ＣＭＰ、及び任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。これにより、周辺回路（周辺トランジスタ５０４を有する）及び埋め込みＤＲＡＭセルのアレイ（各々がＤＲＡＭ選択トランジスタ５０６及びキャパシタ５０８を有する）を含むデバイス層５１０が形成される。
方法９００は、図９に示すように、工程９０４に進み、周辺回路及び埋め込みＤＲＡＭセルのアレイの上に第１の相互接続層が形成される。第１の相互接続層は、１つ又は複数のＩＬＤ層に第１の複数の相互接続を含むことができる。図５Ｃに示すように、周辺回路（周辺トランジスタ５０４を有する）及び埋め込みＤＲＡＭセルのアレイ（各々がＤＲＡＭ選択トランジスタ５０６及びキャパシタ５０８を有する）を含むデバイス層５１０の上に相互接続層５１２を形成することができる。相互接続層５１２は、デバイス層５１０との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬ及び／又はＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層５１２は、複数のプロセスで形成された複数のＩＬＤ層及びその中の相互接続を含む。例えば、相互接続層５１２内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、又は任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された誘電材料を含むことができる。図５Ｃに示すＩＬＤ層及び相互接続は、相互接続層５１２と総称することができる。
方法９００は、図９に示すように、工程９０６に進み、第１の相互接続層の上に第１の接合層が形成される。第１の接合層は、複数の第１の接合コンタクトを含むことができる。図５Ｃに示すように、相互接続層５１２の上に接合層５１４が形成される。接合層５１４は、誘電体によって囲まれた複数の接合コンタクト５１６を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって、相互接続層５１２の上面に誘電体層が堆積される。次に、誘電体層を貫通して、相互接続層５１２内の相互接続に接触する接合コンタクト５１６を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィ及び乾式／湿式エッチング）を使用して誘電体層を貫通するコンタクトホールを最初にパターニングすることによって形成することができる。コンタクトホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、コンタクトホールを充填することは、導体を堆積する前にバリア層、接着層、及び／又はシード層を堆積することを含む。
方法９００は、図９に示すように、工程９０８に進み、メモリスタックが第２の基板の上に形成される。第２の基板は、シリコン基板とすることができる。図６Ａに示すように、シリコン基板６０２の上に、交互に配置された犠牲層（図示せず）及び誘電体層６０８が形成される。交互に配置された犠牲層及び誘電体層６０８は、誘電体スタック（図示せず）を形成することができる。いくつかの実施形態では、各犠牲層は窒化ケイ素の層を含み、各誘電体層６０８は酸化ケイ素の層を含む。交互に配置された犠牲層及び誘電体層６０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって形成することができる。いくつかの実施形態では、メモリスタック６０４は、ゲート置換プロセス、例えば、誘電体層６０８に対して選択的な犠牲層の湿式／乾式エッチングを使用し、得られた凹部を導体層６０６で充填することによって、犠牲層を導体層６０６で置換することで、形成することができる。結果として、メモリスタック６０４は、交互に配置された導体層６０６及び誘電体層６０８を含むことができる。いくつかの実施形態では、各導体層６０６は、タングステンの層などの金属層を含む。メモリスタック６０４は、他の実施形態では、ゲート置換プロセスなしで導体層（例えば、ドープされたポリシリコン層）及び誘電体層（例えば、酸化ケイ素層）を交互に堆積することによって形成されてもよいことが理解される。いくつかの実施形態では、酸化ケイ素を含むパッド酸化物層が、メモリスタック６０４とシリコン基板６０２との間に形成される。
方法９００は、図９に示すように、工程９１０に進み、メモリスタックを垂直に貫通する３Ｄ ＮＡＮＤメモリストリングのアレイが形成される。図６Ａに示すように、３Ｄ ＮＡＮＤメモリストリング６１０がシリコン基板６０２の上に形成され、その各々は、メモリスタック６０４の交互に配置された導体層６０６及び誘電体層６０８を垂直に貫通する。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング６１０を形成する製造プロセスは、深堀り反応性イオンエッチング（ＤＲＩＥ）などの乾式エッチング／及び又は湿式エッチングを使用して、メモリスタック６０４を貫通してシリコン基板６０２内にチャネルホールを形成することと、その後、シリコン基板６０２からチャネルホールの下部にプラグ６１２をエピタキシャル成長させることとを含む。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング６１０を形成する製造プロセスはまた、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、又はそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して、メモリ膜６１４（例えば、トンネル層、記憶層、及びブロッキング層）及び半導体層６１６などの複数の層でチャネルホールを充填することを含む。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリング６１０を形成する製造プロセスは、３Ｄ ＮＡＮＤメモリストリング６１０の上端の凹部をエッチングすることによってチャネルホールの上部に別のプラグ６１８を形成することと、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、又はそれらの任意の組み合わせなどの薄膜堆積プロセスを使用して凹部を半導体材料で充填することとをさらに含む。
方法９００は、図９に示すように、工程９１２に進み、第２の相互接続層が、３Ｄ ＮＡＮＤメモリストリングのアレイの上に形成される。第２の相互接続層は、１つ又は複数のＩＬＤ層に第２の複数の相互接続を含むことができる。図６Ｂに示すように、相互接続層６２０は、メモリスタック６０４及び３Ｄ ＮＡＮＤメモリストリング６１０のアレイの上に形成することができる。相互接続層６２０は、３Ｄ ＮＡＮＤメモリストリング６１０との電気的接続を行うために、複数のＩＬＤ層内にＭＥＯＬ及び／又はＢＥＯＬの相互接続を含むことができる。いくつかの実施形態では、相互接続層６２０は、複数のプロセスで形成された複数のＩＬＤ層及びその中の相互接続を含む。例えば、相互接続層６２０内の相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、湿式／乾式エッチング、又は任意の他の適切なプロセスを含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって堆積された誘電材料を含むことができる。図６Ｂに示すＩＬＤ層及び相互接続は、相互接続層６２０と総称することができる。
方法９００は、図９に示すように、工程９１４に進み、第２の接合層が第２の相互接続層の上に形成される。第２の接合層は、複数の第２の接合コンタクトを含むことができる。図６Ｂに示すように、相互接続層６２０の上に接合層６２２が形成される。接合層６２２は、誘電体によって囲まれた複数の接合コンタクト６２４を含むことができる。いくつかの実施形態では、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むがこれらに限定されない１つ又は複数の薄膜堆積プロセスによって、相互接続層６２０の上面に誘電体層が堆積される。次に、誘電体層を貫通して、相互接続層６２０内の相互接続に接触する接合コンタクト６２４を、パターニングプロセス（例えば、誘電体層内の誘電体材料のフォトリソグラフィ及び乾式／湿式エッチング）を使用して誘電体層を貫通するコンタクトホールを最初にパターニングすることによって形成することができる。コンタクトホールには、導体（例えば、銅）を充填することができる。いくつかの実施形態では、コンタクトホールを充填することは、導体を堆積する前にバリア層、接着層、及び／又はシード層を堆積することを含む。
方法９００は、図９に示すように、工程９１６に進み、第１の基板と第２の基板とは、第１の接合コンタクトが接合界面で第２の接合コンタクトと接触するように対面方式で接合される。接合はハイブリッド接合とすることができる。いくつかの実施形態では、周辺回路及び埋め込みＤＲＡＭセルが形成される第１の基板（例えば、第１の半導体構造）は、接合後に３Ｄ ＮＡＮＤメモリストリングが形成される第２の基板（例えば、第２の半導体構造）の上に配置される。いくつかの実施形態では、３Ｄ ＮＡＮＤメモリストリングが形成される第２の基板（例えば、第２の半導体構造）は、接合後に周辺回路及び埋め込みＤＲＡＭセルが形成される第１の基板（例えば、第１の半導体構造）の上に配置される。
図７Ａに示すように、シリコン基板６０２及びその上に形成される構成要素（例えば、３Ｄ ＮＡＮＤメモリストリング６１０）を上下反転させる。下を向く接合層６２２は、上を向く接合層５１４と、すなわち対面方式で接合され、それによって接合界面７０２（図７Ｂに示すように、）を形成する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、及び／又は熱処理が、接合前に接合面に適用される。図７Ａには示されていないが、シリコン基板５０２及びその上に形成された構成要素（例えば、デバイス層５１０）は、上下反転させることができ、下向きの接合層５１４は、上向きの接合層６２２と、すなわち対面方式で接合され、それによって接合界面７０２を形成することができる。接合後、接合層６２２内の接合コンタクト６２４及び接合層５１４内の接合コンタクト５１６は、位置決めされ、互いに接触し、それによって、デバイス層５１０（例えば、周辺回路及びその中の埋め込みＤＲＡＭセル）を３Ｄ ＮＡＮＤメモリストリング６１０に電気的に接続することができる。接合デバイスでは、３Ｄ ＮＡＮＤメモリストリング６１０は、デバイス層５１０（例えば、周辺回路及びその中の埋め込みＤＲＡＭセル）より上又は下のいずれかにあってもよいことが理解される。しかしながら、図７Ｂに示すように、接合後に、３Ｄ ＮＡＮＤメモリストリング６１０とデバイス層５１０（例えば、周辺回路及びその中の埋め込みＤＲＡＭセル）との間に接合界面７０２を形成することができる。
方法９００は、図９に示すように、工程９１８に進み、第１の基板又は第２の基板を薄くして半導体層を形成する。いくつかの実施形態では、接合後の第２の半導体構造の第２の基板の上にある第１の半導体構造の第１の基板は、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第１の半導体構造の第１の基板の上にある第２の半導体構造の第２の基板は、半導体層を形成するために薄くされる。
図７Ｂに示すように、接合された３Ｄメモリデバイスの上部の基板（例えば、図７Ａに示すシリコン基板４０２）が薄くされ、その結果、薄くされた上部基板は、半導体層７０４、例えば単結晶シリコン層として機能することができる。薄くされた基板の厚さは、約２００ｎｍ～約５μｍ、例えば２００ｎｍ～５μｍ、又は約１５０ｎｍ～約５０μｍ、例えば１５０ｎｍ～５０μｍであり得る。シリコン基板４０２は、ウェハ研削、乾式エッチング、湿式エッチング、ＣＭＰ、任意の他の適切なプロセス、又はそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって薄くすることができる。シリコン基板５０２が接合された３Ｄメモリデバイスの上部の基板である場合、シリコン基板５０２を薄くすることによって別の半導体層を形成することができることが理解される。
方法９００は、図９に示すように、工程９２０に進み、パッドアウト相互接続層が半導体層の上に形成される。図７Ｂに示すように、半導体層７０４（薄くされた上部基板）の上には、パッドアウト相互接続層７０６が形成されている。パッドアウト相互接続層７０５は、１つ又は複数のＩＬＤ層に形成されたパッドコンタクト７０８などの相互接続を含むことができる。パッドコンタクト７０８は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ＩＬＤ層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、又はそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合及び薄化の後、例えば湿式／乾式エッチングとそれに続く導電性材料の堆積によって、半導体層７０４を垂直に貫通するコンタクト７１０が形成される。コンタクト７１０は、パッドアウト相互接続層７０６内の相互接続と接触することができる。
図８は、いくつかの実施形態による、埋め込みＤＲＡＭ８０６を有する３Ｄメモリデバイス８００の例示的な動作を示す。図１０は、いくつかの実施形態による、埋め込みＤＲＡＭを有する３Ｄメモリデバイスを動作させるための例示的な方法１０００のフローチャートである。図８に示す３Ｄメモリデバイス８００の例は、図３に示す３Ｄメモリデバイス３００及び図４に示す３Ｄメモリデバイス４００を含む。図８及び図１０を併せて説明する。方法１０００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、又は間に他の動作も実施できることが理解される。さらに、いくつかの動作は、同時に、又は図１０に示す順序とは異なる順序で実施されてもよい。図８に示すように、３Ｄメモリデバイス８００は、入力／出力回路８０４（例えば、その周辺回路の一部）と、埋め込みＤＲＡＭセルのアレイを有する埋め込みＤＲＡＭ８０６と、３Ｄ ＮＡＮＤメモリストリングのアレイを有する３Ｄ ＮＡＮＤメモリ８０８とを含む。入力／出力回路８０４、埋め込みＤＲＡＭ８０６、及び３Ｄ ＮＡＮＤメモリ８０８は、上記で詳細に説明したように、同じチップ内に形成することができる。
図１０を参照すると、方法１０００は動作１００２で開始し、データが入力／出力回路を介して埋め込みＤＲＡＭセルのアレイに転送される。図８に示すように、ホスト８０２によって生成された任意の適切なタイプのデータは、入力／出力回路８０４を介して３Ｄメモリデバイス８００の埋め込みＤＲＡＭ８０６に転送される。ホスト８０２は、１つ又は複数のプロセッサなど、データを生成する任意の適切なデバイスとすることができる。いくつかの実施形態では、ホスト８０２は、中央処理装置（ＣＰＵ）、グラフィックプロセッサ（例えば、グラフィックス処理装置（ＧＰＵ））、アプリケーションプロセッサ（ＡＰ）、汎用プロセッサ（例えば、ＡＰＵ、すなわち加速処理ユニット、ＧＰＧＰＵ、すなわちＧＰＵ上の汎用コンピューティング）、又は任意の他の適切なプロセッサを含む。入力／出力回路８０４は、周辺回路の一部として高速で高スループットの入力／出力回路とすることができる。ホスト８０２及び３Ｄメモリデバイス８００は、任意の適切な装置、例えば、仮想現実（ＶＲ）／拡張現実（ＡＲ）デバイス（例えば、ＶＲヘッドセットなど）、ハンドヘルドデバイス（例えば、ダムフォン又はスマートフォン、タブレットなど）、ウェアラブルデバイス（例えば、眼鏡、腕時計など）、自動車制御ステーション、ゲームコンソール、テレビセット、ラップトップコンピュータ、デスクトップコンピュータ、ネットブックコンピュータ、メディアセンタ、セットトップボックス、全地球測位システム（ＧＰＳ）、プリンタ、又は任意の他の適切なデバイスの一部とすることができる。
方法１０００は、図１０に示すように、工程１００４に進み、データが埋め込みＤＲＡＭセルのアレイにバッファされる。図８に示すように、埋め込みＤＲＡＭ８０６は、ホスト８０２から入力／出力回路８０４を介して転送されるデータをバッファする、３Ｄメモリデバイス８００の集積高速オンチップバッファとして作業することができる。
方法１０００は、図１０に示すように、動作１００６に進み、データが、埋め込みＤＲＡＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイに格納される。図８に示すように、３Ｄ ＮＡＮＤメモリ８０８、埋め込みＤＲＡＭ８０６にバッファされたデータは、３Ｄ ＮＡＮＤメモリ８０８に格納することができる。いくつかの実施形態では、データは、埋め込みＤＲＡＭ８０６にバッファされ、同時に３Ｄ ＮＡＮＤメモリ８０８に格納される。
方法１０００は、図１０に示すように、工程１００８に進み、データは、複数の接合コンタクトを介して３Ｄ ＮＡＮＤメモリストリングのアレイと埋め込みＤＲＡＭセルのアレイとの間で転送される。いくつかの実施形態では、転送は、３Ｄメモリデバイスの電源オン又は電源オフに応答してトリガされる。図８に示すように、詳細に上述したように、従来のオンボードチップツーチップデータバスと比較して、距離が短く、スループットが高く、消費電力が低い複数の接合コンタクトによる直接的な電気的接続を介して、埋め込みＤＲＡＭ８０６と３Ｄ ＮＡＮＤメモリ８０８との間でデータを転送することができる。ホスト８０２のインスタントオン機能は、埋め込みＤＲＡＭ８０６と３Ｄ ＮＡＮＤメモリ８０８との間で転送されるデータによって有効にすることができる。いくつかの実施形態では、ホスト８０２及び／又は３Ｄメモリデバイス８００の電源オフに応答して、埋め込みＤＲＡＭ８０６にバッファされたユーザデータ及び／又はオペレーションシステムデータのスナップショットは、電源オフ後に保持することができる３Ｄ ＮＡＮＤメモリ８０８に直ちに転送される。ホスト８０２及び／又は３Ｄメモリデバイス８００の電源オンに応答して、３Ｄ ＮＡＮＤメモリ８０８に格納されたユーザデータ及び／又はオペレーションシステムデータのスナップショットは、電源オフの前のホスト８０２の最後の状態を復元するために、埋め込みＤＲＡＭ８０６に直ちに返還され得る。
本開示の一態様によれば、３Ｄメモリデバイスは、周辺回路と、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合コンタクトを含む第１の接合層とを含む第１の半導体構造を含む。３Ｄメモリデバイスはまた、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合コンタクトを含む第２の接合層とを含む第２の半導体構造をさらに含む。３Ｄメモリデバイスは、第１の接合層と第２の接合層との間に接合界面をさらに含む。第１の接合コンタクトは、接合界面において第２の接合コンタクトと接触している。
いくつかの実施形態では、第１の半導体構造は、基板と、基板上の周辺回路と、基板上及び周辺回路の外側の埋め込みＤＲＡＭセルのアレイと、周辺回路及び埋め込みＤＲＡＭセルのアレイの上の第１の接合層とを含む。
いくつかの実施形態では、第２の半導体構造は、第１の接合層の上の第２の接合層と、第２の接合層の上のメモリスタックと、メモリスタックを垂直に貫通する３Ｄ ＮＡＮＤメモリストリングのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイの上にあり、それと接触している半導体層とを含む。いくつかの実施形態では、３Ｄメモリデバイスは、半導体層の上にパッドアウト相互接続層をさらに含む。
いくつかの実施形態では、半導体層はポリシリコンを含む。いくつかの実施形態では、半導体層は単結晶シリコンを含む。
いくつかの実施形態では、第２の半導体構造は、基板と、基板の上のメモリスタックと、メモリスタックを垂直に貫通する３Ｄ ＮＡＮＤメモリストリングのアレイと、メモリスタック及び３Ｄ ＮＡＮＤメモリストリングのアレイの上の第２の接合層とを含む。
いくつかの実施形態では、第１の半導体構造は、第２の接合層の上の第１の接合層と、第１の接合層の上の周辺回路と、第１の接合層の上及び周辺回路の外側にある埋め込みＤＲＡＭセルのアレイと、周辺回路及び埋め込みＤＲＡＭセルのアレイの上にあり、それらと接触している半導体層とを含む。いくつかの実施形態では、３Ｄメモリデバイスは、半導体層の上にパッドアウト相互接続層をさらに含む。
いくつかの実施形態では、周辺回路及び埋め込みＤＲＡＭセルのアレイは、一方が他方の上方に積層される。
いくつかの実施形態では、各埋め込みＤＲＡＭセルはトランジスタ及びキャパシタを含む。
いくつかの実施形態では、第１の半導体構造は、垂直方向で第１の接合層と埋め込みＤＲＡＭセルのアレイとの間に第１の相互接続層を含み、垂直方向で第２の半導体構造は、第２の接合層と３Ｄ ＮＡＮＤメモリストリングのアレイとの間に第２の相互接続層を含む。
いくつかの実施形態では、埋め込みＤＲＡＭセルのアレイは、第１及び第２の相互接続層並びに第１及び第２の接合コンタクトを介して３Ｄ ＮＡＮＤメモリストリングのアレイに電気的に接続される。
本開示の別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示される。第１の半導体構造が形成される。第１の半導体構造は、周辺回路と、埋め込みＤＲＡＭセルのアレイと、複数の第１の接合コンタクトを含む第１の接合層とを含む。第２の半導体構造が形成される。第２の半導体構造は、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合コンタクトを含む第２の接合層とを含む。第１の半導体構造及び第２の半導体構造は、第１の接合コンタクトが接合界面で第２の接合コンタクトと接触するように、対面方式で接合される。
いくつかの実施形態では、第１の半導体構造を形成するために、周辺回路及び埋め込みＤＲＡＭセルのアレイは第１の基板上に形成され、第１の相互接続層は周辺回路及び埋め込みＤＲＡＭセルのアレイの上に形成され、第１の接合層は第１の相互接続層の上に形成される。
いくつかの実施形態では、周辺回路及び埋め込みＤＲＡＭセルのアレイを形成するために、複数のトランジスタが第１の基板上に形成され、複数のキャパシタがいくつかのトランジスタの上に接触して形成される。
いくつかの実施形態では、第２の半導体構造を形成するために、メモリスタックが第２の基板の上に形成され、メモリスタックを垂直に貫通する３Ｄ ＮＡＮＤメモリストリングのアレイが形成され、３Ｄ ＮＡＮＤメモリストリングのアレイの上に第２の相互接続層が形成され、第２の接合層が第２の相互接続層の上に形成される。
いくつかの実施形態では、第２の半導体構造は、接合後に第１の半導体構造の上にある。いくつかの実施形態では、第２の基板は、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上に形成される。
いくつかの実施形態では、第１の半導体構造は、接合後に第２の半導体構造の上にある。いくつかの実施形態では、第１の基板は、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上に形成される。
いくつかの実施形態では、接合はハイブリッド接合を含む。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを動作させるための方法が開示される。３Ｄメモリデバイスは、同じチップ内に入力／出力回路と、埋め込みＤＲＡＭセルのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイとを含む。データは、入力／出力回路を介して埋め込みＤＲＡＭセルのアレイに転送される。データは、埋め込みＤＲＡＭセルのアレイにバッファされる。データは、埋め込みＤＲＡＭセルのアレイから３Ｄ ＮＡＮＤメモリストリングのアレイに格納される。
いくつかの実施形態では、データは、複数の接合コンタクトを介して３Ｄ ＮＡＮＤメモリストリングのアレイと埋め込みＤＲＡＭセルのアレイとの間で転送される。
いくつかの実施形態では、転送は、３Ｄメモリデバイスの電源オン又は電源オフに応答してトリガされる。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技能の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正及び／又は適合させることができる。したがって、そのような適合及び修正は、本明細書に提示された教示及びガイダンスに基づいて、開示された実施形態の均等物の意味及び範囲内にあることが意図されている。本明細書の表現又は用語は、本明細書の用語又は表現が教示及びガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能及びその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能及びそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要及び要約のセクションは、発明者によって企図される本開示のすべてではないが１つ又は複数の典型的な実施形態を記載することができ、したがって、本開示及び添付の特許請求の範囲を決して限定することを意図するものではない。
本開示の幅及び範囲は、上述の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲及びそれらの均等物に従ってのみ定義されるべきである。

Claims (25)

  1. 三次元（３Ｄ）メモリデバイスであって、
    周辺回路と、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第１の接合コンタクトを備える第１の接合層とを備える第１の半導体構造と、
    ３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合コンタクトを備える第２の接合層とを備える第２の半導体構造と、
    前記第１の接合層と前記第２の接合層との間の接合界面であって、前記第１の接合コンタクトが前記接合界面で前記第２の接合コンタクトと接触している、接合界面と、を備える三次元（３Ｄ）メモリデバイス。
  2. 前記第１の半導体構造は、
    基板と、
    前記基板上の前記周辺回路と、
    前記基板上及び前記周辺回路の外側の前記埋め込みＤＲＡＭセルのアレイと、
    前記周辺回路及び前記埋め込みＤＲＡＭセルのアレイの上の前記第１の接合層と、を備える、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第２の半導体構造は、
    前記第１の接合層の上の前記第２の接合層と、
    前記第２の接合層の上のメモリスタックと、
    前記メモリスタックを垂直に貫通する３Ｄ ＮＡＮＤメモリストリングのアレイと、
    前記３Ｄ ＮＡＮＤメモリストリングのアレイの上にあり、前記３Ｄ ＮＡＮＤメモリストリングのアレイと接触している半導体層と、を備える、請求項２に記載の３Ｄメモリデバイス。
  4. 前記半導体層の上にパッドアウト相互接続層をさらに備える、請求項３に記載の３Ｄメモリデバイス。
  5. 前記半導体層はポリシリコンを含む、請求項３又は４に記載の３Ｄメモリデバイス。
  6. 前記半導体層は単結晶シリコンを含む、請求項３又は４に記載の３Ｄメモリデバイス。
  7. 前記第２の半導体構造は、
    基板と、
    前記基板の上のメモリスタックと、
    前記メモリスタックを垂直に貫通する前記３Ｄ ＮＡＮＤメモリストリングのアレイと、
    前記メモリスタック及び前記３Ｄ ＮＡＮＤメモリストリングのアレイの上の前記第２の接合層と、を備える、請求項１に記載の３Ｄメモリデバイス。
  8. 前記第１の半導体構造は、
    前記第２の接合層の上の前記第１の接合層と、
    前記第１の接合層の上の前記周辺回路と、
    前記第１の接合層の上及び前記周辺回路の外側にある前記埋め込みＤＲＡＭセルのアレイと、
    前記周辺回路及び前記埋め込みＤＲＡＭセルのアレイの上にあり、前記周辺回路及び前記埋め込みＤＲＡＭセルのアレイと接触している半導体層と、を備える、請求項７に記載の３Ｄメモリデバイス。
  9. 前記半導体層の上にパッドアウト相互接続層をさらに備える、請求項８に記載の３Ｄメモリデバイス。
  10. 前記周辺回路及び前記埋め込みＤＲＡＭセルのアレイは、一方が他方の上方に積層される、請求項１に記載の３Ｄメモリデバイス。
  11. 各埋め込みＤＲＡＭセルは、トランジスタ及びキャパシタを備える、請求項１から１０のいずれか一項に記載の３Ｄメモリデバイス。
  12. 前記第１の半導体構造は、垂直方向で前記第１の接合層と前記埋め込みＤＲＡＭセルのアレイとの間に第１の相互接続層を備え、前記第２の半導体構造は、垂直方向で前記第２の接合層と前記３Ｄ ＮＡＮＤメモリストリングのアレイとの間に第２の相互接続層を備える、請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。
  13. 前記埋め込みＤＲＡＭセルのアレイは、前記第１及び第２の相互接続層並びに前記第１及び第２の接合コンタクトを介して前記３Ｄ ＮＡＮＤメモリストリングのアレイに電気的に接続される、請求項１２に記載の３Ｄメモリデバイス。
  14. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    周辺回路と、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、複数の第１の接合コンタクトを備える第１の接合層とを備える第１の半導体構造を形成することと、
    ３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第２の接合コンタクトを備える第２の接合層とを備える第２の半導体構造を形成することと、
    前記第１の接合コンタクトが接合界面で前記第２の接合コンタクトと接触するように、前記第１の半導体構造と前記第２の半導体構造とを対面方式で接合することと、を含む方法。
  15. 前記第１の半導体構造を形成することは、
    第１の基板上に前記周辺回路及び前記埋め込みＤＲＡＭセルのアレイを形成することと、
    前記周辺回路及び前記埋め込みＤＲＡＭセルのアレイの上に第１の相互接続層を形成することと、
    前記第１の相互接続層の上に前記第１の接合層を形成することと、を含む、請求項１４に記載の方法。
  16. 前記周辺回路及び前記埋め込みＤＲＡＭセルのアレイを形成することは、
    前記第１の基板上に複数のトランジスタを形成することと、
    いくつかの前記トランジスタの上にあり、いくつかの前記トランジスタと接触する複数のキャパシタを形成することと、を含む、請求項１５に記載の方法。
  17. 前記第２の半導体構造を形成することは、
    第２の基板の上にメモリスタックを形成することと、
    前記メモリスタックを垂直に貫通する前記３Ｄ ＮＡＮＤメモリストリングのアレイを形成することと、
    前記３Ｄ ＮＡＮＤメモリストリングのアレイの上に第２の相互接続層を形成することと、
    前記第２の相互接続層の上に前記第２の接合層を形成することと、を含む、請求項１４から１６のいずれか一項に記載の方法。
  18. 前記第２の半導体構造は、前記接合後に前記第１の半導体構造の上にある、請求項１４から１７のいずれか一項に記載の方法。
  19. 前記接合後に、前記第２の基板を薄くして半導体層を形成することと、
    前記半導体層の上にパッドアウト相互接続層を形成することと、をさらに含む、請求項１８に記載の方法。
  20. 前記第１の半導体構造は、前記接合後に前記第２の半導体構造の上にある、請求項１４から１７のいずれか一項に記載の方法。
  21. 前記接合後に、前記第１の基板を薄くして半導体層を形成することと、
    前記半導体層の上にパッドアウト相互接続層を形成することと、をさらに含む、請求項２０に記載の方法。
  22. 前記接合がハイブリッド接合を含む、請求項１４から２１のいずれか一項に記載の方法。
  23. 同じチップ内に、入力／出力回路と、埋め込みダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイと、３Ｄ ＮＡＮＤメモリストリングのアレイとを備える三次元（３Ｄ）メモリデバイスを動作させるための方法であって、
    前記入力／出力回路を介して前記埋め込みＤＲＡＭセルのアレイにデータを転送することと、
    前記埋め込みＤＲＡＭセルのアレイ内の前記データをバッファすることと、
    前記埋め込みＤＲＡＭセルのアレイから前記３Ｄ ＮＡＮＤメモリストリングのアレイ内に前記データを格納することと、を含む、方法。
  24. 複数の接合コンタクトを介して前記３Ｄ ＮＡＮＤメモリストリングのアレイと前記埋め込みＤＲＡＭセルのアレイとの間で前記データを転送することをさらに含む、請求項２３に記載の方法。
  25. 前記転送することは、前記３Ｄメモリデバイスの電源オン又は電源オフに応答してトリガされる、請求項２３又は２４に記載の方法。
JP2021549994A 2019-04-30 2019-04-30 三次元メモリデバイス Active JP7328344B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/085237 WO2020220280A1 (en) 2019-04-30 2019-04-30 Three-dimensional memory device with embedded dynamic random-access memory

Publications (2)

Publication Number Publication Date
JP2022521631A true JP2022521631A (ja) 2022-04-11
JP7328344B2 JP7328344B2 (ja) 2023-08-16

Family

ID=67893943

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021549994A Active JP7328344B2 (ja) 2019-04-30 2019-04-30 三次元メモリデバイス

Country Status (7)

Country Link
US (2) US10984862B2 (ja)
EP (1) EP3891799A4 (ja)
JP (1) JP7328344B2 (ja)
KR (1) KR20210119509A (ja)
CN (1) CN110249427A (ja)
TW (1) TWI784180B (ja)
WO (1) WO2020220280A1 (ja)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116978778A (zh) 2016-06-28 2023-10-31 应用材料公司 用于3d nand存储器器件的基于cvd的氧化物-金属多结构
US11335405B2 (en) * 2018-12-17 2022-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
WO2020220484A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Bonded unified semiconductor chips and fabrication and operation methods thereof
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN111727503B (zh) 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
KR20240045345A (ko) * 2019-04-15 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
JP7328344B2 (ja) * 2019-04-30 2023-08-16 長江存儲科技有限責任公司 三次元メモリデバイス
WO2020220556A1 (en) * 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with three-dimensional phase-change memory
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
CN110832638A (zh) 2019-10-12 2020-02-21 长江存储科技有限责任公司 具有内插结构的半导体器件及其形成方法
WO2021068229A1 (en) * 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having hydrogen blocking layer and fabrication methods thereof
CN112530863B (zh) * 2019-10-12 2023-10-10 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
CN111066146A (zh) 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
CN110998845B (zh) 2019-11-22 2022-01-07 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
CN111180344B (zh) * 2020-01-02 2021-12-07 长江存储科技有限责任公司 三维堆叠结构及制备方法
KR20210088810A (ko) * 2020-01-06 2021-07-15 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
KR20210137133A (ko) * 2020-01-21 2021-11-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 소자의 상호연결 구조체
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11527545B2 (en) * 2020-02-12 2022-12-13 Tokyo Electron Limited Architecture design and process for 3D logic and 3D memory
CN113451314B (zh) * 2020-02-20 2023-10-31 长江存储科技有限责任公司 具有xtacking架构的dram存储器件
US11282828B2 (en) 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
JP2021136269A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置
US11251186B2 (en) 2020-03-23 2022-02-15 Intel Corporation Compute near memory with backend memory
CN112352315B (zh) * 2020-04-14 2022-10-11 长江存储科技有限责任公司 具有背面互连结构的三维存储器件
TWI780666B (zh) * 2020-05-07 2022-10-11 愛普科技股份有限公司 半導體結構及製造複數個半導體結構之方法
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
US11658042B2 (en) 2020-08-18 2023-05-23 Applied Materials, Inc. Methods for etching structures and smoothing sidewalls
WO2022039848A1 (en) 2020-08-18 2022-02-24 Applied Materials, Inc. Methods for etching structures with oxygen pulsing
US11688681B2 (en) * 2020-08-24 2023-06-27 Ap Memory Technology Corporation DRAM chiplet structure and method for manufacturing the same
JP2022041365A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体記憶装置
CN117936507A (zh) * 2020-09-02 2024-04-26 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
EP4150671A4 (en) * 2020-12-24 2024-02-21 Yangtze Memory Tech Co Ltd CONTACT PADS OF THREE-DIMENSIONAL MEMORY DEVICE AND METHOD OF MANUFACTURING THEREOF
CN114695268A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 存储器及其制作方法
EP4044232A4 (en) * 2020-12-30 2023-06-28 Changxin Memory Technologies, Inc. Memory and manufacturing method therefor
EP4071593A4 (en) * 2021-02-26 2023-08-23 Beijing Vcore Technology Co.,Ltd. SEDRAM-BASED STACKED CACHE MEMORY SYSTEM, AND APPARATUS AND CONTROL METHOD THEREOF
CN112558889B (zh) * 2021-02-26 2021-05-28 北京微核芯科技有限公司 一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置
CN113053900B (zh) * 2021-03-22 2023-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
US11862628B2 (en) * 2021-05-20 2024-01-02 Micron Technology, Inc. Transistor configurations for multi-deck memory devices
CN116018889A (zh) * 2021-06-30 2023-04-25 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN115867970A (zh) * 2021-06-30 2023-03-28 长江存储科技有限责任公司 三维存储器装置及其形成方法
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
WO2023272638A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11810838B2 (en) * 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
WO2023272614A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
KR20230030344A (ko) 2021-08-25 2023-03-06 삼성전자주식회사 웨이퍼-투-웨이퍼 본딩을 이용하는 3차원 스토리지 장치
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN113782538B (zh) * 2021-09-07 2023-12-26 长江存储科技有限责任公司 三维存储器及其制备方法
TWI775627B (zh) * 2021-09-29 2022-08-21 鴻海精密工業股份有限公司 記憶體晶片及記憶體裝置
CN114097081A (zh) * 2021-10-13 2022-02-25 长江存储科技有限责任公司 三维存储器器件及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080191312A1 (en) * 2003-06-24 2008-08-14 Oh Choonsik Semiconductor circuit
US20150340366A1 (en) * 2014-05-21 2015-11-26 Joon-Sung LIM Semiconductor devices including a peripheral circuit region and first and second memory regions, and related programming methods
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN109155301A (zh) * 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法
US20190043868A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
US20190081069A1 (en) * 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US20190088589A1 (en) * 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Methods for Forming the Same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5716881A (en) * 1996-03-28 1998-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process to fabricate stacked capacitor DRAM and low power thin film transistor SRAM devices on a single semiconductor chip
JP2002251884A (ja) * 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
US7694196B2 (en) * 2007-11-20 2010-04-06 Qimonda North America Corp. Self-diagnostic scheme for detecting errors
TWI787503B (zh) 2010-02-16 2022-12-21 凡 歐貝克 製造３ｄ半導體晶圓的方法
JP5927017B2 (ja) * 2012-04-20 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9606730B2 (en) * 2012-05-04 2017-03-28 Samsung Electronics Co., Ltd. System and method including three dimensional nonvolatile memory device and random access memory
US9208883B2 (en) * 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
CN104576646B (zh) * 2013-10-11 2017-09-05 苏州东微半导体有限公司 一种集成电路芯片及其制造方法
TWI533303B (zh) * 2014-03-07 2016-05-11 Toshiba Kk Nonvolatile memory and memory systems
US10008265B2 (en) * 2014-09-06 2018-06-26 NEO Semiconductor, Inc. Method and apparatus for providing three-dimensional integrated nonvolatile memory (NVM) and dynamic random access memory (DRAM) memory device
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
WO2018071143A2 (en) 2016-10-10 2018-04-19 Monolithic 3D Inc. 3d semiconductor device and structure
US10181455B2 (en) * 2017-01-17 2019-01-15 Apple Inc. 3D thin profile pre-stacking architecture using reconstitution method
KR20180128647A (ko) * 2017-05-24 2018-12-04 삼성전자주식회사 광학 측정 방법 및 장치, 및 이를 이용한 반도체 장치의 제조 방법
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
KR102309462B1 (ko) * 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
CN109148498B (zh) * 2018-08-14 2021-06-15 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN109411473A (zh) * 2018-11-05 2019-03-01 长江存储科技有限责任公司 一种dram存储芯片及其制造方法
CN109545764A (zh) * 2018-11-14 2019-03-29 长江存储科技有限责任公司 三维存储器及其制造方法
US10957705B2 (en) * 2018-12-24 2021-03-23 Sandisk Technologies Llc Three-dimensional memory devices having a multi-stack bonded structure using a logic die and multiple three-dimensional memory dies and method of making the same
KR20210083328A (ko) * 2019-02-11 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 구조 및 이를 형성하기 위한 방법
JP7331119B2 (ja) * 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
JP7328344B2 (ja) * 2019-04-30 2023-08-16 長江存儲科技有限責任公司 三次元メモリデバイス
US11270963B2 (en) * 2020-01-14 2022-03-08 Sandisk Technologies Llc Bonding pads including interfacial electromigration barrier layers and methods of making the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080191312A1 (en) * 2003-06-24 2008-08-14 Oh Choonsik Semiconductor circuit
US20150340366A1 (en) * 2014-05-21 2015-11-26 Joon-Sung LIM Semiconductor devices including a peripheral circuit region and first and second memory regions, and related programming methods
JP2016062901A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置及びその製造方法
JP2018148071A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
US20190081069A1 (en) * 2017-08-21 2019-03-14 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US20190088589A1 (en) * 2017-09-15 2019-03-21 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Methods for Forming the Same
US20190043868A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
CN109155301A (zh) * 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法

Also Published As

Publication number Publication date
KR20210119509A (ko) 2021-10-05
TW202042376A (zh) 2020-11-16
EP3891799A1 (en) 2021-10-13
EP3891799A4 (en) 2022-07-27
US11551753B2 (en) 2023-01-10
WO2020220280A1 (en) 2020-11-05
CN110249427A (zh) 2019-09-17
JP7328344B2 (ja) 2023-08-16
TWI784180B (zh) 2022-11-21
US20210210142A1 (en) 2021-07-08
US10984862B2 (en) 2021-04-20
US20200350014A1 (en) 2020-11-05

Similar Documents

Publication Publication Date Title
JP7328344B2 (ja) 三次元メモリデバイス
US11056454B2 (en) Stacked three-dimensional heterogeneous memory devices and methods for forming the same
JP7427022B2 (ja) ３次元相変化メモリを伴う３次元メモリデバイス
JP7209857B2 (ja) スタックされた３次元異種メモリデバイス、および、それを形成するための方法
JP7323635B2 (ja) ３次元メモリデバイス、３次元メモリデバイスを形成するための方法および３次元メモリデバイスを動作させるための方法
JP7330357B2 (ja) 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
WO2020220555A1 (en) Bonded semiconductor devices having processor and nand flash memory and methods for forming the same
US11367729B2 (en) Bonded semiconductor devices having processor and NAND flash memory and methods for forming the same
JP7311615B2 (ja) プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
US20220028829A1 (en) Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
JP7302008B2 (ja) スタティックランダムアクセスメモリを有する３次元メモリデバイスのデータバッファリング動作
JP7407203B2 (ja) スタティックランダムアクセスメモリを有する３次元メモリデバイスのキャッシュプログラム動作

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210826

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230803

R150 Certificate of patent or registration of utility model

Ref document number: 7328344

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150