JP2022041365A - 半導体記憶装置 - Google Patents

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Yasuto Yoshimizu
寛 中木
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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を備える基板を備える。また、この半導体記憶装置の第１領域は、第２方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、第２方向に延伸し複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、第１半導体層に接続され第１方向に延伸する第２半導体層と、を備える。また、この半導体記憶装置の第２領域にも、同様の構造が設けられている。また、この半導体記憶装置は、第１領域及び第２領域に設けられた第２半導体層と接合する第３導電層を備える。また、第１領域及び第２領域に設けられた第２半導体層は、第１方向において、お互いに離間して設けられている。【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
基板と、この基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体層と、導電層及び半導体層の間に設けられたゲート絶縁層と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁性の電荷蓄積層やフローティングゲート等の導電性の電荷蓄積層等、データを記憶可能なメモリ部を備える。
特開２０１８－０２６５１８号公報
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を備える基板を備える。また、この半導体記憶装置は、第１領域に設けられ、基板の表面と交差する第２方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、第１領域に設けられ、第２方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、第１領域に設けられ、複数の第１導電層及び複数の第１絶縁層よりも基板から遠く、第１半導体層に接続された第２半導体層と、を備える。また、この半導体記憶装置は、第２領域に設けられ、第２方向に交互に積層された複数の第２導電層及び複数の第２絶縁層と、第２領域に設けられ、第２方向に延伸し、複数の第２導電層及び複数の第２絶縁層に対向する第３半導体層と、第２領域に設けられ、複数の第２導電層及び複数の第２絶縁層よりも基板から遠く、第３半導体層に接続された第４半導体層と、を備える。また、この半導体記憶装置は、第２半導体層及び第４半導体層の、第２方向における基板から遠い方の面と接合する第３導電層を備える。また、第２半導体層及び第４半導体層は、第１方向において、お互いに離間して設けられている。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ第１領域及び第２領域を備える基板を備える。また、この半導体記憶装置は、第１領域に設けられ、基板の表面と交差する第２方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、第１領域に設けられ、第２方向に延伸し、複数の第１導電層及び複数の第１絶縁層に対向する第１半導体層と、を備える。また、この半導体記憶装置は、第２領域に設けられ、第２方向に交互に積層された複数の第２導電層及び複数の第２絶縁層と、第２領域に設けられ、第２方向に延伸し、複数の第２導電層及び複数の第２絶縁層に対向する第２半導体層と、を備える。また、この半導体記憶装置は、複数の第１導電層及び複数の第１絶縁層と、複数の第２導電層及び複数の第２絶縁層と、の間に設けられ、第２方向に延伸する第１構造と、複数の第１導電層及び複数の第１絶縁層、並びに、複数の第２導電層及び複数の第２絶縁層よりも基板から遠く、第１半導体層及び第２半導体層に接続された第３半導体層と、第３半導体層の、第２方向における基板から遠い方の面と接合する第３導電層と、を備える。また、第１方向に延伸し、第１構造、第３半導体層及び第３導電層を含む第１の断面において、第１構造の少なくとも一部が、第３半導体層を介さずに第３導電層と対向する
第１実施形態に係るメモリダイＭＤの構成を示す模式的な斜視図である。 チップＣＭの構成を示す模式的な底面図である。 チップＣＭの一部の構成を示す模式的な底面図である。 チップＣＭの一部の構成を示す模式的な平面図である。 チップＣＭの一部の構成を示す模式的な断面図である。 図５の一部の構成を拡大して示す模式的な断面図である。 図５の一部の構成を拡大して示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の他の構成例の一部の構成を示す模式的な断面図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第４実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 図３６の一部の構成を拡大して示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の他の構成例の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリダイＭＤの構造］
図１は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。本実施形態に係る半導体記憶装置は、メモリダイＭＤを備える。メモリダイＭＤは、メモリセルアレイを含むチップＣＭと、周辺回路を含むチップＣＰと、を備える。
チップＣＭの上面には、複数のボンディングパッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の第１貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の第２貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数のボンディングパッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。ボンディングパッド電極ＰＸは、メモリダイＭＤを図示しないコントローラダイ等に電気的に接続するための電極として機能する。
尚、図１の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図２は、チップＣＭの構成例を示す模式的な底面図である。図３は、チップＣＭのＡで示した部分の構成を拡大して示す模式的な底面図である。図４は、チップＣＭの一部の構成を拡大して示す構成を示す模式的な平面図である。図５は、チップＣＭの一部の構成を示す模式的な断面図である。尚、図３は、図５に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。また、図４は、図５に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。また、図５は、図３に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。また、図５は、図４に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。また、図４に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。図６及び図７は、それぞれ、図５の一部の構成を拡大して示す模式的な断面図である。
［チップＣＭの構造］
チップＣＭは、例えば図２に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡを備える。メモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫと、これら複数のメモリブロックＢＬＫの間にそれぞれ設けられた複数のブロック間構造１５０（図３）と、複数のメモリブロックＢＬＫ及び複数のブロック間構造１５０の上面に設けられた導電層１７０（図５）と、を備える。
メモリブロックＢＬＫは、例えば図５に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、複数の半導体層１２０の上端に接続された半導体層１４０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０は、例えば、ワード線及びこれに接続された複数のメモリセルのゲート電極等として機能する。導電層１１０は、例えば図３に示す様に、Ｘ方向の一端部においてコンタクト１０２に接続されている。導電層１１０は、このコンタクト１０２及び上述の第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に接続されている。
半導体層１２０は、例えば図３に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、例えば、複数のメモリセルのチャネル領域等として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図５に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５（図６）が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域が設けられている。この不純物領域は、ビット線ＢＬに電気的に接続される。ビット線ＢＬは、上述の第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む不純物領域が設けられている。この不純物領域は、半導体層１４０に電気的に接続される。半導体層１４０は、導電層１７０、導電層１５１及び上述の第１貼合電極ＰＩ１を介して、チップＣＰ内の構成に電気的に接続されている。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図６に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図６には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
半導体層１４０は、例えば図４に示す様に、Ｘ方向に延伸する略板状の半導体層である。半導体層１４０は、メモリブロックＢＬＫに含まれる全ての半導体層１２０の上端部に接続されている。半導体層１４０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。
尚、半導体層１４０のＹ方向の両側面は、例えば図７に示す様に、下方に位置する部分ほど隣のメモリブロックＢＬＫに対応する半導体層１４０から遠ざかり、上方に位置する部分ほど隣のメモリブロックＢＬＫに対応する半導体層１４０に近づく様な角度で傾いている。従って、Ｙ方向において隣り合う２つの半導体層１４０の下面の間の最短距離は、Ｙ方向において隣り合う２つの半導体層１４０の上面の間の最短距離よりも大きい。
ブロック間構造１５０は、Ｚ方向及びＸ方向に延伸する導電層１５１と、導電層１５１のＹ方向の側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層１５２と、を備える。導電層１５１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１５１は、例えば、ソース線の一部として機能する。
導電層１７０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜、及び、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。導電層１７０は、例えば、ソース線の一部として機能する。
導電層１７０は、例えば図７に示す様に、複数のメモリブロックＢＬＫに対応して設けられた複数の部分１７１と、複数のブロック間構造１５０に対応して設けられた複数の部分１７２と、を備える。部分１７１は、半導体層１４０の上面と接合し、半導体層１４０に対応してＸ方向に延伸する略板状の部分である。部分１７２は、導電層１５１の上端部に接続されている。また、部分１７２は、半導体層１４０のＹ方向の側面と接合している。
尚、導電層１７０の部分１７２の下面（絶縁層１０１との接触面）は、導電層１７０の部分１７１の下面（半導体層１４０との接合面）よりも、下方に位置する。また、導電層１７０の部分１７２の上面は、導電層１７０の部分１７１の上面よりも、下方に位置する。
［チップＣＰの構造］
チップＣＰは、例えば図５に示す様に、半導体基板２００と、半導体基板２００の表面に設けられた複数のトランジスタＴｒと、を備える。これら複数のトランジスタＴｒは、上述の第２貼合電極ＰＩ２を介してチップＣＭ内の構成に接続され、メモリセルアレイの制御に用いられる周辺回路として機能する。この周辺回路は、例えば、読出動作において、ビット線ＢＬ、半導体層１２０、半導体層１４０、導電層１７０及び導電層１５１を含む電流経路に電圧を供給し、電流が流れるか否か等に応じてメモリセルに記録されたデータを判定する。
［製造方法］
次に、図８～図２２を参照して、メモリダイＭＤの製造方法について説明する。図８～図２２は、同製造方法について説明するための模式的な断面図であり、図５に対応する構成を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図８に示す様に、ウェハＷＭの半導体基板１００上に、複数の犠牲層１１０Ａ及び絶縁層１０１を形成する。犠牲層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。
次に、例えば図９に示す様に、半導体層１２０に対応する位置に、複数の貫通孔１２０Ａを形成する。貫通孔１２０Ａは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通し、半導体基板１００の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行う。
次に、例えば図１０に示す様に、貫通孔１２０Ａの内周面に、ゲート絶縁膜１３０、半導体層１２０及び絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１１に示す様に、溝１５０Ａを形成する。溝１５０Ａは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０ＡをＹ方向に分断し、半導体基板１００の上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１２に示す様に、導電層１１０を形成する。この工程では、例えば、ウェットエッチング等の方法によって溝１５０Ａを介して犠牲層１１０Ａを除去する。また、ＣＶＤ等の方法によって導電層１１０を形成する。
次に、例えば図１３に示す様に、溝１５０Ａ内にブロック間構造１５０を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図１４に示す様に、ビット線ＢＬ、第１貼合電極ＰＩ１等を形成する。この工程は、例えば、ＣＶＤ、フォトリソグラフィー、エッチング等の方法によって行う。
次に、例えば図１５に示す様に、チップＣＭに対応するウェハＷＭと、チップＣＰに対応するウェハＷＰと、を貼合する。この貼合工程では、例えば、ウェハＷＭをウェハＷＰに向かって押し付けることによってウェハＷＭをウェハＷＰに密着させ、熱処理等を行う。これにより、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２を介して、ウェハＷＭがウェハＷＰに貼合される。
次に、例えば図１６に示す様に、ウェハＷＭに含まれる半導体基板１００を除去する。また、ゲート絶縁膜１３０及び絶縁層１５２の一部を除去して、半導体層１２０及び導電層１５１の上端を露出させる。この工程は、例えば、ウェットエッチング又はＲＩＥ等の手段によって、半導体基板１００、並びに、ゲート絶縁膜１３０及び絶縁層１５２の一部を選択的に除去することによって行う。
次に、例えば図１７に示す様に、図１６を参照して説明した構造の上面を覆う絶縁層１６０Ａを形成する。絶縁層１６０Ａは、例えば、酸化シリコン（ＳｉＯ２）等を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１８に示す様に、絶縁層１６０ＡのメモリブロックＢＬＫに対応する部分を除去して、複数の半導体層１２０の上端を露出させる。これにより、導電層１５１の上端部を覆う複数の絶縁層１６０が形成される。この工程は、例えば、ＲＩＥ等の手段によって行う。
尚、絶縁層１６０のＹ方向の両側面は、下方に位置する部分ほど半導体層１２０に近づき、上方に位置する部分ほど半導体層１２０から遠ざかる様な角度で傾いている。従って、絶縁層１６０の下面のＹ方向における幅は、絶縁層１６０の上面のＹ方向における幅よりも大きい。
次に、例えば図１９に示す様に、図１８を参照して説明した構造の上面を覆うアモルファスシリコン層１４０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２０に示す様に、アモルファスシリコン層１４０Ａの結晶構造を改質して、多結晶シリコン層１４０Ｂを形成する。この工程は、例えば、レーザアニール等の方法によって行う。
次に、例えば図２１に示す様に、図２０を参照して説明した構造に対して平坦化処理を行い、多結晶シリコン層１４０Ｂの一部を除去して、半導体層１４０を形成する。この工程は、例えば、絶縁層１６０をストッパとするＣＭＰ（Chemical Mechanical Polishing）等の方法によって行う。
次に、例えば図２２に示す様に、絶縁層１６０を除去して、導電層１５１の上端部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５に示す様に、図２２に示す様な構造の上面に導電層１７０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
その後、この構造の上方にボンディングパッド電極ＰＸ等を形成し、ウェハＷＭ，ＷＰを貼り合わせた構造をダイシングすることにより、メモリダイＭＤが形成される。
［効果］
半導体記憶装置の読出動作等においては、半導体層１２０の下端に接続されたビット線ＢＬから、半導体層１２０の上端に接続されたソース線にかけて、電流を流す必要がある。従って、半導体層１２０の上端は、メモリセルの上方に設けられたソース線等の構成と電気的に接続されている必要がある。
半導体層１２０の上端をソース線等の構成と接続するためには、例えば、図１０を参照して説明した工程の、ゲート絶縁膜１３０の形成よりも後、半導体層１２０の形成よりも前のタイミングにおいて、貫通孔１２０Ａの内周面にゲート絶縁膜１３０を残しつつ、貫通孔１２０Ａの底面においてゲート絶縁膜１３０を除去し、半導体基板１００等の表面を露出させることが可能である。この様な方法は、例えば、ＲＩＥ等の方法によって実行することが可能である。また、次に、貫通孔１２０Ａの内部に、半導体基板１００と接続された半導体層１２０を形成することが可能である。
しかしながら、半導体記憶装置の高集積化に伴い、Ｚ方向に並ぶ導電層１１０の数が増大しつつある。これに伴い、図９を参照して説明した様な貫通孔１２０Ａのアスペクト比が大きくなりつつある。この様な場合、貫通孔１２０Ａの底面においてゲート絶縁膜１３０を除去することが難しくなりつつある。
そこで、本実施形態においては、半導体層１２０の上端をソース線等の構成と接続するために、図１６を参照して説明した工程において半導体基板１００等を除去し、半導体層１２０の上端を露出させている。また、これ以降の工程において、半導体層１２０の上端に接続された半導体層１４０等を形成している。この様な方法によれば、上述の様に、アスペクト比の大きい貫通孔１２０Ａの底面においてゲート絶縁膜１３０を除去する必要が無い。従って、半導体層１２０の上端とソース線とを接続する構成を、比較的容易に製造可能である。
ここで、半導体層１２０を金属などのソース線に電気的に接続するためには、半導体層１２０の上端部に、不純物濃度の大きい半導体層を形成する必要がある。この様な半導体層をＣＶＤ等の方法によって形成する場合、半導体層の結晶構造を改質するための熱処理等を実行する必要がある。しかしながら、ウェハＷＭとウェハＷＰとを貼合した後で熱処理等を行うと、第１貼合電極ＰＩ１及び第２貼合電極ＰＩ２、ビット線ＢＬ若しくはその近傍の配線層、又は、トランジスタＴｒの近傍の配線層等において、金属原子の拡散等が生じてしまう恐れがある。これにより、メモリダイＭＤが好適に動作しなくなってしまう恐れがある。
そこで、本実施形態においては、図１９を参照して説明した工程においてアモルファスシリコン層１４０Ａを形成した後、図２０を参照して説明した工程において、レーザアニール等の方法によってアモルファスシリコン層１４０Ａの結晶構造を改質する。この様な方法によれば、ウェハＷＭ上面の温度を局所的に上昇させることが可能である。従って、上述の様な金属原子の拡散等を抑制しつつ、アモルファスシリコン層１４０Ａの結晶構造を改質することが可能であると考えられる。
しかしながら、発明者らの鋭意検討の結果、レーザアニール等の方法によってアモルファスシリコン層１４０Ａの結晶構造を改質した場合、例えば図２０に例示する様に、多結晶シリコン層１４０Ｂの上面のラフネスが、比較的大きくなってしまうことがわかった。この様な場合、これ以降の工程に影響が生じてしまう場合がある。
また、レーザアニール等の方法によってアモルファスシリコン層１４０Ａの結晶構造を改質する場合、レーザ光が導電層１５１に到達してしまう場合がある。この様な場合、導電層１５１を介して上述した第１貼合電極ＰＩ１、第２貼合電極ＰＩ２等の配線層に熱が伝達されてしまい、上述の様な金属原子の拡散等が生じてしまう場合がある。
そこで、本実施形態においては、図１７及び図１８を参照して説明した工程において、ウェハＷＭの上面に、導電層１５１の上端部を覆う絶縁層１６０を形成している。また、図２１を参照して説明した工程において、この絶縁層１６０をストッパとするＣＭＰ等を実行して、多結晶シリコン層１４０Ｂの上面を平坦化している。
この様な方法によれば、多結晶シリコン層１４０Ｂの上面を好適に平坦化することが可能である。また、絶縁層１６０によってレーザ光が導電層１５１に到達することを防止して、上述の様な金属原子の拡散等をより好適に抑制することが出来る。従って、本実施形態に係る半導体記憶装置は、比較的容易に製造可能である。
［第２実施形態］
次に、図２３～図２５を参照して、第２実施形態に係る半導体記憶装置について説明する。図２３～図２５は、第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図であり、図５に対応する構成を示している。
第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に構成されている。第２実施形態に係る半導体記憶装置は、製造工程の一部が、第１実施形態に係る半導体記憶装置と異なっている。
例えば、図１７及び図１８を参照して説明した様に、第１実施形態に係る半導体記憶装置の製造工程においては、図１６に示す様な構造の上面に絶縁層１６０Ａを形成し、ＲＩＥ等の手段によってこの絶縁層１６０Ａの一部を選択的に除去して、導電層１５１の上端部を覆う絶縁層１６０を形成している。
一方、例えば図２３に示す様に、第２実施形態に係る半導体記憶装置の製造工程においては、図１６に示す様な構造の上面に絶縁層１６１Ａを形成し、その上面に絶縁層１６０Ａを形成する。絶縁層１６１Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２４に示す様に、絶縁層１６０Ａのうち、メモリブロックＢＬＫに対応する部分を除去して、絶縁層１６１Ａの上面を露出させる。これにより、導電層１５１の上端部を覆う複数の絶縁層１６０が形成される。この工程は、例えば、ＲＩＥ等の手段によって行う。
次に、例えば図２５に示す様に、絶縁層１６１Ａのうち、メモリブロックＢＬＫに対応する部分を除去して、複数の半導体層１２０の上端を露出させる。これにより、導電層１５１の上端部を覆う複数の絶縁層１６１が形成される。この工程は、例えば、ウェットエッチング等の手段によって、絶縁層１６１Ａの一部を選択的に除去することによって行う。
［第３実施形態］
次に、図２６を参照して、第３実施形態に係る半導体記憶装置について説明する。図２６は、第３実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、ブロック間構造１５０及び導電層１７０のかわりに、ブロック間構造３５０、絶縁層１６０及び導電層３７０を備えている。
ブロック間構造３５０は、Ｚ方向及びＸ方向に延伸する酸化シリコン（ＳｉＯ２）等の絶縁層である。
導電層３７０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属膜の積層膜等を含んでいても良い。導電層３７０は、例えば、ソース線の一部として機能する。
導電層３７０は、Ｙ方向に並ぶ複数の半導体層１４０及び複数の絶縁層１６０の上面を、全面にわたって覆っている。導電層３７０は、半導体層１４０の上面と接合しており、絶縁層１６０の上面に接している。
尚、導電層３７０の上面及び下面は、導電層１７０と異なり、略平坦に形成されている。
第３実施形態に係る半導体記憶装置の製造方法は、基本的には第１実施形態に係る半導体記憶装置の製造方法と同様である。ただし、第３実施形態においては、図１３を参照して説明した工程と対応する工程において、溝１５０Ａ内にブロック間構造３５０を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。また、図２２を参照して説明した工程を実行しない。
尚、第３実施形態に係る半導体記憶装置の製造工程においては、第１実施形態と同様に図１７及び図１８を参照して説明した工程を実行するかわりに、第２実施形態と同様に図２３～図２５を参照して説明した工程を実行しても良い。この様な場合には、例えば図２７に示す様に、第３実施形態に係る半導体記憶装置のブロック間構造３５０及び絶縁層１６０の間に絶縁層１６１が設けられることとなる。
［第４実施形態］
次に、図２８を参照して、第４実施形態に係る半導体記憶装置について説明する。図２８は、第４実施形態に係る半導体記憶装置の構成について説明するための模式的な断面図である。
第４実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、ブロック間構造１５０及び導電層１７０のかわりに、ブロック間構造４５０及び導電層４７０を備えている。
ブロック間構造４５０は、Ｚ方向及びＸ方向に延伸する酸化シリコン（ＳｉＯ２）等の絶縁層である。ブロック間構造４５０は、複数の導電層１１０及び絶縁層１０１に対応する高さ位置に設けられた第１部分４５１と、半導体層１４０に対応する高さ位置に設けられた第２部分４５２と、を備える。
導電層４７０は、基本的には第３実施形態に係る導電層３７０と同様に構成されている。ただし、導電層４７０の下面の一部は、絶縁層１６０の上面ではなくブロック間構造４５０の上面に接している。
第４実施形態に係る半導体記憶装置の製造方法は、基本的には第１実施形態に係る半導体記憶装置の製造方法と同様である。
ただし、第４実施形態においては、図１１を参照して説明した工程と対応する工程において、例えば図２９に示す様に、溝４５０Ａを形成する。溝４５０Ａは、基本的には溝１５０Ａと同様に形成される。ただし、溝４５０Ａの底面部の高さ位置は、ブロック間構造４５０の上端部の高さ位置に対応する位置に調整される。溝４５０ＡのＺ方向における深さは、少なくとも、貫通孔１２０ＡのＺ方向における深さよりも大きい。
また、図１３を参照して説明した工程と対応する工程において、例えば図３０に示す様に、溝４５０Ａ内にブロック間構造４５０を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
また、図３１及び図３２に示す様に、図１４～図１６を参照して説明した様な工程を実行する。
また、図１７及び図１８を参照して説明した工程を実行しない。
また、図３３及び図３４に示す様に、図１９～図２１を参照して説明した様な工程を実行する。ただし、図３４に示す様に、図２１を参照して説明した工程に対応する工程においては、絶縁層１６０ではなく、ブロック間構造４５０をＣＭＰ等のストッパとする。
［第５実施形態］
次に、図３５～図３８を参照して、第５実施形態に係る半導体記憶装置について説明する。図３５は、第５実施形態に係る半導体記憶装置の構成について説明するための模式的な平面図である。図３６は、同半導体記憶装置の一部の構成を示す模式的な断面図である。図３７は、図３６に示す構造の一部を拡大して示す模式的な断面図である。図３８は、同半導体記憶装置の一部の構成を示す模式的な断面図である。尚、図３５は、図３６に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。また、図３５は、図３８に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。また、図３６は、図３５に示す構造をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。また、図３８は、図３５に示す構造をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た断面に対応している。
第５実施形態に係る半導体記憶装置は、基本的には第３実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置のメモリセルアレイ領域ＲＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫ´と、これら複数のメモリブロックＢＬＫ´の間にそれぞれ設けられた複数のブロック間構造３５０と、複数のメモリブロックＢＬＫ´及び複数のブロック間構造３５０の上面に設けられた半導体層５４０と、ブロック間構造３５０の上端部に設けられた絶縁層５６０と、半導体層５４０及び絶縁層５６０の上面に設けられた導電層５７０と、を備える。
メモリブロックＢＬＫ´は、基本的には第３実施形態に係るメモリブロックＢＬＫと同様に構成されている。ただし、メモリブロックＢＬＫ´は、半導体層１４０を備えていない。
半導体層５４０は、Ｙ方向に並ぶ複数のメモリブロックＢＬＫ´の上面を全面にわたって覆っており、複数のメモリブロックＢＬＫ´に含まれる全ての半導体層１２０の上端部に接続されている。また、図３５に示す様に、半導体層５４０のブロック間構造３５０に対応する位置には、Ｘ方向に所定の間隔で並ぶ複数の貫通孔５４１が設けられている。
図示の例では、図３５のＡ－Ａ´線に対応する断面（図３６）に貫通孔５４１が設けられている。この様な断面においては、ブロック間構造３５０の上端部が、半導体層５４０を介さずに絶縁層５６０を介して導電層５７０の下面と対向している。一方、図３５のＢ－Ｂ´線に対応する断面（図３８）には貫通孔５４１が設けられていない。この様な断面においては、ブロック間構造３５０の上端部が、半導体層５４０を介して導電層５７０の下面と対向している。
尚、貫通孔５４１の内周面は、図３７に示す様に、下方に位置する部分ほど貫通孔５４１の中心軸５４２から遠ざかり、上方に位置する部分ほど貫通孔５４１の中心軸５４２に近づく様な角度で傾いている。
絶縁層５６０は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層５６０は、図３５に示す様に、ブロック間構造３５０の上端部に沿ってＸ方向に所定の間隔で配列されている。絶縁層５６０は、それぞれ、半導体層５４０に設けられた貫通孔５４１の内部に設けられている。
尚、絶縁層５６０の外周面は、図３７に示す様に、下方に位置する部分ほど貫通孔５４１の中心軸５４２から遠ざかり、上方に位置する部分ほど貫通孔５４１の中心軸５４２に近づく様な角度で傾いている。従って、絶縁層５６０の下面の外径は、絶縁層５６０の上面の外径よりも大きい。
導電層５７０は、基本的には導電層３７０と同様に構成されている。導電層５７０は、半導体層５４０及び絶縁層５６０の上面を全面にわたって覆っている。導電層５７０は、半導体層５４０の上面と接合しており、絶縁層１６０の上面に接している。
第５実施形態に係る半導体記憶装置の製造方法は、基本的には第３実施形態に係る半導体記憶装置の製造方法と同様である。
ただし、第５実施形態においては、図１８を参照して説明した工程と対応する工程において、絶縁層１６０ＡのメモリブロックＢＬＫに対応する部分、及び、絶縁層１６０Ａのブロック間構造３５０に対応する部分の一部を除去して、複数の半導体層１２０の上端、及び、ブロック間構造３５０の上端部の一部を露出させる。これにより、ブロック間構造３５０の上端部に沿ってＸ方向に配列された複数の絶縁層５６０が形成される。この工程は、例えば、ＲＩＥ等の手段によって行う。
尚、第５実施形態に係る半導体記憶装置の製造工程においては、第１実施形態と同様に図１７を参照して説明した工程を実行するかわりに、第２実施形態と同様に図２３を参照して説明した工程を実行しても良い。また、図２３を参照して説明した工程の後で、図１８を参照して説明した工程と対応する上記工程を実行しても良い。また、この工程の後で、図２５を参照して説明した工程と同様の工程を実行しても良い。
この様な場合には、第５実施形態に係る半導体記憶装置のブロック間構造３５０及び絶縁層５６０の間に絶縁層１６１が設けられることとなる。
［その他］
第１実施形態～第４実施形態においては、図２１を参照して説明した工程、又は、この工程に対応する工程において、絶縁層１６０又はブロック間構造４５０をストッパとするＣＭＰ等の方法を実行する。従って、半導体層１４０の上面は、例えば図３９に示す様に、Ｙ方向の端部に近い部分ほど上方に位置し、Ｙ方向の端部から遠い部分ほど下方に位置する様な凹面状に形成される場合がある。また、導電層１７０の部分１７１、導電層３７０のこれに対応する部分、又は、導電層４７０のこれに対応する部分の上面及び下面も、これに対応する面状に形成される場合がある。
同様に、第５実施形態においては、図２１を参照して説明した工程に対応する工程において、絶縁層５６０をストッパとするＣＭＰ等の方法を実行する。従って、半導体層５４０の上面は、絶縁層５６０に近い部分ほど上方に位置し、絶縁層５６０から遠い部分ほど下方に位置する様な凹面状に形成される場合がある。また、導電層５７０の上面も、これに対応する面状に形成される場合がある。
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、１４０…半導体層、１５０…ブロック間構造、１６０…絶縁層、１７０…導電層。

Claims (13)

  1. 第１方向に並ぶ第１領域及び第２領域を備える基板と、
    前記第１領域に設けられ、前記基板の表面と交差する第２方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、
    前記第１領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層及び前記複数の第１絶縁層に対向する第１半導体層と、
    前記第１領域に設けられ、前記複数の第１導電層及び前記複数の第１絶縁層よりも前記基板から遠く、前記第１半導体層に接続された第２半導体層と、
    前記第２領域に設けられ、前記第２方向に交互に積層された複数の第２導電層及び複数の第２絶縁層と、
    前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第２導電層及び前記複数の第２絶縁層に対向する第３半導体層と、
    前記第２領域に設けられ、前記複数の第２導電層及び前記複数の第２絶縁層よりも前記基板から遠く、前記第３半導体層に接続された第４半導体層と、
    前記第２半導体層及び前記第４半導体層の、前記第２方向における前記基板から遠い方の面と接合する第３導電層と
    を備え、
    前記第２半導体層及び前記第４半導体層は、前記第１方向において、お互いに離間して設けられている
    半導体記憶装置。
  2. 前記第１方向及び前記第２方向に延伸し、前記第２半導体層及び前記第４半導体層を含む第１の断面において、
    前記第２半導体層の、前記第１方向における前記第４半導体層側の側面は、前記基板に近い部分ほど前記第４半導体層から遠ざかり、前記基板から遠い位置ほど前記第４半導体層に近づく様な角度で傾いており、
    前記第４半導体層の、前記第１方向における前記第２半導体層側の側面は、前記基板に近い部分ほど前記第２半導体層から遠ざかり、前記基板から遠い位置ほど前記第２半導体層に近づく様な角度で傾いている
    請求項１記載の半導体記憶装置。
  3. 前記第１方向及び前記第２方向に延伸し、前記第２半導体層及び前記第４半導体層を含む第１の断面において、
    前記第２半導体層の、前記第２方向における前記基板に近い方の面を第１の面とし、
    前記第２半導体層の、前記第２方向における前記基板から遠い方の面を第２の面とし、
    前記第４半導体層の、前記第２方向における前記基板に近い方の面を第３の面とし、
    前記第４半導体層の、前記第２方向における前記基板から遠い方の面を第４の面とすると、
    前記第１の面と前記第３の面との間の最短距離は、前記第２の面と前記第４の面との間の最短距離よりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 前記複数の第１導電層及び前記複数の第１絶縁層と、前記複数の第２導電層及び前記複数の第２絶縁層と、の間に設けられ、前記第２方向に延伸する第４導電層を備え、
    前記第４導電層の前記第２方向における前記基板から遠い方の端部は、前記第３導電層に接続され、
    前記第３導電層と前記第４導電層との接続部は、前記第２半導体層と前記第３導電層との接合面、及び、前記第４半導体層と前記第３導電層との接合面よりも、前記基板に近い
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 前記複数の第１導電層及び前記複数の第１絶縁層と、前記複数の第２導電層及び前記複数の第２絶縁層と、の間に設けられ、前記第２方向に延伸する第３絶縁層と、
    前記第３絶縁層よりも前記基板から遠く、前記第２半導体層と、前記第４半導体層と、の間に設けられた第４絶縁層と
    を備え、
    前記第３導電層の一部は、前記第４絶縁層の前記第２方向における前記基板から遠い方の面に接している
    請求項１～３のいずれか１項記載の半導体記憶装置。
  6. 前記第３絶縁層及び前記第４絶縁層の間に設けられた第５絶縁層を備え、
    前記第５絶縁層は、前記第４絶縁層と異なる材料を含む
    請求項５記載の半導体記憶装置。
  7. 前記複数の第１導電層及び前記複数の第１絶縁層と、前記複数の第２導電層及び前記複数の第２絶縁層と、の間に設けられ、前記第２方向に延伸する第３絶縁層を備え、
    前記第３導電層の一部は、前記第３絶縁層の前記第２方向における前記基板から遠い方の端部に接している
    請求項１～３のいずれか１項記載の半導体記憶装置。
  8. 第１方向に並ぶ第１領域及び第２領域を備える基板と、
    前記第１領域に設けられ、前記基板の表面と交差する第２方向に交互に積層された複数の第１導電層及び複数の第１絶縁層と、
    前記第１領域に設けられ、前記第２方向に延伸し、前記複数の第１導電層及び前記複数の第１絶縁層に対向する第１半導体層と、
    前記第２領域に設けられ、前記第２方向に交互に積層された複数の第２導電層及び複数の第２絶縁層と、
    前記第２領域に設けられ、前記第２方向に延伸し、前記複数の第２導電層及び前記複数の第２絶縁層に対向する第２半導体層と、
    前記複数の第１導電層及び前記複数の第１絶縁層と、前記複数の第２導電層及び前記複数の第２絶縁層と、の間に設けられ、前記第２方向に延伸する第１構造と、
    前記複数の第１導電層及び前記複数の第１絶縁層、並びに、前記複数の第２導電層及び前記複数の第２絶縁層よりも前記基板から遠く、前記第１半導体層及び前記第２半導体層に接続された第３半導体層と、
    前記第３半導体層の、前記第２方向における前記基板から遠い方の面と接合する第３導電層と
    を備え、
    前記第１方向に延伸し、前記第１構造、前記第３半導体層及び前記第３導電層を含む第１の断面において、前記第１構造の少なくとも一部が、前記第３半導体層を介さずに前記第３導電層と対向する
    半導体記憶装置。
  9. 前記第１方向に延伸し、前記第１構造、前記第３半導体層及び前記第３導電層を含み、前記第１方向及び前記第２方向と交差する第３方向における位置が前記第１の断面と異なる第２の断面において、
    前記第１構造が、前記第３半導体層を介して前記第３導電層と対向する
    請求項８記載の半導体記憶装置。
  10. 前記第１の断面において、
    前記第３半導体層は、前記第１半導体層に接続された第１部分と、前記第２半導体層に接続された第２部分と、を備え、
    前記第１部分の、前記第１方向における前記第２部分側の側面は、前記基板に近い部分ほど前記第２部分から遠ざかり、前記基板から遠い位置ほど前記第２部分に近づく様な角度で傾いており、
    前記第２部分の、前記第１方向における前記第１部分側の側面は、前記基板に近い部分ほど前記第１部分から遠ざかり、前記基板から遠い位置ほど前記第１部分に近づく様な角度で傾いている
    請求項８又は９記載の半導体記憶装置。
  11. 前記第１の断面において、
    前記第３半導体層は、前記第１半導体層に接続された第１部分と、前記第２半導体層に接続された第２部分と、を備え、
    前記第１部分の、前記第２方向における前記基板に近い方の面を第１の面とし、
    前記第１部分の、前記第２方向における前記基板から遠い方の面を第２の面とし、
    前記第２部分の、前記第２方向における前記基板に近い方の面を第３の面とし、
    前記第２部分の、前記第２方向における前記基板から遠い方の面を第４の面とすると、
    前記第１の面と前記第３の面との間の最短距離は、前記第２の面と前記第４の面との間の最短距離よりも大きい
    請求項８～１０のいずれか１項記載の半導体記憶装置。
  12. 前記第１構造は、前記第２方向に延伸する第３絶縁層を備え、
    前記第３絶縁層よりも前記基板から遠く、前記第３導電層よりも前記基板に近い位置に設けられた第４絶縁層を備え、
    前記第３導電層の一部は、前記第４絶縁層の前記第２方向における前記基板から遠い方の面に接している
    請求項８～１１のいずれか１項記載の半導体記憶装置。
  13. 前記第３絶縁層及び前記第４絶縁層の間に設けられた第５絶縁層を備え、
    前記第５絶縁層は、前記第４絶縁層と異なる材料を含む
    請求項１２記載の半導体記憶装置。
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