CN114121965A - 半导体存储装置 - Google Patents

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semiconductor
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吉水康人
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Kioxia Corp
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Abstract

实施方式提供一种可良好地制造的半导体存储装置。实施方式的半导体存储装置具备衬底，该衬底具备在第1方向上排列的第1区域及第2区域。另外，该半导体存储装置的第1区域具备：多个第1导电层及多个第1绝缘层，在第2方向上交替地积层；第1半导体层，在第2方向上延伸，且与多个第1导电层及多个第1绝缘层相对向；及第2半导体层，连接于第1半导体层，且在第1方向上延伸。另外，在该半导体存储装置的第2区域中也设置着相同的构造。另外，该半导体存储装置具备与设置在第1区域及第2区域的第2半导体层接合的第3导电层。另外，设置在第1区域及第2区域的第2半导体层在第1方向上彼此相隔而设。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2020-146517号(申请日：2020年9月1日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，其具备：衬底；多个导电层，在与该衬底的表面交叉的方向上积层；半导体层，与这多个导电层相对向；以及栅极绝缘层，设置在导电层与半导体层之间。栅极绝缘层具备可存储数据的存储部，例如氮化硅(Si3N4)等绝缘性电荷储存层或浮动栅极等导电性电荷储存层等。
发明内容
实施方式提供一种可良好地制造的半导体存储装置。
一实施方式的半导体存储装置具备衬底，该衬底具备在第1方向上排列的第1区域及第2区域。另外，该半导体存储装置具备：多个第1导电层及多个第1绝缘层，设置在第1区域，且在与衬底的表面交叉的第2方向上交替地积层；第1半导体层，设置在第1区域，在第2方向上延伸，且与多个第1导电层及多个第1绝缘层相对向；及第2半导体层，设置在第1区域，比多个第1导电层及多个第1绝缘层距衬底远，且连接于第1半导体层。另外，该半导体存储装置具备：多个第2导电层及多个第2绝缘层，设置在第2区域，且在第2方向上交替地积层；第3半导体层，设置在第2区域，在第2方向上延伸，且与多个第2导电层及多个第2绝缘层相对向；及第4半导体层，设置在第2区域，比多个第2导电层及多个第2绝缘层距衬底远，且连接于第3半导体层。另外，该半导体存储装置具备第3导电层，该第3导电层与第2半导体层及第4半导体层的第2方向上的离衬底较远的面接合。另外，第2半导体层及第4半导体层在第1方向上彼此相隔而设。
一实施方式的半导体存储装置具备衬底，该衬底具备在第1方向上排列的第1区域及第2区域。另外，该半导体存储装置具备：多个第1导电层及多个第1绝缘层，设置在第1区域，且在与衬底的表面交叉的第2方向上交替地积层；及第1半导体层，设置在第1区域，在第2方向上延伸，且与多个第1导电层及多个第1绝缘层相对向。另外，该半导体存储装置具备：多个第2导电层及多个第2绝缘层，设置在第2区域，且在第2方向上交替地积层；及第2半导体层，设置在第2区域，在第2方向上延伸，且与多个第2导电层及多个第2绝缘层相对向。另外，该半导体存储装置具备：第1构造，设置在多个第1导电层及多个第1绝缘层与多个第2导电层及多个第2绝缘层之间，且在第2方向上延伸；第3半导体层，比多个第1导电层及多个第1绝缘层、以及多个第2导电层及多个第2绝缘层距衬底远，且连接于第1半导体层及第2半导体层；及第3导电层，与第3半导体层的第2方向上的离衬底较远的面接合。另外，于在第1方向上延伸，且包含第1构造、第3半导体层及第3导电层的第1剖面中，第1构造的至少一部分未隔着第3半导体层地与第3导电层对向。
附图说明
图1是表示第1实施方式的存储器裸片MD的构成的示意性立体图。
图2是表示芯片CM的构成的示意性仰视图。
图3是表示芯片CM的一部分构成的示意性仰视图。
图4是表示芯片CM的一部分构成的示意性俯视图。
图5是表示芯片CM的一部分构成的示意性剖视图。
图6是将图5的一部分构成放大表示的示意性剖视图。
图7是将图5的一部分构成放大表示的示意性剖视图。
图8～图22是用来说明第1实施方式的半导体存储装置的制造方法的示意性剖视图。
图23～图25是用来说明第2实施方式的半导体存储装置的制造方法的示意性剖视图。
图26是表示第3实施方式的半导体存储装置的一部分构成的示意性剖视图。
图27是表示第3实施方式的半导体存储装置的另一构成例的一部分构成的示意性剖视图。
图28是表示第4实施方式的半导体存储装置的一部分构成的示意性剖视图。
图29～图34是用来说明第4实施方式的半导体存储装置的制造方法的示意性剖视图。
图35是表示第5实施方式的半导体存储装置的一部分构成的示意性俯视图。
图36是表示该半导体存储装置的一部分构成的示意性剖视图。
图37是将图36的一部分构成放大表示的示意性剖视图。
图38是表示该半导体存储装置的一部分构成的示意性剖视图。
图39是表示第1实施方式的半导体存储装置的另一构成例的一部分构成的示意性剖视图。
具体实施方式
接下来，参照附图，对实施方式的半导体存储装置详细地进行说明。另外，以下实施方式仅为一例，并未意图限定本发明。另外，以下附图是示意图，为方便说明，有时会省略一部分构成等。另外，对于多个实施方式中共通的部分，有时会标注相同的符号，并省略说明。
另外，本说明书中，在提到“半导体存储装置”的情况下，有时指存储器裸片，有时也指存储芯片、存储卡、SSD(Solid State Drive，固态硬盘)等包含控制器裸片的存储系统。进而，有时也指智能手机、平板终端、个人计算机等包含主机的构成。
另外，本说明书中，在提到第1构成“电连接”于第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管处于断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
另外，本说明书中，将平行于衬底的上表面的特定方向称为X方向，将平行于衬底的上表面且与X方向垂直的方向称为Y方向，将垂直于衬底的上表面的方向称为Z方向。
另外，本说明书中，有时将沿着特定面的方向称为第1方向，将沿着该特定面与第1方向交叉的方向称为第2方向，将与该特定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任一个对应，也可不与其对应。
另外，本说明书中，“上”及“下”等表达是以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向接近衬底的方向称为下。另外，在针对某构成提到下表面或下端的情况下，意指该构成的衬底侧的面或端部，在提到上表面或上端的情况下，意指该构成的与衬底相反一侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，本说明书中，在针对构成、部件等提到特定方向的“宽度”、“长度”或“厚度”等的情况下，有时指通过SEM(Scanning electron microscopy，扫描电子显微术)或TEM(Transmission electron microscopy，透射电子显微术)等观察到的剖面等中的宽度、长度或厚度等。
[第1实施方式]
[存储器裸片MD的构造]
图1是表示本实施方式的半导体存储装置的构成例的示意性分解立体图。本实施方式的半导体存储装置具备存储器裸片MD。存储器裸片MD具备包含存储单元阵列的芯片CM、及包含外围电路的芯片CP。
在芯片CM的上表面设置着多个焊垫电极PX。另外，在芯片CM的下表面设置着多个第1贴合电极PI1。另外，在芯片CP的上表面设置着多个第2贴合电极PI2。以下，针对芯片CM，将设置多个第1贴合电极PI1的面称为正面，将设置多个焊垫电极PX的面称为背面。另外，针对芯片CP，将设置多个第2贴合电极PI2的面称为正面，将正面的相反一侧的面称为背面。在图示的例子中，芯片CP的正面设置得比芯片CP的背面靠上方，芯片CM的背面设置得比芯片CM的正面靠上方。
芯片CM及芯片CP以芯片CM的正面与芯片CP的正面相对向的方式配置。多个第1贴合电极PI1分别与多个第2贴合电极PI2对应地设置，且配置在可贴合于多个第2贴合电极PI2的位置。第1贴合电极PI1与第2贴合电极PI2作为用来将芯片CM与芯片CP贴合，且使两者电性导通的贴合电极发挥作用。焊垫电极PX作为用来将存储器裸片MD电连接于未图示的控制器裸片等的电极发挥作用。
另外，图1的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图2是表示芯片CM的构成例的示意性仰视图。图3是将芯片CM的A所表示的部分的构成放大表示的示意性仰视图。图4是表示将芯片CM的一部分构成放大表示的示意性俯视图。图5是表示芯片CM的一部分构成的示意性剖视图。另外，图3对应于沿着E-E'线将图5所示的构造切断，沿着箭头方向观察到的剖面。另外，图4对应于沿着D-D'线将图5所示的构造切断，沿着箭头方向观察到的剖面。另外，图5对应于沿着B-B'线将图3所示的构造切断，沿着箭头方向观察到的剖面。另外，图5对应于沿着C-C'线将图4所示的构造切断，沿着箭头方向观察到的剖面。另外，对应于沿着C-C'线将图4所示的构造切断，沿着箭头方向观察到的剖面。图6及图7分别为将图5的一部分构成放大表示的示意性剖视图。
[芯片CM的构造]
例如，如图2所示，芯片CM具备在X及Y方向上排列的4个存储单元阵列区域RMCA。存储单元阵列区域RMCA具备：多个存储块BLK，在Y方向上排列；多个块间构造150(图3)，分别设置在这多个存储块BLK之间；及导电层170(图5)，设置在多个存储块BLK及多个块间构造150的上表面。
例如，如图5所示，存储块BLK具备：多个导电层110，在Z方向上排列；多个半导体层120，在Z方向上延伸；多个栅极绝缘膜130，分别设置在多个导电层110与多个半导体层120之间；及半导体层140，连接于多个半导体层120的上端。
导电层110是在X方向上延伸的大致板状的导电层。导电层110可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。另外，导电层110例如可包含含有磷(P)或硼(B)等杂质的多晶硅等。在Z方向上排列的多个导电层110之间设置着氧化硅(SiO2)等绝缘层101。
导电层110例如作为字线及连接于该字线的多个存储单元的栅极电极等发挥作用。例如，如图3所示，导电层110在X方向的一端部连接于接点102。导电层110经由该接点102及所述第1贴合电极PI1连接于芯片CP内的构成。
例如，如图3所示，半导体层120在X方向及Y方向上以特定图案排列。半导体层120例如作为多个存储单元的通道区域等发挥作用。半导体层120例如为多晶硅(Si)等半导体层。例如，如图5所示，半导体层120具有大致有底圆筒状的形状，在中心部分设置着氧化硅等绝缘层125(图6)。另外，半导体层120的外周面分别被导电层110包围，且与导电层110相对向。
在半导体层120的下端部设置着包含磷(P)等N型杂质的杂质区域。该杂质区域电连接于位线BL。位线BL经由所述第1贴合电极PI1电连接于芯片CP内的构成。
在半导体层120的上端部设置着包含磷(P)等N型杂质或硼(B)等P型杂质的杂质区域。该杂质区域电连接于半导体层140。半导体层140经由导电层170、导电层151及所述第1贴合电极PI1电连接于芯片CP内的构成。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。例如，如图6所示，栅极绝缘膜130具备积层于半导体层120与导电层110之间的隧道绝缘膜131、电荷储存膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等绝缘膜。电荷储存膜132例如为氮化硅(Si3N4)等可存储电荷的膜。隧道绝缘膜131、电荷储存膜132及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体层120的外周面在Z方向上延伸。
另外，图6中示出栅极绝缘膜130具备氮化硅等电荷储存膜132的例子。但是，栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮动栅极。
例如，如图4所示，半导体层140是在X方向上延伸的大致板状的半导体层。半导体层140连接于存储块BLK所含的所有半导体层120的上端部。半导体层140例如可包含含有磷(P)或硼(B)等杂质的多晶硅等。
另外，例如，如图7所示，半导体层140的Y方向的两侧面以如下角度倾斜：位于下方的部分更远离旁侧的存储块BLK所对应的半导体层140，位于上方的部分更靠近旁侧的存储块BLK所对应的半导体层140。因此，在Y方向上彼此相邻的2个半导体层140的下表面之间的最短距离大于在Y方向上彼此相邻的2个半导体层140的上表面之间的最短距离。
块间构造150具备在Z方向及X方向上延伸的导电层151、及设置在导电层151的Y方向的侧面的氧化硅(SiO2)等绝缘层152。导电层151例如可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。导电层151例如作为源极线的一部分发挥作用。
导电层170例如包含氮化钛(TiN)等障壁导电膜、及铜(Cu)或铝(Al)等金属膜的积层膜等。导电层170例如作为源极线的一部分发挥作用。
例如，如图7所示，导电层170具备与多个存储块BLK对应地设置的多个部分171、及与多个块间构造150对应地设置的多个部分172。部分171是与半导体层140的上表面接合，且与半导体层140对应地在X方向上延伸的大致板状的部分。部分172连接于导电层151的上端部。另外，部分172与半导体层140的Y方向的侧面接合。
另外，导电层170的部分172的下表面(与绝缘层101的接触面)位于比导电层170的部分171的下表面(与半导体层140的接合面)靠下方的位置。另外，导电层170的部分172的上表面位于比导电层170的部分171的上表面靠下方的位置。
[芯片CP的构造]
例如，如图5所示，芯片CP具备半导体衬底200、及设置于半导体衬底200的表面的多个晶体管Tr。这多个晶体管Tr经由所述第2贴合电极PI2连接于芯片CM内的构成，且作为用于存储单元阵列的控制的外围电路发挥作用。该外围电路例如于读出动作中，向包含位线BL、半导体层120、半导体层140、导电层170及导电层151的电流路径供给电压，根据电流是否流通等来判定存储单元中记录的数据。
[制造方法]
接下来，参照图8～图22，对存储器裸片MD的制造方法进行说明。图8～图22是用来说明该制造方法的示意性剖视图，示出与图5对应的构成。
在制造本实施方式的存储器裸片MD时，例如，如图8所示，在晶圆WM的半导体衬底100上形成多个牺牲层110A及绝缘层101。牺牲层110A例如包含氮化硅(Si3N4)等。该步骤例如通过CVD(Chemical Vapor Deposition，化学气相沉积)等方法来进行。
接下来，例如，如图9所示，在与半导体层120对应的位置上形成多个贯通孔120A。贯通孔120A是在Z方向上延伸，贯通绝缘层101及牺牲层110A，并使半导体衬底100的上表面露出的贯通孔。该步骤例如通过RIE(Reactive Ion Etching，反应离子蚀刻)等方法来进行。
接下来，例如，如图10所示，在贯通孔120A的内周面形成栅极绝缘膜130、半导体层120及绝缘层125。该步骤例如通过CVD等方法来进行。
接下来，例如，如图11所示，形成槽150A。槽150A是在Z方向及X方向上延伸，在Y方向上截断绝缘层101及牺牲层110A，使半导体衬底100的上表面露出的槽。该步骤例如通过RIE等方法来进行。
接下来，例如，如图12所示，形成导电层110。该步骤中，例如通过湿式蚀刻等方法，经由槽150A将牺牲层110A去除。另外，通过CVD等方法来形成导电层110。
接下来，例如，如图13所示，在槽150A内形成块间构造150。该步骤例如通过CVD及RIE等方法来进行。
接下来，例如，如图14所示，形成位线BL、第1贴合电极PI1等。该步骤例如通过CVD、光刻法、蚀刻等方法来进行。
接下来，例如，如图15所示，将芯片CM所对应的晶圆WM与芯片CP所对应的晶圆WP贴合。在该贴合步骤中，例如通过将晶圆WM朝着晶圆WP按压而使晶圆WM密接于晶圆WP，并进行热处理等。由此，经由第1贴合电极PI1及第2贴合电极PI2将晶圆WM贴合于晶圆WP。
接下来，例如，如图16所示，去除晶圆WM所含之半导体衬底100。另外，去除栅极绝缘膜130及绝缘层152的一部分，使半导体层120及导电层151的上端露出。该步骤例如通过如下方式来进行：利用湿式蚀刻或RIE等方法，选择性地去除半导体衬底100、以及栅极绝缘膜130及绝缘层152的一部分。
接下来，例如，如图17所示，形成覆盖参照图16所说明的构造的上表面的绝缘层160A。绝缘层160A例如包含氧化硅(SiO2)等。该步骤例如通过CVD等方法来进行。
接下来，例如，如图18所示，去除绝缘层160A的与存储块BLK对应的部分，使多个半导体层120的上端露出。由此，形成覆盖导电层151的上端部的多个绝缘层160。该步骤例如是通过RIE等方法来进行。
另外，绝缘层160的Y方向的两侧面以如下角度倾斜：位于下方的部分更靠近半导体层120，位于上方的部分更远离半导体层120。因此，绝缘层160的下表面的Y方向上的宽度大于绝缘层160的上表面的Y方向上的宽度。
接下来，例如，如图19所示，形成覆盖参照图18所说明的构造的上表面的非晶硅层140A。该步骤例如通过CVD等方法来进行。
接下来，例如，如图20所示，使非晶硅层140A的结晶构造改质，形成多晶硅层140B。该步骤例如通过激光退火等方法来进行。
接下来，例如，如图21所示，对参照图20所说明的构造进行平坦化处理，去除多晶硅层140B的一部分，形成半导体层140。该步骤例如通过将绝缘层160作为终止层的CMP(Chemical Mechanical Polishing，化学机械研磨)等方法来进行。
接下来，例如，如图22所示，去除绝缘层160，使导电层151的上端部露出。该步骤例如通过湿式蚀刻等来进行。
接下来，例如，如图5所示，在如图22所示的构造的上表面形成导电层170。该步骤例如通过CVD等方法来进行。
之后，在该构造的上方形成焊垫电极PX等，对贴合有晶圆WM、WP的构造进行切割，由此形成存储器裸片MD。
[效果]
在半导体存储装置的读出动作等中，须使电流从连接于半导体层120的下端的位线BL流到连接于半导体层120的上端的源极线。因此，半导体层120的上端必须与设置在存储单元的上方的源极线等构成电连接。
为了将半导体层120的上端与源极线等构成连接，例如在参照图10所说明的步骤的栅极绝缘膜130形成之后且半导体层120形成之前的时间点，可使栅极绝缘膜130残留在贯通孔120A的内周面，并在贯通孔120A的底面去除栅极绝缘膜130，从而使半导体衬底100等的表面露出。这种方法例如可通过RIE等方法来执行。另外，接下来，可在贯通孔120A的内部形成与半导体衬底100连接的半导体层120。
但是，随着半导体存储装置的高集成化，在Z方向上排列的导电层110的数量不断增加。随之，如参照图9所说明的贯通孔120A的纵横比不断增大。在这种情况下，在贯通孔120A的底面去除栅极绝缘膜130的难度逐渐增加。
因此，在本实施方式中，为了将半导体层120的上端与源极线等构成连接，而在参照图16所说明的步骤中去除半导体衬底100等，使半导体层120的上端露出。另外，在之后的步骤中，形成连接于半导体层120的上端的半导体层140等。根据这种方法，无需如上文所述那样，在纵横比大的贯通孔120A的底面去除栅极绝缘膜130。因此，能够相对容易地制造将半导体层120的上端与源极线连接的构成。
此处，为了将半导体层120电连接于金属等的源极线，须在半导体层120的上端部形成杂质浓度较大的半导体层。在通过CVD等方法形成这种半导体层的情况下，必须执行用来使半导体层的结晶构造改质的热处理等。但是，如果在将晶圆WM与晶圆WP贴合之后进行热处理等，则有在第1贴合电极PI1及第2贴合电极PI2、位线BL或其附近的配线层、或者晶体管Tr附近的配线层等中产生金属原子扩散等的风险。由此，有存储器裸片MD无法再良好地动作的风险。
因此，本实施方式中，在参照图19所说明的步骤中形成了非晶硅层140A之后，在参照图20所说明的步骤中，通过激光退火等方法使非晶硅层140A的结晶构造改质。根据这种方法，能够使晶圆WM上表面的温度局部上升。因此，认为能够抑制如上所述的金属原子的扩散等，并且能够使非晶硅层140A的结晶构造改质。
但是，发明者等人经过锐意研究，结果发现在通过激光退火等方法使非晶硅层140A的结晶构造改质的情况下，例如，如图20所示，多晶硅层140B的上表面的粗糙度会相对增加。在这种情况下，有可能会对之后的步骤产生影响。
另外，在通过激光退火等方法使非晶硅层140A的结晶构造改质的情况下，激光有时会到达导电层151。在这种情况下，热可能会经由导电层151传递到所述第1贴合电极PI1、第2贴合电极PI2等的配线层，导致产生如上所述的金属原子的扩散等。
因此，本实施方式中，在参照图17及图18所说明的步骤中，在晶圆WM的上表面形成了覆盖导电层151的上端部的绝缘层160。另外，在参照图21所说明的步骤中，执行将该绝缘层160作为终止层的CMP等，使多晶硅层140B的上表面平坦化。
根据这种方法，能够良好地使多晶硅层140B的上表面平坦化。另外，能够利用绝缘层160防止激光到达导电层151，从而更好地抑制如上所述的金属原子的扩散等。因此，本实施方式的半导体存储装置可相对容易地进行制造。
[第2实施方式]
接下来，参照图23～图25，对第2实施方式的半导体存储装置进行说明。图23～图25是用来说明第2实施方式的半导体存储装置的制造方法的示意性剖视图，示出与图5对应的构成。
第2实施方式的半导体存储装置以与第1实施方式的半导体存储装置相同的方式构成。第2实施方式的半导体存储装置的制造步骤的一部分与第1实施方式的半导体存储装置不同。
例如，如参照图17及图18所说明那样，在第1实施方式的半导体存储装置的制造步骤中，在如图16所示的构造的上表面形成绝缘层160A，通过RIE等方法选择性地去除该绝缘层160A的一部分，形成覆盖导电层151的上端部的绝缘层160。
另一方面，例如，如图23所示，在第2实施方式的半导体存储装置的制造步骤中，在如图16所示的构造的上表面形成绝缘层161A，并在其上表面形成绝缘层160A。绝缘层161A例如包含氮化硅(Si3N4)等。该步骤例如通过CVD等方法来进行。
接下来，例如，如图24所示，去除绝缘层160A中与存储块BLK对应的部分，使绝缘层161A的上表面露出。由此，形成覆盖导电层151的上端部的多个绝缘层160。该步骤例如通过RIE等方法来进行。
接下来，例如，如图25所示，去除绝缘层161A中与存储块BLK对应的部分，使多个半导体层120的上端露出。由此，形成覆盖导电层151的上端部的多个绝缘层161。该步骤例如可通过利用湿式蚀刻等方法，选择性地去除绝缘层161A的一部分来进行。
[第3实施方式]
接下来，参照图26，对第3实施方式的半导体存储装置进行说明。图26是用来说明第3实施方式的半导体存储装置的构成的示意性剖视图。
第3实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。但是，第3实施方式的半导体存储装置具备块间构造350、绝缘层160及导电层370来代替块间构造150及导电层170。
块间构造350是在Z方向及X方向上延伸的氧化硅(SiO2)等绝缘层。
导电层370例如可包含氮化钛(TiN)等障壁导电膜及铜(Cu)或铝(Al)等金属膜的积层膜等。导电层370例如作为源极线的一部分发挥作用。
导电层370跨及整个表面地覆盖着在Y方向上排列的多个半导体层140及多个绝缘层160的上表面。导电层370与半导体层140的上表面接合，且与绝缘层160的上表面相接。
另外，导电层370的上表面及下表面与导电层170不同，呈大致平坦地形成。
第3实施方式的半导体存储装置的制造方法基本上与第1实施方式的半导体存储装置的制造方法相同。但是，第3实施方式中，在与参照图13所说明的步骤对应的步骤中，在槽150A内形成块间构造350。该步骤例如通过CVD及RIE等方法来进行。另外，不执行参照图22所说明的步骤。
另外，在第3实施方式的半导体存储装置的制造步骤中，可以与第2实施方式相同的方式执行参照图23～图25所说明的步骤，来替代以与第1实施方式相同的方式执行参照图17及图18所说明的步骤。在这种情况下，例如，如图27所示，在第3实施方式的半导体存储装置的块间构造350与绝缘层160之间设置绝缘层161。
[第4实施方式]
接下来，参照图28，对第4实施方式的半导体存储装置进行说明。图28是用来说明第4实施方式的半导体存储装置的构成的示意性剖视图。
第4实施方式的半导体存储装置基本上以与第1实施方式的半导体存储装置相同的方式构成。但是，第4实施方式的半导体存储装置具备块间构造450及导电层470来代替块间构造150及导电层170。
块间构造450是在Z方向及X方向上延伸的氧化硅(SiO2)等绝缘层。块间构造450具备：第1部分451，设置在多个导电层110及绝缘层101所对应的高度位置；及第2部分452，设置在半导体层140所对应的高度位置。
导电层470基本上以与第3实施方式的导电层370相同的方式构成。但是，导电层470的下表面的一部分与块间构造450的上表面相接，而并非与绝缘层160的上表面相接。
第4实施方式的半导体存储装置的制造方法基本上与第1实施方式的半导体存储装置的制造方法相同。
但是，第4实施方式中，在与参照图11所说明的步骤对应的步骤中，例如，如图29所示，形成槽450A。槽450A基本上以与槽150A相同的方式形成。但是，将槽450A的底面部的高度位置调整到与块间构造450的上端部的高度位置对应的位置。槽450A的Z方向上的深度至少大于贯通孔120A的Z方向上的深度。
另外，在与参照图13所说明的步骤对应的步骤中，例如，如图30所示，在槽450A内形成块间构造450。该步骤例如通过CVD及RIE等方法来进行。
另外，如图31及图32所示，执行如参照图14～图16所说明的步骤。
另外，不执行参照图17及图18所说明的步骤。
另外，如图33及图34所示，执行如参照图19～图21所说明的步骤。但是，如图34所示，在与参照图21所说明的步骤对应的步骤中，将块间构造450作为CMP等的终止层，而并非将绝缘层160作为终止层。
[第5实施方式]
接下来，参照图35～图38，对第5实施方式的半导体存储装置进行说明。图35是用来说明第5实施方式的半导体存储装置的构成的示意性俯视图。图36是表示该半导体存储装置的一部分构成的示意性剖视图。图37是将图36所示的构造的一部分放大表示的示意性剖视图。图38是将该半导体存储装置的一部分构成放大表示的示意性剖视图。另外，图35对应于沿着C-C'线将图36所示的构造切断，沿着箭头方向观察到的剖面。另外，图35对应于沿着D-D'线将图38所示的构造切断，沿着箭头方向观察到的剖面。另外，图36对应于沿着A-A'线将图35所示的构造切断，沿着箭头方向观察到的剖面。另外，图38对应于沿着B-B'线将图35所示的构造切断，沿着箭头方向观察到的剖面。
第5实施方式的半导体存储装置基本上以与第3实施方式的半导体存储装置相同的方式构成。但是，第3实施方式的半导体存储装置的存储单元阵列区域RMCA具备：多个存储块BLK'，在Y方向上排列；多个块间构造350，分别设置在这多个存储块BLK'之间；半导体层540，设置在多个存储块BLK'及多个块间构造350的上表面；绝缘层560，设置在块间构造350的上端部；及导电层570，设置在半导体层540及绝缘层560的上表面。
存储块BLK'基本上以与第3实施方式的存储块BLK相同的方式构成。但是，存储块BLK'不具备半导体层140。
半导体层540跨及整个表面地覆盖于在Y方向上排列的多个存储块BLK'的上表面，且连接于多个存储块BLK'所含的所有半导体层120的上端部。另外，如图35所示，在半导体层540的与块间构造350对应的位置，设置着在X方向上以特定间隔排列的多个贯通孔541。
在图示的例子中，在图35的A-A'线所对应的剖面(图36)设置着贯通孔541。在这种剖面中，块间构造350的上端部并未隔着半导体层540，而是隔着绝缘层560与导电层570的下表面相对向。另一方面，在图35的B-B'线所对应的剖面(图38)并未设置贯通孔541。在这种剖面中，块间构造350的上端部隔着半导体层540与导电层570的下表面相对向。
另外，如图37所示，贯通孔541的内周面以如下角度倾斜：位于下方的部分更远离贯通孔541的中心轴542，位于上方的部分更靠近贯通孔541的中心轴542。
绝缘层560例如包含氧化硅(SiO2)等。如图35所示，绝缘层560沿着块间构造350的上端部，在X方向上以特定间隔排列。绝缘层560分别设置在半导体层540中所设置的贯通孔541的内部。
另外，如图37所示，绝缘层560的外周面以如下角度倾斜：位于下方的部分更远离贯通孔541的中心轴542，位于上方的部分更靠近贯通孔541的中心轴542。因此，绝缘层560的下表面的外径大于绝缘层560的上表面的外径。
导电层570基本上以与导电层370相同的方式构成。导电层570跨及整个表面地覆盖半导体层540及绝缘层560的上表面。导电层570与半导体层540的上表面接合，且与绝缘层160的上表面相接。
第5实施方式的半导体存储装置的制造方法基本上与第3实施方式的半导体存储装置的制造方法相同。
但是，第5实施方式中，在与参照图18所说明的步骤对应的步骤中，去除绝缘层160A的与存储块BLK对应的部分、及绝缘层160A的与块间构造350对应的部分的一部分，使多个半导体层120的上端及块间构造350的上端部的一部分露出。由此，形成沿着块间构造350的上端部在X方向上排列的多个绝缘层560。该步骤例如通过RIE等方法来进行。
另外，第5实施方式的半导体存储装置的制造步骤中，可以与第2实施方式相同的方式执行参照图23所说明的步骤，来代替以与第1实施方式相同的方式执行参照图17所说明的步骤。另外，也可在参照图23所说明的步骤之后，执行与参照图18所说明的步骤对应的所述步骤。另外，也可在该步骤之后，执行与参照图25所说明的步骤相同的步骤。
在这种情况下，在第5实施方式的半导体存储装置的块间构造350与绝缘层560之间设置绝缘层161。
[其它]
第1实施方式～第4实施方式中，在参照图21所说明的步骤、或与该步骤对应的步骤中，执行将绝缘层160或块间构造450作为终止层的CMP等方法。因此，例如，如图39所示，半导体层140的上表面有时会形成为凹面状，即，靠近Y方向的端部的部分位于上方，远离Y方向的端部的部分位于下方。另外，导电层170的部分171、导电层370的与之对应的部分、或导电层470的与之对应的部分的上表面及下表面有时也会形成为与半导体层140的上表面对应的面状。
同样，第5实施方式中，在与参照图21所说明的步骤对应的步骤中，执行将绝缘层560作为终止层的CMP等方法。因此，半导体层540的上表面有时会形成为凹面状，即，靠近绝缘层560的部分位于上方，远离绝缘层560的部分位于下方。另外，导电层570的上表面有时也会形成为与之对应的面状。
另外，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并未意图限定发明的范围。这些新颖的实施方式可通过其它各种方式加以实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书中记载的发明及其均等的范围内。
[符号的说明]
110:导电层
120:半导体层
130:栅极绝缘膜
140:半导体层
150:块间构造
160:绝缘层
170:导电层。

Claims (13)

1.一种半导体存储装置，其具备：
衬底，具备在第1方向上排列的第1区域及第2区域；
多个第1导电层及多个第1绝缘层，设置在所述第1区域，且在与所述衬底的表面交叉的第2方向上交替地积层；
第1半导体层，设置在所述第1区域，在所述第2方向上延伸，且与所述多个第1导电层及所述多个第1绝缘层相对向；
第2半导体层，设置在所述第1区域，比所述多个第1导电层及所述多个第1绝缘层距所述衬底远，且连接于所述第1半导体层；
多个第2导电层及多个第2绝缘层，设置在所述第2区域，且在所述第2方向上交替地积层；
第3半导体层，设置在所述第2区域，在所述第2方向上延伸，且与所述多个第2导电层及所述多个第2绝缘层相对向；
第4半导体层，设置在所述第2区域，比所述多个第2导电层及所述多个第2绝缘层距所述衬底远，且连接于所述第3半导体层；及
第3导电层，与所述第2半导体层及所述第4半导体层的、所述第2方向上的离所述衬底较远的面接合；
所述第2半导体层及所述第4半导体层在所述第1方向上彼此相隔而设。
2.根据权利要求1所述的半导体存储装置，其中
于在所述第1方向及所述第2方向上延伸，且包含所述第2半导体层及所述第4半导体层的第1剖面中，
所述第2半导体层的所述第1方向上的所述第4半导体层侧的侧面以如下角度倾斜：靠近所述衬底的部分更远离所述第4半导体层，远离所述衬底的位置更靠近所述第4半导体层；
所述第4半导体层的所述第1方向上的所述第2半导体层侧的侧面以如下角度倾斜：靠近所述衬底的部分更远离所述第2半导体层，远离所述衬底的位置更靠近所述第2半导体层。
3.根据权利要求1所述的半导体存储装置，其中
于在所述第1方向及所述第2方向上延伸，且包含所述第2半导体层及所述第4半导体层的第1剖面中，
当将所述第2半导体层的、所述第2方向上的离所述衬底较近的面设为第1面，
将所述第2半导体层的、所述第2方向上的离所述衬底较远的面设为第2面，
将所述第4半导体层的、所述第2方向上的离所述衬底较近的面设为第3面，
将所述第4半导体层的、所述第2方向上的离所述衬底较远的面设为第4面时，
所述第1面与所述第3面之间的最短距离大于所述第2面与所述第4面之间的最短距离。
4.根据权利要求1至3中任一项所述的半导体存储装置，其具备第4导电层，
该第4导电层设置在所述多个第1导电层及所述多个第1绝缘层与所述多个第2导电层及所述多个第2绝缘层之间，且在所述第2方向上延伸，
所述第4导电层的所述第2方向上的离所述衬底较远的端部连接于所述第3导电层，
所述第3导电层与所述第4导电层的连接部比所述第2半导体层与所述第3导电层的接合面、及所述第4半导体层与所述第3导电层的接合面更靠近所述衬底。
5.根据权利要求1至3中任一项所述的半导体存储装置，其具备：
第3绝缘层，设置在所述多个第1导电层及所述多个第1绝缘层与所述多个第2导电层及所述多个第2绝缘层之间，且在所述第2方向上延伸；及
第4绝缘层，比所述第3绝缘层距所述衬底远，且设置在所述第2半导体层与所述第4半导体层之间；
所述第3导电层的一部分与所述第4绝缘层的所述第2方向上的离所述衬底较远的面相接。
6.根据权利要求5所述的半导体存储装置，其
具备设置在所述第3绝缘层与所述第4绝缘层之间的第5绝缘层，
所述第5绝缘层包含与所述第4绝缘层不同的材料。
7.根据权利要求1至3中任一项所述的半导体存储装置，其具备第3绝缘层，
该第3绝缘层设置在所述多个第1导电层及所述多个第1绝缘层与所述多个第2导电层及所述多个第2绝缘层之间，且在所述第2方向上延伸，
所述第3导电层的一部分与所述第3绝缘层的所述第2方向上的离所述衬底较远的端部相接。
8.一种半导体存储装置，其具备：
衬底，具备在第1方向上排列的第1区域及第2区域；
多个第1导电层及多个第1绝缘层，设置在所述第1区域，且在与所述衬底的表面交叉的第2方向上交替地积层；
第1半导体层，设置在所述第1区域，在所述第2方向上延伸，且与所述多个第1导电层及所述多个第1绝缘层相对向；
多个第2导电层及多个第2绝缘层，设置在所述第2区域，且在所述第2方向上交替地积层；
第2半导体层，设置在所述第2区域，在所述第2方向上延伸，且与所述多个第2导电层及所述多个第2绝缘层相对向；
第1构造，设置在所述多个第1导电层及所述多个第1绝缘层与所述多个第2导电层及所述多个第2绝缘层之间，且在所述第2方向上延伸；
第3半导体层，比所述多个第1导电层及所述多个第1绝缘层、以及所述多个第2导电层及所述多个第2绝缘层距所述衬底远，且连接于所述第1半导体层及所述第2半导体层；及
第3导电层，与所述第3半导体层的所述第2方向上的离所述衬底较远的面接合；
于在所述第1方向上延伸，且包含所述第1构造、所述第3半导体层及所述第3导电层的第1剖面中，所述第1构造的至少一部分未隔着所述第3半导体层地与所述第3导电层相对向。
9.根据权利要求8所述的半导体存储装置，其中
于在所述第1方向上延伸，包含所述第1构造、所述第3半导体层及所述第3导电层，且与所述第1方向及所述第2方向交叉的第3方向上之位置与所述第1剖面不同的第2剖面中，
所述第1构造隔着所述第3半导体层与所述第3导电层相对向。
10.根据权利要求8或9所述的半导体存储装置，其中
在所述第1剖面中，
所述第3半导体层具备连接于所述第1半导体层的第1部分、及连接于所述第2半导体层的第2部分，
所述第1部分的、所述第1方向上的所述第2部分侧的侧面以如下角度倾斜：靠近所述衬底的部分更远离所述第2部分，远离所述衬底的位置更靠近所述第2部分；
所述第2部分的、所述第1方向上的所述第1部分侧的侧面以如下角度倾斜：靠近所述衬底的部分更远离所述第1部分，远离所述衬底的位置更靠近所述第1部分。
11.根据权利要求8或9所述的半导体存储装置，其中
在所述第1剖面中，
所述第3半导体层具备连接于所述第1半导体层的第1部分、及连接于所述第2半导体层的第2部分，
当将所述第1部分的、所述第2方向上的离所述衬底较近的面设为第1面，
将所述第1部分的、所述第2方向上的离所述衬底较远的面设为第2面，
将所述第2部分的、所述第2方向上的离所述衬底较近的面设为第3面，
将所述第2部分的、所述第2方向上的离所述衬底较远的面设为第4面时，
所述第1面与所述第3面之间的最短距离大于所述第2面与所述第4面之间的最短距离。
12.根据权利要求8或9所述的半导体存储装置，其中
所述第1构造具备在所述第2方向上延伸的第3绝缘层，且
该半导体存储装置具备第4绝缘层，该第4绝缘层设置在比所述第3绝缘层距所述衬底远，且比所述第3导电层更靠近所述衬底的位置，
所述第3导电层的一部分与所述第4绝缘层的所述第2方向上的离所述衬底较远的面相接。
13.根据权利要求12所述的半导体存储装置，其
具备设置在所述第3绝缘层与所述第4绝缘层之间的第5绝缘层，
所述第5绝缘层包含与所述第4绝缘层不同的材料。
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JP2018026518A (ja) 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
JP2020107673A (ja) * 2018-12-26 2020-07-09 キオクシア株式会社 半導体記憶装置
JP2020155485A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置およびその製造方法
WO2020220280A1 (en) 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with embedded dynamic random-access memory
CN111801798B (zh) * 2020-05-27 2021-04-16 长江存储科技有限责任公司 三维存储器件
US11963349B2 (en) * 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts

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