CN115117074A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本公开涉及半导体存储装置及其制造方法。半导体存储装置的一个实施方式具备：多个导电层及多个层间绝缘层，在第1方向上交替排列；半导体层，在第1方向上延伸，与多个导电层相对向；及栅极绝缘膜，设置于多个导电层与半导体层之间。多个层间绝缘层包括在第1方向上相邻的第1层间绝缘层及第2层间绝缘层。多个导电层包括设置于第1层间绝缘层与第2层间绝缘层之间的第1导电层。第1导电层具备第1区域、设置于第1区域与栅极绝缘膜之间的第2区域及设置于第1区域与第1层间绝缘层之间的第3区域。第1区域～第3区域包含金属。第3区域包含硅即Si。第1区域及第2区域不包含硅，或者第1区域及第2区域中的硅的含有率比第3区域中的硅的含有率低。

Description

半导体存储装置及其制造方法
本申请以基于2021年3月22日提出申请的在先的日本国专利申请第2021-047984号的优先权的利益为基础，且追求该利益，其内容整体通过引用而包含于此。
技术领域
本实施方式涉及半导体存储装置及其制造方法。
背景技术
已知有具备在第1方向上交替排列的多个导电层及多个层间绝缘层、在第1方向上延伸且与多个导电层相对向的半导体层及设置于多个导电层与半导体层之间的栅极绝缘层的半导体存储装置。栅极绝缘层具备例如氮化硅(Si3N4)等的绝缘性的电荷蓄积层、浮置栅极等导电性的电荷蓄积层等能够存储数据的存储部。
发明内容
一个实施方式提供适宜地工作的半导体存储装置及其制造方法。
一个实施方式的半导体存储装置具备：多个导电层及多个层间绝缘层，在第1方向上交替排列；半导体层，在第1方向上延伸，与多个导电层相对向；及栅极绝缘膜，设置于多个导电层与半导体层之间。多个层间绝缘层包括在第1方向上相邻的第1层间绝缘层及第2层间绝缘层。多个导电层包括设置于第1层间绝缘层与第2层间绝缘层之间的第1导电层。第1导电层具备第1区域、设置于第1区域与栅极绝缘膜之间的第2区域及设置于第1区域与第1层间绝缘层之间的第3区域。第1区域～第3区域包含金属。第3区域包含硅(Si)。第1区域及第2区域不包含硅(Si)，或者，第1区域及第2区域中的硅(Si)的含有率比第3区域中的硅(Si)的含有率低。
根据上述的构成，能够提供适宜地工作的半导体存储装置及其制造方法。
附图说明
图1是第1实施方式的半导体存储装置的示意性的俯视图。
图2是图1的A所示的部分的示意性的放大图。
图3是图2的B所示的部分的示意性的放大图。
图4是图3的C所示的部分的示意性的放大图。
图5是将图4所示的构造沿着D-D′线切断且沿着箭头的方向观察时的示意性的剖视图。
图6是图5的E所示的部分的示意性的放大图。
图7是示出图6所示的构造的沿着F-F′线的部分中包含的成分的含有率的示意性的坐标图。
图8是示出图6所示的构造的沿着G-G′线的部分中包含的成分的含有率的示意性的坐标图。
图9是将图3所示的构造沿着H-H′线切断且沿着箭头的方向观察时的示意性的剖视图。
图10是图9的I所示的部分的示意性的放大图。
图11是图2的J所示的部分的示意性的放大图。
图12是将图11所示的构造沿着K-K′线切断且沿着箭头的方向观察时的示意性的剖视图。
图13是图1的L所示的部分的示意性的放大图。
图14是图13的M所示的部分的示意性的放大图。
图15是示出第1实施方式的半导体存储装置的制造方法的示意性的剖视图。
图16是示出上述制造方法的示意性的剖视图。
图17是示出上述制造方法的示意性的剖视图。
图18是示出上述制造方法的示意性的剖视图。
图19是示出上述制造方法的示意性的剖视图。
图20是示出上述制造方法的示意性的剖视图。
图21是示出上述制造方法的示意性的剖视图。
图22是示出上述制造方法的示意性的剖视图。
图23是示出上述制造方法的示意性的剖视图。
图24是示出上述制造方法的示意性的剖视图。
图25是示出上述制造方法的示意性的剖视图。
图26是示出上述制造方法的示意性的剖视图。
图27是示出上述制造方法的示意性的剖视图。
图28是示出上述制造方法的示意性的剖视图。
图29是示出上述制造方法的示意性的剖视图。
图30是示出上述制造方法的示意性的剖视图。
图31是示出上述制造方法的示意性的剖视图。
图32是示出上述制造方法的示意性的剖视图。
图33是示出上述制造方法的示意性的剖视图。
图34是示出上述制造方法的示意性的剖视图。
图35是示出上述制造方法的示意性的剖视图。
图36是示出上述制造方法的示意性的剖视图。
图37是示出上述制造方法的示意性的剖视图。
图38是示出上述制造方法的示意性的剖视图。
图39是示出上述制造方法的示意性的剖视图。
图40是示出比较例的半导体存储装置的制造方法的示意性的剖视图。
图41是示出比较例的半导体存储装置的制造方法的示意性的剖视图。
图42是示出比较例的半导体存储装置的一部分的构成的示意性的剖视图。
图43是示出比较例的半导体存储装置的一部分的构成的示意性的剖视图。
图44是示出其它实施方式的半导体存储装置的制造方法的示意性的剖视图。
图45是示出其它实施方式的半导体存储装置的制造方法的示意性的剖视图。
图46是示出其它实施方式的半导体存储装置的制造方法的示意性的剖视图。
图47是示出其它实施方式的半导体存储装置的制造方法的示意性的剖视图。
图48是示出其它实施方式的半导体存储装置的一部分中包含的成分的含有率的示意性的坐标图。
图49是示出其它实施方式的半导体存储装置的一部分中包含的成分的含有率的示意性的坐标图。
图50是示出其它实施方式的半导体存储装置的一部分中包含的成分的含有率的示意性的坐标图。
图51是示出其它实施方式的半导体存储装置的一部分的构成的示意性的剖视图。
图52是示出其它实施方式的半导体存储装置的一部分的构成的示意性的剖视图。
图53是示出其它实施方式的半导体存储装置的一部分的构成的示意性的剖视图。
图54是示出其它实施方式的半导体存储装置的一部分的构成的示意性的剖视图。
具体实施方式
接着，参照附图来详细说明实施方式的半导体存储装置。此外，以下的实施方式只不过是一例，并非以限定本发明的意图示出。另外，以下的附图是示意性的，为了说明的方便，有时一部分的构成等被省略。另外，有时对关于多个实施方式共同的部分标注相同的标号且省略说明。
另外，在本说明书中说成“半导体存储装置”的情况下，有时意味着存储器裸片(die)，有时意味着存储器芯片、存储卡、SSD(Solid State Drive：固态驱动器)等包括控制器裸片的存储系统。而且，有时也意味着智能手机、平板终端、个人计算机等包括主计算机的构成。
另外，在本说明书中，将相对于基板的上表面平行的预定方向称作X方向，将相对于基板的上表面平行且与X方向垂直的方向称作Y方向，将相对于基板的上表面垂直的方向称作Z方向。
另外，在本说明书中，有时将沿着预定面的方向称作第1方向，将沿着该预定面且与第1方向交叉的方向称作第2方向，将与该预定面交叉的方向称作第3方向。这些第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向中的任一者对应，也可以不对应。
另外，在本说明书中，“上”“下”等表述以基板为基准。例如，将沿着上述Z方向从基板离开的朝向称作上，将沿着Z方向而接近基板的朝向称作下。另外，在关于某构成说成下表面、下端的情况下，意味着该构成的基板侧的面、端部，在说成上表面、上端的情况下，意味着该构成的与基板相反一侧的面、端部。另外，将与X方向或Y方向交叉的面称作侧面等。
另外，在本说明书中关于构成、构件等，说成预定方向的“宽度”“长度”或“厚度”等的情况下，有时意味着通过SEM(Scanning electron microscopy：扫描电子显微镜法)、TEM(Transmission electron microscopy：透射电子显微镜法)等而观察到的截面等中的宽度、长度或厚度等。
另外，在本说明书中说成“含有率”的情况下，有时意味着构成某构件的原子的数量的比率。
[第1实施方式]
[构成]
图1是存储器裸片MD的示意性的俯视图。图2是图1的A所示的部分的示意性的放大图。图3是图2的B所示的部分的示意性的放大图。图4是图3的C所示的部分的示意性的放大图。图5是将图4所示的构造沿着D-D′线切断且沿着箭头的方向观察时的示意性的剖视图。图6是图5的E所示的部分的示意性的放大图。图7是示出图6所示的构造的沿着F-F′线的部分中包含的成分的含有率的示意性的坐标图。图8是示出图6所示的构造的沿着G-G′线的部分中包含的成分的含有率的示意性的坐标图。图9是将图3所示的构造沿着H-H′线切断且沿着箭头的方向观察时的示意性的剖视图。图10是图9的I所示的部分的示意性的放大图。图11是图2的J所示的部分的示意性的放大图。图12是将图11所示的构造沿着K-K′线切断且沿着箭头的方向观察时的示意性的剖视图。图13是图1的L所示的部分的示意性的放大图。图14是图13的M所示的部分的示意性的放大图。
例如如图1所示，存储器裸片MD具备半导体基板100。半导体基板100例如是由包含硼(B)等P型的杂质的P型的硅(Si)形成的半导体基板。
在图示的例子中，在半导体基板100设置有在X方向及Y方向上排列的4个存储单元阵列区域RMCA。另外，在存储单元阵列区域RMCA设置有在Y方向上排列的多个存储块BLK。例如如图3所示，存储块BLK具备在Y方向上排列的多个串单元SU。在Y方向上相邻的2个存储块BLK之间设置有氧化硅(SiO2)等的块间绝缘层ST。例如如图4所示，在Y方向上相邻的2个串单元SU之间设置有氧化硅(SiO2)等的串单元间绝缘层SHE。
另外，例如如图1所示，存储单元阵列区域RMCA具备在X方向上排列的多个存储孔区域RMH和设置于这些存储孔区域RMH之间的多个接触连接区域RC4T。另外，在存储单元阵列区域RMCA的X方向的中央位置设置有在X方向上排列的2个第1联接(hook-up)区域RHU1和设置于这2个第1联接区域RHU1之间的第2联接区域RHU2。另外，在存储单元阵列区域RMCA的Y方向的一端部，与在X方向上排列的多个存储孔区域RMH对应地设置有在X方向上排列的多个接触连接区域RBLT。
[存储孔区域RMH的构造]
例如如图5所示，存储块BLK的存储孔区域RMH具备在Z方向上排列的多个导电层110、在Z方向上延伸的多个半导体层120及分别设置于多个导电层110与多个半导体层120之间的多个栅极绝缘膜130。
导电层110是在X方向上延伸的大致板状的导电层。一部分的导电层110例如作为存储单元(存储晶体管)的栅电极及字线发挥功能。一部分的导电层110例如作为选择晶体管的栅电极及选择栅极线发挥功能。在Z方向上排列的多个导电层110之间设置有氧化硅(SiO2)等的层间绝缘层101。
导电层110例如可以包含钨(W)或钼(Mo)等金属和硅(Si)。例如，在图6中，将导电层110的YZ截面中的中心附近的区域表示为区域RWL1。另外，将导电层110的栅极绝缘膜130的附近的区域表示为区域RWL2。另外，将导电层110的下表面附近的区域表示为区域RWL3。另外，将导电层110的上表面附近的区域表示为区域RWL4。
在此，如图7及图8所示，在第1实施方式中，区域RWL3中的钨(W)的含有率比区域RWL1、RWL2、RWL4中的钨(W)的含有率低。另外，区域RWL3中的硅(Si)的含有率比区域RWL1、RWL2、RWL4中的硅(Si)的含有率高。
此外，在图示的例子中，区域RWL3中的硅(Si)的含有率比区域RWL1中的硅(Si)的含有率高。在这样的情况下，区域RWL3与区域RWL1的交界例如可以通过以下这样的方法来规定。即，沿着图6的F-F′线来分析导电层110的成分。接着，取得区域RWL3中的硅(Si)的含有率的最大值。另外，取得区域RWL1中的硅(Si)的含有率的最小值。另外，取得所取得的最大值与最小值的平均值。另外，将图6的F-F′线上的硅(Si)的含有率成为所取得的平均值的点设为区域RWL3与区域RWL1的交界。
另外，在这样的情况下，区域RWL2与区域RWL1的交界及区域RWL4与区域RWL1的交界，可以通过以下这样的方法来规定。即，将区域RWL3与区域RWL1的交界通过上述的方法来规定，取得从该交界的位置到导电层110的下表面为止的距离。接着，将从导电层110的上表面离开了该距离的位置设为区域RWL4与区域RWL1的交界。另外，将从导电层110的与栅极绝缘膜130的接触面离开了该距离的位置设为区域RWL2与区域RWL1的交界。
此外，这样的方法也能够应用于区域RWL4中的硅(Si)的含有率比区域RWL1、RWL2中的硅(Si)的含有率高的情况。
例如如图5所示，在导电层110的下方设置有半导体层112。半导体层112例如作为源极线的一部分发挥功能。半导体层112例如可以包含含有磷(P)或硼(B)等杂质的多晶硅等。在半导体层112与导电层110之间设置有氧化硅(SiO2)等的层间绝缘层101。
例如如图4所示，半导体层120在X方向及Y方向上以预定的图案排列。半导体层120作为在Z方向上排列的多个存储单元(存储晶体管)及选择晶体管的沟道区域发挥功能。半导体层120例如是多晶硅(Si)等的半导体层。例如如图5所示，半导体层120具有大致圆筒状的形状，在中心部分设置有氧化硅等的绝缘层125。
半导体层120具备半导体区域120L和设置于比其靠上方处的半导体区域120U。另外，半导体层120具备连接于半导体区域120L的上端及半导体区域120U的下端的半导体区域120J、连接于半导体区域120L的下端的杂质区域122及连接于半导体区域120U的上端的杂质区域121。
半导体区域120L是在Z方向上延伸的大致圆筒状的区域。半导体区域120L的外周面分别由多个导电层110包围，与这多个导电层110相对向。
半导体区域120U是在Z方向上延伸的大致圆筒状的区域。半导体区域120U的外周面分别由多个导电层110包围，与这多个导电层110相对向。
半导体区域120J设置于比与半导体区域120L相对向的多个导电层110靠上方处。另外，半导体区域120J设置于比与半导体区域120U相对向的多个导电层110靠下方处。半导体区域120J的X方向及Y方向的宽度比半导体区域120L的X方向及Y方向的宽度及半导体区域120U的X方向及Y方向的宽度大。
杂质区域122连接于上述半导体层112。在图5的例子中，将半导体区域120L的下端部与杂质区域122的上端部的分界线通过虚线示出。杂质区域122例如包含硼(B)等P型的杂质。
杂质区域121例如包含磷(P)等N型的杂质。在图5的例子中，将半导体区域120U的上端部与杂质区域121的下端部的分界线通过虚线而示出。杂质区域121经由接触件Ch及接触件Vy(图4)而连接于位线BL。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致有底圆筒状的形状。例如如图6所示，栅极绝缘膜130具备层叠于半导体层120与导电层110之间的隧道绝缘膜131、电荷蓄积膜132、块绝缘膜133及高介电常数绝缘膜134。隧道绝缘膜131及块绝缘膜133例如是氧化硅(SiO2)等的绝缘膜。电荷蓄积膜132例如是氮化硅(Si3N4)等的能够蓄积电荷的膜。高介电常数绝缘膜134例如是氧化铝(Al2O3)等的金属氧化膜。隧道绝缘膜131、电荷蓄积膜132、块绝缘膜133及高介电常数绝缘膜134具有大致圆筒状的形状，沿着除了半导体层120与半导体层112的接触部之外的半导体层120的外周面而在Z方向上延伸。
[接触连接区域RC4T的构造]
例如如图3所示，存储块BLK的接触连接区域RC4T具备在Y方向上排列的2个绝缘层OST。另外，在这2个绝缘层OST之间设置有接触连接小区域rC4T。另外，在块间绝缘层ST与绝缘层OST之间设置有导电层连接小区域r110。这些区域沿着块间绝缘层ST而在X方向上延伸。
例如如图9所示，绝缘层OST在Z方向上延伸，在下端处连接于半导体层112。绝缘层OST例如包含氧化硅(SiO2)。
接触连接小区域rC4T具备与多个导电层110对应地在Z方向上排列的多个绝缘层110A和在Z方向上延伸的多个接触件C4a。
绝缘层110A是在X方向上延伸的大致板状的绝缘层。绝缘层110A可以包括氮化硅(SiN)等的绝缘层。在Z方向上排列的多个绝缘层110A之间设置有氧化硅(SiO2)等的层间绝缘层101。另外，如图10所示，在绝缘层110A的下表面与层间绝缘层101的上表面之间分别设置有包含硅(Si)的硅层110B。
此外，硅层110B可以以硅(Si)为主成分。另外，硅层110B可以不包含氧(O)，也可以是硅层110B中的氧(O)的含有率比绝缘层101中的氧(O)的含有率低。另外，硅层110B可以不包含氮(N)，也可以是硅层110B中的氮(N)的含有率比绝缘层110A中的氮(N)的含有率低。
绝缘层110A(图10)例如设置于与参照图6说明的导电层110的区域RWL1、RWL4对应的高度位置。硅层110B(图10)例如设置于与参照图6说明的导电层110的区域RWL3对应的高度位置。接触连接区域RC4T中的层间绝缘层101例如设置于与存储孔区域RMH中的层间绝缘层101对应的高度位置。
例如如图2所示，接触件C4a在X方向上排列有多个。接触件C4a可以包括氮化钛(TiN)等的势垒导电膜及钨(W)等的金属膜的层叠膜等。接触件C4a的外周面分别由绝缘层110A及层间绝缘层101包围。
例如如图10所示，在接触件C4a与绝缘层110A之间设置有绝缘层110C。另外，在接触件C4a与硅层110B之间设置有绝缘层110D。绝缘层110C、110D例如包含氧化硅(SiO2)等。绝缘层110C、110D分别设置于与绝缘层110A、硅层110B对应的高度位置。
例如如图3所示，导电层连接小区域r110具备导电层110的窄幅部110C4T。例如如图2所示，在X方向上相邻的2个存储孔区域RMH中包含的多个导电层110经由该幅狭部110C4T而互相导通。
[接触连接区域RBLT的构造]
例如如图12所示，接触连接区域RBLT具备与多个导电层110对应地在Z方向上排列的多个绝缘层110A和在Z方向上延伸的多个接触件C4b。
在接触连接区域RBLT中，与接触连接小区域rC4T同样，在与导电层110的区域RWL1、RWL4对应的高度位置设置有绝缘层110A。另外，在与导电层110的区域RWL3对应的高度位置设置有硅层110B。另外，接触连接区域RBLT中的层间绝缘层101例如设置于与存储孔区域RMH中的层间绝缘层101对应的高度位置。
例如如图11所示，接触件C4b在X方向及Y方向上排列有多个。接触件C4b可以包括氮化钛(TiN)等的势垒导电膜及钨(W)等的金属膜的层叠膜等。接触件C4b的外周面分别由绝缘层110A及层间绝缘层101包围。
在接触件C4b与绝缘层110A之间设置有参照图10说明的绝缘层110C。另外，在接触件C4b与硅层110B之间设置有参照图10说明的绝缘层110D。绝缘层110C、110D分别设置于与绝缘层110A、硅层110B对应的高度位置。
[第1联接区域RHU1的构造]
如图13所示，存储块BLK的第1联接区域RHU1具备接触连接小区域rCC1。另外，一部分的存储块BLK的第1联接区域RHU1具备如上所述的接触连接小区域rC4T。
如图14所示，接触连接小区域rCC1具备多个导电层110的X方向上的端部。另外，在接触连接小区域rCC1设置有从Z方向观察时呈矩阵状地排列的多个接触件CC。这多个接触件CC与导电层110连接。另外，这多个接触件CC经由第1联接区域RHU1中的接触件C4a而与设置于半导体基板100的上表面的晶体管电连接。
另外，在第1联接区域RHU1设置有在接触件CC的附近设置的支承构造HR。支承构造HR例如包含氧化硅(SiO2)。
[第2联接区域RHU2的构造]
如图13所示，存储块BLK的第2联接区域RHU2具备接触连接小区域rCC2。另外，存储块BLK具备如上所述的接触连接小区域rC4T。
接触连接小区域rCC2具备多个导电层110的一部分。另外，在接触连接小区域rCC2设置有在X方向上排列的多个接触件CC。这多个接触件CC与导电层110连接。另外，这多个接触件CC经由第2联接区域RHU2中的接触件C4a而与设置于半导体基板100的上表面的晶体管电连接。
另外，虽然图示省略，但在第2联接区域RHU2也设置有参照图14说明的支承构造HR。
[制造方法]
接着，参照图15～图39，对存储器裸片MD的制造方法进行说明。图15～图39是示出存储器裸片MD的制造方法的示意性的剖视图。此外，图15～图25、图28～图33、图35及图37示出了与图5对应的截面。另外，图26、图27、图34、图36、图38及图39示出了与图9对应的截面。
在本实施方式的存储器裸片MD的制造时，例如如图15所示，在层间绝缘层101上形成硅等的半导体层112A、氮化硅等的牺牲层112B及硅等的半导体层112C。另外，例如，反复执行层间绝缘层101的形成、硅层110B的形成及绝缘层110A的形成。该工序例如通过CVD(Chemical Vapor Deposition：化学气相沉积)等方法来进行。
接着，例如如图16所示，在与半导体层120对应的位置形成多个存储孔LMH。存储孔LMH是在Z方向上延伸且贯通层间绝缘层101及绝缘层110A、半导体层112C及牺牲层112B而使半导体层112A的上表面露出的贯通孔。该工序例如通过RIE等方法来进行。
接着，例如如图17所示，在存储孔LMH的内部形成非晶硅膜120A。该工序例如通过CVD等方法来进行。此外，在该工序中，也可以在非晶硅膜120A的形成前形成氧化硅(SiO2)、氮化硅(SiN)等的绝缘膜。
接着，例如如图18所示，除去位于存储孔LMH的上端附近的部分。该工序例如通过RIE等方法来进行。
接着，例如如图19所示，除去最上层的层间绝缘层101的一部分，扩大存储孔LMH上端的半径。该工序例如通过湿式蚀刻等方法来进行。
接着，例如如图20所示，在存储孔LMH的上端附近形成非晶硅膜120A。该工序例如通过CVD等方法来进行。
接着，例如如图21所示，对参照图20说明的构造的上表面，反复执行层间绝缘层101的形成、硅层110B的形成及绝缘层110A的形成。该工序例如通过CVD等方法来进行。
接着，例如如图22所示，在与半导体层120对应的位置形成多个存储孔UMH。该存储孔UMH是在Z方向上延伸且贯通层间绝缘层101及绝缘层110A而使非晶硅膜120A的上表面露出的贯通孔。该工序例如通过RIE等方法来进行。
接着，例如如图23所示，除去非晶硅膜120A。该工序例如通过湿式蚀刻等方法来进行。
接着，例如如图24所示，在存储孔LMH、UMH的内部形成栅极绝缘膜130、半导体层120及绝缘层125。在该工序中，例如，进行基于CVD等的成膜，在存储孔LMH、UMH的内部形成非晶硅膜。另外，例如，通过退火处理等将该非晶硅膜的晶体构造进行改性。
接着，例如如图25及图26所示，在与块间绝缘层ST对应的位置形成槽STA(贯通孔)，在与绝缘层OST对应的位置形成槽OSTA(贯通孔)。槽STA、OSTA是在Z方向及X方向上延伸且将层间绝缘层101、绝缘层110A及半导体层112C在Y方向上截断而使牺牲层112B的上表面露出的槽(贯通孔)。该工序例如通过RIE等方法来进行。
接着，例如如图27所示，在槽OSTA的内部形成绝缘层OST。该工序例如通过CVD等方法来进行。
接着，例如如图28所示，在槽STA的Y方向的侧面形成氮化硅等的保护膜STB。在该工序中，例如通过CVD等方法而在槽STA的Y方向的侧面及底面形成氮化硅等的绝缘膜。另外，通过RIE等方法而除去该绝缘膜中的覆盖槽STA的底面的部分。
接着，例如如图29及图30所示，除去牺牲层112B及栅极绝缘膜130的一部分，使半导体层120的一部分露出。该工序例如通过湿式蚀刻等方法来进行。
接着，例如如图31所示，形成半导体层112。该工序例如通过外延生长等方法来进行。
接着，例如如图32所示，除去保护膜STB。该工序例如通过湿式蚀刻等方法来进行。
接着，例如如图33及图34所示，经由槽STA而除去绝缘层110A。由此，形成包括在Z方向上配设的多个层间绝缘层101和支承该层间绝缘层101的存储孔LMH、UMH内的构造(半导体层120、栅极绝缘膜130及绝缘层125)的中空构造。另外，层间绝缘层101的下表面、硅层110B的上表面及栅极绝缘膜130的外周面的一部分露出。该工序例如通过湿式蚀刻等方法来进行。
此外，如图34所示，在该工序中，在接触连接小区域rC4T残留绝缘层110A。另外，虽然图示省略，但在接触连接区域RBLT残留绝缘层110A(参照图12)。
接着，例如如图35及图36所示，形成导电层110。该工序例如通过使用了六氟化钨(WF6)、六氯化钨(WCl6)、六溴化钨(WBr6)、六氟化钼(MoF6)、六氯化钼(MoCl6)、六溴化钼(MoBr6)等卤化金属的CVD等方法来进行。在例如使用了六氟化钨(WF6)的情况下，在六氟化钨(WF6)与硅层110B之间，产生2WF6(气体)+3Si(固体)→2W(气体)+3SiF4(气体)的化学反应。因此，在层间绝缘层101的上表面及下表面作为固体而形成钨(W)，并且硅(Si)及氟(F)作为气体而排出。
此外，在本实施方式中，硅层110B形成于层间绝缘层101的上表面。在这样的方法中，存在以下情况：即使在导电层110形成后，硅层110B中的硅(Si)也残存于导电层110中。其结果，例如如参照图6～图8说明的那样，有时导电层110的下表面附近的区域RWL3中的硅(Si)的含有率比导电层110的其它区域中的硅(Si)的含有率高。
接着，例如如图37所示，在槽STA内形成块间绝缘层ST。该工序例如通过CVD及RIE等方法来进行。
接着，例如如图38所示，在与接触件C4a对应的位置形成接触孔CH。另外，虽然图示省略，但在与接触件C4b对应的位置也形成接触孔CH。接触孔CH是在Z方向上延伸且贯通层间绝缘层101、绝缘层110A及硅层110B的贯通孔。该工序例如通过RIE等方法来进行。
接着，例如如图39所示，在接触孔CH的内周面形成绝缘层110C、110D。该工序例如可以通过氧化处理来进行。另外，该工序例如也可以通过湿式蚀刻等方法将绝缘层110A及硅层110B的一部分选择性地除去，在它们被除去后的部分通过CVD等方法而形成绝缘层。
接着，例如如图9及图12所示，在接触孔CH的内部形成接触件C4a、C4b。该工序例如通过CVD及RIE等方法来进行。
之后，形成布线等，通过切片来分割晶片，从而形成存储器裸片MD。
[比较例]
接着，参照图40及图41，对比较例的半导体存储装置的制造方法进行说明。图40及图41是用于对比较例的半导体存储装置的制造方法进行说明的示意性的剖视图。
在比较例的半导体存储装置的制造方法中，在与图15对应的工序中，如图40所示，不形成硅层110B。另外，在与图21对应的工序中，如图41所示，不形成硅层110B。
在比较例的半导体存储装置的制造方法中，在与图35及图36对应的工序中，形成导电层110。该工序例如通过使用了六氟化钨(WF6)等卤化金属的CVD等方法来进行。在通过这样的方法形成了导电层110的情况下，有时会在导电层110中残留氟(F)。
在此，导电层110中的氟(F)有时会在之后的热工序中向其它构成中扩散而除去绝缘膜，例如氧化硅(SiO2)。
例如，在图42的例子中，导电层110中的氟(F)经由高介电常数绝缘膜134而到达块绝缘膜133，块绝缘膜133的一部分被除去而形成有空隙V。在这样的情况下，有时会在半导体层120与导电层110之间产生漏电流。
另外，例如，在图43的例子中，导电层110中的氟(F)到达层间绝缘层101，层间绝缘层101的一部分被除去而形成有空隙V。在这样的情况下，有时会在Z方向上相邻的2个导电层110之间产生漏电流。
[效果]
在本实施方式的半导体存储装置的制造方法中，在参照图15说明的工序及参照图21说明的工序中，形成了硅层110B。由此，如上所述，能够在与图35及图36对应的工序中将氟(F)等适宜地排出，抑制如上所述的漏电流的产生。
另外，在通过这样的方法制造出的半导体存储装置中，例如如参照图6～图8说明的那样，有时在导电层110中包含硅(Si)。
在此，若导电层110中的硅(Si)的含有率变高，则有时导电层110的电阻率会变高。因此，例如，若导电层110的YZ截面中的区域RWL1(图6)中的硅(Si)的含有率变高，则有时导电层110的充放电所需的时间会增大。另外，例如，若导电层110的栅极绝缘膜130的附近的区域RWL2(图6)中的硅(Si)的含有率变高，则有时无法向栅极绝缘膜130适宜地供给电场。
在此，如上所述，在本实施方式的半导体存储装置的制造方法中，硅层110B设置于层间绝缘层101的上表面，例如在栅极绝缘膜130的外周面等不设置。由此，在导电层110的YZ截面中的中心附近的区域RWL1及导电层110的栅极绝缘膜130的附近的区域RWL2中不包含硅(Si)，或者，能够使这些区域RWL1、RWL2中的硅(Si)的含有率比其它区域中的硅(Si)的含有率低。因此，能够提供抑制如上所述的漏电流的产生并适宜地工作的半导体存储装置。
[其它实施方式]
以上，对第1实施方式的半导体存储装置及其制造方法进行了说明。然而，第1实施方式的半导体存储装置及其制造方法只不过是例示，具体的构成、方法等能够适当调整。
例如，在第1实施方式中，在参照图15说明的工序及参照图21说明的工序中，在与层间绝缘层101的上表面及绝缘层110A的下表面相接的位置形成了硅层110B。然而，在这些工序中，也能够例如如图44所例示的那样，在与层间绝缘层101的下表面及绝缘层110A的上表面相接的位置形成硅层110B。另外，也能够例如如图45所例示的那样，在与层间绝缘层101的上表面及绝缘层110A的下表面相接的位置和与层间绝缘层101的下表面及绝缘层110A的上表面相接的位置双方形成硅层110B。
另外，例如，在以上的例子中，在参照图15说明的工序及参照图21说明的工序中，在全部的绝缘层110A的上表面及下表面中的至少一方形成了硅层110B。然而，在这些工序中，也能够例如如图46及图47所例示的那样，仅在一部分的绝缘层110A的上表面、仅在一部分的绝缘层110A的下表面或者仅在一部分的绝缘层110A的上下表面形成硅层110B。
此外，在图46及图47中，将设置有硅层110B的绝缘层110A表示为绝缘层110Aa，将没有设置硅层110B的绝缘层110A表示为绝缘层110Ab。
另外，在这样的情况下，也可以例如如图46所例示的那样，以使绝缘层110Aa与硅层110B的Z方向上的厚度的合计成为与绝缘层110Ab的Z方向上的厚度相同程度的方式调整绝缘层110A的Z方向上的厚度。另外，也可以例如如图47所例示的那样，以使绝缘层110Aa的Z方向上的厚度成为与绝缘层110Ab的Z方向上的厚度相同程度的方式调整绝缘层110A的Z方向上的厚度。
此外，在第1实施方式中，如上所述，硅层110B形成于层间绝缘层101的上表面。其结果，例如参照图6～图8说明的那样，有时导电层110的下表面附近的区域RWL3中的硅(Si)的含有率比导电层110的其它区域中的硅(Si)的含有率高。
在此，在例如参照图44说明的那样，硅层110B形成于层间绝缘层101的下表面的情况下，例如图6、图8及图48所示，有时导电层110的上表面附近的区域RWL4中的硅(Si)的含有率比导电层110的其它区域中的硅(Si)的含有率高。
同样，在例如参照图45说明的那样，硅层110B形成于层间绝缘层101的上下表面的情况下，例如如图6，图8及图49所示，有时导电层110的下表面附近的区域RWL3中的硅(Si)的含有率及导电层110的上表面附近的区域RWL4中的硅(Si)的含有率比导电层110的其它区域中的硅(Si)的含有率高。
另外，在采用了例如参照图46及图47说明的方法的情况下，与绝缘层110Aa对应的导电层110(以下，称作“导电层110a”)中的硅(Si)的含有率的分布有时成为参照图6及图8和图7、图48或图49说明的分布。另一方面，与绝缘层110Ab对应的导电层110(以下，称作“导电层110b”)中的硅(Si)的含有率的分布有时成为如图6、图8及图50所示的分布。即，有时在导电层110b中不包含硅(Si)。另外，有时导电层110b的区域RWL3、RWL4中的硅(Si)的含有率比导电层110a的区域RWL3、RWL4中的硅(Si)的含有率低。
另外，如上所述，设置于存储孔区域RMH的绝缘层110A在参照图33及图34说明的工序中被除去。另外，设置于存储孔区域RMH的硅层110B在参照图35及图36说明的工序中通过化学反应而成为气体被排出，或者包含于导电层110。另一方面，如上所述，在接触连接小区域rC4T及接触连接区域RBLT中，绝缘层110A及硅层110B不被除去而残留。
因此，在例如如参照图45说明的那样，在绝缘层110A的上下表面形成了硅层110B的情况下，例如如图51及图52所例示的那样，会在接触连接小区域rC4T及接触连接区域RBLT残留这样的构造。在采用了参照图44、图46或图47说明的方法的情况下也是同样。
另外，在例如如参照图46说明的那样，以使绝缘层110Aa与硅层110B的Z方向上的厚度的合计成为与绝缘层110Ab的Z方向上的厚度相同程度的方式调整了绝缘层110A的Z方向上的厚度的情况下，例如如图53所例示的那样，与这些绝缘层110Aa、110Ab对应的导电层110a、110b的Z方向上的厚度也成为相同程度。
另一方面，在例如如参照图47说明的那样以使绝缘层110Aa的Z方向上的厚度成为与绝缘层110Ab的Z方向上的厚度相同程度的方式调整了绝缘层110A的Z方向上的厚度的情况下，例如如图54所例示的那样，与绝缘层110Aa对应的导电层110a的Z方向上的厚度比与绝缘层110Ab对应的导电层110b的Z方向上的厚度大。
此外，在以上的例子中，作为绝缘层110A及硅层110B在最终构造中残留的区域，例示了接触连接小区域rC4T及接触连接区域RBLT。然而，这些区域只不过是例示，绝缘层110A及硅层110B在最终构造中残留的区域不管是存储器裸片MD中的哪个区域都行。另外，存储器裸片MD也可以不具备这样的绝缘层110A及硅层110B在最终构造中残留的区域。
[其它]
虽然说明了本发明的一些实施方式，但这些实施方式是作为例子而提示的，未意图限定发明的范围。这些新颖的实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、主旨，并且包含于权利要求书所记载的发明及其等同的范围。

Claims (20)

1.一种半导体存储装置，具备：
多个导电层及多个层间绝缘层，在第1方向上交替排列；
半导体层，在所述第1方向上延伸，与所述多个导电层相对向；及
栅极绝缘膜，设置于所述多个导电层与所述半导体层之间，
所述多个层间绝缘层包括在所述第1方向上相邻的第1层间绝缘层及第2层间绝缘层，
所述多个导电层包括设置于所述第1层间绝缘层与所述第2层间绝缘层之间的第1导电层，
所述第1导电层具备：
第1区域；
第2区域，设置于所述第1区域与所述栅极绝缘膜之间；及
第3区域，设置于所述第1区域与所述第1层间绝缘层之间，
所述第1区域～所述第3区域包含金属，
所述第3区域包含硅，
所述第1区域及所述第2区域不包含硅，或者，所述第1区域及所述第2区域中的硅的含有率比所述第3区域中的硅的含有率低。
2.根据权利要求1所述的半导体存储装置，
所述第1导电层具备设置于所述第1区域与所述第2层间绝缘层之间的第4区域，
所述第4区域包含金属及硅，
所述第1区域及所述第2区域不包含硅，或者，所述第1区域及所述第2区域中的硅的含有率比所述第4区域中的硅的含有率低。
3.根据权利要求1所述的半导体存储装置，
所述第1导电层具备设置于所述第1区域与所述第2层间绝缘层之间的第4区域，
所述第4区域包含金属，
所述第4区域不包含硅，或者，所述第4区域中的硅的含有率比所述第3区域中的硅的含有率低。
4.根据权利要求1所述的半导体存储装置，
所述多个层间绝缘层包括在所述第1方向上相邻的第3层间绝缘层及第4层间绝缘层，
所述多个导电层包括设置于所述第3层间绝缘层与所述第4层间绝缘层之间的第2导电层，
所述第2导电层具备：
第5区域；
第6区域，设置于所述第5区域与所述栅极绝缘膜之间；及
第7区域，设置于所述第5区域与所述第3层间绝缘层之间，
所述第5区域～所述第7区域包含金属，
所述第7区域包含硅，
所述第5区域及所述第6区域不包含硅，或者，所述第5区域及所述第6区域中的硅的含有率比所述第7区域中的硅的含有率低。
5.根据权利要求4所述的半导体存储装置，
所述第2导电层具备设置于所述第5区域与所述第4层间绝缘层之间的第8区域，
所述第8区域包含金属及硅，
所述第5区域及所述第6区域不包含硅，或者，所述第5区域及所述第6区域中的硅的含有率比所述第8区域中的硅的含有率低。
6.根据权利要求1所述的半导体存储装置，
所述多个层间绝缘层包括在所述第1方向上相邻的第5层间绝缘层及第6层间绝缘层，
所述多个导电层包括设置于所述第5层间绝缘层与所述第6层间绝缘层之间的第3导电层，
所述第3导电层具备：
第9区域；
第10区域，设置于所述第9区域与所述栅极绝缘膜之间；及
第11区域，设置于所述第9区域与所述第5层间绝缘层之间，
所述第9区域～所述第11区域包含金属，
所述第9区域、所述第10区域及所述第11区域不包含硅，或者，所述第9区域、所述第10区域及所述第11区域中的硅的含有率比所述第3区域中的硅的含有率低。
7.根据权利要求6所述的半导体存储装置，
所述第3导电层具备设置于所述第9区域与所述第6层间绝缘层之间的第12区域，
所述第12区域包含金属，
所述第12区域不包含硅，或者，所述第12区域中的硅的含有率比所述第3区域中的硅的含有率低。
8.一种半导体存储装置，具备：
基板，具备第1区域及第2区域；
多个导电层及多个层间绝缘层，设置于所述第1区域，在与所述基板的表面交叉的第1方向上交替排列；
半导体层，设置于所述第1区域，在所述第1方向上延伸，与所述多个导电层相对向；
栅极绝缘膜，设置于所述第1区域，设置于所述多个导电层与所述半导体层之间；
多个第1绝缘层，设置于所述第2区域，与所述多个导电层对应地在所述第1方向上排列；
多个第2绝缘层，设置于所述第2区域，与所述多个层间绝缘层对应地在所述第1方向上排列；及
第1硅层，设置于所述第2区域，设置于所述多个第1绝缘层中的一个与所述多个第2绝缘层中的一个之间，包含硅。
9.根据权利要求8所述的半导体存储装置，
具备包含硅的第2硅层，
所述多个第2绝缘层包括在所述第1方向上相邻的第3绝缘层及第4绝缘层，
所述多个第1绝缘层包括设置于所述第3绝缘层与所述第4绝缘层之间的第5绝缘层，
所述第1硅层设置于所述第3绝缘层与所述第5绝缘层之间，
所述第2硅层设置于所述第4绝缘层与所述第5绝缘层之间。
10.根据权利要求8所述的半导体存储装置，
所述多个第2绝缘层包括在所述第1方向上相邻的第3绝缘层及第4绝缘层，
所述多个第1绝缘层包括设置于所述第3绝缘层与所述第4绝缘层之间的第5绝缘层，
所述第1硅层设置于所述第3绝缘层与所述第5绝缘层之间，
所述第4绝缘层与所述第5绝缘层相接。
11.根据权利要求8所述的半导体存储装置，
具备包含硅的第3硅层，
所述多个第2绝缘层包括在所述第1方向上相邻的第6绝缘层及第7绝缘层，
所述多个第1绝缘层包括设置于所述第6绝缘层与所述第7绝缘层之间的第8绝缘层，
所述第3硅层设置于所述第6绝缘层与所述第8绝缘层之间。
12.根据权利要求11所述的半导体存储装置，
具备包含硅的第4硅层，
所述第4硅层设置于所述第7绝缘层与所述第8绝缘层之间。
13.根据权利要求11所述的半导体存储装置，
所述第7绝缘层与所述第8绝缘层相接。
14.根据权利要求8所述的半导体存储装置，
所述多个第2绝缘层包括在所述第1方向上相邻的第9绝缘层及第10绝缘层，
所述多个第1绝缘层包括设置于所述第9绝缘层与所述第10绝缘层之间的第11绝缘层，
所述第9绝缘层及所述第10绝缘层与所述第11绝缘层相接。
15.根据权利要求14所述的半导体存储装置，
所述多个第2绝缘层包括在所述第1方向上相邻的第3绝缘层及第4绝缘层，
所述多个第1绝缘层包括设置于所述第3绝缘层与所述第4绝缘层之间的第5绝缘层，
所述第1硅层设置于所述第3绝缘层与所述第5绝缘层之间，
所述第5绝缘层的所述第1方向上的厚度比所述第11绝缘层的所述第1方向上的厚度小。
16.根据权利要求14所述的半导体存储装置，
所述多个第2绝缘层包括在所述第1方向上相邻的第3绝缘层及第4绝缘层，
所述多个第1绝缘层包括设置于所述第3绝缘层与所述第4绝缘层之间的第5绝缘层，
所述第1硅层设置于所述第3绝缘层与所述第5绝缘层之间，
所述多个导电层包括：
第1导电层，所述第1方向上的位置与所述第5绝缘层对应；及
第2导电层，所述第1方向上的位置与所述第11绝缘层对应，
所述第1导电层的所述第1方向上的厚度比所述第2导电层的所述第1方向上的厚度大。
17.根据权利要求8所述的半导体存储装置，具备：
接触电极，设置于所述第2区域，在所述第1方向上延伸，具有由所述多个导电层、所述多个层间绝缘层及所述第1硅层包围了的外周面；及
第12绝缘层，设置于所述第1硅层与所述接触电极之间。
18.一种半导体存储装置的制造方法，
形成层叠构造，该层叠构造包括：多个第1绝缘层及多个层间绝缘层，在第1方向上交替排列；及硅层，设置于所述多个第1绝缘层中的一个与所述多个层间绝缘层中的一个之间，包含硅，
形成贯通所述层叠构造的第1贯通孔，
在所述第1贯通孔的内部形成栅极绝缘膜及在所述第1方向上延伸的半导体层，
形成贯通所述层叠构造的第2贯通孔，
经由所述第2贯通孔除去所述多个第1绝缘层，使所述栅极绝缘膜的至少一部分和所述硅层的至少一部分露出，
经由所述第2贯通孔向所述栅极绝缘膜的至少一部分及所述硅层的至少一部分供给卤化金属，形成隔着所述栅极绝缘膜与所述半导体层相对向的多个导电层。
19.根据权利要求18所述的半导体存储装置的制造方法，
所述第1绝缘层包含氮及硅，
所述层间绝缘层包含氧及硅。
20.根据权利要求18所述的半导体存储装置的制造方法，
所述卤化金属包含：
钨或钼；及
氟、氯或溴。
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