CN113228271A - 包括绝缘体上半导体管芯的接合组件及其制造方法 - Google Patents
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- H01L23/5383—Multilayer substrates
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- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
- H01L2224/05096—Uniform arrangement, i.e. array
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/091—Disposition
- H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/09181—On opposite sides of the body
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73207—Bump and wire connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/9202—Forming additional connectors after the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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Abstract
本发明提供了第一半导体管芯,该第一半导体管芯包括第一衬底、第一半导体器件、第一互连层级介电材料层、第一金属互连结构和第一接合垫。本发明提供了第二半导体管芯,该第二半导体管芯包括绝缘体上半导体(SOI)衬底、第二半导体器件、第二互连层级介电材料层、第二金属互连结构和第二接合垫。该第二接合垫接合到该第一接合垫。该SOI衬底的体衬底层被移除,从而暴露该SOI衬底的绝缘材料层,该绝缘材料层可被保留或也被移除。外部接合垫电连接到该第二半导体器件的节点。
Description
相关申请
本专利申请要求提交于2019年2月18日的美国非临时专利申请序列号16/278,372的优先权的权益,该专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域,并且具体地讲,涉及用于使用绝缘体上半导体管芯形成接合组件的方法以及通过所述方法形成的接合组件。
背景技术
包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“具有堆叠围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(NovelUltra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”,IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个实施方案,提供了形成接合组件的方法,该方法包括:提供第一半导体管芯,该第一半导体管芯包括第一衬底、第一半导体器件、第一互连层级介电材料层、嵌入在第一互连层级介电材料层中的第一金属互连结构、以及定位在第一互连层级介电材料层上并通过第一金属互连结构的相应子集连接到第一半导体器件的相应节点的第一接合垫;提供第二半导体管芯,该第二半导体管芯包括绝缘体上半导体(SOI)衬底、定位在SOI衬底的半导体材料层上的第二半导体器件、第二互连层级介电材料层、嵌入在第二互连层级介电材料层中的第二金属互连结构、以及定位在第二互连层级介电材料层上并通过第二金属互连结构的相应子集连接到第二半导体器件的相应节点的第二接合垫;将第二接合垫接合到第一接合垫;移除SOI衬底的体衬底层,其中SOI衬底的绝缘材料层被物理地暴露;以及形成外部接合垫,外部接合垫电连接到第二半导体器件的节点。在一个实施方案中,第二半导体器件可定位在第二半导体管芯的剩余部分的绝缘表面上,该绝缘表面通过第二半导体器件与在第一半导体管芯与第二半导体管芯的剩余部分之间的界面间隔开。
根据本公开的另一个实施方案,提供了一种接合组件,该接合组件包括:第一半导体管芯,该第一半导体管芯包括第一衬底、第一半导体器件、第一互连层级介电材料层、嵌入在第一互连层级介电材料层中的第一金属互连结构、以及定位在第一互连层级介电材料层上并通过第一金属互连结构的相应子集连接到第一半导体器件的相应节点的第一接合垫;第二半导体管芯,该第二半导体管芯包括定位在半导体材料层的第一侧上的第二半导体器件、定位在半导体材料层的第二侧上的绝缘材料层、定位在第二半导体器件的第一侧上的第二互连层级介电材料层、嵌入在第二互连层级介电材料层中的第二金属互连结构、以及第二接合垫,该第二接合垫定位在第二互连层级介电材料层上,通过第二金属互连结构的相应子集连接到第二半导体器件的相应节点并接合到第一接合垫中的相应第一接合垫;导电连接通孔结构,该导电连接通孔结构延伸穿过绝缘材料层、半导体材料层以及第二互连层级介电材料层的一部分并接触嵌入在第二互连层级介电材料层中的蚀刻停止金属板;以及外部接合垫,该外部接合垫电连接到导电连接通孔结构并定位在绝缘材料层上方。
附图说明
图1是根据本公开的第一实施方案的在半导体衬底上形成源极侧介电材料层和掺杂半导体层之后的示例性结构的竖直剖面图。
图2是根据本公开的第一实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。
图3是根据本公开的第一实施方案的在图案化第一层楼梯区、第一阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。
图4A是根据本公开的第一实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。
图4B是图4A的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图4A的竖直剖面图的平面。
图5是根据本公开的第一实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。
图6是根据本公开的第一实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二阶梯式介电材料部分之后的示例性结构的竖直剖面图。
图7A是根据本公开的第一实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。
图7B是沿图7A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图7A的竖直剖面图的平面。
图8是根据本公开的第一实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。
图9A至图9D示出了根据本公开的第一实施方案的在形成存储器开口填充结构期间存储器开口的顺序竖直剖面图。
图10是根据本公开的第一实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。
图11A是根据本公开的第一实施方案的在形成第一接触层级介电层和背侧沟槽之后的示例性结构的竖直剖面图。
图11B是沿图11A的水平平面B-B’截取的示例性结构的水平剖面图。
铰接竖直平面A-A’对应于图11A的竖直剖面图的平面。
图12是根据本公开的第一实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。
图13A是根据本公开的第一实施方案的在形成导电层之后的示例性结构的竖直剖面图。
图13B是沿图13A的水平平面B-B’截取的示例性结构的水平剖面图。
铰接竖直平面A-A’对应于图13A的竖直剖面图的平面。
图14A是根据本公开的第一实施方案的在背侧沟槽中形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。
图14B是沿图14A的水平平面B-B’截取的示例性结构的水平剖面图。
铰接竖直平面A-A’对应于图14A的竖直剖面图的平面。
图14C是沿图14B的竖直平面C-C’截取的示例性结构的竖直剖面图。
图15A是根据本公开的第一实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的示例性结构的竖直剖面图。
图15B是沿图15A的竖直平面B-B’截取的示例性结构的水平剖面图。
铰接竖直平面A-A’对应于图15A的竖直剖面图的平面。
图16是根据本公开的第一实施方案的在形成金属线结构之后的示例性结构的竖直剖面图。
图17是根据本公开的第一实施方案的在形成附加互连层级介电材料层和第一接合垫之后的包括第一半导体管芯的示例性结构的竖直剖面图。
图18A是根据本公开的第一实施方案的包括绝缘体上半导体(SOI)衬底的第二半导体管芯的竖直剖面图。
图18B是图18A的第二半导体管芯的另一个竖直剖面图。
图19是根据本公开的第一实施方案的在将第一半导体管芯与第二半导体管芯接合之后的第一示例性接合组件的竖直剖面图。
图20是根据本公开的第一实施方案的在移除SOI衬底的体衬底层之后的第一示例性接合组件的竖直剖面图。
图21是根据本公开的第一实施方案的在形成连接通孔腔体之后的第一示例性接合组件的竖直剖面图。
图22是根据本公开的第一实施方案的在形成导电连接通孔结构、外部接合垫、焊球和接合线之后的第一示例性接合组件的竖直剖面图。
图23是根据本公开的第二实施方案的在形成接触通孔腔体之后的第二示例性接合组件的竖直剖面图。
图24是根据本公开的第二实施方案的在形成接触通孔结构之后的第二示例性接合组件的竖直剖面图。
图25是根据本公开的第二实施方案的在形成至少一个背侧绝缘层、背侧金属互连结构、外部接合垫、焊球和接合线之后的第二示例性接合组件的竖直剖面图。
图26是根据本公开的第三实施方案的在将包括CMOS器件的第一半导体管芯和第二半导体管芯接合之后的第三示例性接合组件的竖直剖面图。
图27是根据本公开的第三实施方案的在形成导电连接通孔结构、外部接合垫、焊球和接合线之后的第三示例性接合组件的竖直剖面图。
图28是根据本公开的第四实施方案的采用SOI衬底的存储器管芯的竖直剖面图。
图29是根据本公开的第四实施方案的采用体衬底的存储器管芯的竖直剖面图。
图30是根据本公开的第四实施方案的包括图28的存储器管芯和图29的支撑管芯的第四示例性接合组件。
图31是根据本公开的第四实施方案的在移除SOI衬底之后的第四示例性接合组件。
图32是根据本公开的第四实施方案的在形成外部接合垫之后的第四示例性接合组件。
具体实施方式
三维存储器器件包括三维存储器元件阵列和被配置为控制三维存储器元件阵列的操作的外围电路。由于用于形成存储器元件的三维阵列的高温工艺,因此将外围电路结合在与存储器元件的三维阵列相同的管芯上对外围电路中CMOS器件的性能具有不利的劣化影响。三维存储器器件的性能可通过将存储器管芯接合到包括外围电路的支撑管芯来增强。本公开的实施方案提供了用于进行以下操作的方法:在绝缘体上半导体(SOI)衬底(诸如绝缘体上硅衬底)上形成外围电路,将包含SOI衬底的支撑管芯和外围电路接合到包含存储器器件的存储器管芯,以及移除SOI衬底的体衬底以暴露外围电路的背部来用于外部电连接,该外部电连接的各个方面在本文中详细地描述。提供了一种用于将多个存储器管芯接合到支撑管芯的可扩展方法。在另一个实施方案中,在SOI衬底上形成基于CMOS的器件(诸如SRAM存储器器件)并将其接合到形成在SOI或非SOI衬底上的支撑管芯,接着移除SOI衬底的体衬底。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例,除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件,并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明,否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明,否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用,定位在第二元件“上”的第一元件可定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用,如果在第一元件的表面和第二元件的表面之间存在物理接触,则第一元件“直接”定位在第二元件上。如本文所用,“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用,“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸,或者可具有小于下层或上覆结构的范围的范围。另外,层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如,层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层,可以在其中包括一个或多个层,或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用,如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面,则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的,并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用,“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶表面的第一水平平面(即,平行于衬底的顶表面的平面)与包括存储器元件阵列的最底表面的第二水平平面之间的一般区的层级。如本文所用,“直通堆叠”元件是指竖直延伸穿过存储器层级的元件。
如本文所用,“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用,“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料,并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用,“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂,或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用,“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用,“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用,“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如,从初始非晶态开始)的情况下变成导电材料(即,具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料,或者可以是包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即,p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此,半导体材料可以是半导体的或导电的,并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的,这取决于在其中的电掺杂剂的原子浓度。如本文所用,“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反,二维阵列可以单独形成,并且然后封装在一起以形成非单体存储器器件。例如,如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述,通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底,但由于存储器级最初是在单独的衬底上方形成的,所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路,诸如用于存储器器件的驱动器电路。
本公开的各种三维存储器器件包括单体三维NAND串存储器器件,并且可以使用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。NAND串的三维阵列的第一器件层级中的至少一个存储器单元位于NAND串的三维阵列的第二器件层级中的另一个存储器单元上方。
一般来讲,半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”),该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常,具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作,但可能存在一些限制。在管芯是存储器管芯(即,包括存储器元件的管芯)的情况下,可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中,每个平面包含多个存储块(或“块”),这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面,这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参见图1,示出了根据本公开的第一实施方案的第一示例性结构,其包括过程中存储器管芯。如本文所用,存储器管芯是包括存储器元件阵列的半导体管芯。因此,过程中存储器管芯是随后被修改以形成存储器管芯的结构。
第一示例性结构包括第一衬底908,该衬底包括半导体衬底层909。第一衬底908可包括可商购获得的半导体晶片,诸如单晶硅晶片。源极侧介电材料层910形成在半导体衬底层909上方。源极侧介电材料层910包括介电材料,诸如氧化硅。源极侧介电材料层910的最大厚度可以在200nm至3,000nm的范围内,但是也可以使用更小和更大的厚度。
可选的金属板层6和源极半导体层10可形成在源极侧介电材料层910中。可选的金属板层6(如果存在)为流入源极半导体层10、沿该源极半导体层流动和/或流出该源极半导体层的电流提供高导电性导电路径。任选的金属板层6包括导电材料诸如金属或重掺杂的半导体材料。可选的金属板层6例如可包括具有在3nm至100nm范围内的厚度的钨层,但是也可以使用更小和更大的厚度。可在金属板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。金属板层6可用作已完成管芯中的源极线的一部分。金属板层6的厚度可以在20nm至200nm的范围内,但是也可以使用更小和更大的厚度。
源极半导体层10是掺杂半导体层,该掺杂半导体层具有与随后将形成的竖直半导体沟道的导电类型相反的导电类型的掺杂。例如,如果随后将形成的竖直半导体沟道具有第一导电类型的掺杂,则源极半导体层10可具有与第一导电类型相反的第二导电类型的掺杂。例如,如果第一导电类型是p型,则第二导电类型是n型,反之亦然。源极半导体层10中的第二导电类型掺杂剂的原子浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内,但是也可以使用更小和更大的原子浓度。源极半导体层10的厚度可以在100nm至600nm的范围内,但是也可以使用更小和更大的厚度。
可将源极半导体层10和金属板层6图案化,使得源极半导体层10和金属板层6在存储器阵列区100(其中随后将形成存储器堆叠结构)的至少一部分上方和楼梯区200(其中随后将形成体现字线的导电层的阶梯式表面)上方延伸。可围绕存储器阵列区100和楼梯区200设置通孔互连区400。在一个实施方案中,源极半导体层10的顶表面可以与源极侧介电材料层910的顶表面共面。
参见图2,随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料,并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下,交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级,并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。
第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中,第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中,第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开,但是本文明确地考虑其中间隔物材料层形成为导电层(从而避免执行替换过程的需要)的实施方案。
在一个实施方案中,第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中,每个第一绝缘层132可包括第一绝缘材料,并且每个第一牺牲材料层142可包括第一牺牲材料。在源极半导体材料层10上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用,“牺牲材料”是指在后续处理步骤期间被移除的材料。
如本文所用,第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例,并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度,或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度,或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始,并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中,第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
第一层交替堆叠(132,142)可以包括由第一材料构成的第一绝缘层132,以及由第二材料构成的第一牺牲材料层142,第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如,氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中,第一绝缘层132的第一材料可以是氧化硅。
第一牺牲材料层142的第二材料可以是牺牲材料,其对第一绝缘层132的第一材料选择性地被移除。如本文所用,如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料,则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料,导电电极可以用作例如竖直NAND器件的控制栅电极。在一个实施方案中,第一牺牲材料层142可以是包括氮化硅的材料层。
在一个实施方案中,第一绝缘层132可以包括氧化硅,并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如,如果将氧化硅用于第一绝缘层132,则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料,例如,通过CVD或原子层沉积(ALD)。
第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内,但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内,并且典型地在8至256的范围内,但是也可以使用更多的重复次数。在一个实施方案中,第一层交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。
可随后在第一交替堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170包含介电材料,该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中,第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内,但是也可以使用更小和更大的厚度。
参见图3,可将第一绝缘帽盖层170和第一层交替堆叠(132,142)图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可包括相应的第一阶梯式区域和第二阶梯式区域,在第一阶梯式区域中,形成第一阶梯式表面,在第二阶梯式区域中,随后在第二层结构(其随后将形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域,并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷,形成第一阶梯式表面。在一个实施方案中,第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。
可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上面的区的剩余部分构成第一阶梯式介电材料部分165。如本文所用,“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的垂直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一阶梯式介电材料部分165共同构成第一层结构,该第一层结构是随后被修改的过程中结构。
层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料,诸如氧化硅。在一个实施方案中,层间介电层180可以包含掺杂硅酸盐玻璃,该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如,层间介电层180可包括磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内,但是也可以使用更小和更大的厚度。
参见图4A和图4B,各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入源极半导体层10。可在层间介电层180上方施加光致抗蚀剂层(未示出),并且可以对其进行光刻图案化以形成穿过其中的各种开口。可以通过第一各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过层间介电层180和第一层结构(132,142,170,165)并且进入源极半导体层10,以同时(即,在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一交替堆叠(132,142)中的阶梯S的位置。
第一层存储器开口149是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口,并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。
第一层支撑开口129是形成在楼梯区200中的开口。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一阶梯式介电材料部分165形成的第一层支撑开口129的子集。
在一个实施方案中,第一各向异性蚀刻工艺可包括初始步骤,其中第一层交替堆叠(132,142)的材料与第一阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻,同时提供与第一阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如,CF4/O2/Ar蚀刻)。各种第一层开口(149,129)的侧壁可以是基本上竖直的,或者可以是锥形的。在一个实施方案中,各向异性蚀刻工艺的末端部分可包括蚀刻到源极半导体层10的上部部分中的过度蚀刻步骤。随后可例如通过灰化移除光致抗蚀剂层。
任选地,第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下,层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分,以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。
参见图5,可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如,可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。
在一个实施方案中,牺牲第一层填充材料可包括半导体材料,诸如硅(例如,a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。可选地,可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在另一个实施方案中,牺牲第一层填充材料可以包括氧化硅材料,该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如,牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃,其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即,通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下,可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。
在又一个实施方案中,牺牲第一层填充材料可包括随后可通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳),或者随后对于第一交替堆叠(132,142)的材料可选择性地移除的硅基聚合物。
可以从第一层交替堆叠(132,142)的最顶部层上方诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如,牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。
牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地,第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成,即在同一组工艺期间形成,包括沉积工艺和平面化工艺,该沉积工艺沉积牺牲第一层填充材料,该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。
参见图6,可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠,这些间隔物材料层可以是牺牲材料层。例如,随后可以在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)可包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料,并且每个第四材料层可包括不同于第三材料的第四材料。在一个实施方案中,第三材料可以与第一绝缘层132的第一材料相同,并且第四材料可以与第一牺牲材料层142的第二材料相同。
在一个实施方案中,第三材料层可以是第二绝缘层232,并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中,第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料,其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料,导电电极可以用作例如竖直NAND器件的控制栅电极。
在一个实施方案中,每个第二绝缘层232可以包括第二绝缘材料,并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下,第二交替堆叠(232,242)可包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料,例如,通过CVD或原子层沉积(ALD)。
第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料,其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中,第二绝缘材料可以与第一绝缘材料相同,并且第二牺牲材料可以与第一牺牲材料相同。
第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内,但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内,并且典型地在8至256的范围内,但是也可以使用更多的重复次数。在一个实施方案中,第二交替堆叠(232,242)中的每个第二牺牲材料层242可具有均匀厚度,该均匀厚度在每个相应第二牺牲材料层242内基本上不变。
第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成,其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区200中的第二阶梯式表面上方形成第二阶梯式介电材料部分265。
随后可以在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中,第二绝缘帽盖层270可包括氧化硅。在一个实施方案中,第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅。
一般来讲,可以在源极半导体层10上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠,并且可以在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个阶梯式介电材料部分(165,265)。
任选地,可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料,诸如氧化硅。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸,并且可以沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二交替堆叠(232,242)、第二阶梯式介电材料部分265、第二绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。
参见图7A和图7B,可以穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出),并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同,该图案与牺牲第一层开口填充部分(148,128)相同。因此,可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。
可以通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270,72),以同时(即,在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。
第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接地形成在牺牲第一层支撑开口填充部分128中的相应牺牲第一层支撑开口填充部分的顶表面上。另外,每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面,这些第二阶梯式表面包括第二交替堆叠(232,242)与第二阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。
第二各向异性蚀刻工艺可包括蚀刻步骤,其中第二层交替堆叠(232,242)的材料与第二阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻,同时提供与第二阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如,CF4/O2/Ar蚀刻)。各种第二层开口(249,229)的侧壁可以是基本上竖直的,或者可以是锥形的。每个第二层开口(249,229)的底部周边可以横向偏移,和/或可以完全定位在下面的牺牲第一层开口填充部分(148,128)的顶表面的周边内。随后可例如通过灰化移除光致抗蚀剂层。
参见图8,可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料,该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。
图9A至图9D提供了在形成存储器开口填充结构期间存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。
参见图9A,可以通过选择性半导体材料沉积工艺在每个存储器开口49的底部处和每个支撑开口19的底部处形成基座沟道部分11。具有第一导电类型的掺杂的掺杂半导体材料可以选择性地从源极半导体层10的物理地暴露的表面生长,而掺杂半导体材料从介电表面的生长在选择性半导体材料沉积工艺期间受到抑制。半导体前体气体、包括第一导电类型的掺杂剂原子的掺杂剂气体和蚀刻剂可以同时或交替地流入包括示例性结构的处理室中。每个基座沟道部分11的顶表面的周边可以接触第一绝缘层132的侧壁,该第一绝缘层覆盖并接触最底部的第一牺牲材料层142。基座沟道部分11中的第一导电类型掺杂剂的原子浓度可以在1.0×1014/cm3至1.0×1018/cm3的范围内,但是也可以使用更小和更大的掺杂剂原子浓度。p-n结可在源极半导体层10与基座沟道部分11之间的每个界面处形成。
参见图9B,可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中,阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用,介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成,或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中,阻挡介电层52可包括具有大于7.9的介电常数(即,具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内,但是也可以使用更小和更大的厚度。随后,介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中,阻挡介电层52包括氧化铝。另选地或除此之外,阻挡介电层52可以包括介电半导体化合物,诸如氧化硅、氮氧化硅、氮化硅或其组合。
随后,可形成电荷存储层54。在一个实施方案中,电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地,电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分,该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如,浮栅)。在一个实施方案中,电荷存储层54包括氮化硅层。在一个实施方案中,牺牲材料层(142,242)和绝缘层(132,232)可具有竖直重合的侧壁,并且电荷存储层54可以形成为单个连续层。另选地,牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷,并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内,但是也可以使用更小和更大的厚度。
隧穿介电层56包括介电材料,可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿,这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中,隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠,该堆叠通常被称为ONO堆叠。在一个实施方案中,隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内,但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。
半导体沟道材料层60L包含p掺杂半导体材料,诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中,半导体沟道材料层60L可具有均匀的掺杂。在一个实施方案中,半导体沟道材料层60L具有p型掺杂,其中p型掺杂剂(诸如硼原子)以1.0×1012/cm3至1.0×1018/cm3诸如1.0×1014/cm3至1.0×1017/cm3范围内的原子浓度存在。在一个实施方案中,半导体沟道材料层60L包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中,半导体沟道材料层60L具有n型掺杂,其中n型掺杂剂(诸如磷原子或砷原子)以1.0×1015/cm3至1.0×1019/cm3诸如1.0×1016/cm3至1.0×1018/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道材料层60L。半导体沟道材料层60L的厚度可以在2nm至10nm的范围内,但是也可以使用更小和更大的厚度。腔体49’形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60L)的体积中。
参见图9C,在每个存储器开口中的腔体49’未被半导体沟道材料层60L完全填充的情况下,可将介电芯层沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电芯层包括介电材料,诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积,或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续,直到介电芯层的剩余部分的顶表面凹陷至第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
参见图9D,可以在覆盖在介电芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有与半导体沟道材料层60L的掺杂的导电类型相反的导电类型的掺杂。因此,掺杂半导体材料具有n型掺杂。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。
n掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内,但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60,当包括竖直半导体沟道60的竖直NAND器件接通时,电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围,并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50,存储器膜可以宏观保留时间存储电荷。在一些实施方案中,在该步骤处在存储器膜50中可不存在阻挡介电层52,并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用,宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间,诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。源极半导体层10、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。
参见图10,示出了在形成存储器开口填充结构58之后的示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。
参见图11A和图11B,可在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅,并且可以通过保形或非保形沉积工艺形成。例如,第一接触层级介电层280可包含无掺杂硅酸盐玻璃,并且可具有在100nm至600nm的范围内的厚度,但是也可使用更小和更大的厚度。
可在第一接触层级介电层280上方施加光致抗蚀剂层(未示出),并且可对其进行光刻图案化以形成伸长开口,这些伸长开口沿第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可以通过转移光致抗蚀剂层中的图案使其穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极半导体层10中来形成背侧沟槽79。可以移除第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和源极半导体层10的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中,可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。虽然期望背侧沟槽79形成为具有完全直的侧壁,但背侧沟槽79通常由于各种效应而形成为局部宽度变化和非直表面,这些效应包括工艺参数的局部变化(诸如气流、压力、电场等的局部变化)以及由于示例性结构内的导电部件的局部布局变化引起的示例性结构内的电荷密度变化。
参见图12,牺牲材料层(142,242)可对绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极半导体层10选择性地被移除。例如,可例如使用各向同性蚀刻工艺,将相对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料,选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如,牺牲材料层(142,242)可包括氮化硅,绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺,或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如,如果牺牲材料层(142,242)包含氮化硅,则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺,该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体,其具有的横向尺寸大于腔体的竖直范围。换句话讲,背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从其中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于半导体衬底层909的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中,背侧凹陷部(143,243)中的每个背侧凹陷部可以整个具有均匀高度。
参见图13A和图13B,可执行氧化工艺以氧化基座沟道部分11的物理地暴露的部分。管状绝缘间隔物(未明确示出)可形成在每个基座沟道部分11周围。背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料,诸如介电金属氧化物、氧化硅或它们的组合。例如,背侧阻挡介电层可包括氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内,但是也可以使用更小和更大的厚度。
可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积,该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金,以及它们的组合或堆叠。
在一个实施方案中,至少一种导电材料可包括至少一种金属材料,即包括至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如,至少一种导电材料可包括导电金属氮化物衬垫,该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合,以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中,用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
可以通过沉积至少一种导电材料来在背侧凹陷部(143,243)中形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146,可在多个第二背侧凹陷部243中形成多个第二导电层246,并且可在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一个可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此,第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地,每个第一牺牲材料层142可以用背侧阻挡介电层的任选部分和第一导电层146替换,并且每个第二牺牲材料层242可以用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
可以从背侧沟槽79内部移除残余的导电材料。具体地,可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可以物理地暴露于相应的背侧沟槽79。背侧沟槽可具有一对弯曲侧壁,该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。
每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面,每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面,每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146 246)更大的面积。
在一些实施方案中,可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。位于漏极选择栅极电极下方的导电层(146,246)的子集可以用作位于同一层级处的控制栅极和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。
存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。下面的通孔互连区400中的半导体器件可包括字线开关器件,这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件位于半导体衬底层909上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。
参见图14A至图14C所示,背侧沟槽填充结构76可形成在每个背侧沟槽79内。每个背侧沟槽填充结构76可以由至少一种介电填充材料诸如氧化硅、氮化硅和/或介电金属氧化物材料组成。另选地,背侧沟槽填充结构76可包括横向绝缘的源极接触通孔结构,该横向绝缘的源极接触通孔结构包括接触源极半导体层10的导电通孔结构和横向围绕导电通孔结构的介电间隔物。
参见图15A和图15B,可在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282包含介电材料诸如氧化硅,并且可具有在100nm至600nm的范围内的厚度,但是也可使用更小和更大的厚度。
可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出),并且可以对其进行光刻图案化以形成各种接触通孔开口。例如,可以在存储器阵列区100中形成用于形成漏极接触通孔结构88的开口,并且可以在楼梯区200中形成用于形成楼梯区接触通孔结构86的开口。执行各向异性蚀刻工艺以将光致抗蚀剂层中的图案转移穿过第二和第一接触层级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体,并且可以在第一阶梯式介电材料部分165和第二阶梯式介电材料部分265下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。
漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及导电层(146,246)中的相应一个的顶表面上。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构,这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外,楼梯区接触通孔结构86可包括字线接触通孔结构,这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。
参见图16,可穿过第二接触层级介电层和第一接触层级介电层(282,280)、第二阶梯式介电材料部分和第一阶梯式介电材料部分(265,165)以及源极侧介电材料层910到达通孔互连区400中的半导体衬底层909的顶表面来形成直通存储器层级通孔腔体。至少一种导电材料可以沉积在直通存储器层级通孔腔体中。可以从包括第二接触层级介电层282的顶表面的水平平面上方移除至少一种导电材料的多余部分。在直通存储器层级通孔腔体中的至少一种导电材料的每个剩余部分构成直通存储器层级通孔结构488。
可以在接触层级介电层(280,282)上方形成至少一个附加介电层,并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如,该至少一个附加介电层可包括在接触层级介电层(280,282)上方形成的线层级介电层290。较高层级金属互连结构可包括接触漏极接触通孔结构88中的相应一个的位线98,以及接触和/或电连接到阶梯区接触通孔结构86和/或直通存储器层级通孔结构488中的至少一者的互连线结构96。
在一个实施方案中,三维存储器器件包括单体三维NAND存储器器件,导电条带(146,246)包括或电连接到单体三维NAND存储器器件的相应字线,衬底908包括硅衬底,单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列,并且单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。硅衬底可包含包括用于位于其上的存储器器件的驱动器电路的集成电路,导电条带包括(146,246)多个控制栅极电极,该多个控制栅极电极具有基本上平行于衬底908的顶表面延伸的条带形状,该多个控制栅极电极至少包括位于第一器件层级中的第一控制栅极电极和位于第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60,其中该多个半导体沟道60中的每个半导体沟道的至少一个端部部分基本上垂直于衬底908的顶表面延伸,并且该多个半导体沟道中的一个半导体沟道包括竖直半导体沟道60。单体三维NAND串阵列包括多个电荷存储元件(其包括存储器膜50的部分),每个电荷存储元件定位成与该多个半导体沟道60中的相应一个相邻。
参见图17,互连层级介电材料层980可沉积在线层级介电层290上方。各种附加的存储器管芯金属互连结构980可以形成在互连层级介电材料层960中。一般来讲,在适当移位金属互连层级的情况下,各种金属互连结构(88,86,98,96,980)可形成在第一接触层级介电层280、第二接触层级介电层282、线层级介电层290和互连层级介电材料层960的组合中。互连层级介电材料层960的厚度可在300nm至3,000nm的范围内,但是也可使用更小和更大的厚度。
垫腔体形成在附加存储器管芯金属互连结构980的上部部分中,使得存储器管芯金属互连结构980中的相应存储器管芯金属互连结构在每个垫腔体的底部处暴露。在一个实施方案中,垫腔体可被布置成一维阵列或二维阵列,并且可具有相应的多边形、圆形、椭圆形或大致曲线形状。
导电材料可沉积在垫腔体中以形成各种第一接合垫988,该第一接合垫也被称为存储器管芯接合垫。第一接合垫988可包括电连接到源极半导体层10的源极-网络第一接合垫、电连接到用作字线的导电层(146,246)中的相应导电层的字线连接第一接合垫,以及电连接到位线98的位线连接第一接合垫。示例性结构包括存储器管芯900,该存储器管芯也被称为第一半导体管芯。
可提供多个存储器管芯900。存储器管芯900中的每个存储器管芯可包括绝缘层(132,232)和字线的交替堆叠,该字线包括导电层(146,246)的子集。交替堆叠{(132,146),(232,246)}具有阶梯式表面,其中导电层(146,246)的子集具有随着距包括第一接合垫988的存储器管芯900的接合表面的距离而增加的横向范围。存储器堆叠结构55竖直地延伸穿过交替堆叠{(132,146),(232,246)}。存储器堆叠结构55中的每个存储器堆叠结构包括相应竖直半导体沟道60和定位在导电层(146,246)的层级处的一组相应竖直地堆叠的存储器元件。每组竖直地堆叠的存储器元件可包括定位在导电层(146,246)的层级处的电荷存储层54的部分。字线接触通孔结构(其为接触用作字线的导电层146的子集的楼梯区接触通孔结构86的子集)可接触字线中的相应字线。字线接触通孔结构中的每个字线接触通孔结构从字线中的相应字线朝向存储器管芯900的接合表面竖直地延伸。
一般来讲,提供第一半导体管芯(诸如存储器管芯900),其包括第一衬底908、第一半导体器件(诸如三维存储器器件阵列)、第一互连层级介电材料层(诸如互连层级介电材料层960)、嵌入在第一互连层级介电材料层中的第一金属互连结构(诸如存储器管芯金属互连结构980)、以及定位在第一互连层级介电材料层上并通过第一金属互连结构的相应子集连接到第一半导体器件的相应节点的第一接合垫988。
在一个实施方案中,第一半导体管芯包括存储器管芯900。存储器管芯可包括平行于互连层级介电材料层960的最顶表面延伸的绝缘层(132,232)和导电层(146,246)的交替堆叠,以及竖直地延伸穿过交替堆叠{(132,146),(232,246)}的存储器堆叠结构55。存储器堆叠结构55中的每个存储器堆叠结构包括相应的存储器元件的竖直堆叠(其可体现为定位在导电层(146,246)的层级处的电荷存储层54的部分和相应竖直半导体沟道60。存储器管芯可包括连接到竖直半导体沟道60中的相应竖直半导体沟道的第一端的漏极区63,以及连接到竖直半导体沟道60的第二端的源极区(诸如源极半导体层10)。
参见图18A和图18B,示出了包括绝缘体上半导体(SOI)衬底708的逻辑管芯700的示意性竖直剖面图。SOI衬底708包括体衬底层702、绝缘材料层704和半导体材料层706的层堆叠。在一个实施方案中,逻辑管芯700包括具有包含互补金属氧化物半导体(CMOS)器件的电路的逻辑管芯。
体衬底层702可包括随后可被移除的任何衬底材料。在一个实施方案中,体衬底层702可包括单晶硅衬底,并且可具有在30微米至1mm的范围内的厚度,但是也可使用更小和更大的厚度。SOI衬底708的绝缘材料层704可包括基本上由硅原子和氧原子组成并且不含碳原子的热氧化硅。绝缘材料层704的厚度可以在50nm至600nm的范围内,诸如100nm至300nm,但是也可使用更小和更大的厚度。在一个实施方案中,SOI衬底708的半导体材料层706可包含厚度在15nm至300nm的范围内的单晶硅层,但是也可使用更小和更大的厚度。
逻辑管芯700可包括形成在半导体材料层706上的各种半导体器件710。在一个实施方案中,半导体器件710包括用于操作存储器管芯900中的三维存储器阵列的外围电路。外围电路可包括:驱动存储器管芯900内的三维存储器阵列的字线(包括导电层(146,246))的字线驱动器;驱动存储器管芯900中的位线98的位线驱动器;对导电层(146,246)的地址进行解码的字线解码器电路;对位线98的地址进行解码的位线解码器电路;感测存储器管芯900中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路;向存储器管芯900中的源极半导体层10提供电力的源极电源电路;数据缓冲器和/或锁存器;或者可用于操作存储器管芯900中的存储器堆叠结构55的阵列的任何其他半导体电路。
浅沟槽隔离结构720可穿过半导体材料层706提供以在各种半导体器件710间提供电隔离。各种半导体器件710可包括场效应晶体管,该场效应晶体管包括相应晶体管有源区742(即,源极区和漏极区)、沟道746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。例如,半导体器件710可包括用于电偏置存储器管芯900的包括导电层(146,246)的字线的字线驱动器,以及生成要供应到存储器管芯900中的源极半导体层的电力的源极电源场效应晶体管。
在半导体器件710上方形成介电材料层,该介电材料层在本文被称为支撑管芯介电材料层760。任选地,可形成介电衬垫762(诸如氮化硅衬垫)以向各种场效应晶体管施加机械应力和/或防止氢或杂质从支撑管芯介电材料层760扩散到半导体器件710中。支撑管芯金属互连结构780形成在支撑管芯介电材料层760内。支撑管芯金属互连结构780可包括各种器件接触通孔结构782(例如,接触器件或栅极电极触点的相应源极和漏极节点的源极电极和漏极电极)、互连层级金属线结构784、互连层级金属通孔结构786,以及可为支撑管芯接合垫的第二接合垫788。第二接合垫788被配置为与存储器管芯900的第一接合垫988配合,或者被配置为随后要形成在存储器管芯900上的源极侧接合垫,以在存储器管芯900与逻辑管芯700之间提供导电路径。
在一个实施方案中,逻辑管芯700的半导体器件710可包括互补金属氧化物半导体(CMOS)器件。在一个实施方案中,外围电路可包括被配置为驱动多个存储器管芯900的外围电路。
一般来讲,提供了逻辑管芯700,该逻辑管芯包括绝缘体上半导体(SOI)衬底708、定位在SOI衬底708的半导体材料层706上的第二半导体器件(诸如半导体器件710)、第二互连层级介电材料层(诸如支撑管芯介电材料层760)、嵌入在第二互连层级介电材料层中的第二金属互连结构(诸如支撑芯片金属互连结构780)、以及定位在第二互连层级介电材料层上并通过第二金属互连结构的相应子集连接到第二半导体器件的相应节点的第二接合垫788。
参见图19,示出了根据本公开的实施方案的第一示例性接合组件,其可通过将存储器管芯900的第一接合垫988接合到逻辑管芯700的第二接合垫788来形成。金属到金属接合可用于将存储器管芯900接合到逻辑管芯700。可设置存储器管芯900和逻辑管芯700,使得第一接合垫988接触第二接合垫788中的相应第二接合垫,并且可通过在升高的温度下执行退火工艺来在第二接合垫788与第一接合垫988的接触对之间引起金属到金属接合。例如,在第一接合垫988和第二接合垫788包括铜部分的情况下,可使用铜到铜接合。
参见图20,SOI衬底708的体衬底层702可从第一示例性接合组件(700,900)移除。可使用选自磨削、化学机械抛光(CMP)、体衬底层的材料的各向异性蚀刻或体衬底层702的材料的各向同性蚀刻的至少一种工艺来移除体衬底层702。在说明性示例中,可使用磨削工艺和修整湿法蚀刻工艺的组合来移除SOI衬底708的体衬底层702。磨削工艺可移除体衬底层702的主要部分,并且修整湿法蚀刻工艺可施加化学品,该化学品移除对SOI衬底708的绝缘材料层704的材料有选择性的体衬底层702的材料。例如,如果体衬底层702包含硅,则可使用使用KOH溶液的湿法蚀刻工艺来移除对绝缘材料层704的材料有选择性的体衬底层702。SOI衬底708的绝缘材料层704可在移除体衬底层702时被物理地暴露。
参见图21,光致抗蚀剂层707可施加在绝缘材料层704上方,并且可被光刻图案化以在其中形成开口的图案。光致抗蚀剂层707中的开口形成在随后要形成连接通孔腔体的区域中。在一个实施方案中,光致抗蚀剂层707中的开口可形成在覆盖支撑管芯金属互连结构780中的相应支撑管芯金属互连结构所定位的区域中。
可执行各向异性蚀刻工艺以将光致抗蚀剂层707中的开口的图案转移穿过绝缘材料层704、半导体材料层706以及支撑管芯介电材料层760的位于半导体材料层706与支撑管芯金属互连结构780中的相应支撑管芯金属互连结构之间的相应部分。连接通孔腔体713穿过SOI衬底708的绝缘材料层704和半导体材料层706并穿过支撑管芯介电材料层760的延伸到支撑管芯金属互连结构780的相应物理地暴露的表面的部分形成。在一个实施方案中,逻辑管芯700的第二金属互连结构可包括嵌入在第二互连层级介电材料层(诸如支撑管芯介电材料层760)中的蚀刻停止金属板782。蚀刻停止金属垫结构782的表面可在形成连接通孔腔体713时被物理地暴露。每个蚀刻停止金属垫结构782可以是支撑管芯金属互连结构780的部件。在一个实施方案中,蚀刻停止金属垫结构782可包含钨或铝。随后可例如通过灰化移除光致抗蚀剂层707。
参见图22,包含绝缘材料(诸如氧化硅)的保形绝缘间隔物材料层可保形地沉积在连接通孔腔体中和绝缘材料层704上方。执行各向异性蚀刻工艺以从绝缘材料层704的顶表面上方和每个连接通孔腔体的底部处移除保形绝缘间隔物材料层的水平部分。在连接通孔腔体中的保形绝缘间隔物材料层的每个剩余管状部分构成管状绝缘间隔物711。管状绝缘间隔物711形成在连接通孔腔体的周边处。至少一种导电材料(诸如至少一种金属材料)可沉积在连接通孔腔体的未填充体积中。可从绝缘材料层704的顶表面上方移除至少一种导电材料的多余部分。连接通孔腔体中的至少一种导电材料的每个剩余部分构成导电连接通孔结构712。导电连接通孔结构712延伸穿过绝缘材料层704、半导体材料层706以及第二互连层级介电材料层(诸如支撑管芯介电材料层760)的一部分。
接合材料可沉积在导电连接通孔结构712上方,并且可被图案化到外部接合垫716中。一般来讲,外部接合垫716形成在绝缘材料层704上方,并且电连接到导电连接通孔结构712。在一个实施方案中,外部接合垫716可直接地形成在导电连接通孔结构712中的相应导电连接通孔结构上并直接地形成在绝缘材料层704的表面上。焊球718可附接到每个外部接合垫716。接合线719可附接到每个焊球718。
参见图23,示出了根据本发明的第二实施方案的第二示例性接合组件,其可从图21的第一示例性接合组件得到。光致抗蚀剂层707可随后被移除。管状绝缘间隔物711和导电连接通孔结构712可以与第一实施方案中相同的方式形成。
可在绝缘材料层704上方施加附加光致抗蚀剂层717,并且可对其进行光刻图案化以形成从中穿过的各种开口。光致抗蚀剂层717中的开口形成在随后要形成各种接触通孔腔体的区域中。例如,光致抗蚀剂层717中的开口可覆盖第二半导体器件的位于半导体材料层706中或直接地位于该半导体材料层上的相应节点。
可执行各向异性蚀刻工艺以将光致抗蚀剂层717中的开口的图案转移穿过绝缘材料层704并至少部分地穿过半导体材料层706以形成接触通孔腔体723。第二半导体器件的节点可物理地暴露在每个接触通孔腔体723的底部处。在一个实施方案中,第二半导体器件包括互补金属氧化物半导体(CMOS)器件,并且第二半导体器件的物理地暴露于接触通孔腔体723的节点包括CMOS器件的源极区和漏极区。第二半导体器件的物理地暴露的节点可位于半导体材料层706内或直接地位于该半导体材料层上。随后可例如通过灰化移除附加光致抗蚀剂层717。
参见图24,可将至少一种导电材料沉积在接触通孔腔体723中。可通过平面化工艺从包括绝缘材料层704的远侧表面(即,更远离半导体材料层706的表面)的水平平面上方移除至少一种导电材料的多余部分。该平面化工艺可适用凹陷蚀刻或化学机械平面化。在连接通孔腔体723中的至少一种导电材料的剩余部分构成接触通孔结构722。每个接触通孔结构722形成在接触通孔腔体723中的相应接触通孔腔体内。每个接触通孔结构722可接触位于半导体材料层706内的第二半导体器件中的相应第二半导体器件,并且可接触绝缘材料层704的侧壁。
参见图25,至少一个背侧绝缘层730和背侧金属互连结构740可形成在绝缘材料层704、接触通孔结构722和导电连接通孔结构712上方。至少一个背侧绝缘层730包括单个绝缘层或多个绝缘层。至少一个背侧绝缘层730中的每个背侧绝缘层包含介电材料,诸如氧化硅和/或氮化硅。在一个实施方案中,至少一个背侧绝缘层730包括多个背侧绝缘层。在这种情况下,背侧金属互连结构740可包括金属通孔结构和金属线结构。在一个实施方案中,多个背侧绝缘层包括与多个通孔层级绝缘层交替的多个线层级绝缘层。背侧金属互连结构740嵌入在至少一个背侧绝缘层730中。背侧金属互连结构740可通过以下操作来逐层级形成:沉积具有线沟槽图案或通孔腔体图案的背侧绝缘层并将其图案化,通过在背侧绝缘层中的图案化腔体中沉积导电材料来形成一个背侧金属互连结构层级,沉积具有通孔腔体图案或线沟槽图案的附加背侧绝缘层并将其图案化,通过在附加背侧绝缘层中的图案化腔体中沉积导电材料来形成附加背侧金属互连结构层级等。背侧金属互连结构740可包括多个金属线结构层级和多个金属通孔结构层级,这些金属线结构层级和金属通孔结构层级与半导体材料层706竖直地间隔开不同竖直分隔距离。在一个实施方案中,背侧金属互连结构740可以包括至少两个不同金属线结构层级和至少两个金属通孔结构层级。
接合材料可沉积在导电连接通孔结构712上方,并且可被图案化到外部接合垫716中。外部接合垫716形成在绝缘材料层704上方,并且通过背侧金属互连结构740的相应子集电连接到导电连接通孔结构712。在一个实施方案中,外部接合垫716可直接地形成在背侧金属互连结构740中的相应背侧金属互连结构上并直接地形成在至少一个背侧绝缘层730的表面上。焊球718可附接到每个外部接合垫716。接合线719可附接到每个焊球718。
参见图26,示出了根据本公开的第三实施方案的形成接合组件的第三示例性方法。提供了包括CMOS器件的第一半导体管芯800,该第一半导体管芯包括:第一衬底808,该第一衬底包括半导体衬底;位于第一衬底808上的第一半导体器件810;覆盖在第一半导体器件810上面的第一互连层级介电材料层860;嵌入在第一互连层级介电材料层860中的第一金属互连结构880;以及位于第一互连层级介电材料层860上并通过第一金属互连结构860的相应子集连接到第一半导体器件810的相应节点的第一接合垫888。在一个实施方案中,第一半导体管芯800可包括基于CMOS的存储器器件,诸如静态随机存取存储器(SRAM)器件。在另一个实施方案中,第一半导体管芯800包括第一逻辑管芯,该第一逻辑管芯包括含有互补金属氧化物半导体(CMOS)器件的电路。
可提供逻辑管芯700,该逻辑管芯可具有与图18A和图18B所示的逻辑管芯700相同的结构部件。逻辑管芯700的功能可被修改以提供支持第一半导体管芯800中的第一半导体器件810的操作的外围电路。
第三示例性接合组件可通过将第一半导体管芯800的第一接合垫888接合到逻辑管芯700的第二接合垫788来形成。金属到金属接合可用于将第一半导体管芯800接合到逻辑管芯700。可设置第一半导体管芯800和逻辑管芯700,使得第一接合垫888接触第二接合垫788中的相应第二接合垫,并且可通过在升高的温度下执行退火工艺来在第二接合垫788与第一接合垫888的接触对之间引起金属到金属接合。例如,在第一接合垫888和第二接合垫788包括铜部分的情况下,可使用铜到铜接合。
参见图27,可执行图20的处理步骤以移除体衬底层702并物理地暴露绝缘材料层704的远侧表面。可执行图21的处理步骤以形成延伸到支撑管芯金属互连结构780中的相应支撑管芯金属互连结构的连接通孔腔体713。随后可执行图22的处理步骤以形成管状绝缘间隔物711、导电连接通孔结构712、外部接合垫716、焊球718和接合线719。
参见图28,示出了根据本公开的第四实施方案的存储器管芯900,其可通过采用SOI衬底作为存储器管芯900的第一衬底908从图17所示的存储器管芯900得到。具体地讲,第一衬底908可包括体衬底层(例如,硅晶片)902、绝缘材料层(例如,氧化硅层)904和半导体材料层(例如,硅层)906的层堆叠。如上所述,存储器管芯900的源极侧介电材料层910和三维存储器阵列可形成在半导体材料层906的顶表面上方。
参见图29,示出了根据本公开的第四实施方案的逻辑管芯700,该逻辑管芯可通过采用半导体衬底层(例如,硅晶片)709代替图18A和图18B所示的包括体衬底层702、绝缘材料层704和半导体材料层706的层堆叠的SOI衬底从图18A和图18B所示的逻辑管芯700得到。包括用于操作存储器管芯900的三维存储器阵列的外围电路的半导体器件710可如上所述形成在半导体衬底层709的顶表面上。
参见图30,图28的存储器管芯900和图29的逻辑管芯700可彼此接合。存储器管芯900的第一接合垫988可接合到逻辑管芯700的第二接合垫788。金属到金属接合可用于将存储器管芯900接合到逻辑管芯700。可设置存储器管芯900和逻辑管芯700,使得第一接合垫988中的每个第一接合垫接触第二接合垫788中的相应第二接合垫,并且可通过在升高的温度下执行退火工艺来在第二接合垫788与第一接合垫988的接触对之间引起金属到金属接合。例如,在第一接合垫988和第二接合垫788包含铜的情况下,可使用铜到铜接合。
参见图31,SOI衬底908的体衬底层902可从第四示例性接合组件(700,900)移除。可使用选自磨削、化学机械抛光(CMP)、体衬底层的材料的各向异性蚀刻或体衬底层902的材料的各向同性蚀刻的至少一种工艺来移除体衬底层902。在说明性示例中,可使用磨削工艺和修整CMP工艺的组合来移除SOI衬底908的体衬底层902。磨削工艺可移除体衬底层902的主要部分,并且修整CMP工艺可使用绝缘材料层904作为抛光停止层来移除体衬底层902的剩余材料。
随后,SOI衬底908的绝缘材料层904可对半导体材料层906选择性地被移除。例如,如果半导体材料层906包含硅并且如果绝缘材料层904包含氧化硅,则绝缘材料层904可通过采用氢氟酸的湿法蚀刻来移除。半导体材料层906随后可对源极侧介电材料层910选择性地被移除。例如,如果半导体材料层906包含硅,则可通过采用KOH溶液的湿法蚀刻来移除半导体材料层906。
参见图32,任选的介电覆盖材料层914可形成在源极侧电介质材料层910上方。可穿过源极侧介电材料层910和介电覆盖材料层914形成一个或多个通孔腔体。直通存储器层级通孔结构488的表面和/或任选的金属板层6和/或源极半导体层10的表面可在通孔腔体的底部处物理地暴露。导电材料沉积在通孔腔体中以及源极侧介电材料层910和介电覆盖材料层914上方,并且被图案化以形成外部接合垫916。焊球718可附接到每个外部接合垫916。接合线719可附接到每个焊球718。
参见本公开的所有实施方案,第一半导体管芯(700,800或900)可形成在体衬底上,并且第二半导体管芯(900或700)可形成在SOI衬底上。在移除至少体衬底层(702或902)之后,外部接合垫(716,916)可电连接到第二半导体器件的在第二半导体管芯(900或700)的剩余部分的绝缘表面上的节点。在移除至少体衬底层(702或902)之后,外部接合垫(716,916)通过第二半导体器件与在第一半导体管芯(700,800或900)与第二半导体管芯(900或700)的剩余部分之间的界面间隔开。
在第四示例性结构中,第二半导体管芯包括存储器管芯900,该存储器管芯包括三维存储器元件阵列,并且第一半导体管芯(即,逻辑管芯700)包含被配置为操作三维存储器元件阵列的外围电路。外围电路包含互补金属氧化物半导体(CMOS)器件。在该实施方案中,可移除第二半导体管芯900的SOI衬底的绝缘材料层904和半导体材料层906,并且外部接合垫916可形成在介电材料层(诸如源极侧介电材料层910和/或介电覆盖材料层914)上,该介电材料层在移除半导体材料层之后被物理地暴露。
再次参见所有附图并根据本公开的各种实施方案,提供了接合组件,该接合组件包括:第一半导体管芯(900或800),该第一半导体管芯包括第一衬底(908或808)、第一半导体器件、第一互连层级介电材料层(960或860)、嵌入在第一互连层级介电材料层(960或860)中的第一金属互连结构(980或880)以及位于第一互连层级介电材料层(960或860)上并通过第一金属互连结构(980或880)的相应子集连接到第一半导体器件的相应节点的第一接合垫(988或888);第二半导体管芯700,该第二半导体管芯包括位于半导体材料层706的第一侧上的第二半导体器件710、位于半导体材料层706的第二侧上的绝缘材料层704、位于第二半导体器件的第一侧上的第二互连层级介电材料层760、嵌入在第二互连层级介电材料层760中的第二金属互连结构780、以及第二接合垫788,该第二接合垫位于第二互连层级介电材料层760上,通过第二金属互连结构780的相应子集连接到第二半导体器件的相应节点并接合到第一接合垫(988或888)中的相应第一接合垫;导电连接通孔结构712,该导电连接通孔结构延伸穿过绝缘材料层704、半导体材料层706以及第二互连层级介电材料层760的一部分并接触嵌入在第二互连层级介电材料层760中的蚀刻停止金属板782;以及外部接合垫716,该外部接合垫电连接到导电连接通孔结构712并位于绝缘材料层704上方。
在一个实施方案中,接合组件包括:至少一个背侧绝缘层730,该至少一个背侧绝缘层位于绝缘材料层704的第二侧上;以及背侧金属互连结构740,该背侧金属互连结构嵌入在至少一个背侧绝缘层730中,其中外部接合垫716通过背侧金属互连结构740的子集连接到蚀刻停止金属板782。
在一个实施方案中,绝缘材料层704包含基本上由硅原子和氧原子组成并且不含碳原子的热氧化硅;并且半导体材料层706包含厚度在15nm至300nm的范围内的单晶硅层。如本文所用,热氧化硅是指通过基本上由硅组成的材料的热氧化而形成的氧化硅。至少一个背侧绝缘层730可包括通过化学气相沉积工艺沉积的氧化硅,其中氧化硅前体诸如原硅酸四乙酯(TEOS)被分解。因此,至少一个背侧绝缘层730可包括包含原子浓度在每百万份2份至每百万份500份诸如在每百万份10份至每百万份100份的范围内的碳的氧化硅材料。另外,至少一个背侧绝缘层730的氧化硅材料可包含原子浓度在每百万份2份至每百万份500份诸如从每百万份10份至每百万份100份的范围内的氢。
在一个实施方案中,接合组件可包括接触通孔结构722,该接触通孔结构竖直地延伸穿过绝缘材料层704并接触位于半导体材料层706内的第二半导体器件的相应节点,其中接触通孔结构722接触绝缘材料层704的侧壁。
在一个实施方案中,存储器管芯900包括存储器管芯,该存储器管芯包括:绝缘层(132,232)和导电层(146,246)的交替堆叠,该绝缘层和导电层的交替堆叠平行于在存储器管芯900与第二半导体管芯700之间的界面延伸;存储器堆叠结构55,该存储器堆叠结构竖直地延伸穿过交替堆叠{(132,146),(232,246)},其中存储器堆叠结构55中的每个存储器堆叠结构包括相应的存储器元件的竖直堆叠和相应竖直半导体沟道60;漏极区63,该漏极区电连接到竖直半导体沟道60中的相应竖直半导体沟道的第一端;以及源极区(诸如源极半导体层10),该源极区连接到竖直半导体沟道60的第二端。
将SOI衬底用于第二半导体管芯700允许移除对SOI衬底的绝缘材料层704有选择性的体衬底层702。另外,绝缘材料层704用作电隔离层以为外部接合垫716和接触通孔结构712提供电隔离。因此,在减薄本公开的SOI衬底之后,就不必在减薄的衬底的背侧上沉积绝缘材料层。本公开的各种方法和结构提供了用于接合两个半导体管芯的成本有效的方式。
尽管前面提及特定实施方案,但是应该理解本公开不限于此。本领域的普通技术人员将会想到,可对所公开的实施方案进行各种修改,并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明,否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案,应当理解,本公开可以以功能上等同的任何其他兼容结构和/或构型来实践,前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。
Claims (22)
1.一种形成接合组件的方法,所述方法包括:
提供第一半导体管芯,所述第一半导体管芯包括第一衬底、第一半导体器件、第一互连层级介电材料层、嵌入在所述第一互连层级介电材料层中的第一金属互连结构、以及定位在所述第一互连层级介电材料层上并通过所述第一金属互连结构的相应子集连接到所述第一半导体器件的相应节点的第一接合垫;
提供第二半导体管芯,所述第二半导体管芯包括绝缘体上半导体(SOI)衬底、定位在所述SOI衬底的半导体材料层上的第二半导体器件、第二互连层级介电材料层、嵌入在所述第二互连层级介电材料层中的第二金属互连结构、以及定位在所述第二互连层级介电材料层上并通过所述第二金属互连结构的相应子集连接到所述第二半导体器件的相应节点的第二接合垫;
将所述第二接合垫接合到所述第一接合垫;
移除所述SOI衬底的体衬底层,其中所述SOI衬底的绝缘材料层被物理地暴露;以及
形成外部接合垫,所述外部接合垫电连接到所述第二半导体器件的节点。
2.根据权利要求1所述的方法,还包括:
穿过所述SOI衬底的所述绝缘材料层和所述半导体材料层形成连接通孔腔体;以及
在所述连接通孔腔体中形成导电连接通孔结构,其中所述外部接合垫在所述绝缘材料层上方形成在所述导电连接通孔结构上。
3.根据权利要求2所述的方法,其中:
所述第二金属互连结构包括嵌入在所述第二互连层级介电材料层中的蚀刻停止金属板;并且
蚀刻停止金属垫结构的表面在形成所述连接通孔腔体时被物理地暴露。
4.根据权利要求3所述的方法,其中所述连接通孔结构延伸穿过所述绝缘材料层、所述半导体材料层以及所述第二互连层级介电材料层的一部分。
5.根据权利要求3所述的方法,还包括形成竖直地延伸穿过所述绝缘材料层的接触通孔腔体,其中定位在所述SOI衬底的所述半导体材料层内的所述第二半导体器件的相应节点物理地暴露在所述接触通孔腔体中的每个接触通孔腔体下方。
6.根据权利要求5所述的方法,其中:
所述第二半导体器件包括互补金属氧化物半导体(CMOS)器件;并且
所述第二半导体器件的物理地暴露于所述接触通孔腔体的节点包括所述CMOS器件的源极区和漏极区。
7.根据权利要求5所述的方法,还包括在所述接触通孔腔体中形成接触通孔结构,其中所述接触通孔结构中的每个接触通孔结构接触定位在所述SOI衬底的所述半导体材料层内的所述第二半导体器件中的相应第二半导体器件并且接触所述SOI衬底的所述绝缘材料层的侧壁。
8.根据权利要求6所述的方法,还包括在所述连接通孔腔体的周边处形成管状绝缘间隔物,其中在形成所述管状绝缘间隔物之后,在所述连接通孔腔体的未填充体积中形成所述导电连接通孔结构。
9.根据权利要求1所述的方法,还包括移除所述绝缘材料层和所述半导体材料层,其中:
所述第二半导体管芯包括存储器管芯,所述存储器管芯包括三维存储器元件阵列;
所述第一半导体管芯包括外围电路,所述外围电路包含被配置为控制所述三维存储器元件阵列的互补金属氧化物半导体(CMOS)器件;并且
所述外部接合垫形成在介电材料层上,所述介电材料层在移除所述半导体材料层之后被物理地暴露。
10.根据权利要求1所述的方法,还包括:
在所述绝缘材料层和所述导电连接通孔结构上方形成至少一个背侧绝缘层;以及
形成嵌入在所述至少一个背侧绝缘层中的背侧金属互连结构,其中在所述背侧金属互连结构中的一个背侧金属互连结构上形成所述外部接合垫。
11.根据权利要求10所述的方法,其中:
所述至少一个背侧绝缘层包括多个背侧绝缘层;并且
所述背侧金属互连结构包括金属通孔结构和金属线结构。
12.根据权利要求1所述的方法,其中:
所述SOI衬底的所述绝缘材料层包含基本上由硅原子和氧原子组成并且不含碳原子的热氧化硅;并且
所述SOI衬底的所述半导体材料层包括厚度在15nm至300nm的范围内的单晶硅层。
13.根据权利要求1所述的方法,其中使用选自磨削、化学机械抛光(CMP)、所述体衬底层的材料的各向异性蚀刻或所述体衬底层的所述材料的各向同性蚀刻中的至少一种工艺来执行所述SOI衬底的所述体衬底层的移除。
14.根据权利要求1所述的方法,其中将所述第二接合垫接合到所述第一接合垫包括:
设置所述第一半导体管芯和所述第二半导体管芯,使得所述第一接合垫接触所述第二接合垫中的相应第二接合垫;以及
在所述第二接合垫和所述第一接合垫的接触对之间引起金属到金属接合。
15.根据权利要求1所述的方法,其中在所述导电连接通孔结构上直接地并且在所述绝缘材料层的表面上直接地形成所述外部接合垫。
16.根据权利要求1所述的方法,其中所述第一半导体管芯包括存储器管芯,所述存储器管芯包括:
绝缘层和导电层的交替堆叠,所述绝缘层和导电层的交替堆叠平行于在所述第一半导体管芯与所述第二半导体管芯之间的界面延伸;
存储器堆叠结构,所述存储器堆叠结构延伸穿过所述交替堆叠,其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的存储器元件的竖直堆叠和相应竖直半导体沟道;
漏极区,所述漏极区连接到所述竖直半导体沟道中的相应竖直半导体沟道的第一端;和
源极区,所述源极区连接到所述竖直半导体沟道的第二端。
17.根据权利要求1所述的方法,其中所述第二半导体管芯包括逻辑管芯,所述逻辑管芯包括包含互补金属氧化物半导体(CMOS)器件的电路。
18.一种接合组件,包括:
第一半导体管芯,所述第一半导体管芯包括第一衬底、第一半导体器件、第一互连层级介电材料层、嵌入在所述第一互连层级介电材料层中的第一金属互连结构、以及定位在所述第一互连层级介电材料层上并通过所述第一金属互连结构的相应子集连接到所述第一半导体器件的相应节点的第一接合垫;
第二半导体管芯,所述第二半导体管芯包括定位在半导体材料层的第一侧上的第二半导体器件、定位在所述半导体材料层的第二侧上的绝缘材料层、定位在所述第二半导体器件的第一侧上的第二互连层级介电材料层、嵌入在所述第二互连层级介电材料层中的第二金属互连结构、以及第二接合垫,所述第二接合垫定位在所述第二互连层级介电材料层上,通过所述第二金属互连结构的相应子集连接到所述第二半导体器件的相应节点并接合到所述第一接合垫中的相应第一接合垫;
导电连接通孔结构,所述导电连接通孔结构延伸穿过所述绝缘材料层、所述半导体材料层以及所述第二互连层级介电材料层的一部分并接触嵌入在所述第二互连层级介电材料层中的蚀刻停止金属板;和
外部接合垫,所述外部接合垫电连接到所述导电连接通孔结构并定位在所述绝缘材料层上方。
19.根据权利要求18所述的接合组件,还包括:
至少一个背侧绝缘层,所述至少一个背侧绝缘层定位在所述绝缘材料层的第二侧上;和
背侧金属互连结构,所述背侧金属互连结构嵌入在所述至少一个背侧绝缘层中,其中所述外部接合垫通过所述背侧金属互连结构的子集连接到所述蚀刻停止金属板。
20.根据权利要求19所述的接合组件,其中:
所述绝缘材料层包含基本上由硅原子和氧原子组成并且不含碳原子的热氧化硅;并且
所述半导体材料层包括厚度在15nm至300nm的范围内的单晶硅层。
21.根据权利要求18所述的接合组件,还包括接触通孔结构,所述接触通孔结构竖直地延伸穿过所述绝缘材料层并接触定位在所述半导体材料层内的所述第二半导体器件的相应节点,其中所述接触通孔结构接触所述绝缘材料层的侧壁。
22.根据权利要求18所述的接合组件,其中所述第一半导体管芯包括存储器管芯,所述存储器管芯包括:
绝缘层和导电层的交替堆叠,所述绝缘层和导电层的交替堆叠平行于在所述第一半导体管芯与所述第二半导体管芯之间的界面延伸;
存储器堆叠结构,所述存储器堆叠结构延伸穿过所述交替堆叠,其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的存储器元件的竖直堆叠和相应竖直半导体沟道;
漏极区,所述漏极区连接到所述竖直半导体沟道中的相应竖直半导体沟道的第一端;和
源极区,所述源极区连接到所述竖直半导体沟道的第二端。
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