JP2021048217A - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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朋也 佐貫
Tomoya Sanuki
朋也 佐貫
田上　政由
Masayoshi Tagami
政由 田上
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Kioxia Corp
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Abstract

【課題】パッドに起因する歩留まりを向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられた複数のトランジスタとを備える。前記装置はさらに、前記トランジスタの上方に設けられ、前記トランジスタの少なくとも１つと電気的に接続された第１配線層と、前記第１配線層上に設けられた第１プラグと、前記第１プラグ上に設けられた第１パッドとを備える。前記装置はさらに、前記第１パッド上に設けられた第２パッドと、前記第２パッド上に設けられた第２プラグと、前記第２プラグ上に設けられた第２配線層とを備える。前記装置はさらに、前記第２配線層の上方に設けられ、前記第２配線層と電気的に接続されたメモリセルアレイを備え、前記第２パッド上の前記第２プラグの個数は、前記第１パッド下の前記第１プラグの個数よりも多い。【選択図】図４

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
複数のウェハの金属パッドを貼り合わせて半導体装置を製造する場合には、金属パッドに起因する歩留まりの低下を抑制することが望まれる。
特開２０１０−１２９６８６号公報
パッドに起因する歩留まりを向上させることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板上に設けられた複数のトランジスタとを備える。前記装置はさらに、前記トランジスタの上方に設けられ、前記トランジスタの少なくとも１つと電気的に接続された第１配線層と、前記第１配線層上に設けられた第１プラグと、前記第１プラグ上に設けられた第１パッドとを備える。前記装置はさらに、前記第１パッド上に設けられた第２パッドと、前記第２パッド上に設けられた第２プラグと、前記第２プラグ上に設けられた第２配線層とを備える。前記装置はさらに、前記第２配線層の上方に設けられ、前記第２配線層と電気的に接続されたメモリセルアレイを備え、前記第２パッド上の前記第２プラグの個数は、前記第１パッド下の前記第１プラグの個数よりも多い。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の金属パッド等の構造を示す斜視図である。 第１実施形態の金属パッド等の構造を示す平面図である。 第１実施形態の金属パッドと配線との関係を示す平面図である。 第１実施形態の半導体装置の構成を示す回路図である。 第１実施形態の半導体装置の構成を示す平面図である。 第１実施形態の金属パッドとワード線との関係の一例を示す断面図である。 第１実施形態の金属パッドとビット線との関係の一例を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。
アレイチップ１は、３次元に配置された複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のソース拡散層またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド３８は第１パッドの例であり、ビアプラグ３７は第１プラグの例であり、配線層３６は第１配線層の例である。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。金属パッド４１は第２パッドの例であり、ビアプラグ４２は第２プラグの例であり、配線層４３は第２配線層の例である。
アレイチップ１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
なお、金属パッド３８、４１や、ビアプラグ３７、４２や、配線層３６、４３の詳細については後述する。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３は、第１実施形態の半導体装置の製造方法を示す断面図である。図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１はメモリウェハとも呼ばれ、回路ウェハＷ２はＣＭＯＳウェハとも呼ばれる。
図３のメモリウェハＷ１の向きは、図１のアレイチップ１の向きとは逆であることに留意されたい。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のメモリウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。
図３において、符号Ｓ１はメモリウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。メモリウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えていることに留意されたい。基板１６は例えば、シリコン基板などの半導体基板である。基板１５は第１基板の例であり、基板１６は第２基板の例である。
本実施形態ではまず、図３に示すように、メモリウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、基板１５上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。次に、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図３を参照して前述した内容や、図４から図１０を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
図４は、第１実施形態の金属パッド３８、４１等の構造を示す斜視図である。
図４(ａ)は、ワード線ＷＬに電気的に接続された１組の金属パッド３８、４１を示している。本実施形態では、ワード線ＷＬに電気的に接続された金属パッド３８の下面に１個以上のビアプラグ３７が設けられ、ワード線ＷＬに電気的に接続された金属パッド４１の上面に１個以上のビアプラグ４２が設けられている。加えて、ワード線ＷＬに電気的に接続された１組の金属パッド３８、４１において、金属パッド４１の上面のビアプラグ４２の個数は、金属パッド３８の下面のビアプラグ３７の個数より多くなっている。図４(ａ)では、金属パッド３８の下面に２個のビアプラグ３７が設けられ、金属パッド４１の上面に４個のビアプラグ４２が設けられている。
図４(ａ)はさらに、配線層３６内の複数の配線の例である３本の配線３６ａと、配線層４３内の複数の配線の例である１本の配線４３ａとを示している。金属パッド３８の下面の２個のビアプラグ３７は、配線層３６内の同じ配線上に設けられており、具体的には、図４(ａ)の中央の配線３６ａ上に設けられている。同様に、金属パッド４１の上面の４個のビアプラグ４２は、配線層４３内の同じ配線下に設けられており、具体的には、図４(ａ)の配線４３ａ下に設けられている。
このように、図４(ａ)の中央の配線３６ａは、２個のビアプラグ３７と電気的に接続され、図４(ａ)の配線４３ａは、４個のビアプラグ４２と電気的に接続されており、後者の個数が前者の個数より多くなっている。そのため、本実施形態の配線層４３の厚さ（Ｚ方向の幅）は、配線層３８の厚さ（Ｚ方向の幅）よりも厚く設定されている。例えば、配線層３８の厚さは０．５μｍであり、配線層４３の厚さは１．０μｍである。なお、ビアプラグ３７の厚さ（Ｚ方向の幅）とビアプラグ４２の厚さ（Ｚ方向の幅）は、同じ値でも異なる値でもよく、ビアプラグ３７とビアプラグ４２のどちらが厚くてもよい。
ビアプラグ４２は、金属パッド４１上にどのような配列で配置されていてもよい。本実施形態のビアプラグ４２は、金属パッド４１上において、正方形（または長方形）の格子状に配置されている。この正方形は、金属パッド４１と同様に、Ｘ方向に平行な二辺と、Ｙ方向に平行な二辺からなっている。
ビアプラグ３７も、金属パッド３８下にどのような配列で配置されていてもよい。本実施形態のビアプラグ３７は、金属パッド３８下において、Ｙ方向に延びる直線上に配置されている。図４(ａ)では、３本の配線３８ａがＹ方向に延びており、ビアプラグ３７は中央の配線３８ａ上に並んで配置されている。
金属パッド３８の下面のビアプラグ３７の個数は２個以外でもよいし、金属パッド４１の上面のビアプラグ４２の個数は４個以外でもよい。ただし、金属パッド４１の上面のビアプラグ４２の個数は、金属パッド３８の下面のビアプラグ３７の個数の２乗個とすることが望ましい。例えば、金属パッド３８の下面のビアプラグ３７の個数を３個とする場合には、金属パッド４１の上面のビアプラグ４２の個数は９個（＝３の２乗個）とすることが望ましい。これにより、ビアプラグ４２を過不足なく正方形（または長方形）の格子状に配置することが可能となる。さらには、ビアプラグ３７をこの格子の一列分の配列と同じ配列に配置することが可能となる。
図４(ｂ)は、ビット線ＢＬに電気的に接続された１組の金属パッド３８、４１を示している。本実施形態では、ビット線ＢＬに電気的に接続された金属パッド３８の下面に１個以上のビアプラグ３７が設けられ、ビット線ＢＬに電気的に接続された金属パッド４１の上面に１個以上のビアプラグ４２が設けられている。加えて、ビット線ＢＬに電気的に接続された１組の金属パッド３８、４１において、金属パッド４１の上面のビアプラグ４２の個数は、金属パッド３８の下面のビアプラグ３７の個数より多くなっている。図４(ｂ)では、金属パッド３８の下面に２個のビアプラグ３７が設けられ、金属パッド４１の上面に４個のビアプラグ４２が設けられている。図４(ｂ)の金属パッド３８、４１やビアプラグ３７、４２の詳細は、図４(ａ)のそれと同様である。
図４(ｂ)はさらに、配線層３６内の複数の配線の例である３本の配線３６ａと、配線層４３内の複数の配線の例である１本の配線４３ａとを示している。金属パッド３８の下面の２個のビアプラグ３７は、配線層３６内の同じ配線上に設けられており、具体的には、図４(ｂ)の中央の配線３６ａ上に設けられている。同様に、金属パッド４１の上面の４個のビアプラグ４２は、配線層４３内の同じ配線下に設けられており、具体的には、図４(ｂ)の配線４３ａ下に設けられている。図４(ｂ)の配線層３６、４３の詳細は、図４(ａ)のそれと同様である。
以上のように、図４(ａ)や図４(ｂ)に示す１組の金属パッド３８、４１では、金属パッド３８の下面に１個以上のビアプラグ３７が設けられ、金属パッド４１の上面に１個以上のビアプラグ４２が設けられている。これにより、金属パッド３８と配線３６ａとの間の接続不良や、金属パッド４１と配線４３ａとの間の接続不良を低減することができる。理由は、金属パッド３８と配線３６ａとの間のあるビアプラグ３７の接続が異常でも、金属パッド３８と配線３６ａとの間の別のビアプラグ３７の接続が正常であれば、金属パッド３８と配線３６ａとの間の接続が正常となり得るからである。これは、金属パッド４１と配線４３ａについても同様である。本実施形態の半導体装置は、例えば１００万組程度の金属パッド３８、４１を備える場合もあることから、金属パッド３８、４１に起因する歩留まりを向上させることは、半導体装置の歩留まりの向上に大いに寄与することができる。
一方、このように多数のビアプラグ３７、４２を配置することは、半導体装置の集積度を低下させるおそれがある。例えば回路チップ２内では、ワード線ＷＬと接続される配線３６ａを密に配置することや、ビット線ＢＬと接続される配線３６ａの付近に信号線を配置することが求められる。そこで、図４(ａ)や図４(ｂ)に示す１組の金属パッド３８、４１では、金属パッド３８の下面のビアプラグ３７の個数を金属パッド４１の上面のビアプラグ４２の個数よりも少なく設定している。これにより、回路チップ２内の配線３６ａの配置の自由度を高めつつ、金属パッド３８、４１に起因する歩留まりを向上させることが可能となる。
図５は、第１実施形態の金属パッド３８、４１等の構造を示す平面図である。
図５(ａ)と図５(ｂ)は、ワード線ＷＬ（またはビット線ＢＬ）に電気的に接続された１組の金属パッド４１、３８を示している。これらの金属パッド４１、３８は、おおむね同じ平面形状を有している。
図５(ｃ)は、図５(ａ)の金属パッド４１上に設けられた４個のビアプラグ４２と、これらのビアプラグ４２上に設けられた配線４３ａを含む配線層４３とを示している。図５(ｄ)は、図５(ｂ)の金属パッド３８下に設けられた２個のビアプラグ３７と、これらのビアプラグ３７下に設けられた配線３６ａを含む配線層３６とを示している。ビアプラグ４２、３７の平面形状は例えば、０．２５μｍ×０．２５μｍの正方形である。
図６は、第１実施形態の金属パッド３８と配線３６ａとの関係を示す平面図である。
図６は、ワード線ＷＬ（またはビット線ＢＬ）に電気的に接続された２個の金属パッド３８と、これらの金属パッド３８下に設けられた４個のビアプラグ３７と、これらのビアプラグ３７下に設けられた２本の配線３６ａを含む配線層３６とを示している。これらの配線３６ａは、２個の金属パッド３８の真下を通過してＹ方向に延びている。各金属パッド３８は、２個のビアプラグ３７により、これらの配線３６ａのいずれかと電気的に接続されている。
本実施形態の各金属パッド３８は、４個のビアプラグ３７と接続可能なサイズを有しているが、実際には２個のビアプラグ３７としか接続されていない。これらのビアプラグ３７は、Ｙ方向に並んで配置されている。このことは、図６の金属パッド３８の真下を通過する配線３６ａのＸ方向の幅を細くすることを可能にする。理由は、各配線３６ａ上のビアプラグ３７は、Ｙ方向に並んで配置されているが、Ｘ方向に並んで配置されていないため、各配線３６ａのＸ方向の幅は、１個のビアプラグ３７と接続可能な程度の幅に設定すれば十分だからである。よって、本実施形態では、金属パッド３８の真下を通過する配線３６ａの幅を細くすることができ、各金属パッド３８の真下に複数の配線３６ａを通過させることができる。これにより、半導体装置の集積度を向上させることが可能となる。
なお、図６では金属パッド３８の真下を２本の配線３６ａが通過しているが、３本以上の配線３６ａが通過していてもよい。
図７は、第１実施形態の半導体装置の構成を示す回路図である。
図７は、メモリセルアレイ１１を構成する複数のプレーン６１と、これらのプレーン６１用に設けられた複数のロウデコーダ６２、複数のＳＡ／ＤＬ部６３、複数のＸＤＬ部６４、および複数のＹＬＯＧ部６５とを示している。図７はさらに、シリアル回路６６と、Ｉ／Ｏ（Input/Output）回路６７と、低電圧発生回路７１と、高電圧発生回路７２と、ロウ制御回路７３と、カラム制御回路７４とを示している。これらは、アレイチップ１内のメモリセルアレイ１１付近または回路チップ２内のロジック回路内に位置している。図７はさらに、本実施形態の半導体装置に含まれるコントローラ３を示している。
各プレーン６１は、複数のメモリセル、複数のワード線ＷＬ、複数のビット線ＢＬなどにより構成されている。各ロウデコーダ６２は、ワード線ＷＬなどの制御配線に制御電圧を印加する。このような制御電圧の例は、書き込み電圧（ＶＰＲＧ）、消去電圧（ＶＥＲＡＳＥ）、中間電圧（ＶＰＡＳＳ）、ソース電圧（ＶＳＬ）などである。各ＳＡ／ＤＬ部６３は、ビット線ＢＬに読み出されたデータを検知するセンスアンプ回路およびデータラッチ回路である。各ＸＤＬ部６４は、ＳＡ／ＤＬ部６３やＩ／Ｏ回路６７から送信されたデータを格納するデータラッチ回路である。各ＹＬＯＧ部６５は、カラムアドレスをデコードし、デコード結果に基づいてＸＤＬ部６４内のラッチ回路を選択する。シリアル回路６６は、複数のプレーン６１で共用されるシリアルバス等を提供し、Ｉ／Ｏ回路６７は、コントローラ３との間で入力信号や出力信号を授受する。
低電圧発生回路７１と高電圧発生回路７２は、制御電圧発生回路を構成しており、制御電圧として使用される低電圧と高電圧をそれぞれ発生させる。ロウ制御回路７３とカラム制御回路７４はそれぞれ、各プレーン６１のロウやカラムに関する制御を実施する。
図７に示す符号Ｐは、図４(ａ)や図４(ｂ)に示す金属パッド３８、４１が配置される場所の例を示している。図７に示すように、図４(ａ)や図４(ｂ)に示す金属パッド３８、４１は例えば、プレーン６１内のビット線ＢＬ下や、ロウデコーダ６２付近のワード線ＷＬ下に配置される。
図８は、第１実施形態の半導体装置の構成を示す平面図である。
図８(ａ)は貼合前のアレイチップ１を示し、図８(ｂ)は貼合前の回路チップ２を示している。アレイチップ１は、４つのメモリセルアレイ１１と、これらの階段構造部２１およびワード線テラス８１と、メモリセルアレイ１１間のテラススペース８２と、ボンディングパッド（金属パッド４６）用のパッド領域８３とを備えている。回路チップ２は、４つの周辺回路部８４と、これらのＳＡ／ＹＬＯＧ部８５およびＸＦＥＲ領域８６と、周辺回路部８４間の配線領域８７と、ボンディングパッド（金属パッド４６）用のパッド領域８８とを備えている。
図８(ａ)および図８(ｂ)はそれぞれ、アレイチップ１上の複数の金属パッド４１と、回路チップ２上の複数の金属パッド３８とを示している。ワード線ＷＬ用の金属パッド４１、３８（図４(ａ)参照）は例えば、ワード線テラス８１上やＸＦＥＲ領域８６上に配置される。ビット線ＢＬ用の金属パッド４１、３８（図４(ｂ)参照）は例えば、階段構造部２１上やＳＡ／ＹＬＯＧ部８５上に配置される。
図９は、第１実施形態の金属パッド３８、４１とワード線ＷＬとの関係の一例を示す断面図である。
図９は、図１と同様に、アレイチップ１内のメモリセルアレイ１１、階段構造部２１、コンタクトプラグ２２、ワード配線層２３や、回路チップ２内の基板１５、トランジスタ３１、ゲート電極３２などを示している。
図９はさらに、図４(ａ)と同様に、ワード線ＷＬに電気的に接続された３組の金属パッド３８、４１を示している。各組の金属パッド３８、４１では、金属パッド４１が、複数のビアプラグ４２、配線層４３、ワード配線層２３、およびコンタクトプラグ２２を介してワード線ＷＬと電気的に接続されており、金属パッド３８が、複数のビアプラグ３７、配線層３６、３５、３４、およびコンタクトプラグ３３を介してトランジスタ３１と電気的に接続されている。
図１０は、第１実施形態の金属パッド３８、４１とビット線ＢＬとの関係の一例を示す断面図である。
図１０は、図１と同様に、アレイチップ１内のメモリセルアレイ１１、柱状部ＣＬ、ビアプラグ２４、ビット線ＢＬや、回路チップ２内の基板１５、トランジスタ３１、ゲート電極３２などを示している。
図１０はさらに、図４(ｂ)と同様に、ビット線ＢＬに電気的に接続された１組の金属パッド３８、４１や、その他の３組の金属パッド３８、４１を示している。ビット線ＢＬに電気的に接続された金属パッド３８、４１では、金属パッド４１が、複数のビアプラグ４２、配線層４３、ビット線ＢＬ、複数のビアプラグ２４を介して複数の柱状部ＣＬと電気的に接続されており、金属パッド３８が、複数のビアプラグ３７、配線層３６、３５、３４、およびコンタクトプラグ３３を介してトランジスタ３１と電気的に接続されている。
図１０の配線層３６は、図１０の複数の金属パッド３８と電気的に接続された複数の配線３６ａと、その他の配線３６ｂとを含んでいる。配線３６ｂは、実際は図１０のＹＺ断面と異なるＹＺ断面において配線３６ａと同じ高さに配置されているが、説明の便宜のために図１０に点線で示されている。配線３６ｂは、図１０に示すように、Ｙ方向に長く延びている。
配線３６ｂは例えば、ビット線ＢＬと接続された配線３６ａの付近に配置された信号線である。信号線の例は、ソース線である。図６を参照して説明したように、本実施形態では、金属パッド３８の真下を通過する配線３６ａの幅を細くすることができる。よって、本実施形態によれば、配線３６ｂを配線３６ａの付近に配置することができ、例えば、配線３６ｂを配線３６ａと同様に金属パッド３８の真下を通過させることができる。これにより、半導体装置の集積度を向上させることが可能となる。
以上のように、本実施形態の１組の金属パッド３８、４１では、金属パッド３８の下面に１個以上のビアプラグ３７が設けられ、金属パッド４１の上面に１個以上のビアプラグ４２が設けられ、金属パッド４１の上面のビアプラグ４２の個数が金属パッド３８の下面のビアプラグ３７の個数より多くなっている。よって、本実施形態によれば、金属パッド３８、４１に起因する半導体装置の歩留まりを好適に向上させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、３：コントローラ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、
１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、３３：コンタクトプラグ、
３４：配線層、３５：配線層、３６：配線層、
３６ａ、３６ｂ：配線、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜、
６１：プレーン（メモリセルアレイ）、６２：ロウデコーダ、６３：ＳＡ／ＤＬ部、
６４：ＸＤＬ部、６５：ＹＬＯＧ部、６６：シリアル回路、６７：Ｉ／Ｏ回路、
７１：低電圧発生回路、７２：高電圧発生回路、
７３：ロウ制御回路、７４：カラム制御回路、
８１：ワード線テラス、８２：テラススペース、８３：パッド領域、
８４：周辺回路部、８５：ＳＡ／ＹＬＯＧ部、８６：ＸＦＥＲ領域、
８７：配線領域、８８：パッド領域

Claims (9)

  1. 基板と、
    前記基板上に設けられた複数のトランジスタと、
    前記トランジスタの上方に設けられ、前記トランジスタの少なくとも１つと電気的に接続された第１配線層と、
    前記第１配線層上に設けられた第１プラグと、
    前記第１プラグ上に設けられた第１パッドと、
    前記第１パッド上に設けられた第２パッドと、
    前記第２パッド上に設けられた第２プラグと、
    前記第２プラグ上に設けられた第２配線層と、
    前記第２配線層の上方に設けられ、前記第２配線層と電気的に接続されたメモリセルアレイとを備え、
    前記第２パッド上の前記第２プラグの個数は、前記第１パッド下の前記第１プラグの個数よりも多い、半導体装置。
  2. 前記第２パッド上の前記第２プラグの個数は、前記第１パッド下の前記第１プラグの個数の２乗個である、請求項１に記載の半導体装置。
  3. 前記第２プラグは、正方形または長方形の格子状に配置されている、請求項１または２に記載の半導体装置。
  4. 前記第１プラグは、前記正方形または前記長方形のいずれかの辺に平行な直線上に配置されている、請求項３に記載の半導体装置。
  5. 前記第１プラグは、前記第１配線層内の同じ配線上に設けられており、
    前記第２プラグは、前記第２配線層内の同じ配線下に設けられている、
    請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第２配線層の厚さは、前記第１配線層の厚さよりも厚い、請求項５に記載の半導体装置。
  7. 前記第１配線層は、前記第１パッドの真下を通過する２本以上の配線を含み、
    前記第１パッドは、前記第１プラグにより、前記２本以上の配線のいずれかと電気的に接続されている、請求項５または６に記載の半導体装置。
  8. 前記第２パッドは、前記第２プラグを介して、前記基板の上方に設けられたワード線またはビット線と電気的に接続されている、請求項１から７のいずれか１項に記載の半導体装置。
  9. 第１基板上に複数のトランジスタを形成し、
    前記トランジスタの上方に、前記トランジスタの少なくとも１つと電気的に接続された第１配線層を形成し、
    前記第１配線層上に第１プラグを形成し、
    前記第１プラグ上に第１パッドを形成し、
    第２基板上にメモリセルアレイを形成し、
    前記メモリセルアレイの上方に、前記メモリセルアレイと電気的に接続された第２配線層を形成し、
    前記第２配線層上に第２プラグを形成し、
    前記第２プラグ上に第２パッドを形成し、
    前記第１基板上に設けられた前記第１パッドと、前記第２基板上に設けられた前記第２パッドとを貼り合わせる、
    ことを含み、
    前記第２パッド上の前記第２プラグの個数は、前記第１パッド下の前記第１プラグの個数よりも多い、半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11222697B2 (en) * 2013-02-28 2022-01-11 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory and method of performing read operation in the nonvolatile memory
CN117558714B (zh) * 2024-01-09 2024-03-22 盛合晶微半导体(江阴)有限公司 混合键合封装结构、偏移量测试方法、贴片机

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10247664A (ja) * 1997-03-04 1998-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2006203215A (ja) * 2006-01-23 2006-08-03 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP5376916B2 (ja) 2008-11-26 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5638679B2 (ja) * 2009-01-15 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011187794A (ja) * 2010-03-10 2011-09-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
CN102915955B (zh) * 2011-08-04 2016-09-07 三星电子株式会社 半导体器件及其制造方法
JP2013143398A (ja) * 2012-01-06 2013-07-22 Toshiba Corp 半導体装置の製造方法
KR20150057147A (ko) * 2013-11-18 2015-05-28 삼성전자주식회사 메모리 장치
WO2016130722A1 (en) 2015-02-11 2016-08-18 Invensense, Inc. 3D INTEGRATION USING Al-Ge EUTECTIC BOND INTERCONNECT
JP2017168717A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体記憶装置
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
KR20180113113A (ko) * 2017-04-05 2018-10-15 에스케이하이닉스 주식회사 테스트 패드를 구비한 반도체 집적 회로 장치
JP2019165088A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置およびその製造方法
US10804202B2 (en) * 2019-02-18 2020-10-13 Sandisk Technologies Llc Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US11069703B2 (en) * 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10985169B2 (en) * 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same

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